JP2004519090A - 歪み表面チャネル及び歪み埋め込みチャネルｍｏｓｆｅｔ素子のゲート技術 - Google Patents

歪み表面チャネル及び歪み埋め込みチャネルｍｏｓｆｅｔ素子のゲート技術 Download PDF

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Abstract

半導体構造であって、基板上の緩和Ｓｉ１−ｘＧｅｘ層と、その緩和Ｓｉ１−ｘＧｅｘ層上の歪みチャネル層と、犠牲Ｓｉ１−ｙＧｅｙ層とを含む。犠牲Ｓｉ１−ｙＧｅｙ層は、誘電体層を設ける前に除去される。誘電体層が、ＭＯＳＦＥＴのゲート誘電体を含む。これに代わる実施形態では、この構造は、Ｓｉ１−ｙＧｅｙスペーサ層とＳｉ層とを含む。本発明の他の実施形態では、半導体素子の製造方法が提供され、半導体へテロ構造を設けるステップであって、このへテロ構造が、基板上の緩和Ｓｉ１−ｘＧｅｘ層と、この緩和Ｓｉ１−ｘＧｅｘ層上の歪みチャネル層と、Ｓｉ１−ｙＧｅｙ層とを有する、半導体へテロ構造を設けるステップと、Ｓｉ１−ｙＧｅｙ層を除去するステップと、誘電体層を設けるステップとを含む。

Description

【０００１】
（優先権情報）
本願は、２０００年８月７日に仮出願した米国特許出願第６０／２２３，５９５号の優先権を主張する。
【０００２】
（技術分野）
本発明は、歪み表面チャネル及び歪み埋め込みチャネルＭＯＳＦＥＴ素子のゲート技術に関する。
【０００３】
（背景技術）
Ｓｉ上の高品質緩和ＳｉＧｅ層の出現は、歪みにより強化されたキャリア・チャネルを備えた電解効果トランジスタ（ＦＥＴ）を実証した。この歪みはチャネルに組み込むことができるが、それは、チャネル層と緩和ＳｉＧｅ層との間のＧｅ濃度の変化により発生する、チャネルと緩和ＳｉＧｅとの間の格子不整合によるものである。例えば、緩和バッファ内の２０％ＧｅというＧｅ濃度は十分に高く、薄い歪みＳｉ層は、１０００〜２９００ｃｍ２／Ｖ−ｓｅｃもの高い電子移動度を示すことができる。また、チャネルにおけるＧｅ濃度が、バッファにおけるＧｅ濃度より高い場合は、正孔チャネル移動度を増強することができる。例えば、６０〜７０％Ｇｅという緩和バッファ濃度は、Ｇｅチャネル層を圧縮して歪ませることが可能であり、それにより極めて高い正孔移動度を生み出す場合もある。
【０００４】
キャリア散乱の正確な物理的現象は、短チャネルＦＥＴにおいてはあまりよく分かっていないが、１つ明らかなことは、ゲート長が非常に短くても、これらの増強された移動度が素子性能の向上につながる、ということである。高速および異なる電力遅延積に加えて、歪みチャネルを用いることにより、新しいＦＥＴ構造をＳｉ系回路に組み込むことが可能になる。従って、Ｓｉ系プラットフォームを用いることで、高性能、素子設計における新たな自由度、経済性が、多数の新しい回路および製品につながることが予想される。
【０００５】
これらの新しい回路及び製品に関しては、金属−絶縁体−半導体（ＭＩＳ）または、金属−酸化物−半導体（ＭＯＳ）ゲート技術に基づく素子が最も興味深い。これらの素子が、ＳｉＶＬＳＩ製造においてすでに利用されているプロセスを非常に忠実に踏襲することできるからである。主に２種類の素子が特に興味深い。表面チャネル素子と埋め込みチャネル素子である。これらの例を、図１ＡおよびＢに示す。
【０００６】
図１Ａは、歪みＳｉ表面チャネル素子１００の模式図の断面である。ここで、薄い歪みＳｉ層１０２が、緩和ＳｉＧｅ仮想基板上に成長している。ＳｉＧｅ仮想基板は、ＳｉＧｅ傾斜バッファ１０５（図１Ａに示すように）上の緩和ＳｉＧｅ１０４でも、Ｓｉ基板１０６直上の緩和ＳｉＧｅでも、ＳｉＯ２などの絶縁体上の緩和ＳｉＧｅでもよい。素子も、ＳｉＯ２層１０８とゲート材料１１０とを含んでいる。
【０００７】
図１Ｂは、歪みＳｉ埋め込みチャネル素子１１２の模式図の断面である。ここで、ＳｉＧｅ層１１６と第２の歪みＳｉ層１２０（ゲート酸化に用いられる）とが、歪みＳｉチャネル層１１４を覆っている。この構造も、傾斜ＳｉＧｅバッファ層１２５と第２の緩和ＳｉＧｅ層１２６とを含んでいる。両素子構造において、ゲート酸化物１２２を成長または堆積するとともに、ゲート材料１２４を堆積し、（ＭＯＳ）構造を形成している。歪みＳｉチャネルを備えた素子のみを、図１Ａおよび１Ｂに示しているが、本発明は、緩和ＳｉＧｅプラットフォーム上に製造された任意のヘテロ構造素子に適用可能である。例えば、ヘテロ構造歪みチャネルは、Ｇｅまたは下地ＳｉＧｅ仮想基板とは異なるＧｅ含有のＳｉＧｅであってもよい。しかし、以下では、本発明を図１Ａおよび１Ｂに図示した歪みＳｉ素子の変形へ適用することを中心に説明する。
【０００８】
ヘテロ構造素子のＭＯＳゲートを形成するために、ＳｉＧｅを埋め込みチャネル素子において直接酸化することが理想的であり、歪みＳｉを表面チャネル素子において直接酸化することが理想的である。残念なことに、両方の場合ともＳｉ／ＳｉＧｅヘテロ構造の性質のため、直接酸化プロセスが不十分になるという問題がある。
【０００９】
まず、表面チャネル素子を検討する。Ｓｉが酸化されているため、得られたＳｉＯ２／Ｓｉ界面における界面状態密度は低く、電気的に高品質界面が生じる。しかし、素子および回路製造の際の酸化および洗浄各プロセスはどれも、Ｓｉ材料を消費する。従来のＳｉ加工の際、Ｓｉ消費に関しては、通常はあまり心配はない。というのは、製造プロセスの初期段階では任意の限界垂直寸法に比べて極僅かな材料しか消費しないからである。しかし、ここに説明する歪み表面チャネルＦＥＴの場合は、上部歪みＳｉ層は通例、厚さ３００Å未満であるため、洗浄及び酸化各ステップの際に過剰なＳｉを消費すると高移動度チャネルを除去してしまう。
【００１０】
確かな解決方法の１つは、単に余分なＳｉを表面に堆積して、加工の際に行われるＳｉの除去に備えておくことである。しかし、チャネル歪みは、チャネルに高キャリア移動度をもたらし、Ｓｉ層の厚さを制限する。極めて十分な厚さがあると、Ｓｉ層は緩和し始め、Ｓｉ／ＳｉＧｅ界面にミスフィット転位を生じる。この転位生成プロセスは、素子性能に対して２つの悪影響を及ぼす。第１には、Ｓｉの歪みが一部又は全部解除され、キャリア移動度の増強を低下させてしまう場合がある。第２には、転位がキャリアを散乱させて、キャリア移動度を低下させてしまう恐れがある。転位はまた、素子の歩留まり、信頼性、性能に影響する恐れもある。
【００１１】
埋め込みチャネルの場合は、Ｓｉ層厚さが埋め込まれているため、最初はより良い状況に見える。しかし、この場合、ＳｉＧｅの直接酸化により、酸化物／ＳｉＧｅ界面で極めて高い界面状態密度となり、素子の性能が良くない。この分野での周知の解決方法は、埋め込みチャネル構造の表面に、薄いＳｉ層を生成することである。この構造において、表面層を慎重に酸化して、上部Ｓｉ層をほぼすべて消費する。しかし、未酸化Ｓｉの薄い層が残るため、酸化物に対する界面は、問題となる酸化物／ＳｉＧｅ界面ではなく、優れたＳｉＯ２／Ｓｉ界面となる。この犠牲表面Ｓｉ層が界面電子特性問題を解決するが、ここで構造には、上述と同様の限界がある。すなわち、犠牲Ｓｉ層はＳｉ加工の際に徐々にエッチングされることになるため、ＳｉＧｅを露出し、上述したように界面の電気的性質の劣化を招いてしまう場合がある。
【００１２】
（発明の開示）
本発明の一実施形態によれば、半導体構造が提供され、基板上の緩和Ｓｉ１−ｘＧｅｘ層と、その緩和Ｓｉ１−ｘＧｅｘ層上の歪みチャネル層と、犠牲Ｓｉ１−ｙＧｅｙ層とを含む。一態様において、犠牲Ｓｉ１−ｙＧｅｙ層が、誘電体層を設ける前に除去される。誘電体層が、ＭＩＳＦＥＴのゲート誘電体を含む。これに代わる実施形態では、この構造は、Ｓｉ１−ｙＧｅｙスペーサ層とＳｉ層とを含む。
【００１３】
本発明の他の実施形態によれば、半導体素子の製造方法が提供され、半導体へテロ構造を設けるステップであって、このへテロ構造が、基板上の緩和Ｓｉ１−ｘＧｅｘ層と、この緩和Ｓｉ１−ｘＧｅｘ層上の歪みチャネル層と、Ｓｉ１−ｙＧｅｙ層とを有する、半導体へテロ構造を設けるステップと、Ｓｉ１−ｙＧｅｙ層を除去するステップと、誘電体層を設けるステップとを含む。誘電体層が、ＭＩＳＦＥＴのゲート誘電体を含む。これに代わる実施形態では、このヘテロ構造は、ＳｉＧｅスペーサ層とＳｉ層とを含む。
【００１４】
（発明を実施するための最良の形態）
貴重な表面Ｓｉの損失問題を解消するため、以前には考えられなかった革新的工程を採用することが可能である。事実、この分野の関心はすべて、素子と回路プロセスをどのように変えてＳｉの浪費を抑えるか、という考察が中心となっている。これらは確かに可能ではあるが、このような制約は、プロセスの自由度を極度に限定してしまい、従来のＳｉプロセスをさらに変更して、製造プロセスのコストを上昇させてしまうことになる。
【００１５】
埋め込みチャネルと表面チャネル構造のための解決法は、所望の素子構造に倣って実際にもう１つのＳｉＧｅ層を堆積することである（埋め込みチャネルへテロ構造において、酸化用犠牲Ｓｉを含んでいる）。この構造を図２Ａおよび２Ｂに示す。
【００１６】
図２Ａは、本発明による、表面チャネル歪みＭＯＳ用出発ヘテロ構造２００の模式図の断面である。この構造２００は、Ｓｉ基板２０２と、ＳｉＧｅ傾斜バッファ２０４と、緩和ＳｉＧｅ層２０６と、歪みＳｉチャネル層２０８とを含んでいる。図２Ｂは、埋め込みチャネル歪みＳｉＭＯＳ用出発ヘテロ構造２１４の模式図の断面である。この構造２１４は、Ｓｉ基板２１６と、ＳｉＧｅ傾斜バッファ２１８と、緩和ＳｉＧｅ層２２０，２３０と、第１の歪みＳｉチャネル層２２２と、ゲート酸化物用第２の歪みＳｉ層２２４とを含んでいる。
【００１７】
これらの構造は、ＳｉＧｅキャップ層２１０，２２６と任意のＳｉキャップ層２１２，２２８を付加した以外は、ゲートスタック形成前の図１Ａおよび１Ｂに図示したものと同一である。ＳｉＧｅ層２１０，２２６は、素子層の下方にある緩和ＳｉＧｅ層に密接に格子整合しているため、基本的にはＳｉＧｅ層の厚さには制限がない。このＳｉＧｅ層厚さが、ゲート酸化前に除去される材料の厚さになり、酸化直前に歪みＳｉ層が露出できるようになっている。あるいは、ＳｉＧｅは、除去厚さよりも厚いため、選択除去できる。事実、後述するように、ＳｉＧｅは、種々の従来Ｓｉ系プロセスを用いて、Ｓｉに対して選択的に除去できる。そのため、Ｓｉ素子及び回路製造プロセスの際に、貴重な歪みＳｉおよび／または犠牲歪みＳｉを消費する心配なく、洗浄と酸化の各工程を行うことができる。ただ必要なことは、重要なゲート酸化工程以前に完全に消費されてしまわないように、ＳｉＧｅを十分に厚く作成することである。
【００１８】
その他の選択肢は、さらに別のＳｉ層２１２，２２８を、付加ＳｉＧｅ層２１０，２２６の上部に配置することである。加工設備の中には、表面上に、ＳｉではなくＳｉＧｅ、という考案が懸念要因となる場合もある。この場合は、上述のように、付加ＳｉＧｅ層の上部に別のＳｉ層を堆積することが可能である。付加ＳｉＧｅ層のＧｅ濃度を、仮想バッファの濃度よりも大きくなるように選択することにより、圧縮層を作成することができる。これにより、この付加した任意のＳｉ層が臨界厚さよりも厚ければ、転位が素子層に移動することはない。この現象は、Ｓｉ層が引張性であるために起きる。そのため、上部任意Ｓｉ層に生じた転位は、バーガースベクトルを有し、転位は下方の圧縮層内に自由に移動することができない。上部任意Ｓｉ層（Ｓｉ層臨界厚さを超える場合）内での転位は、その下方にある層に貫通することはなく、そのため、所望する多くのＳｉを堆積することができる。事実、この任意のＳｉキャップ層は、この場合、まったく歪ませる必要はなく、完全に緩和させても、保護犠牲層として機能することができる。
【００１９】
図３Ａ〜３Ｄは、上述のゲート構造を利用した歪み表面チャネルＭＯＳ素子のためのプロセス手順を示す模式図である（任意の歪み表面層のない構造のためにプロセスを示している）。図３Ａは、図２Ａに示した初期Ｓｉ／ＳｉＧｅヘテロ構造２００を示す。図３Ｂは、ＳｉＶＬＳＩプロセスの初期工程を完了した後の構造を示し、そのＳｉＶＬＳＩプロセスは、湿式化学洗浄と酸化の各工程を含む場合もある。従って、図３Ｂにおいて、保護ＳｉＧｅキャップ層２１０は、厚さが薄くなっている。これは層の一部が加工の際に消費されたためである。次に、保護ＳｉＧｅキャップ層２１０の残りを選択的に除去して、下地Ｓｉ層２０８を無傷の状態で露出させる。犠牲酸化工程と酸化物剥離をこの時点で行い、露出したＳｉ表面の品質を向上させる。
【００２０】
その結果得られた構造を図３Ｃに示す。図３Ｄは、ゲート酸化してゲート酸化物３００を形成した後の最終的な素子構造を示しており、ゲート酸化工程の前に極微量のＳｉが消費された構造である。あるいは、この時点で、露出したＳｉ表面上に、代替ゲート誘導体を堆積することも可能である。新しいＳｉ表面は、多数の堆積ゲート誘電体を備えた高品質界面にとって重要であり、熱的成長ＳｉＯ２ゲート誘電体にとっても同様に重要である。
【００２１】
図４Ａ〜４Ｄは、埋め込みチャネル素子用ゲート構造を利用したプロセス手順を示す模式図であり（任意の歪み表面層のない構造のためにプロセスを示している）、図２Ｂに示した初期Ｓｉ／ＳｉＧｅヘテロ構造２１４を用いている。このプロセス工程は、図３Ａ〜３Ｄに示したものと同一であるが、最終的なヘテロ構造において、Ｓｉチャネル層２２２が、ＳｉＧｅスペーサ層２２０によりゲート誘電体４００から分離して、埋め込みチャネルを形成している。選択的プロセスを用いて埋め込みＳｉチャネルまたは上部Ｓｉ層までエッチングすると、図４Ａの出発へテロ構造２１４を用いて表面チャネル素子を形成することができる。そのようなプロセスにより、エンハンスメント・モードおよびデプレッション・モード素子が実現し、これらの素子を用いてＥ／Ｄロジック回路も多数のアナログ回路も作成することができる。
【００２２】
両手順において、工程の典型的手順は、１．ゲート酸化前洗浄工程と酸化、２．選択的エッチングまたは酸化による残存保護ＳｉＧｅ層の除去、３．Ｓｉ上に犠牲酸化物形成、４．犠牲酸化物剥離、５．ゲート酸化、である。
【００２３】
ＳｉＧｅ保護層の選択的除去の後に表面上に少量のＧｅが残っているかどうかにより、工程３および４が任意であることは理解できよう。元のヘテロ構造が成長すると、ＳｉＧｅ／Ｓｉ界面があまり急峻にはならない。そのため、最適に純粋なＳｉ層に少量のＧｅを含むことも可能である。犠牲酸化工程を採用して、付加された少量のＳｉ層を除去し、純粋なＳｉをゲート酸化工程で確実に酸化することができ、高品質のゲート酸化物が確保できる。
【００２４】
第２の工程、残存ＳｉＧｅ保護材料の選択的除去は、さまざまな方法で行うことができる。便利な方法の１つは、湿式酸化工程であり、７５０℃以下であることが好ましい。この温度での湿式酸化では、ＳｉＧｅが酸化される速度は、同一条件下でのＳｉの酸化速度の１００倍になる場合がある。従って、ゲート酸化用Ｓｉを露出させるために、単にＳｉＧｅ層の湿式酸化とＳｉ層での選択的停止をするだけでよい。酸化されたＳｉＧｅを剥離することにより、Ｓｉを露出させることができる。ここで記すべき重要なことは、低温は酸化プロセスにおける選択のために重要なばかりでなく、低温は、酸化前線の前面のＧｅの雪かき（ｓｎｏｗ−ｐｌｏｗｉｎｇ）、ＳｉＧｅの直接酸化における周知の問題、を最小限にまたは防止するために重要である。
【００２５】
図５は、７００℃の環境での湿式酸化における、Ｇｅ含有量が０．２８および０．３６であるＳｉＧｅ合金の酸化速度のグラフであり、バルクシリコンの酸化速度と比較している。このグラフから、このような条件下では、膜のＧｅ含有が増加するにつれてＳｉＧｅの酸化速度が増すことが明らかである。
【００２６】
図６は、同様なグラフであり、Ｓｉ０．７Ｇｅ０．３合金とＳｉ／Ｓｉ０．７Ｇｅ０．３ヘテロ構造の両方の酸化物厚さを示している。また、酸化条件は、湿環境において７００℃であったが、図６は、図５に比べて酸化継続時間が非常に短いことを示している。Ｓｉ／Ｓｉ０．７Ｇｅ０．３ヘテロ構造は、５０Å歪みＳｉ埋め込み層、続く３０ÅＳｉ０．７Ｇｅ０．３、２０Å歪みＳｉ層、最後に５０ÅＳｉ０．７Ｇｅ０．３キャップ層からなる。
【００２７】
Ｓｉ／Ｓｉ０．７Ｇｅ０．３ヘテロ構造の断面透過電子顕微鏡写真（ＸＴＥＭ）を図７に示す。なお、図６によると、ヘテロ構造には歪みＳｉ層があるため、均一なＳｉ０．７Ｇｅ０．３の酸化速度に比べて、酸化速度が劇的に遅くなっている。この酸化速度の遅延が、歪みＳｉエピタキシャル層を覆うＳｉＧｅ合金の選択的除去の根拠になっている。
【００２８】
図８は、７００℃で２分間湿式酸化後にウエットエッチングにより酸化物除去した後の、同様なＳｉ／Ｓｉ０．７Ｇｅ０．３ヘテロ構造のＸＴＥＭ画像である。薄い歪みＳｉ層が選択的酸化の影響を受けず、完全に無傷で残っていることが分かる。図５に示したデータに基づくと、２分という酸化継続時間は、ヘテロ構造の５０ÅＳｉ０．７Ｇｅ０．３キャップ層を完全に酸化するのに必要な時間を遥かに超える。非常に細く暗い帯域は、歪みＳｉ層の表面に見えるが、酸化の際に発生する、雪かきされた状態（ｓｎｏｗ−ｐｌｏｗｅｄ）の高Ｇｅ含有層である。そのような層は、単純化学洗浄または犠牲酸化工程を用いて除去してもよい。そのどちらかまたは両方とも、通例ゲート酸化物の形成の前に行われる。
【００２９】
あるいは、保護ＳｉＧｅキャップ層は、選択ドライまたはウエット化学エッチング手法により除去することが可能である。例えば、高圧（＞２００ｍＴ）、小電力で、ＣＦ４ドライエッチング化学反応により、Ｓｉに対して高選択度で緩和ＳｉＧｅ膜をエッチングする。フッ化水素酸（ＨＦ）、過酸化水素水（Ｈ２Ｏ２）、酢酸（ＣＨ３ＣＯＯＨ）の混合液も、３００：１以上の選択度でＳｉを覆う緩和ＳｉＧｅ層を選択的にエッチングする。他にも選択湿式化合液として、ＨＦ、水（Ｈ２Ｏ）、Ｈ２Ｏ２か硫酸（ＨＮＯ３）のどちらか、が挙げられる。
【００３０】
また、構造全体の安定性は、中間ＳｉＧｅ層のＧｅ濃度、また必要な場合は上部ＳｉＧｅ層のＧｅ濃度も上げることにより、高めることができる。以下、エネルギ計算を用いて、ミスフィット転位生成に対して安定性を増す半導体層構造作成の指針を示す。
【００３１】
緩和ＳｉＧｅと歪みＳｉとを用いた埋め込みチャネルＭＯＳＦＥＴの臨界厚さは、エネルギ・バランス式を用いて決められている。この構造の１つとして、図９に示したものが考えられる。構造９００は、３０％ＳｉＧｅ仮想基板９０２の上部が、８０Å歪みＳｉ層９０４と、Ｇｅ濃度ｘ２、厚さｈ２を有するＳｉＧｅ層９０６と、付加３０Å歪みＳｉ９０８とに覆われている。付加安定性は、前述したように、付加ＳｉＧｅキャップ層の付加によるものである。つまり、図９の例は、ＳｉＧｅ中間層のＧｅ濃度（ｘ２）または厚さ（ｈ２）を増加することにより安定性を増すことのみを考慮している。また、ＳｉＧｅキャップ層が加工の際に除去されるため、ＳｉＧｅキャップを除去したヘテロ構造の安定性は最も重要である。
【００３２】
素子加工の際、緩和仮想基板に対する構造全体の臨界厚さを考慮に入れなければならない。それぞれの臨界厚さを超える各層が明らかに除外されるということではなく、当技術に従事する者が、所望の構造に挿入する層がどれもそれぞれの層の臨界厚さを超えないことを確認しなければならないことになる。言い換えれば、以下の計算では、この構造内の各層は緩和バッファに対して臨界厚さ未満であることを前提としている。
【００３３】
数式の１つのかぎは、この計算が、層複合物の塑性変形δに対してなされるべきであることを理解することである。そして、転位配列エネルギは、層構造に関係なく、同一式である。それぞれの層内の弾性エネルギは、δにより変化する。引張層では、δにより歪みが低下する。圧縮層では、δによりエネルギが上昇する。
【００３４】
従って、複合物の基部に生じた転位配列に対するエネルギ（単位面積当り）は、
【数１】
Figure 2004519090
ここで、ｈＴは、複合物の厚さの合計（ｈ１＋ｈ２＋ｈ３）、αは、転位線とバーガースベクトルｂとの間の角度、νは、ポアソン比、Ｄは、仮想基板と複合物構造との間の界面にある転位に対する平均剪断弾性係数である。
【００３５】
全層における合計弾性エネルギ（単位面積当り）は、
【数２】
Figure 2004519090
ここで、Ｙは、ヤング係数である。従って、システムの全エネルギは、
【数３】
Figure 2004519090
である。
【００３６】
エネルギは、ここで、δに対して最小にできる（エネルギが、転位がなく最低の場合、δは０値以下になる）。そして、塑性変形の値は（３層の例で）、
【数４】
Figure 2004519090
【００３７】
この解決法の考察で以下のことが明らかになった。任意の構造の一般式は（ｎ層の任意の構造で）、
【数５】
Figure 2004519090
ここで、ｆは、圧縮層には負の値、引張層には正の値を代入し、ｈＴは、構造の厚さ合計である。
【数６】
Figure 2004519090
【００３８】
塑性変形と得られたミスフィット転位スペーシングＳの量を図９に示した構造に対して計算すると次のようになった。
下部歪みＳｉ層厚さｈ１＝８０Å
上部歪みＳｉ層厚さｈ３＝３０Å
中間ＳｉＧｅ層厚さｈ２可変
中間ＳｉＧｅ層Ｇｅ濃度ｘ２可変
仮想基板Ｇｅ濃度、３０％
【００３９】
図１０は、中間ＳｉＧｅ層厚さ（ｈ２）と得られたミスフィット転位スペーシングのプロットを示すグラフである。プロットにおける急峻な上昇は、複合物構造全体が不安定になり、チャネル／仮想バッファ界面に転位を生じる時の、中間ＳｉＧｅ層の臨界厚さｈ２を表している。他の曲線は、第２の層ｈ２における他の組成に対するものである。Ｇｅの極僅かな上昇が、素子層の安定性の大幅な急上昇につながっている。これは、著しく層を安定させることができるが、バンド構造をそれ程変更する必要はないということを示唆している。余剰５〜１０％Ｇｅをｈ２層に付加すると、安定性が劇的に向上する。例えば、図１０が示すように、４５％Ｇｅ含有２０Å層の安定性を与えるには、１００Åを超える３０％Ｇｅが必要である。
【００４０】
ｈ２を増加させることにより、ｈ２層が仮想バッファに対して格子整合であっても、多層構造の安定性が向上する。上記の式において、その効果は、ｈ２において圧縮歪みが生成された時よりも、かなり弱いことが分かる。仮想バッファに対する格子整合によりｆ２が０の場合、増加ｈ２により向上した安定性は、ｈｔが増加するためδを減少させる（とともにＳを増加させる）、ということから生じている。
【００４１】
これらの計算はすべて平衡計算であり、当然、これらの数字が控えめであるということは理解できよう。一方、これらの層が、臨界厚さにおいて曲がる貫通転位を多数有し、そのためミスフィット転位発生の供給源が多数あるということも理解できよう。
【００４２】
犠牲ＳｉＧｅキャップ層は、加工の際に薄い歪み素子層を保護する革新的な方法を提供する。そのような層はこの非常に大切な歪みチャネル層を、表面材料を消費する湿式化学洗浄および酸化などのプロセス工程から保護する。ゲート誘電体を成長または堆積する前に、これらの保護ＳｉＧｅ層を、酸化またはウエットエッチングなどの標準プロセスにより選択的に除去し、無傷の歪み素子層を出現させることができる。また、ミスフィット転位による緩和を防止するような歪み層スタックの設計指針も提示する。圧縮歪み中間層は、引張チャネル層の安定性を向上させるとともに、下地層へのミスフィット転位の進出に対するバリアとしても機能する。
【００４３】
本発明は、いくつかの好適な実施形態について図示、説明してきたが、その技術的思想および範囲を逸脱しない限り、種々の変更、態様および詳細の省略および付加が可能である。
【図面の簡単な説明】
【図１Ａ】それぞれ、歪みＳｉ表面および埋め込みチャネル素子の模式図の断面である。
【図１Ｂ】それぞれ、歪みＳｉ表面および埋め込みチャネル素子の模式図の断面である。
【図２Ａ】本発明による、それぞれ、表面チャネルおよび埋め込みチャネル歪みＭＯＳ用出発ヘテロ構造の模式図の断面である。
【図２Ｂ】本発明による、それぞれ、表面チャネルおよび埋め込みチャネル歪みＭＯＳ用出発ヘテロ構造の模式図の断面である。
【図３Ａ】歪み表面チャネルＭＯＳ素子のためのプロセス手順を示す模式図である。
【図３Ｂ】歪み表面チャネルＭＯＳ素子のためのプロセス手順を示す模式図である。
【図３Ｃ】歪み表面チャネルＭＯＳ素子のためのプロセス手順を示す模式図である。
【図３Ｄ】歪み表面チャネルＭＯＳ素子のためのプロセス手順を示す模式図である。
【図４Ａ】埋め込みチャネル素子用ゲート構造を利用したプロセス手順を示す模式図である。
【図４Ｂ】埋め込みチャネル素子用ゲート構造を利用したプロセス手順を示す模式図である。
【図４Ｃ】埋め込みチャネル素子用ゲート構造を利用したプロセス手順を示す模式図である。
【図４Ｄ】埋め込みチャネル素子用ゲート構造を利用したプロセス手順を示す模式図である。
【図５】７００℃の環境での湿式酸化における、Ｇｅ含有量が０．２８および０．３６であるＳｉＧｅ合金の酸化速度のグラフであり、バルクシリコンの酸化速度と比較している。
【図６】Ｓｉ０．７Ｇｅ０．３合金とＳｉ／Ｓｉ０．７Ｇｅ０．３ヘテロ構造の両方の酸化物厚さを示すグラフである。
【図７】Ｓｉ／Ｓｉ０．７Ｇｅ０．３ヘテロ構造の断面透過電子顕微鏡写真（ＸＴＥＭ）である。
【図８】湿式酸化後にウエットエッチングにより酸化物除去した後の、同じＳｉ／Ｓｉ０．７Ｇｅ０．３ヘテロ構造のＸＴＥＭ画像である。
【図９】本発明による緩和ＳｉＧｅと歪みＳｉを用いた、埋め込みチャネルＭＯＳＦＥＴ用構造である。
【図１０】中間ＳｉＧｅ層厚さ（ｈ２）と得られたミスフィット転位スペーシングのプロットを示すグラフである。

Claims (75)

  1. 半導体構造であって、
    基板上の緩和Ｓｉ１−ｘＧｅｘ層と、
    該緩和Ｓｉ１−ｘＧｅｘ層上の歪みチャネル層と、
    犠牲Ｓｉ１−ｙＧｅｙ層と、
    を備えることを特徴とする半導体構造。
  2. 請求項１に記載の構造において、前記犠牲Ｓｉ１−ｙＧｅｙ層が、誘電体層を設ける前に除去されることを特徴とする構造。
  3. 請求項２に記載の構造において、前記誘電体層が、ＭＩＳＦＥＴのゲート誘電体からなることを特徴とする構造。
  4. 請求項３に記載の構造において、ゲート誘電体が、酸化物からなることを特徴とする構造。
  5. 請求項３に記載の構造において、ゲート誘電体が、堆積されていることを特徴とする構造。
  6. 請求項３に記載の構造において、ＭＩＳＦＥＴが、表面チャネル素子からなることを特徴とする構造。
  7. 請求項３に記載の構造において、ＭＩＳＦＥＴが、埋め込みチャネル素子からなることを特徴とする構造。
  8. 請求項１に記載の構造において、歪みチャネルが、Ｓｉからなることを特徴とする構造。
  9. 請求項１に記載の構造において、ｘがほぼｙに等しいことを特徴とする構造。
  10. 請求項９に記載の構造であって、さらに、前記犠牲Ｓｉ１−ｙＧｅｙ層上の犠牲Ｓｉ層を備えることを特徴とする構造。
  11. 請求項１に記載の構造において、ｙ＞ｘであることを特徴とする構造。
  12. 請求項１１に記載の構造であって、さらに、前記犠牲Ｓｉ１−ｙＧｅｙ層上の犠牲Ｓｉ層を備えることを特徴とする構造。
  13. 請求項１２に記載の構造において、犠牲Ｓｉ層の厚さが、臨界厚さより厚いことを特徴とする構造。
  14. 請求項１に記載の構造において、基板が、Ｓｉからなることを特徴とする構造。
  15. 請求項１に記載の構造において、基板が、ＳｉＯ２の層を備えたＳｉからなることを特徴とする構造。
  16. 請求項１に記載の構造において、基板が、Ｓｉ上のＳｉＧｅ傾斜バッファ層からなることを特徴とする構造。
  17. 請求項１に記載の構造であって、さらに、Ｓｉ１−ｗＧｅｗスペーサ層を備えることを特徴とする構造。
  18. 請求項１７に記載の構造において、前記犠牲Ｓｉ１−ｙＧｅｙ層が、誘電体層を設ける前に除去されることを特徴とする構造。
  19. 請求項１８に記載の構造において、前記誘電体層が、ＭＩＳＦＥＴのゲート誘電体からなることを特徴とする構造。
  20. 請求項１９に記載の構造において、ゲート誘電体が、酸化物からなることを特徴とする構造。
  21. 請求項１９に記載の構造において、ゲート誘電体が、堆積されていることを特徴とする構造。
  22. 請求項１９に記載の構造において、ＭＩＳＦＥＴが、埋め込みチャネル素子からなることを特徴とする構造。
  23. 請求項１７に記載の構造において、歪みチャネルが、Ｓｉからなることを特徴とする構造。
  24. 請求項１７に記載の構造において、ｗがほぼｙに等しいことを特徴とする構造。
  25. 請求項２４に記載の構造であって、さらに、前記犠牲Ｓｉ１−ｙＧｅｙ層上の犠牲Ｓｉ層を備えることを特徴とする構造。
  26. 請求項１７に記載の構造において、ｙ＞ｗであることを特徴とする構造。
  27. 請求項２６に記載の構造であって、さらに、前記犠牲Ｓｉ１−ｙＧｅｙ層上の犠牲Ｓｉ層を備えることを特徴とする構造。
  28. 請求項２７に記載の構造において、犠牲Ｓｉ層の厚さが、臨界厚さより厚いことを特徴とする構造。
  29. 請求項１７に記載の構造において、基板が、Ｓｉからなることを特徴とする構造。
  30. 請求項１７に記載の構造において、基板が、ＳｉＯ２の層を備えたＳｉからなることを特徴とする構造。
  31. 請求項１７に記載の構造において、基板が、Ｓｉ上のＳｉＧｅ傾斜バッファ層からなることを特徴とする構造。
  32. 請求項１に記載の構造であって、さらに、Ｓｉ１−ｗＧｅｗスペーサ層とＳｉ層とを備えることを特徴とする構造。
  33. 請求項３２に記載の構造において、前記犠牲Ｓｉ１−ｙＧｅｙ層が、誘電体層を設ける前に除去されることを特徴とする構造。
  34. 請求項３３に記載の構造において、前記誘電体層が、ＭＩＳＦＥＴのゲート誘電体からなることを特徴とする構造。
  35. 請求項３４に記載の構造において、ゲート誘電体が、前記Ｓｉ層を酸化して設けた酸化物からなることを特徴とする構造。
  36. 請求項１に記載の構造において、前記半導体構造の安定性を高めるために、ｙが、ｘより大きく構成されていることを特徴とする構造。
  37. 半導体素子の製造方法であって、
    半導体へテロ構造を設けるステップであって、前記へテロ構造が、基板上の緩和Ｓｉ１−ｘＧｅｘ層と、該緩和Ｓｉ１−ｘＧｅｘ層上の歪みチャネル層と、Ｓｉ１−ｙＧｅｙ層とからなる、半導体へテロ構造を設けるステップと、
    前記Ｓｉ１−ｙＧｅｙ層を除去するステップと、
    誘電体層を設けるステップと、
    を含むことを特徴とする半導体素子の製造方法。
  38. 請求項３７に記載の方法において、前記Ｓｉ１−ｙＧｅｙ層を選択的手法により除去することを特徴とする方法。
  39. 請求項３８に記載の方法において、前記選択的手法が、７５０℃未満の湿式酸化であることを特徴とする方法。
  40. 請求項３８に記載の方法において、前記選択的手法が、ウエットまたはドライ化学エッチングであることを特徴とする方法。
  41. 請求項３７に記載の方法において、前記誘電体層が、ＭＩＳＦＥＴのゲート誘電体からなることを特徴とする方法。
  42. 請求項４１に記載の方法において、ゲート誘電体が、酸化物からなることを特徴とする方法。
  43. 請求項４１に記載の方法において、ゲート誘電体が、堆積されていることを特徴とする方法。
  44. 請求項４１に記載の方法において、ＭＩＳＦＥＴが、表面チャネル素子からなることを特徴とする方法。
  45. 請求項４１に記載の方法において、ＭＩＳＦＥＴが、埋め込みチャネル素子からなることを特徴とする方法。
  46. 請求項３７に記載の方法において、歪みチャネルが、Ｓｉからなることを特徴とする方法。
  47. 請求項３７に記載の方法において、ｘがほぼｙに等しいことことを特徴とする方法。
  48. 請求項４７に記載の方法であって、さらに、前記犠牲Ｓｉ１−ｙＧｅｙ層上の犠牲Ｓｉ層を備えることを特徴とする方法。
  49. 請求項３７に記載の方法において、ｙ＞ｘであることを特徴とする方法。
  50. 請求項４９に記載の方法であって、さらに、前記犠牲Ｓｉ１−ｙＧｅｙ層上の犠牲Ｓｉ層を備えることを特徴とする方法。
  51. 請求項５０に記載の方法において、犠牲Ｓｉ層の厚さが、臨界厚さより厚いことを特徴とする方法。
  52. 請求項３７に記載の方法において、基板が、Ｓｉからなることを特徴とする方法。
  53. 請求項３７に記載の方法において、基板が、ＳｉＯ２の層を備えたＳｉからなることを特徴とする方法。
  54. 請求項３７に記載の方法において、基板が、Ｓｉ上のＳｉＧｅ傾斜バッファ層からなることを特徴とする方法。
  55. 請求項３７に記載の方法において、半導体素子が、ＭＩＳＦＥＴからなることを特徴とする方法。
  56. 請求項３７に記載の方法において、前記Ｓｉ１−ｙＧｅｙ層を除去して前記歪みチャネル層を露出することを特徴とする方法。
  57. 請求項３７に記載の方法において、前記ヘテロ構造が、さらに、Ｓｉ１−ｗＧｅｗスペーサ層を備えることを特徴とする方法。
  58. 請求項５７に記載の方法において、前記誘電体層が、ＭＩＳＦＥＴのゲート誘電体からなることを特徴とする方法。
  59. 請求項５８に記載の方法において、ゲート誘電体が、酸化物からなることを特徴とする方法。
  60. 請求項５８に記載の方法において、ゲート誘電体が、堆積されていることを特徴とする方法。
  61. 請求項５８に記載の方法において、ＭＩＳＦＥＴが、埋め込みチャネル素子からなることを特徴とする方法。
  62. 請求項５７に記載の方法において、歪みチャネルが、Ｓｉからなることを特徴とする方法。
  63. 請求項５７に記載の方法において、ｙがほぼｗに等しいことを特徴とする方法。
  64. 請求項６３に記載の方法であって、さらに、前記犠牲Ｓｉ１−ｙＧｅｙ層上の犠牲Ｓｉ層を備えることを特徴とする方法。
  65. 請求項５７に記載の方法において、ｗ＞ｙであることを特徴とする方法。
  66. 請求項６５に記載の方法であって、さらに、前記犠牲Ｓｉ１−ｙＧｅｙ層上の犠牲Ｓｉ層を備えることを特徴とする方法。
  67. 請求項６６に記載の方法において、犠牲Ｓｉ層の厚さが、臨界厚さより厚いことを特徴とする方法。
  68. 請求項５７に記載の方法において、基板が、Ｓｉからなることを特徴とする方法。
  69. 請求項５７に記載の方法において、基板が、ＳｉＯ２の層を備えたＳｉからなることを特徴とする方法。
  70. 請求項５７に記載の方法において、基板が、Ｓｉ上のＳｉＧｅ傾斜バッファ層からなることを特徴とする方法。
  71. 請求項５７に記載の方法において、半導体素子が、ＭＩＳＦＥＴからなることを特徴とする方法。
  72. 半導体素子の製造方法であって、
    半導体へテロ構造を設けるステップであって、前記へテロ構造が、基板上の緩和Ｓｉ１−ｘＧｅｘ層と、該緩和Ｓｉ１−ｘＧｅｘ層上の歪みチャネル層と、Ｓｉ１−ｙＧｅｙスペーサ層と、Ｓｉ層と、Ｓｉ１−ｗＧｅｗ層とからなる、半導体へテロ構造を設けるステップと、
    前記Ｓｉ１−ｗＧｅｗ層を除去して前記Ｓｉ層を露出するステップと、
    誘電体層を設けるステップと、
    を含むことを特徴とする半導体素子の製造方法。
  73. 半導体素子の製造方法であって、
    半導体へテロ構造を設けるステップであって、前記へテロ構造が、基板上の緩和Ｓｉ１−ｘＧｅｘ層と、該緩和Ｓｉ１−ｘＧｅｘ層上の歪みチャネル層と、Ｓｉ１−ｙＧｅｙスペーサ層と、Ｓｉ層と、Ｓｉ１−ｗＧｅｗ層とからなる、半導体へテロ構造を設けるステップと、
    前記Ｓｉ１−ｗＧｅｗ層を除去して前記Ｓｉ層を露出するステップと、
    前記Ｓｉ層を酸化するステップと、
    を含むことを特徴とする半導体素子の製造方法。
  74. 請求項７３に記載の方法において、半導体素子が、ＭＯＳＦＥＴからなることを特徴とする方法。
  75. 請求項７３に記載の方法において、半導体素子が、埋め込みチャネルＭＯＳＦＥＴからなることを特徴とする方法。
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