JP2007036134A - 半導体ウェーハ及び半導体装置の製造方法 - Google Patents

半導体ウェーハ及び半導体装置の製造方法 Download PDF

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Abstract

【課題】 ひずみＳｉ層の欠陥密度が十分に低く、しかもゲート酸化膜形成前にひずみＳｉ層が残っているような、相反する命題を解決したひずみ半導体ウェーハおよび半導体装置の製造方法を提供する。
【解決手段】 Ｓｉ基板１１の上にグレーデッド ＳｉＧｅ Ｂｕｆｆｅｒ層１２とＳｉＧｅ Ｂｕｆｆｅｒ層１３を形成し、その上にひずみＳｉ層１４を臨界膜厚以下に形成して、ひずみＳｉ層１４とＳｉＧｅ Ｂｕｆｆｅｒ層１３の界面にかかる応力を低減して、結晶欠陥密度の少ないひずみＳｉ層１４を実現し、更に、ひずみＳｉ層１４表面をＳｉよりも格子定数の大きいＳｉＧｅ Ｇａｐ層２１でキャップすることにより、後工程における犠牲酸化によるひずみＳｉ層１４の消失を防ぎ、その上にゲート酸化膜を形成可能な高品質なひずみＳｉウェーハを実現する。
【選択図】 図２

Description

本発明は、半導体ウェーハ及び半導体装置の製造方法に関する。
ひずみＳｉ層をトランジスタのチャネル部に用いると、ひずみＳｉ層中の応力により電子の移動度が向上し、従来と同じデザインルールのままでも素子の動作速度を上げることができる。
このようなひずみを有するウェーハ（半導体基板）は、例えば、Ｓｉ基板上にＧｅ濃度を徐々に高濃度化させたグレーデッド ＳｉＧｅ Ｂｕｆｆｅｒ層(グレーデッドＳｉＧｅバッファ層)を形成し、その上にＧｅ濃度が一定のＳｉＧｅ Ｂｕｆｆｅｒ層（ＳｉＧｅバッファ層）を形成し、最後にひずみＳｉ層を形成する、という方法で製造される。
しかしながら、このような方法で厚いひずみＳｉ層を形成すると、ひずみＳｉ層に欠陥が生じ、また、それを避けるためにひずみＳｉ層を薄くすると、ゲート酸化膜形成前にひずみＳｉ層がなくなってしまう（例えば、特許文献１参照。）。
特公平−１９８８８号公報
以上述べたように、従来の半導体ウェーハ及び半導体装置（半導体素子）の製造方法では、ひずみＳｉ層の欠陥密度が十分に低く、しかもゲート酸化膜形成前にひずみＳｉ層が残っているような、相反する命題を解決したひずみ半導体基板の構造および半導体装置の製造方法は確立されていなかった。
本発明は、上記のような従来技術の問題点に着目し、結晶欠陥密度の少ない半導体ウェーハ及び半導体装置の製造方法を提供しようとすることを目的とする。
本発明の半導体ウェーハは、
半導体基板と、
前記半導体基板上に形成された、前記半導体基板と格子定数の異なる、バッファ層としての第１の半導体層と、
前記第１の半導体層上に形成された、ひずみ半導体層としての第２の半導体層と、
前記第２の半導体層上に形成されたキャップ層としての第３の半導体層と、
を備えるものとして構成される。
本発明の半導体基板の製造方法は、
半導体基板上の、ひずみを有する半導体層上に酸化膜を介して半導体素子を製造する方法であって、ある製造工程によって膜厚が薄くされた前記半導体層の厚みを補うための再成長工程を備える
を備えるものとして構成される。
本発明の実施形態を説明する前に、本発明者の知得する、半導体ウェーハの製造方法について説明する。
前にも述べたように、ひずみＳｉ層をトランジスタのチャネル部に用いると、ひずみＳｉ層中の応力により電子の移動度が向上し、従来と同じデザインルールのままでも素子の動作速度を上げることができる。
このようなひずみを有するウェーハは、一例として、図８（ａ）の断面図に示すように、Ｓｉ基板１１上にＧｅ濃度を徐々に高濃度化させたグレーデッド ＳｉＧｅ Ｂｕｆｆｅｒ層(グレーデッドＳｉＧｅバッファ層)１２を形成し、その上にＧｅ濃度が一定のＳｉＧｅ Ｂｕｆｆｅｒ層（ＳｉＧｅバッファ層）１３を形成し、最後にひずみＳｉ層１４を形成する、という方法で製造される。
図８（ｂ）は、１５ｎｍのひずみＳｉ層を形成した場合の、図８（ａ）のＡの拡大図である。図８（ｂ）において示すように、上記のような方法で製造したひずみＳｉ層１４中には、貫通転位１０２が１０Ｅ５個／ｃｍ２も存在しており、更に、それ以外にもミスフィット転位１０１が存在する。従って、量産に値するほどの品質を有する半導体素子を製造することができない。
図９は、ひずみＳｉ膜厚と、貫通転位の欠陥数の関係を示した特性図である。この図９からも明らかなように、貫通転位１０２の密度は、ひずみＳｉ層１４の膜厚に依存して増えることが分かる。特に、ひずみＳｉ層１４の膜厚が臨界膜厚Ｔを超えると、貫通転位密度が急激に増加することが分かる。
したがって、貫通転位１０２の密度をへらすためには、ひずみＳｉ層１４の膜厚を臨界膜厚Ｔ以下にする必要がある。
しかし、一方でＳｉウェーハ上のひずみＳｉ層１４中に半導体素子を製造する工程において、イオンインプランテーションや熱処理などを行うと、犠牲酸化等によりひずみＳｉ層１４が薄膜化してしまい、更にＳｉＧｅ Ｂｕｆｆｅｒ層１３からのＧｅの拡散によってひずみＳｉ層がなくなってしまう場合がある。
つまり、図１０に示すように、半導体素子を形成する工程への投入前にひずみＳｉ層１４の膜厚を臨界膜厚Ｔ以下に設定した場合、工程中の犠牲酸化等により、工程を経るに従って、ひずみＳｉ層１４が徐々に薄膜化してしまい、ゲート酸化膜を作製する時点では、図１１に示すように、ひずみＳｉ層１４が全く残っていないこともありうる。これでは、上記１２に示すように、ＳｉＧｅ Ｂｕｆｆｅｒ層１３上に直接ゲート酸化膜１６が形成されることになる。
つまり、ゲート酸化膜を製造する時点でひずみＳｉ層１４を残しておくようにするためには、半導体製造工程を踏まえたうえで、ゲート酸化膜形成前までのひずみＳｉ層減少分以上の膜厚のひずみＳｉを半導体製造工程に投入する前に形成しておく必要がある。このひずみＳｉの初期膜厚を臨界膜厚Ｔよりも厚くする必要のある場合、結晶欠陥の少ない良質のひずみＳｉ層を形成することができないため、良質な半導体素子を形成することもできなくなるという問題がある。
以下、本発明の実施例を図面を参照しながら説明する。
（実施例１）
図１（ａ）は、本発明の、実施例１の半導体ウェーハの構造を示す断面図である。図１からわかるように、Ｓｉ基板１１上にＧｅ濃度を徐々に濃くしたグレーデッド ＳｉＧｅ Ｂｕｆｆｅｒ層（グレーデッドＳｉＧｅバッファ層）１２を形成し、Ｇｅ濃度３０％のＳｉＧｅ Ｂｕｆｆｅｒ層（ＳｉＧｅバッファ層）１３を形成し、５ｎｍのひずみＳｉ層１４を形成する。つまり、ひずみＳｉ層１４の膜厚は、臨界膜厚Ｔより薄く設定する。
したがって、図１（ａ）のＡを拡大して示した図１（ｂ）の断面図にも示すように、ひずみＳｉ層１４とＳｉＧｅ Ｂｕｆｆｅｒ層１３の界面にミスフィット転位が入ることは無く、またＳｉ層１４中に貫通転位が入ることもない。
続いて、図２に示すように、ひずみＳｉ層１４の上にＳｉＧｅ Ｃａｐ層（ＳｉＧｅキャップ層）２１を形成する。ＳｉＧｅ Ｃａｐ層２１の膜厚は半導体素子作製工程において、ゲート酸化膜形成前まで犠牲酸化等により無くなってしまう表面層の厚さとほぼ等しく設定する。
その結果、図３に示すように、工程中の犠牲酸化によってＳｉＧｅ Ｃａｐ層２１が失われることになり、結局、ゲート酸化膜形成前でも、所望の膜厚を有するひずみＳｉ層１４を残存させておくことが可能となる。
この後、図４に示すように、ひずみＳｉ層１４上にゲート酸化膜１６が形成される。
次に、実施例１の製造方法を更に詳述する。
先ず、図１（ａ）に示すような、ひずみＳｉ層１４を有する半導体ウェーハを製造する。ここでひずみＳｉ層１４の膜厚は、臨界膜厚Ｔよりも薄く設定する。
その後、図２に示すように、ひずみＳｉ層１４上に、基板温度６００〜６５０℃、圧力５〜１０ＴｏｒｒでＳｉＨ４を０．１から０．２ｓｌｍ、ＧｅＨ４を０．０２〜０．０５ｓｌｍ、Ｈ２を１０〜１５ｓｌｍ供給し、ＳｉＧｅ Ｃａｐ層２１を形成する。
なお、ＳｉＧｅ Ｇａｐ層２１のＧｅ濃度は０より多く５％以下であることが望ましい。Ｇｅ濃度を５％よりも上げてしまうと、その上に均一な熱酸化膜が形成されないなどの不具合が生じる。また、ＳｉＧｅ Cap層の膜厚は５〜３０ｎｍである。
ＳｉＨ４の代わりにＳｉＨ２Ｃｌ２を用いたりＧｅＨ４の代わりにＧｅＣｌ４を用いたりしてもよいが、ＳｉＧｅ Ｃａｐ層２１のＧｅ濃度と膜厚は、先に述べた値の範囲であることが望ましい。
以上述べたような工程を経て得られた半導体ウェーハのひずみＳｉ層１４中の欠陥密度を、ひずみＳｉ層１４が臨界膜厚Ｔを超えている場合と比較すると、３桁程度減少している。加えて、ＳｉＧｅ Ｃａｐ層２１の働きにより、図３に示すように、ゲート酸化膜形成時にもひずみＳｉ層１４が十分に残っているため、ゲート酸化膜をひずみＳｉ層１４上に作製することが可能である。
つまり、ひずみＳｉ層１４を臨界膜厚Ｔ以下にすることで、貫通転位やミスフィット転位の問題を改善することが可能となる。更に、ひずみＳｉ層１４の上にＳｉＧｅ Ｃａｐ層２１を形成することで、犠牲酸化等に起因するひずみＳｉ層１４の消失を防止することが可能となる。このため、高品質なひずみＳｉ層１４を得ることができ、その上に、高品質な半導体素子を形成することが可能となる。
なお、本実施例では、ひずみＳｉ層１４上にＳｉＧｅ Ｃａｐ層２１を形成する場合を例示したが、ひずみＳｉよりも格子定数の大きい半導体層を形成することで同様の効果を得ることができる。また、ひずみＳｉ層１４の上に、例えばアンチモンなどを高濃度にドーピングすることでも同様の効果を得ることができる。
（実施例２）
図５は、本発明の、実施例２の半導体ウェーハを示す断面図である。
図５から分かるように、Ｓｉ基板１１上にＧｅ濃度を徐々に濃くしたグレーデッド ＳｉＧｅ Ｂｕｆｆｅｒ層（グレーデッドＳｉＧｅバッファ）１２を形成し、続いて、Ｇｅ濃度が３０％のＳｉＧｅ Ｂｕｆｆｅｒ層（ＳｉＧｅバッファ層）１３を形成し、更に、その上に、ひずみＳｉ層１４を５ｎｍ形成する。この場合、ひずみＳｉ層１４の膜厚は臨界膜厚Tより薄く設定される。
したがって、Ｓｉ層１４とＳｉＧｅ Ｂｕｆｆｅｒ層１３の界面にはミスフット転位は入らず、またひずみＳｉ層１４中に貫通転位が入ることもない。
このままの状態で、ひずみＳｉ層１４中に半導体素子を製造するためにイオンインプランテーションや熱処理などを行うと、犠牲酸化あるいはＳｉＧｅ Ｂｕｆｆｅｒ層１３からのＧｅの拡散によって、ひずみＳｉ層がなくなってしまうのは先にも述べた通りである。
そこで、工程を経る間に、犠牲酸化等によりひずみＳｉ層１４が無くなる前に、ひずみＳｉ層１４上にＳｉ層を臨界膜厚Ｔを超えない範囲で再成長し、再び半導体素子作製工程に戻すことにより、ゲート酸化膜形成前に所望の膜厚を有するひずみＳｉ層を残存させておくことが可能となる。
つまり、先ず、図４に示すように、周知の方法で、膜厚６ｎｍのひずみＳｉ層１４を有するひずみ半導体ウェーハを製造する。
その後、ひずみ半導体ウェーハ上に、トランジスタ等の半導体素子を製造するためにイオンインプランテーションを行う。具体的には、ひずみＳｉ半導体ウェーハを酸素雰囲気下で８００℃に加熱し、熱酸化膜を４ｎｍ形成する。次にＰあるいはＢを加速電圧１ＭｅＶで入射させる。イオンインプランテーションの後、ひずみＳｉ半導体ウェーハを弗酸を含む溶液に浸し、熱酸化膜を除去する。
その結果、図６（ａ）およびそのＡ部分を拡大した断面図である図６（ｂ）に示すように、ひずみＳｉ層１４は犠牲酸化等により、薄くなっており、実測の結果、ひずみＳｉ層１４の膜厚は２ｎｍであった。
次に、ひずみＳｉウェーハを減圧ＣＶＤ装置に導入し、基板温度を６００〜６５０℃、ＳｉＨ４＝０．１〜０．２ｓｌｍ、水素＝１０〜１５リットル（ｌ）をひずみＳｉ層表面に供給することにより、図７（ａ）およびそのＡ部分を拡大した断面図である図７（ｂ）に示すように、Ｓｉ層再成長界面Ｒの上に、約４ｎｍのＳｉ再成長層２２を形成する。
その結果、Ｓｉ再成長層２２とひずみＳｉ層１４との合計膜厚は６ｎｍとなる。この膜厚は臨界膜厚Ｔを超えていないため、ひずみＳｉ層１４とＳｉＧｅ Ｂｕｆｆｅｒ層１３の層界面にはミスフィット転位や貫通転位は入らない。
次に、ひずみＳｉウェーハを熱酸化炉に挿入し、トランジスタのゲート酸化膜を形成する工程に入る。
その結果、ひずみＳｉ層１４中の欠陥密度を、ひずみＳｉ層１４が臨界膜厚Ｔを超えている場合と比較すると、３桁程度減少しており、なおかつゲート酸化膜をひずみＳｉ層１４上に製造することが可能であることから、ひずみ半導体ウェーハにおいて高品質なひずみＳｉ層を実現することができる。
以上に述べたように、本発明の実施例によれば、Ｓｉ（シリコン）基板上にＳｉＧｅ Ｂｕｆｆｅｒ層を形成し、その上にひずみＳｉ層を臨界膜厚以下に形成して、ひずみＳｉ層とＳｉＧｅ Ｂｕｆｆｅｒ層界面にかかる応力を低減して、結晶欠陥密度の少ないひずみＳｉ層を実現できる。
更に、ひずみＳｉ層表面をＳｉよりも格子定数の広い半導体層、例えばＳｉＧｅ層でCapすることにより、後工程における犠牲酸化によるひずみＳｉ層の消失を防ぎ、欠陥密度の小さい高品質の、ひずみ半導体層を利用した半導体素子を作製することが可能になる。
加えて、半導体ウェーハ上に半導体装置を作製する工程中に、ひずみＳｉ層が犠牲酸化等によって薄くなってしまった場合にも、半導体装置作製工程中にＳｉ層をエピタキシャル成長させて高品質のひずみＳｉ層を臨界膜厚以下の範囲で再成長させることで、後工程におけるゲート酸化膜形成に適した高品質の半導体装置を作製することが可能である。
本願発明の実施例では、基板上にＧｒａｄｅｄＳｉＧｅバッファ層を形しその上にＧｅ濃度が一定のＳｉＧｅバッファ層を形成する例を記載したがこれに限定されず、基板上に形成されたＢＯＸ酸化層上にＧｅ濃度が一定のＳｉＧｅバッファ層を形成し、その上にひずみＳｉ層を形成してもよい。
本発明の実施例１の半導体ウェーハの断面図及びＡ部分の拡大断面図である。 本発明の実施例１の半導体ウェーハの製造工程における後工程の一部を説明するための工程図である。 本発明の実施例１の半導体ウェーハの製造工程における後工程の一部を説明するための工程図である。 本発明の実施例１の半導体ウェーハの製造工程における後工程の一部を説明するための工程図である。 本発明の実施例２の半導体ウェーハの工程断面図の一部及びそのある部分の拡大図である。 本発明の実施例２の半導体ウェーハの工程断面図の一部及びそのある部分の拡大図及びＡ部分の拡大断面図である。 本発明の実施例２の半導体ウェーハの工程断面図の一部及びそのある部分の拡大図及びＡ部分の拡大断面図である。 本発明者の知得する半導体ウェーハの断面図及びＡ部分の拡大断面図である。 ひずみＳｉ層１４の膜厚と欠陥数の関係を示す特性図である。 本発明者の知得する半導体ウェーハの製造工程における後工程の一部を説明するための工程断面図である。 本発明者の知得する半導体ウェーハの製造工程における後工程の一部を説明するための工程断面図である。 本発明者の知得する半導体ウェーハの製造工程における後工程の一部を説明するための工程断面図である。
符号の説明
１１ Ｓｉ基板
１２ グレーデッド ＳｉＧｅ Ｂｕｆｆｅｒ層
１３ ＳｉＧｅ Ｂｕｆｆｅｒ層
１４ ひずみＳｉ層
２１ ＳｉＧｅ Ｇａｐ層
２２ Ｓｉ再成長層
１０１ ミスフィット転位
１０２ 貫通転位
Ｔ 臨界膜厚
R Ｓｉ層再成長界面

Claims (5)

  1. 半導体基板と、
    前記半導体基板上に形成された、前記半導体基板と格子定数の異なる、バッファ層としての第１の半導体層と、
    前記第１の半導体層上に形成された、ひずみ半導体層としての第２の半導体層と、
    前記第２の半導体層上に形成されたキャップ層としての第３の半導体層と、
    を備えることを特徴とする半導体ウェーハ。
  2. 前記第１の半導体層の格子定数は、前記半導体基板のそれよりも、大きいことを特徴とする請求項１に記載の半導体ウェーハ。
  3. 前記第２の半導体層と前記半導体基板は同一の物質から構成されている請求項１に記載の半導体ウェーハ。
  4. 前記第３の半導体層の格子定数と前記第２の半導体層のそれとは互いに異なることを特徴とする請求項１に記載の半導体ウェーハ。
  5. 半導体ウェーハ上の、ひずみを有する半導体層上に絶縁膜を介して半導体素子を製造する方法であって、ある製造工程によって膜厚が薄くされた前記半導体層の厚みを補うための再成長工程を備えることを特徴とする半導体装置の製造方法。
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