JP2004504719A - エッチングされたトレンチに関する光エッジ効果の問題を解決する半導体デバイス及びその製造方法 - Google Patents
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Abstract
本発明の第１の側面として、変更半導体基板を提供する。変更半導体基板は、（１）半導体基板と、（２）半導体基板の少なくとも一部に形成された少なくとも１つのバッファ層と、（３）（ａ）半導体基板内に延びる複数の内部トレンチと、（ｂ）少なくとも１つのバッファ層内に延びるとともに、半導体基板内には達していない少なくとも１つの浅い周辺トレンチとを含む複数のトレンチとを備える。他の側面として、本発明は、半導体基板にトレンチを形成する半導体デバイス製造方法を提供する。本発明の更なる側面では、少なくとも１つの周辺トレンチと複数の内部トレンチとを有するトレンチ二重拡散金属酸化膜半導体トランジスタ構造体が提供される。トレンチ二重拡散金属酸化膜半導体トランジスタ構造体は、（１）第１の伝導性タイプを有する基板と、（２）第２の伝導性タイプを有し、周辺トレンチ及び内部トレンチが延びたボディ領域と、（３）周辺トレンチ及び内部トレンチの内壁に設けられた絶縁層と、（４）各絶縁層上に設けられた第１の導電性電極と、（５）各内部トレンチに隣接し、少なくとも１つの周辺トレンチには隣接しないボディ領域に設けられた第１の伝導性タイプを有するソース領域とを備える。
Description
【０００１】
【発明の属する技術分野】
本発明は、エッチングされたトレンチに関する光エッジ効果の問題を解決する半導体デバイス及びその製造方法に関する。
【０００２】
【従来の技術】
現在の半導体製造技術は、サブミクロン領域の寸法を有する形状（ｆｅａｔｕｒｅｓ）を作製することができる。このレベルの微細化においては、一般的に「光近接効果（ｏｐｔｉｃａｌ ｐｒｏｘｉｍｉｔｙ ｅｆｆｅｃｔ）」と呼ばれる形状寸法のバラツキが問題となる。一般的に、近接効果とは、形状の寸法が近接する他の形状に起因して変化するという効果である。特に、光近接効果は、光リソグラフィー中に生じる近接効果である。光近接効果により、所定の形状のサイズは、他の形状からの間隔によって変化してしまう。
【０００３】
光近接効果の要因の１つとして、形成される形状（ｉｍａｇｅｄ ｆｅａｔｕｒｅｓ）に関する回析パターンがある。光近接効果により、例えば単独のプリント配線と、同じ配線が密集したアレー内のプリント配線との間に寸法の差が生じることがある。
【０００４】
具体的には、光近接効果の結果、例えば他の形状に取り囲まれている内部の形状の寸法と、他の形状に取り囲まれていない周辺の形状の寸法とが実質的に異なるものとなってしまうことがある。（このような場合、光近接効果は、光エッジ効果（ｏｐｔｉｃａｌ ｅｄｇｅ ｅｆｆｅｃｔｓ））と呼ばれることも多い。例えば、現在の技術では、サブミクロン領域の形状に関するフォトリソグラフィープロセスにおいて、フォトレジストの形状に重大な光エッジ効果が生じることが多い。この結果、例えば、エッチングされたシリコントレンチ等の形状に悪影響が生じやすい。この結果、例えばトレンチ二重拡散金属酸化膜半導体電界効果トランジスタ（ｄｏｕｂｌｅ ｄｉｆｆｕｓｅｄ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒｓ：以下、ＤＭＯＳＦＥＴという。）、トレンチショットキーバリア整流器（ｔｒｅｎｃｈ Ｓｃｈｏｔｔｋｙ ｂａｒｒｉｅｒ ｒｅｃｔｉｆｉｅｒｓ）、ダイナミックランダムアクセスメモリ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：以下、ＤＲＡＭという。）素子、及びトレンチによって個々の集積回路を分離しているデバイスは、同様に、光エッジ効果による悪影響を受けやすい。
【０００５】
【発明が解決しようとする課題】
上述のような光エッジ効果の具体例を図１Ａ及び図１Ｂを用いて説明する。図１Ａ及び図１Ｂは、フォトレジスト形状間の開口（ａｐｅｒｔｕｒｅ）を用いてトレンチをエッチングする具体例を示している。詳しくは、図１Ａに示すシリコン基板１０には、光リソグラフィープロセスによりフォトレジスト形状１５ａ、１５ｂ、１５ｃ、１５ｄが設けられている。この図１Ａに示すように、他の形状間に位置する内部の形状１５ａ、１５ｂ、１５ｃ（なお、図１Ａでは、内部形状１５ａより左側の形状を示していない）は、実質的に垂直な側壁を有する。一方、他の形状間に配設されていない周辺の形状１５ｄは、上述した光近接効果により、図１Ａに示すように実質的に傾斜した側壁を有する。
【０００６】
図１Ｂは、図１Ａに示すフォトレジストパターンを有するシリコン基板をエッチングした結果を示している。フォトレジスト形状１５ａ、１５ｂ、１５ｃの側壁は垂直であるため、図１Ｂに示すように、エッチングされたシリコンの内壁１０ａ、１０ｂ、１０ｃも実質的に垂直となる。一方、フォトレジスト形状１５ｄの側壁は傾斜しているため、シリコンの内壁１０ｄは傾斜し、これによりトレンチの底部に鋭い角が形成される。
【０００７】
他の具体例においては、シリコン基板は、酸化シリコン又は窒化シリコンのフォトマスクを用いてエッチングされる。図２Ａに示す具体例では、酸化シリコン層又は窒化シリコン層は、フォトレジスト形状１５ａ、１５ｂ、１５ｃを介してエッチングされ、これによりシリコン基板１０上に酸化シリコン又は窒化シリコン形状１７ａ、１７ｂ、１７ｃ、１７ｄが形成される。図２Ａに示すように、他のフォトレジスト形状に挟まれている内部フォトレジスト形状１５ａ、１５ｂ、１５ｃは、実質的に垂直な側壁を有しており、他のフォトレジスト形状に挟まれていない周辺フォトレジスト形状１５ｄは、実質的に傾斜した側壁を有している。酸化シリコン又は窒化シリコン形状１７ａ〜１７ｄについても同様である。フォトレジスト形状１５ａ、１５ｂ、１５ｃ、１５ｄを取り除くことにより、酸化シリコン又は窒化シリコン形状１７ａ、１７ｂ、１７ｃ、１７ｄが残る。図２Ｂは、酸化シリコン又は窒化シリコン形状１７ａ、１７ｂ、１７ｃ、１７ｄのみをマスキング形状として用い、シリコン基板１０をエッチングした結果を示している。この結果形成されたトレンチは、図２Ｂに示すように、フォトレジスト形状１５ａ、１５ｂ、１５ｃ、１５ｄを用いてエッチングした結果（図１Ｂ参照）と略同様である。すなわち、酸化シリコン又は窒化シリコン形状１７ａ、１７ｂ、１７ｃの側壁は実質的に垂直であるため、エッチングされたシリコンの内壁１０ａ、１０ｂ、１０ｃも実質的に垂直となる。一方、酸化シリコン又は窒化シリコン形状１７ｄの側壁は傾斜しているため、シリコンの内壁１０ｄは傾斜し、これによりトレンチの底部に鋭い角が形成される。
【０００８】
他の具体例においては、シリコン基板は、フォトレジスト形状と、酸化シリコン又は窒化シリコン形状１７との両方により画定されたマスクを介してエッチングされる。図３に示すように、他のフォトレジスト形状に挟まれている内部フォトレジスト形状１５ａ、１５ｂ、１５ｃは、実質的に垂直な側壁を有しており、他のフォトレジスト形状に挟まれていない周辺フォトレジスト形状１５ｄは、実質的に傾斜した側壁を有している。酸化シリコン又は窒化シリコン形状１７ａ〜１７ｄについても同様である。すなわち、形状１５ａ／１７ａ、１５ｂ／１７ｂ、１５ｃ／１７ｃの側壁は実質的に垂直であるため、エッチングされたシリコンの内壁１０ａ、１０ｂ、１０ｃも実質的に垂直となる。一方、フォトレジストと酸化シリコン又は窒化シリコンとの組合せからなる形状１５ｄ／１７ｄの側壁は傾斜しており、これにより、図１Ｂ及び図２Ｂに示す具体例と同様に、トレンチの底部に鋭い角が形成されている。更に、シリコン基板１０の酸化シリコン又は窒化シリコン形状１７ｄとの界面部分は、えぐり取られている（ｕｎｄｅｒｃｕｔ）。
【０００９】
これらの３つの具体例では、いずれも光近接効果により、側壁の傾斜とトレンチ底面の鋭い角といった、好ましくないトレンチ特性が生じている。そこで、当該技術分野では、エッチングされるトレンチ形状における光近接効果の問題を解決することが望まれている。
【００１０】
ＤＲＡＭの製造において、光近接効果から生じる問題を、セルの周囲にダミートレンチを設けることにより解決する手法が提案されている。この技術については、例えば１９９７年、ＳＰＩＥプロシーディング第３０５１号（ＳＰＩＥ Ｐｒｏｃｅｅｄｉｎｇｓ， Ｖｏｌ． ３０５１）、ジェイ・ファング・チェン（Ｊ． Ｆｕｎｇ Ｃｈｅｎ）、トム・レイディグ（Ｔｏｍ Ｌａｉｄｉｇ）、カート・イー・ワンプラ（Ｋｕｒｔ Ｅ． Ｗａｍｐｌｅｒ）及びロジャー・コールドウェル（Ｒｏｇｅｒ Ｃａｌｄｗｅｌｌ）著「フルチップ光近接効果補正の実用的手法（Ｐｒａｃｔｉｃａｌ Ｍｅｔｈｏｄ ｆｏｒ Ｆｕｌｌ−Ｃｈｉｐ Ｏｐｔｉｃａｌ Ｐｒｏｘｉｍｉｔｙ Ｃｏｒｒｅｃｔｉｏｎ）」、１９９７年、ＢＡＣＵＳにおいて発表された論文、ジェイ・ファング・チェン（Ｊ． Ｆｕｎｇ Ｃｈｅｎ）、トム・レイディグ（Ｔｏｍ Ｌａｉｄｉｇ）及びロジャー・コールドウェル（Ｒｏｇｅｒ Ｃａｌｄｗｅｌｌ）著「０．１４ｍｍ設計ルールへのＯＰＣロードマップ（Ａｎ ＯＰＣ Ｒｏａｄｍａｐ ｔｏ ０．１４ｍｍ Ｄｅｓｉｇｎ Ｒｕｌｅｓ）」、１９９７年ＳＰＩＥプロシーディング第３０５１号第６４３〜６５１頁、ジェイ・リー（Ｊ． Ｌｉ）、ディー・バーナード（Ｄ． Ｂｅｒｎａｒｄ）、ジェイ・レイ（Ｊ． Ｒｅｙ）及びブイ・ボクシャ（Ｖ． Ｂｏｋｓｈａ）著「フォトレジスト効果を含むモデルベース光近接効果補正法（Ｍｏｄｅｌ−Ｂａｓｅｄ Ｏｐｔｉｃａｌ Ｐｒｏｘｉｍｉｔｙ Ｃｏｒｒｅｃｔｉｏｎ Ｉｎｃｌｕｄｉｎｇ Ｐｈｏｔｏ−ｒｅｓｉｓｔ Ｅｆｆｅｃｔｓ）」、１９９１年ＫＴＩマイクロリソグラフィーセミナインタフェース（ＫＴＩ Ｍｉｃｒｏｌｉｔｈｏｇｒａｐｈｙ Ｓｅｍｉｎａｒ Ｉｎｔｅｒｆａｃｅ’９１）第１４５頁、エヌ・シャンマ（Ｎ． Ｓｈａｍｍａ）、エフ・スポロン−フィードラ（Ｆ． Ｓｐｏｒｏｎ−Ｆｉｅｄｌｅｒ）及びイー・リン（Ｅ． Ｌｉｎ）著「光リソグラフィーにおける近接効果補正法（Ａ Ｍｅｔｈｏｄ ｆｏｒ Ｃｏｒｒｅｃｔｉｏｎ ｏｆ Ｐｒｏｘｉｍｉｔｙ Ｅｆｆｅｃｔ ｉｎ Ｏｐｔｉｃａｌ Ｌｉｔｈｏｇｒａｐｈｙ）」、セミコンダクタインタナショナル（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｉｎｔｅｒｎａｔｉｏｎａｌ）１９９６年７月号第２３７頁、クリス・エー・マック（Ｃｈｒｉｓ Ａ． Ｍａｃｋ）著「３Ｄ光リソグラフィーにおけるシミュレーションを用いた近接効果の評価（Ｅｖａｌｕａｔｉｎｇ Ｐｒｏｘｉｍｉｔｙ Ｅｆｆｅｃｔｓ Ｕｓｉｎｇ ３−Ｄ Ｏｐｔｉｃａｌ Ｌｉｔｈｏｇｒａｐｈｙ Ｓｉｍｕｌａｔｉｏｎ）」、１９９４年ＳＰＩＥプロシーディング第２１９７号、オー・オット（Ｏ． Ｏｔｔｏ）他著「自動光近接効果補正−規則ベース法（Ａｕｔｏｍａｔｅｄ ｏｐｔｉｃａｌ ｐｒｏｘｉｍｉｔｙ ｃｏｒｒｅｃｔｉｏｎ−ａ ｒｕｌｅ−ｂａｓｅｄ ａｐｐｒｏａｃｈ）」、１９９５年ＥＩＰＢ９５、エー・コーンブリット（Ａ． Ｋｏｒｎｂｌｉｔ）他著「光近接効果補正されたフォトマスクのプリン後における各パターン忠実度の役割（Ｒｏｌｅ ｏｆ ｅｔｃｈ ｐａｔｔｅｒｎ ｆｉｄｅｌｉｔｙ ｉｎ ｔｈｅ ｐｒｉｎｔｉｎｇ ｏｆ ｏｐｔｉｃａｌ ｐｒｏｘｉｍｉｔｙ ｃｏｒｒｅｃｔｅｄ ｐｈｏｔｏｍａｓｋｓ）」等に開示されている。
【００１１】
当該技術分野では、上述の問題を解決するための更なる方法の実現が望まれている。
【００１２】
【課題を解決するための手段】
上述及び他の課題は、本発明により解決される。
【００１３】
本発明の第１の側面として、本発明は、変更された半導体基板を提供する。変更半導体基板は、（１）半導体基板と、（２）半導体基板の少なくとも一部に形成された少なくとも１つのバッファ層と、（３）（ａ）半導体基板内に延びる複数の内部トレンチと、（ｂ）少なくとも１つのバッファ層内に延びるとともに、半導体基板内には達していない少なくとも１つの浅い周辺トレンチとを含む複数のトレンチとを備える。
【００１４】
好ましい具体例においては、少なくとも１つのバッファ層は、半導体基板の少なくとも１つの浅い周辺トレンチに対応する領域に設けられ、半導体基板の複数の内部トレンチに対応する領域には設けられていない。
【００１５】
他の好ましい具体例においては、少なくとも１つのバッファ層は、半導体基板の少なくとも１つの浅い周辺トレンチに対応する領域、及び半導体基板の複数の内部トレンチに対応する領域に設けられている。なお、複数の内部トレンチに対応する領域内の少なくとも１つのバッファ層は、少なくとも１つの浅い周辺トレンチに対応する領域内の少なくとも１つのバッファ層よりも薄く形成される（例えば、複数の内部トレンチに対応する領域内の少なくとも１つのバッファ層は、単一のバッファ層からなり、少なくとも１つの浅い周辺トレンチに対応する領域内の少なくとも１つのバッファ層は、２つのバッファ層からなる。）。この結果、各内部トレンチは、複数の内部トレンチに対応する領域内の少なくとも１つのバッファ層を貫通して半導体基板内に延び、浅い周辺トレンチは、少なくとも１つの浅い周辺トレンチに対応する領域内の少なくとも１つのバッファ層を貫通せず、半導体基板内に延びない。
【００１６】
本発明の他の側面として、本発明は、半導体基板にトレンチを形成する半導体デバイス製造方法を提供する。半導体デバイス製造方法は、（１）半導体基板を準備する工程と、（２）（ａ）少なくとも１つの周辺トレンチ開口と、（ｂ）複数の内部トレンチ開口とを含む複数のトレンチ開口を有するパターン化されたエッチレジスト層を設ける工程と、（３）各周辺トレンチ開口と半導体基板との間に少なくとも１つのバッファ層を設ける工程と、（４）エッチングプロセスを実行する工程とを有し、エッチングプロセスにおいて、内部トレンチが、内部トレンチ開口の位置において半導体基板内にエッチングされ、周辺トレンチが、少なくとも１つのバッファ層により、周辺トレンチ開口の位置において半導体基板内にエッチングにエッチングされない。
【００１７】
好ましい具体例においては、半導体デバイス製造方法は、各内部トレンチ開口と半導体基板との間に少なくとも１つのバッファ層を設ける工程を有する。ここで、周辺トレンチ開口と半導体基板との間に設けられた少なくとも１つのバッファ層は、内部トレンチ開口と半導体基板との間に設けられた少なくとも１つのバッファ層よりも厚く形成される（例えば、内部トレンチと半導体基板との間に設けられた少なくとも１つのバッファ層は、単一のバッファ層からなり、周辺トレンチと半導体基板との間に設けられた少なくとも１つのバッファ層は、２つのバッファ層からなる）。この結果、エッチングプロセスにおいて、内部トレンチが、内部トレンチ開口の位置において少なくとも１つのバッファ層を貫通して半導体基板内にエッチングされ、一方、各周辺トレンチ開口の位置では、トレンチは、少なくとも１つのバッファ層を貫通してエッチングされない（したがって、半導体基板内にはトレンチはエッチングされない）。
【００１８】
好ましいバッファ層としては、酸化層及び窒化層等がある。好ましい基板としては、シリコン基板等がある。
【００１９】
この変更半導体基板及び半導体デバイス製造方法は、例えばトレンチ二重拡散金属酸化膜半導体トランジスタ、トレンチショットキーバリア整流器、ダイナミックランダムアクセスメモリ等を含む様々なデバイスに適用することができる。
【００２０】
本発明の更なる側面では、少なくとも１つの周辺トレンチと複数の内部トレンチとを有するトレンチ二重拡散金属酸化膜半導体トランジスタ構造体が提供される。トレンチ二重拡散金属酸化膜半導体トランジスタは、（１）第１の伝導性タイプを有する基板と、（２）第２の伝導性タイプを有し、周辺トレンチ及び内部トレンチが延びたボディ領域と、（３）周辺トレンチ及び内部トレンチの内壁に設けられた絶縁層と、（４）各絶縁層上に設けられた第１の導電性電極と、（５）各内部トレンチに隣接し、少なくとも１つの周辺トレンチには隣接しないボディ領域内の第１の伝導性タイプを有するソース領域とを備える。
【００２１】
好ましくは、第１の伝導性タイプは、ｎ型伝導性であり、第２の伝導性タイプは、ｐ型伝導性である。更に、絶縁層は、好ましくは、酸化層であり、導電性電極は、ポリシリコンである。好ましい具体例においては、トレンチ二重拡散金属酸化膜半導体トランジスタ構造体は、内部トレンチ内の各第１の導電性電極上に絶縁領域（例えば、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓｅｓ）構造）を備える。
【００２２】
本発明により、周辺トレンチ形状に関する光エッジ効果の問題を効果的且つ低コストに解決することができる。
【００２３】
更に、本発明により、例えばトレンチ二重拡散金属酸化膜半導体デバイス、トレンチショットキーバリア整流器、ダイナミックランダムアクセスメモリデバイス、及び周辺トレンチ形状を採用する他のデバイス等、周辺トレンチ形状を備える製品の性能を向上させることができる。
【００２４】
本発明のこれらの及び他の具体例及びその利点は、特許請求の範囲及び発明の実施の形態により更に明らかとなる。
【００２５】
【発明の実施の形態】
以下、本発明の好ましい具体例を示す添付の図面を参照して、本発明を詳細に説明する。なお、本発明は、他の形態でも実現することもでき、ここで説明する具体例によって制限されるものではない。
【００２６】
この説明において、「周辺トレンチ（ｐｅｒｉｐｈｅｒａｌ ｔｒｅｎｃｈ）」とは、表面に形成され、一端側で１つ以上の同様の構造に接し、他端側では同様の構造に接していないトレンチ又はその一部を指す。一方、「内部トレンチ（ｉｎｔｅｒｎａｌ ｔｒｅｎｃｈ）」とは、表面に形成され、両端側で１つ以上の同様の構造に接するトレンチ又はその一部を指す。また、「内部トレンチ開口（ｉｎｔｅｒｎａｌ ｔｒｅｎｃｈ ａｐｅｒｔｕｒｅ）」は、パターン化されたエッチレジスト層（ｅｔｃｈ ｒｅｓｉｓｔａｎｔ ｌａｙｅｒ）の開口であって、この開口を介して十分な深さのエッチングを行うことにより、内部トレンチが形成される開口を指す。一方、「周辺トレンチ開口（ｐｅｒｉｐｈｅｒａｌ ｔｒｅｎｃｈ ａｐｅｒｔｕｒｅ）」は、パターン化されたエッチレジスト層（ｅｔｃｈ ｒｅｓｉｓｔａｎｔ ｌａｙｅｒ）の開口であって、この開口を介して十分な深さのエッチングを行うことにより、周辺トレンチが形成される開口を指す。後述するように、本発明の幾つかの具体例においては、周辺トレンチ開口を介してエッチングを行うことにより、実際には半導体基板にトレンチが形成されず、バッファ層における浅いトレンチのみが形成される。
【００２７】
本発明の第１の具体例について、図４Ａ〜図４Ｃを用いて説明する。先ず、例えば化学蒸着法（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：以下、ＣＶＤという。）により、図４Ａに示すように、好ましくはシリコン基板である基板１００の表面１００ａに、好ましくは酸化シリコン層又は窒化シリコン層からなる酸化物又は窒化物の形状１０２を形成する。
【００２８】
次に、図４Ｂに示すように、表面１００ａ及び酸化物又は窒化物形状１０２の一部に形状１０４ａ、１０４ｂ、１０４ｃ、１０４ｄを含むパターン化されたエッチレジスト層を形成する（形状１０４ｃ、１０４ｄは、それぞれ形状１０２の反対側の端部をカバーし、形状１０２の中央部の表面は外部に露出している）。形状１０４ｄは、形状１０４ａ、１０４ｂ、１０４ｃと異なり、２つの形状間に挟まれておらず、したがって光エッジ効果により、図４Ｂに示す傾斜面１０４ｏが形成される。
【００２９】
次に、図４Ｂに示す構造に対し、例えば反応イオンエッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：以下、ＲＩＥという。）を施し、これにより基板１００が酸化物又は窒化物形状１０２に対して優先的にエッチングされる。この結果、図４Ｃに示すように、基板１００において、形状１０４ａと形状１０４ｂの間、及び形状１０４ｂと形状１０４ｃの間にトレンチ１０６が形成される。一方、形状１０４ｃと形状１０４ｄの間には、酸化物又は窒化物形状１０２が設けられているため、この酸化物又は窒化物形状１０２に浅いトレンチ１０７が形成され、基板１００にはトレンチは形成されない。
【００３０】
図１Ｂを用いて上述したように、この酸化物又は窒化物形状１０２を設けることなく、この周辺部分において基板にトレンチを形成した場合、そのトレンチの底部は、光エッジ効果のために鋭い角が形成される。ここで、上述の具体例のように、フォトレジスト層１０４の周辺トレンチ開口の下部に酸化物又は窒化物形状１０２を配設することにより、光エッジ効果による悪影響が生じることを防止することができる。
【００３１】
次に、本発明の第２の具体例について、図５Ａ〜図５Ｃを用いて説明する。この具体例では、例えばＣＶＤ等の周知の技術を用いて、図５Ａに示すように基板１００の表面１００ａに酸化物又は窒化物形状１０２を形成する。次に、同様にＣＶＤ等の周知の技術を用いて、表面１００ａ及び酸化物又は窒化物形状１０２の上に酸化層又は窒化層１０３を形成する。
【００３２】
次に、図５Ｂに示すように、酸化層又は窒化層１０３の上に、形状１０４ａ、１０４ｂ、１０４ｃ、１０４ｄを含むパターン化されたエッチレジスト層を形成する。次に、例えば反応イオンエッチング等の酸化膜エッチングプロセス又は窒化膜エッチングプロセスにより、図５Ｂに示すように、酸化層又は窒化層１０３をパターン化し、基板１００にトレンチ１０６を形成する。このエッチングプロセスのパラメータは、酸化層又は窒化層１０３を貫通するのに十分であり、且つ、酸化物又は窒化物形状１０２を貫通しない程度に設定する。これにより、酸化層又は窒化層１０３を貫通する開口が形状１０４ａと形状１０４ｂの間、形状１０４ｂと形状１０４ｃの間、及び形状１０４ｃと形状１０４ｄの間に形成される。更に、形状１０４ａ／１０３ａと形状１０４ｂ／１０３ｂの間、及び形状１０４ｂ／１０３ｂと形状１０４ｃ／１０３ｃとの間に開設された開口を介して、基板１００がエッチングされ、トレンチ１０６が形成される。一方、フォトレジスト形状１０４ｃとフォトレジスト形状１０４ｄの間では、酸化物又は窒化物形状１０２により酸化物又は窒化物の厚みが厚くなっているため、酸化物又は窒化物形状１０２には開口が開設されず、したがって、この位置に対応する基板１００には、トレンチは形成されない。上述の図３に示すように、仮に形状１０４ｃ／１０３ｃ及び形状１０４ｄ／１０３ｄによって画定される周辺位置においてトレンチが形成される場合には、そのトレンチの底面には鋭い角が形成され、図面におけるトレンチの右側側壁が抉られる（ｕｎｄｅｒｃｕｔ）。
【００３３】
図５Ｃに示す構造は、図５Ａ及び図５Ｂを参照して説明した処理と略同様の処理により形成されるが、ここでは、エッチングによりトレンチを形成する前にフォトレジスト形状１０４ａ、１０４ｂ、１０４ｃ、１０４ｄを取り除いている。この場合も、仮に形状１０３ｃ及び形状１０３ｄによって画定される周辺位置においてトレンチが形成される場合には、光エッジ効果による悪影響により、図２Ｂに示す具体例と同様、トレンチの側壁が傾斜し、トレンチの底部に鋭い角が形成される。
【００３４】
図６を用いて本発明の更なる具体例を説明する。図６は、本発明に基づいて形成された２つのトレンチＤＭＯＳセル２５０の断面を示している。この具体例において、トレンチＤＭＯＳセル２５０は、従来の素子と同様、ｎ＋基板２００と、ｎ＋基板上に成長され、ＤＭＯＳセル２５０のドレインとして機能する、ｎ型不純物が低濃度にドープされたｎ−エピタキシャル層２０２とを備える。ｎ＋基板２００の底面には、導電層（図示せず）が形成されており、この導電層は、ＤＭＯＳセルの共通ドレインコンタクトとして機能する。ｎ−エピタキシャル層２０２の一部には、逆の伝導性（ｐ型）のボディ領域２０４が形成されており、このボディ領域２０４は、ＤＭＯＳセル２５０のゲート領域として機能する。更に、ボディ領域２０４の一部には、ＤＭＯＳセル２５０のソースとして機能するｎ＋領域２１２が設けられている。導電層２１６は、ソース（すなわちｎ＋領域２１２）を相互に短絡し、ＤＭＯＳセル２５０の共通ソースコンタクトとして機能する。トレンチの内壁には酸化層２０６ａが形成され、内部はポリシリコン２１０ａが埋め込まれている。このように、内壁に酸化層２０６ａが形成され、内部がポリシリコン２１０ａで埋められたトレンチは、ＤＭＯＳセル２５０のゲート電極として機能する。ポリシリコン２１０ａは、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓｅｓ）構造２１４によって導電層２１６から絶縁されており、これにより、ゲートとソースを独立してバイアスすることができる。
【００３５】
上述のように、光エッジ効果により、特に周辺トレンチには欠陥が生じやすい。この結果、周辺のＤＭＯＳ素子（ｐｅｒｉｐｈｅｒａｌ ＤＭＯＳ ｄｅｖｉｃｅ）を形成した場合、周辺のＤＭＯＳ素子のゲートとソースは短絡しやすくなる。このような短絡を防止するため、この具体例ではダミーの周辺素子（ｄｕｍｍｙ ｐｅｒｉｐｈｅｒａｌ ｄｅｖｉｃｅ）２５２を設けている。この場合、周辺トレンチ（右側）は、内壁に酸化層２０６ｂが設けられ、内部はポリシリコン２１０ｂで埋められているが、このトレンチには、ｎ＋ソース領域が設けられていない（したがって、ＢＰＳＧ絶縁構造も設けられていない）。このように周辺トレンチにソースを設けないことにより、周辺トレンチにおいてソースとゲートが短絡する可能性をなくすることができる。
【００３６】
上述のように、ＤＭＯＳセル２５０に埋め込まれてるポリシリコン２１０ａは、適正な動作のために、ソースコンタクトとして機能する導電層２１６から電気的に絶縁する必要がある。一方、ダミーの周辺素子２５２内のポリシリコン２１０ｂは、導電層２１６に短絡してもよい。ここで、ＤＭＯＳセル２５０内のポリシリコン２１０ａを互いに電気的に接続し（図示せず）、個々の素子のグループを単一の大きなトランジスタとして機能させることも多い。このような場合、ソースコンタクトとして機能する導電層２１６とダミーの周辺素子２５２内のポリシリコン２１０ｂとは短絡しているため、ポリシリコン２１０ｂとポリシリコン２１０ａとが電気的に接続されないように注意する必要がある。ポリシリコン２１０ｂとポリシリコン２１０ａとが電気的に接続されると、ＤＭＯＳ素子のソースとゲートが短絡してしまう。このような問題は、このような周辺トレンチを他のトレンチから絶縁することにより、回避できる。
【００３７】
ここで、図６に示す構造を形成するプロセスついて説明する。プロセスの最初の工程において、周知の手法を用い、ＤＭＯＳセル２５０及びダミーの周辺素子２５２を形成する。例えば、ｎ＋基板２００にｎ−エピタキシャル層２０２を従来の手法により成長させる。次に、注入及び拡散工程によりｐ−ボディ領域２０４を形成する。ｐ−ボディ領域２０４は、基板２００全体に亘って均一に形成するため、マスクは用いる必要はない。次に、エピタキシャル層２０２の表面を酸化層で覆い、酸化層においてマスク開口部を残すために、従来の手法で露光及びパターン形成する。次に、例えば反応イオンエッチングによって、マスク開口部を介してトレンチをドライエッチングする。図６に示すように、ダミーの周辺素子２５２に対応する周辺（右側）トレンチは、光エッジ効果による悪影響を受けやすい。次に、この構造全体に酸化層２０６を堆積させ、酸化層２０６によりトレンチの内面及びｐ−ボディ領域２０４の表面を覆う。次に、ポリシリコン２１０を構造全体に亘って堆積させ、トレンチを埋め込む。ポリシリコン２１０は、抵抗を低減するために、通常、塩化燐がドープされ、若しくはヒ素又は燐が注入されている。
【００３８】
この時点において、周辺（右側）トレンチ上にマスク層を形成する。続いて、ポリシリコン層２１０及び酸化層２０６をエッチングして、ポリシリコン層２１０の厚みを最適化し、トレンチ間のｐ−ボディ領域２０４の一部を露出させる。次に、フォトレジストマスクプロセスにより、ｎ＋領域２１２を画定する開口を有するパターン化されたマスク層を形成する。ｎ＋領域２１２は、通常、注入及び拡散処理により形成される。なお、ダミーの周辺素子２５２に対応する領域については、開口を設けず、したがってｎ＋領域は形成されない。次に、従来の手法により、マスク層を取り除く。続いて、この構造上にＢＰＳＧ層を形成及びパターン化して、ＢＰＳＧ領域２１４を画定することにより、ＤＭＯＳセル２５０を完成する。上述のように、ダミーの周辺素子２５２は、ｎ＋ソース領域を有していないため、ここには、ＢＰＳＧ領域を設ける必要がない。そして、構造全体の上に導電層２１６を配設し、図６に示す構造が完成する。
【００３９】
以上、様々な実施の形態を図示し、説明したが、上述の説明から、この実施の形態を修正及び変更することができ、このような修正及び変更は、添付の請求の範囲に基づく本発明の思想及び範囲から逸脱するものではない。例えば、本発明は、上述の具体例とは伝導性（ｃｏｎｄｕｃｔｉｖｉｔｉｅｓ）が逆の構造にも同様に適用することができる。
【図面の簡単な説明】
【図１Ａ】
フォトレジストパターンが設けられた半導体基板の断面図である。
【図１Ｂ】
フォトレジストパターンが設けられ、エッチングが行われた半導体基板の断面図である。
【図２Ａ】
フォトレジスト及び酸化層又は窒化層形状が設けられた半導体基板の断面図である。
【図２Ｂ】
図２Ａに示す半導体基板からフォトレジストが除去され、残りの酸化層又は窒化層形状を介してエッチングが行われた半導体基板の断面図である。
【図３】
図２Ａに示す半導体基板に対し、フォトレジスト及び酸化層又は窒化層形状を介してエッチングが行われた半導体基板の断面図である。
【図４Ａ】
本発明に基づくトレンチ形成のプロセスの具体例を説明する断面図である。
【図４Ｂ】
本発明に基づくトレンチ形成のプロセスの具体例を説明する断面図である。
【図４Ｃ】
本発明に基づくトレンチ形成のプロセスの具体例を説明する断面図である。
【図５Ａ】
本発明に基づくトレンチ形成のプロセスの他の具体例を説明する断面図である。
【図５Ｂ】
本発明に基づくトレンチ形成のプロセスの他の具体例を説明する断面図である。
【図５Ｃ】
本発明に基づくトレンチ形成のプロセスの他の具体例を説明する断面図である。
【図６】
本発明を適用したトレンチＤＭＯＳトランジスタの断面図である。
【発明の属する技術分野】
本発明は、エッチングされたトレンチに関する光エッジ効果の問題を解決する半導体デバイス及びその製造方法に関する。
【０００２】
【従来の技術】
現在の半導体製造技術は、サブミクロン領域の寸法を有する形状（ｆｅａｔｕｒｅｓ）を作製することができる。このレベルの微細化においては、一般的に「光近接効果（ｏｐｔｉｃａｌ ｐｒｏｘｉｍｉｔｙ ｅｆｆｅｃｔ）」と呼ばれる形状寸法のバラツキが問題となる。一般的に、近接効果とは、形状の寸法が近接する他の形状に起因して変化するという効果である。特に、光近接効果は、光リソグラフィー中に生じる近接効果である。光近接効果により、所定の形状のサイズは、他の形状からの間隔によって変化してしまう。
【０００３】
光近接効果の要因の１つとして、形成される形状（ｉｍａｇｅｄ ｆｅａｔｕｒｅｓ）に関する回析パターンがある。光近接効果により、例えば単独のプリント配線と、同じ配線が密集したアレー内のプリント配線との間に寸法の差が生じることがある。
【０００４】
具体的には、光近接効果の結果、例えば他の形状に取り囲まれている内部の形状の寸法と、他の形状に取り囲まれていない周辺の形状の寸法とが実質的に異なるものとなってしまうことがある。（このような場合、光近接効果は、光エッジ効果（ｏｐｔｉｃａｌ ｅｄｇｅ ｅｆｆｅｃｔｓ））と呼ばれることも多い。例えば、現在の技術では、サブミクロン領域の形状に関するフォトリソグラフィープロセスにおいて、フォトレジストの形状に重大な光エッジ効果が生じることが多い。この結果、例えば、エッチングされたシリコントレンチ等の形状に悪影響が生じやすい。この結果、例えばトレンチ二重拡散金属酸化膜半導体電界効果トランジスタ（ｄｏｕｂｌｅ ｄｉｆｆｕｓｅｄ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒｓ：以下、ＤＭＯＳＦＥＴという。）、トレンチショットキーバリア整流器（ｔｒｅｎｃｈ Ｓｃｈｏｔｔｋｙ ｂａｒｒｉｅｒ ｒｅｃｔｉｆｉｅｒｓ）、ダイナミックランダムアクセスメモリ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：以下、ＤＲＡＭという。）素子、及びトレンチによって個々の集積回路を分離しているデバイスは、同様に、光エッジ効果による悪影響を受けやすい。
【０００５】
【発明が解決しようとする課題】
上述のような光エッジ効果の具体例を図１Ａ及び図１Ｂを用いて説明する。図１Ａ及び図１Ｂは、フォトレジスト形状間の開口（ａｐｅｒｔｕｒｅ）を用いてトレンチをエッチングする具体例を示している。詳しくは、図１Ａに示すシリコン基板１０には、光リソグラフィープロセスによりフォトレジスト形状１５ａ、１５ｂ、１５ｃ、１５ｄが設けられている。この図１Ａに示すように、他の形状間に位置する内部の形状１５ａ、１５ｂ、１５ｃ（なお、図１Ａでは、内部形状１５ａより左側の形状を示していない）は、実質的に垂直な側壁を有する。一方、他の形状間に配設されていない周辺の形状１５ｄは、上述した光近接効果により、図１Ａに示すように実質的に傾斜した側壁を有する。
【０００６】
図１Ｂは、図１Ａに示すフォトレジストパターンを有するシリコン基板をエッチングした結果を示している。フォトレジスト形状１５ａ、１５ｂ、１５ｃの側壁は垂直であるため、図１Ｂに示すように、エッチングされたシリコンの内壁１０ａ、１０ｂ、１０ｃも実質的に垂直となる。一方、フォトレジスト形状１５ｄの側壁は傾斜しているため、シリコンの内壁１０ｄは傾斜し、これによりトレンチの底部に鋭い角が形成される。
【０００７】
他の具体例においては、シリコン基板は、酸化シリコン又は窒化シリコンのフォトマスクを用いてエッチングされる。図２Ａに示す具体例では、酸化シリコン層又は窒化シリコン層は、フォトレジスト形状１５ａ、１５ｂ、１５ｃを介してエッチングされ、これによりシリコン基板１０上に酸化シリコン又は窒化シリコン形状１７ａ、１７ｂ、１７ｃ、１７ｄが形成される。図２Ａに示すように、他のフォトレジスト形状に挟まれている内部フォトレジスト形状１５ａ、１５ｂ、１５ｃは、実質的に垂直な側壁を有しており、他のフォトレジスト形状に挟まれていない周辺フォトレジスト形状１５ｄは、実質的に傾斜した側壁を有している。酸化シリコン又は窒化シリコン形状１７ａ〜１７ｄについても同様である。フォトレジスト形状１５ａ、１５ｂ、１５ｃ、１５ｄを取り除くことにより、酸化シリコン又は窒化シリコン形状１７ａ、１７ｂ、１７ｃ、１７ｄが残る。図２Ｂは、酸化シリコン又は窒化シリコン形状１７ａ、１７ｂ、１７ｃ、１７ｄのみをマスキング形状として用い、シリコン基板１０をエッチングした結果を示している。この結果形成されたトレンチは、図２Ｂに示すように、フォトレジスト形状１５ａ、１５ｂ、１５ｃ、１５ｄを用いてエッチングした結果（図１Ｂ参照）と略同様である。すなわち、酸化シリコン又は窒化シリコン形状１７ａ、１７ｂ、１７ｃの側壁は実質的に垂直であるため、エッチングされたシリコンの内壁１０ａ、１０ｂ、１０ｃも実質的に垂直となる。一方、酸化シリコン又は窒化シリコン形状１７ｄの側壁は傾斜しているため、シリコンの内壁１０ｄは傾斜し、これによりトレンチの底部に鋭い角が形成される。
【０００８】
他の具体例においては、シリコン基板は、フォトレジスト形状と、酸化シリコン又は窒化シリコン形状１７との両方により画定されたマスクを介してエッチングされる。図３に示すように、他のフォトレジスト形状に挟まれている内部フォトレジスト形状１５ａ、１５ｂ、１５ｃは、実質的に垂直な側壁を有しており、他のフォトレジスト形状に挟まれていない周辺フォトレジスト形状１５ｄは、実質的に傾斜した側壁を有している。酸化シリコン又は窒化シリコン形状１７ａ〜１７ｄについても同様である。すなわち、形状１５ａ／１７ａ、１５ｂ／１７ｂ、１５ｃ／１７ｃの側壁は実質的に垂直であるため、エッチングされたシリコンの内壁１０ａ、１０ｂ、１０ｃも実質的に垂直となる。一方、フォトレジストと酸化シリコン又は窒化シリコンとの組合せからなる形状１５ｄ／１７ｄの側壁は傾斜しており、これにより、図１Ｂ及び図２Ｂに示す具体例と同様に、トレンチの底部に鋭い角が形成されている。更に、シリコン基板１０の酸化シリコン又は窒化シリコン形状１７ｄとの界面部分は、えぐり取られている（ｕｎｄｅｒｃｕｔ）。
【０００９】
これらの３つの具体例では、いずれも光近接効果により、側壁の傾斜とトレンチ底面の鋭い角といった、好ましくないトレンチ特性が生じている。そこで、当該技術分野では、エッチングされるトレンチ形状における光近接効果の問題を解決することが望まれている。
【００１０】
ＤＲＡＭの製造において、光近接効果から生じる問題を、セルの周囲にダミートレンチを設けることにより解決する手法が提案されている。この技術については、例えば１９９７年、ＳＰＩＥプロシーディング第３０５１号（ＳＰＩＥ Ｐｒｏｃｅｅｄｉｎｇｓ， Ｖｏｌ． ３０５１）、ジェイ・ファング・チェン（Ｊ． Ｆｕｎｇ Ｃｈｅｎ）、トム・レイディグ（Ｔｏｍ Ｌａｉｄｉｇ）、カート・イー・ワンプラ（Ｋｕｒｔ Ｅ． Ｗａｍｐｌｅｒ）及びロジャー・コールドウェル（Ｒｏｇｅｒ Ｃａｌｄｗｅｌｌ）著「フルチップ光近接効果補正の実用的手法（Ｐｒａｃｔｉｃａｌ Ｍｅｔｈｏｄ ｆｏｒ Ｆｕｌｌ−Ｃｈｉｐ Ｏｐｔｉｃａｌ Ｐｒｏｘｉｍｉｔｙ Ｃｏｒｒｅｃｔｉｏｎ）」、１９９７年、ＢＡＣＵＳにおいて発表された論文、ジェイ・ファング・チェン（Ｊ． Ｆｕｎｇ Ｃｈｅｎ）、トム・レイディグ（Ｔｏｍ Ｌａｉｄｉｇ）及びロジャー・コールドウェル（Ｒｏｇｅｒ Ｃａｌｄｗｅｌｌ）著「０．１４ｍｍ設計ルールへのＯＰＣロードマップ（Ａｎ ＯＰＣ Ｒｏａｄｍａｐ ｔｏ ０．１４ｍｍ Ｄｅｓｉｇｎ Ｒｕｌｅｓ）」、１９９７年ＳＰＩＥプロシーディング第３０５１号第６４３〜６５１頁、ジェイ・リー（Ｊ． Ｌｉ）、ディー・バーナード（Ｄ． Ｂｅｒｎａｒｄ）、ジェイ・レイ（Ｊ． Ｒｅｙ）及びブイ・ボクシャ（Ｖ． Ｂｏｋｓｈａ）著「フォトレジスト効果を含むモデルベース光近接効果補正法（Ｍｏｄｅｌ−Ｂａｓｅｄ Ｏｐｔｉｃａｌ Ｐｒｏｘｉｍｉｔｙ Ｃｏｒｒｅｃｔｉｏｎ Ｉｎｃｌｕｄｉｎｇ Ｐｈｏｔｏ−ｒｅｓｉｓｔ Ｅｆｆｅｃｔｓ）」、１９９１年ＫＴＩマイクロリソグラフィーセミナインタフェース（ＫＴＩ Ｍｉｃｒｏｌｉｔｈｏｇｒａｐｈｙ Ｓｅｍｉｎａｒ Ｉｎｔｅｒｆａｃｅ’９１）第１４５頁、エヌ・シャンマ（Ｎ． Ｓｈａｍｍａ）、エフ・スポロン−フィードラ（Ｆ． Ｓｐｏｒｏｎ−Ｆｉｅｄｌｅｒ）及びイー・リン（Ｅ． Ｌｉｎ）著「光リソグラフィーにおける近接効果補正法（Ａ Ｍｅｔｈｏｄ ｆｏｒ Ｃｏｒｒｅｃｔｉｏｎ ｏｆ Ｐｒｏｘｉｍｉｔｙ Ｅｆｆｅｃｔ ｉｎ Ｏｐｔｉｃａｌ Ｌｉｔｈｏｇｒａｐｈｙ）」、セミコンダクタインタナショナル（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｉｎｔｅｒｎａｔｉｏｎａｌ）１９９６年７月号第２３７頁、クリス・エー・マック（Ｃｈｒｉｓ Ａ． Ｍａｃｋ）著「３Ｄ光リソグラフィーにおけるシミュレーションを用いた近接効果の評価（Ｅｖａｌｕａｔｉｎｇ Ｐｒｏｘｉｍｉｔｙ Ｅｆｆｅｃｔｓ Ｕｓｉｎｇ ３−Ｄ Ｏｐｔｉｃａｌ Ｌｉｔｈｏｇｒａｐｈｙ Ｓｉｍｕｌａｔｉｏｎ）」、１９９４年ＳＰＩＥプロシーディング第２１９７号、オー・オット（Ｏ． Ｏｔｔｏ）他著「自動光近接効果補正−規則ベース法（Ａｕｔｏｍａｔｅｄ ｏｐｔｉｃａｌ ｐｒｏｘｉｍｉｔｙ ｃｏｒｒｅｃｔｉｏｎ−ａ ｒｕｌｅ−ｂａｓｅｄ ａｐｐｒｏａｃｈ）」、１９９５年ＥＩＰＢ９５、エー・コーンブリット（Ａ． Ｋｏｒｎｂｌｉｔ）他著「光近接効果補正されたフォトマスクのプリン後における各パターン忠実度の役割（Ｒｏｌｅ ｏｆ ｅｔｃｈ ｐａｔｔｅｒｎ ｆｉｄｅｌｉｔｙ ｉｎ ｔｈｅ ｐｒｉｎｔｉｎｇ ｏｆ ｏｐｔｉｃａｌ ｐｒｏｘｉｍｉｔｙ ｃｏｒｒｅｃｔｅｄ ｐｈｏｔｏｍａｓｋｓ）」等に開示されている。
【００１１】
当該技術分野では、上述の問題を解決するための更なる方法の実現が望まれている。
【００１２】
【課題を解決するための手段】
上述及び他の課題は、本発明により解決される。
【００１３】
本発明の第１の側面として、本発明は、変更された半導体基板を提供する。変更半導体基板は、（１）半導体基板と、（２）半導体基板の少なくとも一部に形成された少なくとも１つのバッファ層と、（３）（ａ）半導体基板内に延びる複数の内部トレンチと、（ｂ）少なくとも１つのバッファ層内に延びるとともに、半導体基板内には達していない少なくとも１つの浅い周辺トレンチとを含む複数のトレンチとを備える。
【００１４】
好ましい具体例においては、少なくとも１つのバッファ層は、半導体基板の少なくとも１つの浅い周辺トレンチに対応する領域に設けられ、半導体基板の複数の内部トレンチに対応する領域には設けられていない。
【００１５】
他の好ましい具体例においては、少なくとも１つのバッファ層は、半導体基板の少なくとも１つの浅い周辺トレンチに対応する領域、及び半導体基板の複数の内部トレンチに対応する領域に設けられている。なお、複数の内部トレンチに対応する領域内の少なくとも１つのバッファ層は、少なくとも１つの浅い周辺トレンチに対応する領域内の少なくとも１つのバッファ層よりも薄く形成される（例えば、複数の内部トレンチに対応する領域内の少なくとも１つのバッファ層は、単一のバッファ層からなり、少なくとも１つの浅い周辺トレンチに対応する領域内の少なくとも１つのバッファ層は、２つのバッファ層からなる。）。この結果、各内部トレンチは、複数の内部トレンチに対応する領域内の少なくとも１つのバッファ層を貫通して半導体基板内に延び、浅い周辺トレンチは、少なくとも１つの浅い周辺トレンチに対応する領域内の少なくとも１つのバッファ層を貫通せず、半導体基板内に延びない。
【００１６】
本発明の他の側面として、本発明は、半導体基板にトレンチを形成する半導体デバイス製造方法を提供する。半導体デバイス製造方法は、（１）半導体基板を準備する工程と、（２）（ａ）少なくとも１つの周辺トレンチ開口と、（ｂ）複数の内部トレンチ開口とを含む複数のトレンチ開口を有するパターン化されたエッチレジスト層を設ける工程と、（３）各周辺トレンチ開口と半導体基板との間に少なくとも１つのバッファ層を設ける工程と、（４）エッチングプロセスを実行する工程とを有し、エッチングプロセスにおいて、内部トレンチが、内部トレンチ開口の位置において半導体基板内にエッチングされ、周辺トレンチが、少なくとも１つのバッファ層により、周辺トレンチ開口の位置において半導体基板内にエッチングにエッチングされない。
【００１７】
好ましい具体例においては、半導体デバイス製造方法は、各内部トレンチ開口と半導体基板との間に少なくとも１つのバッファ層を設ける工程を有する。ここで、周辺トレンチ開口と半導体基板との間に設けられた少なくとも１つのバッファ層は、内部トレンチ開口と半導体基板との間に設けられた少なくとも１つのバッファ層よりも厚く形成される（例えば、内部トレンチと半導体基板との間に設けられた少なくとも１つのバッファ層は、単一のバッファ層からなり、周辺トレンチと半導体基板との間に設けられた少なくとも１つのバッファ層は、２つのバッファ層からなる）。この結果、エッチングプロセスにおいて、内部トレンチが、内部トレンチ開口の位置において少なくとも１つのバッファ層を貫通して半導体基板内にエッチングされ、一方、各周辺トレンチ開口の位置では、トレンチは、少なくとも１つのバッファ層を貫通してエッチングされない（したがって、半導体基板内にはトレンチはエッチングされない）。
【００１８】
好ましいバッファ層としては、酸化層及び窒化層等がある。好ましい基板としては、シリコン基板等がある。
【００１９】
この変更半導体基板及び半導体デバイス製造方法は、例えばトレンチ二重拡散金属酸化膜半導体トランジスタ、トレンチショットキーバリア整流器、ダイナミックランダムアクセスメモリ等を含む様々なデバイスに適用することができる。
【００２０】
本発明の更なる側面では、少なくとも１つの周辺トレンチと複数の内部トレンチとを有するトレンチ二重拡散金属酸化膜半導体トランジスタ構造体が提供される。トレンチ二重拡散金属酸化膜半導体トランジスタは、（１）第１の伝導性タイプを有する基板と、（２）第２の伝導性タイプを有し、周辺トレンチ及び内部トレンチが延びたボディ領域と、（３）周辺トレンチ及び内部トレンチの内壁に設けられた絶縁層と、（４）各絶縁層上に設けられた第１の導電性電極と、（５）各内部トレンチに隣接し、少なくとも１つの周辺トレンチには隣接しないボディ領域内の第１の伝導性タイプを有するソース領域とを備える。
【００２１】
好ましくは、第１の伝導性タイプは、ｎ型伝導性であり、第２の伝導性タイプは、ｐ型伝導性である。更に、絶縁層は、好ましくは、酸化層であり、導電性電極は、ポリシリコンである。好ましい具体例においては、トレンチ二重拡散金属酸化膜半導体トランジスタ構造体は、内部トレンチ内の各第１の導電性電極上に絶縁領域（例えば、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓｅｓ）構造）を備える。
【００２２】
本発明により、周辺トレンチ形状に関する光エッジ効果の問題を効果的且つ低コストに解決することができる。
【００２３】
更に、本発明により、例えばトレンチ二重拡散金属酸化膜半導体デバイス、トレンチショットキーバリア整流器、ダイナミックランダムアクセスメモリデバイス、及び周辺トレンチ形状を採用する他のデバイス等、周辺トレンチ形状を備える製品の性能を向上させることができる。
【００２４】
本発明のこれらの及び他の具体例及びその利点は、特許請求の範囲及び発明の実施の形態により更に明らかとなる。
【００２５】
【発明の実施の形態】
以下、本発明の好ましい具体例を示す添付の図面を参照して、本発明を詳細に説明する。なお、本発明は、他の形態でも実現することもでき、ここで説明する具体例によって制限されるものではない。
【００２６】
この説明において、「周辺トレンチ（ｐｅｒｉｐｈｅｒａｌ ｔｒｅｎｃｈ）」とは、表面に形成され、一端側で１つ以上の同様の構造に接し、他端側では同様の構造に接していないトレンチ又はその一部を指す。一方、「内部トレンチ（ｉｎｔｅｒｎａｌ ｔｒｅｎｃｈ）」とは、表面に形成され、両端側で１つ以上の同様の構造に接するトレンチ又はその一部を指す。また、「内部トレンチ開口（ｉｎｔｅｒｎａｌ ｔｒｅｎｃｈ ａｐｅｒｔｕｒｅ）」は、パターン化されたエッチレジスト層（ｅｔｃｈ ｒｅｓｉｓｔａｎｔ ｌａｙｅｒ）の開口であって、この開口を介して十分な深さのエッチングを行うことにより、内部トレンチが形成される開口を指す。一方、「周辺トレンチ開口（ｐｅｒｉｐｈｅｒａｌ ｔｒｅｎｃｈ ａｐｅｒｔｕｒｅ）」は、パターン化されたエッチレジスト層（ｅｔｃｈ ｒｅｓｉｓｔａｎｔ ｌａｙｅｒ）の開口であって、この開口を介して十分な深さのエッチングを行うことにより、周辺トレンチが形成される開口を指す。後述するように、本発明の幾つかの具体例においては、周辺トレンチ開口を介してエッチングを行うことにより、実際には半導体基板にトレンチが形成されず、バッファ層における浅いトレンチのみが形成される。
【００２７】
本発明の第１の具体例について、図４Ａ〜図４Ｃを用いて説明する。先ず、例えば化学蒸着法（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：以下、ＣＶＤという。）により、図４Ａに示すように、好ましくはシリコン基板である基板１００の表面１００ａに、好ましくは酸化シリコン層又は窒化シリコン層からなる酸化物又は窒化物の形状１０２を形成する。
【００２８】
次に、図４Ｂに示すように、表面１００ａ及び酸化物又は窒化物形状１０２の一部に形状１０４ａ、１０４ｂ、１０４ｃ、１０４ｄを含むパターン化されたエッチレジスト層を形成する（形状１０４ｃ、１０４ｄは、それぞれ形状１０２の反対側の端部をカバーし、形状１０２の中央部の表面は外部に露出している）。形状１０４ｄは、形状１０４ａ、１０４ｂ、１０４ｃと異なり、２つの形状間に挟まれておらず、したがって光エッジ効果により、図４Ｂに示す傾斜面１０４ｏが形成される。
【００２９】
次に、図４Ｂに示す構造に対し、例えば反応イオンエッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：以下、ＲＩＥという。）を施し、これにより基板１００が酸化物又は窒化物形状１０２に対して優先的にエッチングされる。この結果、図４Ｃに示すように、基板１００において、形状１０４ａと形状１０４ｂの間、及び形状１０４ｂと形状１０４ｃの間にトレンチ１０６が形成される。一方、形状１０４ｃと形状１０４ｄの間には、酸化物又は窒化物形状１０２が設けられているため、この酸化物又は窒化物形状１０２に浅いトレンチ１０７が形成され、基板１００にはトレンチは形成されない。
【００３０】
図１Ｂを用いて上述したように、この酸化物又は窒化物形状１０２を設けることなく、この周辺部分において基板にトレンチを形成した場合、そのトレンチの底部は、光エッジ効果のために鋭い角が形成される。ここで、上述の具体例のように、フォトレジスト層１０４の周辺トレンチ開口の下部に酸化物又は窒化物形状１０２を配設することにより、光エッジ効果による悪影響が生じることを防止することができる。
【００３１】
次に、本発明の第２の具体例について、図５Ａ〜図５Ｃを用いて説明する。この具体例では、例えばＣＶＤ等の周知の技術を用いて、図５Ａに示すように基板１００の表面１００ａに酸化物又は窒化物形状１０２を形成する。次に、同様にＣＶＤ等の周知の技術を用いて、表面１００ａ及び酸化物又は窒化物形状１０２の上に酸化層又は窒化層１０３を形成する。
【００３２】
次に、図５Ｂに示すように、酸化層又は窒化層１０３の上に、形状１０４ａ、１０４ｂ、１０４ｃ、１０４ｄを含むパターン化されたエッチレジスト層を形成する。次に、例えば反応イオンエッチング等の酸化膜エッチングプロセス又は窒化膜エッチングプロセスにより、図５Ｂに示すように、酸化層又は窒化層１０３をパターン化し、基板１００にトレンチ１０６を形成する。このエッチングプロセスのパラメータは、酸化層又は窒化層１０３を貫通するのに十分であり、且つ、酸化物又は窒化物形状１０２を貫通しない程度に設定する。これにより、酸化層又は窒化層１０３を貫通する開口が形状１０４ａと形状１０４ｂの間、形状１０４ｂと形状１０４ｃの間、及び形状１０４ｃと形状１０４ｄの間に形成される。更に、形状１０４ａ／１０３ａと形状１０４ｂ／１０３ｂの間、及び形状１０４ｂ／１０３ｂと形状１０４ｃ／１０３ｃとの間に開設された開口を介して、基板１００がエッチングされ、トレンチ１０６が形成される。一方、フォトレジスト形状１０４ｃとフォトレジスト形状１０４ｄの間では、酸化物又は窒化物形状１０２により酸化物又は窒化物の厚みが厚くなっているため、酸化物又は窒化物形状１０２には開口が開設されず、したがって、この位置に対応する基板１００には、トレンチは形成されない。上述の図３に示すように、仮に形状１０４ｃ／１０３ｃ及び形状１０４ｄ／１０３ｄによって画定される周辺位置においてトレンチが形成される場合には、そのトレンチの底面には鋭い角が形成され、図面におけるトレンチの右側側壁が抉られる（ｕｎｄｅｒｃｕｔ）。
【００３３】
図５Ｃに示す構造は、図５Ａ及び図５Ｂを参照して説明した処理と略同様の処理により形成されるが、ここでは、エッチングによりトレンチを形成する前にフォトレジスト形状１０４ａ、１０４ｂ、１０４ｃ、１０４ｄを取り除いている。この場合も、仮に形状１０３ｃ及び形状１０３ｄによって画定される周辺位置においてトレンチが形成される場合には、光エッジ効果による悪影響により、図２Ｂに示す具体例と同様、トレンチの側壁が傾斜し、トレンチの底部に鋭い角が形成される。
【００３４】
図６を用いて本発明の更なる具体例を説明する。図６は、本発明に基づいて形成された２つのトレンチＤＭＯＳセル２５０の断面を示している。この具体例において、トレンチＤＭＯＳセル２５０は、従来の素子と同様、ｎ＋基板２００と、ｎ＋基板上に成長され、ＤＭＯＳセル２５０のドレインとして機能する、ｎ型不純物が低濃度にドープされたｎ−エピタキシャル層２０２とを備える。ｎ＋基板２００の底面には、導電層（図示せず）が形成されており、この導電層は、ＤＭＯＳセルの共通ドレインコンタクトとして機能する。ｎ−エピタキシャル層２０２の一部には、逆の伝導性（ｐ型）のボディ領域２０４が形成されており、このボディ領域２０４は、ＤＭＯＳセル２５０のゲート領域として機能する。更に、ボディ領域２０４の一部には、ＤＭＯＳセル２５０のソースとして機能するｎ＋領域２１２が設けられている。導電層２１６は、ソース（すなわちｎ＋領域２１２）を相互に短絡し、ＤＭＯＳセル２５０の共通ソースコンタクトとして機能する。トレンチの内壁には酸化層２０６ａが形成され、内部はポリシリコン２１０ａが埋め込まれている。このように、内壁に酸化層２０６ａが形成され、内部がポリシリコン２１０ａで埋められたトレンチは、ＤＭＯＳセル２５０のゲート電極として機能する。ポリシリコン２１０ａは、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓｅｓ）構造２１４によって導電層２１６から絶縁されており、これにより、ゲートとソースを独立してバイアスすることができる。
【００３５】
上述のように、光エッジ効果により、特に周辺トレンチには欠陥が生じやすい。この結果、周辺のＤＭＯＳ素子（ｐｅｒｉｐｈｅｒａｌ ＤＭＯＳ ｄｅｖｉｃｅ）を形成した場合、周辺のＤＭＯＳ素子のゲートとソースは短絡しやすくなる。このような短絡を防止するため、この具体例ではダミーの周辺素子（ｄｕｍｍｙ ｐｅｒｉｐｈｅｒａｌ ｄｅｖｉｃｅ）２５２を設けている。この場合、周辺トレンチ（右側）は、内壁に酸化層２０６ｂが設けられ、内部はポリシリコン２１０ｂで埋められているが、このトレンチには、ｎ＋ソース領域が設けられていない（したがって、ＢＰＳＧ絶縁構造も設けられていない）。このように周辺トレンチにソースを設けないことにより、周辺トレンチにおいてソースとゲートが短絡する可能性をなくすることができる。
【００３６】
上述のように、ＤＭＯＳセル２５０に埋め込まれてるポリシリコン２１０ａは、適正な動作のために、ソースコンタクトとして機能する導電層２１６から電気的に絶縁する必要がある。一方、ダミーの周辺素子２５２内のポリシリコン２１０ｂは、導電層２１６に短絡してもよい。ここで、ＤＭＯＳセル２５０内のポリシリコン２１０ａを互いに電気的に接続し（図示せず）、個々の素子のグループを単一の大きなトランジスタとして機能させることも多い。このような場合、ソースコンタクトとして機能する導電層２１６とダミーの周辺素子２５２内のポリシリコン２１０ｂとは短絡しているため、ポリシリコン２１０ｂとポリシリコン２１０ａとが電気的に接続されないように注意する必要がある。ポリシリコン２１０ｂとポリシリコン２１０ａとが電気的に接続されると、ＤＭＯＳ素子のソースとゲートが短絡してしまう。このような問題は、このような周辺トレンチを他のトレンチから絶縁することにより、回避できる。
【００３７】
ここで、図６に示す構造を形成するプロセスついて説明する。プロセスの最初の工程において、周知の手法を用い、ＤＭＯＳセル２５０及びダミーの周辺素子２５２を形成する。例えば、ｎ＋基板２００にｎ−エピタキシャル層２０２を従来の手法により成長させる。次に、注入及び拡散工程によりｐ−ボディ領域２０４を形成する。ｐ−ボディ領域２０４は、基板２００全体に亘って均一に形成するため、マスクは用いる必要はない。次に、エピタキシャル層２０２の表面を酸化層で覆い、酸化層においてマスク開口部を残すために、従来の手法で露光及びパターン形成する。次に、例えば反応イオンエッチングによって、マスク開口部を介してトレンチをドライエッチングする。図６に示すように、ダミーの周辺素子２５２に対応する周辺（右側）トレンチは、光エッジ効果による悪影響を受けやすい。次に、この構造全体に酸化層２０６を堆積させ、酸化層２０６によりトレンチの内面及びｐ−ボディ領域２０４の表面を覆う。次に、ポリシリコン２１０を構造全体に亘って堆積させ、トレンチを埋め込む。ポリシリコン２１０は、抵抗を低減するために、通常、塩化燐がドープされ、若しくはヒ素又は燐が注入されている。
【００３８】
この時点において、周辺（右側）トレンチ上にマスク層を形成する。続いて、ポリシリコン層２１０及び酸化層２０６をエッチングして、ポリシリコン層２１０の厚みを最適化し、トレンチ間のｐ−ボディ領域２０４の一部を露出させる。次に、フォトレジストマスクプロセスにより、ｎ＋領域２１２を画定する開口を有するパターン化されたマスク層を形成する。ｎ＋領域２１２は、通常、注入及び拡散処理により形成される。なお、ダミーの周辺素子２５２に対応する領域については、開口を設けず、したがってｎ＋領域は形成されない。次に、従来の手法により、マスク層を取り除く。続いて、この構造上にＢＰＳＧ層を形成及びパターン化して、ＢＰＳＧ領域２１４を画定することにより、ＤＭＯＳセル２５０を完成する。上述のように、ダミーの周辺素子２５２は、ｎ＋ソース領域を有していないため、ここには、ＢＰＳＧ領域を設ける必要がない。そして、構造全体の上に導電層２１６を配設し、図６に示す構造が完成する。
【００３９】
以上、様々な実施の形態を図示し、説明したが、上述の説明から、この実施の形態を修正及び変更することができ、このような修正及び変更は、添付の請求の範囲に基づく本発明の思想及び範囲から逸脱するものではない。例えば、本発明は、上述の具体例とは伝導性（ｃｏｎｄｕｃｔｉｖｉｔｉｅｓ）が逆の構造にも同様に適用することができる。
【図面の簡単な説明】
【図１Ａ】
フォトレジストパターンが設けられた半導体基板の断面図である。
【図１Ｂ】
フォトレジストパターンが設けられ、エッチングが行われた半導体基板の断面図である。
【図２Ａ】
フォトレジスト及び酸化層又は窒化層形状が設けられた半導体基板の断面図である。
【図２Ｂ】
図２Ａに示す半導体基板からフォトレジストが除去され、残りの酸化層又は窒化層形状を介してエッチングが行われた半導体基板の断面図である。
【図３】
図２Ａに示す半導体基板に対し、フォトレジスト及び酸化層又は窒化層形状を介してエッチングが行われた半導体基板の断面図である。
【図４Ａ】
本発明に基づくトレンチ形成のプロセスの具体例を説明する断面図である。
【図４Ｂ】
本発明に基づくトレンチ形成のプロセスの具体例を説明する断面図である。
【図４Ｃ】
本発明に基づくトレンチ形成のプロセスの具体例を説明する断面図である。
【図５Ａ】
本発明に基づくトレンチ形成のプロセスの他の具体例を説明する断面図である。
【図５Ｂ】
本発明に基づくトレンチ形成のプロセスの他の具体例を説明する断面図である。
【図５Ｃ】
本発明に基づくトレンチ形成のプロセスの他の具体例を説明する断面図である。
【図６】
本発明を適用したトレンチＤＭＯＳトランジスタの断面図である。
Claims (28)
- 半導体基板にトレンチを形成する半導体デバイス製造方法において、
半導体基板を準備する工程と、
（ａ）少なくとも１つの周辺トレンチ開口と、（ｂ）複数の内部トレンチ開口とを含む複数のトレンチ開口を有するパターン化されたエッチレジスト層を設ける工程と、
上記各周辺トレンチ開口と半導体基板との間に少なくとも１つのバッファ層を設ける工程と、
エッチングプロセスを実行する工程とを有し、
上記エッチングプロセスにおいて、内部トレンチが、上記内部トレンチ開口の位置において上記半導体基板内にエッチングされ、周辺トレンチが、上記少なくとも１つのバッファ層により、上記周辺トレンチ開口の位置において上記半導体基板内にエッチングされないことを特徴とする半導体デバイス製造方法。 - 上記少なくとも１つのバッファ層は、酸化層であることを特徴とする請求項１記載の半導体デバイス製造方法。
- 上記少なくとも１つのバッファ層は、窒化層であることを特徴とする請求項１記載の半導体デバイス製造方法。
- 上記半導体基板は、シリコン基板であることを特徴とする請求項１記載の半導体デバイス製造方法。
- 上記トレンチは、トレンチ二重拡散金属酸化膜半導体トランジスタを製造するプロセスにおいて形成されることを特徴とする請求項１記載の半導体デバイス製造方法。
- 上記トレンチは、トレンチショットキーバリア整流器を製造するプロセスにおいて形成されることを特徴とする請求項１記載の半導体デバイス製造方法。
- 上記トレンチは、ダイナミックランダムアクセスメモリデバイスを製造するプロセスにおいて形成されることを特徴とする請求項１記載の半導体デバイス製造方法。
- 上記各内部トレンチ開口と半導体基板との間に少なくとも１つのバッファ層を設ける工程を有し、
上記周辺トレンチ開口と半導体基板との間に設けられた少なくとも１つのバッファ層は、上記内部トレンチ開口と半導体基板との間に設けられた少なくとも１つのバッファ層よりも厚く形成され、上記内部トレンチは、上記エッチングプロセスにおいて、上記少なくとも１つのバッファ層を貫通し、上記半導体基板内にエッチングされることを特徴とする請求項１記載の半導体デバイス製造方法。 - 上記内部トレンチと半導体基板との間に設けられた少なくとも１つのバッファ層は、単一のバッファ層からなり、上記周辺トレンチと半導体基板との間に設けられた少なくとも１つのバッファ層は、２つのバッファ層からなることを特徴とする請求項８記載の半導体デバイス製造方法。
- 上記少なくとも１つのバッファ層は、酸化層又は窒化層であることを特徴とする請求項８記載の半導体デバイス製造方法。
- 上記半導体基板は、シリコン基板であることを特徴とする請求項８記載の半導体デバイス製造方法。
- 半導体基板と、
上記半導体基板の少なくとも一部に形成された少なくとも１つのバッファ層と、
（ａ）上記半導体基板内に延びる複数の内部トレンチと、（ｂ）上記少なくとも１つのバッファ層内に延びるとともに、上記半導体基板内には達していない少なくとも１つの浅い周辺トレンチとを含む複数のトレンチとを備える変更半導体基板。 - 上記少なくとも１つのバッファ層は、上記半導体基板の上記少なくとも１つの浅い周辺トレンチに対応する領域に設けられ、上記半導体基板の上記複数の内部トレンチに対応する領域には設けられていないことを特徴とする請求項１２記載の変更半導体基板。
- 上記少なくとも１つのバッファ層は、上記半導体基板の上記少なくとも１つの浅い周辺トレンチに対応する領域、及び上記半導体産業の上記複数の内部トレンチに対応する領域に設けられ、上記複数の内部トレンチに対応する領域内の上記少なくとも１つのバッファ層は、上記少なくとも１つの浅い周辺トレンチに対応する領域内の上記少なくとも１つのバッファ層よりも薄く、上記各内部トレンチは、上記複数の内部トレンチに対応する領域の少なくとも１つのバッファ層を貫通して上記半導体基板内に延び、上記浅い周辺トレンチは、上記少なくとも１つの浅い周辺トレンチに対応する領域内の上記少なくとも１つのバッファ層を貫通せず、上記半導体基板内に延びていないことを特徴とする請求項１２記載の変更半導体基板。
- 上記複数の内部トレンチに対応する領域内の上記少なくとも１つのバッファ層は、単一のバッファ層からなり、上記少なくとも１つの浅い周辺トレンチに対応する領域内の上記少なくとも１つのバッファ層は、２つのバッファ層からなることを特徴とする請求項１４記載の変更半導体基板。
- 上記少なくとも１つのバッファ層は、酸化層であることを特徴とする請求項１２記載の変更半導体基板。
- 上記少なくとも１つのバッファ層は、窒化層であることを特徴とする請求項１２記載の変更半導体基板。
- 上記半導体基板は、シリコン基板であることを特徴とする請求項１２記載の変更半導体基板。
- 請求項１２記載の変更半導体基板を備えるトレンチ二重拡散金属酸化膜半導体トランジスタ。
- 請求項１２記載の変更半導体基板を備えるショットキーバリア整流器。
- 請求項１２記載の変更半導体基板を備えるダイナミックランダムアクセスメモリ。
- 少なくとも１つの周辺トレンチと複数の内部トレンチとを有するトレンチ二重拡散金属酸化膜半導体トランジスタ構造体において、
第１の伝導性タイプを有する基板と、
第２の伝導性タイプを有し、上記周辺トレンチ及び内部トレンチが延びた上記基板上のボディ領域と、
上記周辺トレンチ及び内部トレンチの内壁に設けられた絶縁層と、
上記各絶縁層上に設けられた第１の導電性電極と、
上記各内部トレンチに隣接し、上記少なくとも１つの周辺トレンチには隣接しないボディ領域内の第１の伝導性タイプを有するソース領域とを備えるトレンチ二重拡散金属酸化膜半導体トランジスタ構造体。 - 上記第１の伝導性タイプは、ｎ型伝導性であり、上記第２の伝導性タイプは、ｐ型伝導性であることを特徴とする請求項２２記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造体。
- 上記半導体基板の上記ボディ領域と反対側の表面に設けられたドレイン電極と、
上記ソース領域の少なくとも一部の上に設けられたソース電極とを備える請求項２２記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造体。 - 上記絶縁層は、酸化層であることを特徴とする請求項２２記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造体。
- 上記内部トレンチ内の各第１の導電性電極上に絶縁領域を備える請求項２２記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造体。
- 上記絶縁領域は、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓｅｓ）構造であることを特徴とする請求項２２記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造体。
- 上記導電性電極は、ポリシリコンであることを特徴とする請求項２２記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造体。
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Cited By (1)
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Families Citing this family (33)
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| US6803626B2 (en) | 2002-07-18 | 2004-10-12 | Fairchild Semiconductor Corporation | Vertical charge control semiconductor device |
| US6916745B2 (en) | 2003-05-20 | 2005-07-12 | Fairchild Semiconductor Corporation | Structure and method for forming a trench MOSFET having self-aligned features |
| US6818513B2 (en) | 2001-01-30 | 2004-11-16 | Fairchild Semiconductor Corporation | Method of forming a field effect transistor having a lateral depletion structure |
| JP3701227B2 (ja) * | 2001-10-30 | 2005-09-28 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| US7576388B1 (en) | 2002-10-03 | 2009-08-18 | Fairchild Semiconductor Corporation | Trench-gate LDMOS structures |
| US6710418B1 (en) | 2002-10-11 | 2004-03-23 | Fairchild Semiconductor Corporation | Schottky rectifier with insulation-filled trenches and method of forming the same |
| US6716709B1 (en) * | 2002-12-31 | 2004-04-06 | Texas Instruments Incorporated | Transistors formed with grid or island implantation masks to form reduced diffusion-depth regions without additional masks and process steps |
| US7022247B2 (en) * | 2003-03-26 | 2006-04-04 | Union Semiconductor Technology Corporation | Process to form fine features using photolithography and plasma etching |
| TWI223448B (en) * | 2003-04-29 | 2004-11-01 | Mosel Vitelic Inc | DMOS device having a trenched bus structure |
| US7652326B2 (en) | 2003-05-20 | 2010-01-26 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
| KR100511045B1 (ko) * | 2003-07-14 | 2005-08-30 | 삼성전자주식회사 | 리세스된 게이트 전극을 갖는 반도체 소자의 집적방법 |
| US7138638B2 (en) * | 2003-11-20 | 2006-11-21 | Juni Jack E | Edge effects treatment for crystals |
| KR100994719B1 (ko) | 2003-11-28 | 2010-11-16 | 페어차일드코리아반도체 주식회사 | 슈퍼정션 반도체장치 |
| US7368777B2 (en) | 2003-12-30 | 2008-05-06 | Fairchild Semiconductor Corporation | Accumulation device with charge balance structure and method of forming the same |
| US7352036B2 (en) | 2004-08-03 | 2008-04-01 | Fairchild Semiconductor Corporation | Semiconductor power device having a top-side drain using a sinker trench |
| CN101882583A (zh) | 2005-04-06 | 2010-11-10 | 飞兆半导体公司 | 沟栅场效应晶体管及其形成方法 |
| DE112006001516T5 (de) | 2005-06-10 | 2008-04-17 | Fairchild Semiconductor Corp. | Feldeffekttransistor mit Ladungsgleichgewicht |
| US20070157516A1 (en) * | 2006-01-09 | 2007-07-12 | Fischer Bernhard A | Staged modular hydrocarbon reformer with internal temperature management |
| US7446374B2 (en) | 2006-03-24 | 2008-11-04 | Fairchild Semiconductor Corporation | High density trench FET with integrated Schottky diode and method of manufacture |
| US7319256B1 (en) | 2006-06-19 | 2008-01-15 | Fairchild Semiconductor Corporation | Shielded gate trench FET with the shield and gate electrodes being connected together |
| US8928077B2 (en) | 2007-09-21 | 2015-01-06 | Fairchild Semiconductor Corporation | Superjunction structures for power devices |
| US7772668B2 (en) | 2007-12-26 | 2010-08-10 | Fairchild Semiconductor Corporation | Shielded gate trench FET with multiple channels |
| US20120273916A1 (en) | 2011-04-27 | 2012-11-01 | Yedinak Joseph A | Superjunction Structures for Power Devices and Methods of Manufacture |
| US8432000B2 (en) | 2010-06-18 | 2013-04-30 | Fairchild Semiconductor Corporation | Trench MOS barrier schottky rectifier with a planar surface using CMP techniques |
| JP5691259B2 (ja) * | 2010-06-22 | 2015-04-01 | 株式会社デンソー | 半導体装置 |
| CN102183265A (zh) * | 2011-02-10 | 2011-09-14 | 刘清惓 | 一种用于测量表面覆盖物的电容传感器及测量方法 |
| US8786010B2 (en) | 2011-04-27 | 2014-07-22 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8673700B2 (en) | 2011-04-27 | 2014-03-18 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8836028B2 (en) | 2011-04-27 | 2014-09-16 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8772868B2 (en) | 2011-04-27 | 2014-07-08 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| EP3496153B1 (en) | 2017-12-05 | 2021-05-19 | STMicroelectronics S.r.l. | Manufacturing method of a semiconductor device with efficient edge structure |
| CN112864239B (zh) * | 2021-03-17 | 2022-04-26 | 长江存储科技有限责任公司 | 场效应晶体管及其制备方法 |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0239438A (ja) * | 1988-07-28 | 1990-02-08 | Nec Corp | 半導体装置の製造方法 |
| US5072266A (en) | 1988-12-27 | 1991-12-10 | Siliconix Incorporated | Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry |
| US5057462A (en) | 1989-09-27 | 1991-10-15 | At&T Bell Laboratories | Compensation of lithographic and etch proximity effects |
| US5430324A (en) | 1992-07-23 | 1995-07-04 | Siliconix, Incorporated | High voltage transistor having edge termination utilizing trench technology |
| JP2655469B2 (ja) * | 1993-06-30 | 1997-09-17 | 日本電気株式会社 | 半導体集積回路装置の製造方法 |
| US5468982A (en) * | 1994-06-03 | 1995-11-21 | Siliconix Incorporated | Trenched DMOS transistor with channel block at cell trench corners |
| JP3307785B2 (ja) | 1994-12-13 | 2002-07-24 | 三菱電機株式会社 | 絶縁ゲート型半導体装置 |
| US5698902A (en) | 1994-12-19 | 1997-12-16 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having finely configured gate electrodes |
| DE69602114T2 (de) | 1995-02-10 | 1999-08-19 | Siliconix Inc. | Graben-Feldeffekttransistor mit PN-Verarmungsschicht-Barriere |
| EP0746042B1 (en) * | 1995-06-02 | 2004-03-31 | SILICONIX Incorporated | Bidirectional blocking trench power MOSFET |
| KR0172561B1 (ko) | 1995-06-23 | 1999-03-30 | 김주용 | 노강 마스크의 근접 효과 억제방법 |
| JP2751909B2 (ja) | 1996-02-26 | 1998-05-18 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3311244B2 (ja) | 1996-07-15 | 2002-08-05 | 株式会社東芝 | 基本セルライブラリ及びその形成方法 |
| JPH10199859A (ja) * | 1997-01-08 | 1998-07-31 | Hitachi Ltd | 半導体装置の製造方法 |
| US5877528A (en) | 1997-03-03 | 1999-03-02 | Megamos Corporation | Structure to provide effective channel-stop in termination areas for trenched power transistors |
| TW322619B (en) * | 1997-04-15 | 1997-12-11 | Winbond Electronics Corp | The method for forming trench isolation |
| US6031265A (en) | 1997-10-16 | 2000-02-29 | Magepower Semiconductor Corp. | Enhancing DMOS device ruggedness by reducing transistor parasitic resistance and by inducing breakdown near gate runners and termination area |
| US6005271A (en) * | 1997-11-05 | 1999-12-21 | Magepower Semiconductor Corp. | Semiconductor cell array with high packing density |
| US6228746B1 (en) * | 1997-12-18 | 2001-05-08 | Advanced Micro Devices, Inc. | Methodology for achieving dual field oxide thicknesses |
| US5981999A (en) | 1999-01-07 | 1999-11-09 | Industrial Technology Research Institute | Power trench DMOS with large active cell density |
| US6413822B2 (en) * | 1999-04-22 | 2002-07-02 | Advanced Analogic Technologies, Inc. | Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer |
| JP2001345294A (ja) * | 2000-05-31 | 2001-12-14 | Toshiba Corp | 半導体装置の製造方法 |
| US6372605B1 (en) * | 2000-06-26 | 2002-04-16 | Agere Systems Guardian Corp. | Additional etching to decrease polishing time for shallow-trench isolation in semiconductor processing |
-
2000
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2002
- 2002-01-17 US US10/051,504 patent/US6576952B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006196545A (ja) * | 2005-01-11 | 2006-07-27 | Toshiba Corp | 半導体装置の製造方法 |
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