JP5417688B2 - 半導体集積回路 - Google Patents

Description

本発明は、一般に半導体集積回路に関し、詳しくは電源電圧が可変制御され異なる電源電圧で動作する複数の回路ブロックを含んだ半導体集積回路に関する。

近年、携帯機器で音声や動画を再生するシステムが普及してきている。このような携帯機器では、電池の寿命を長くするために、搭載される半導体回路の消費電力を低減させることが必要となる。一般に半導体回路の消費電力は、その動作周波数に比例するとともに、電源電圧の２乗に比例する。そこで、音声や動画の再生等のアプリケーションで要求される処理量を実行するために必要な最低限の動作周波数にクロックを設定し、要求される動作周波数を実現するために必要な最低源の電源電圧を各々の回路ブロックに供給する方法がある。この方法は、ダイナミック・ボルテージ・アンド・フリークエンシー・スケーリング（以降ＤＶＦＳ）と呼ばれる。

携帯電話機に用いられるアプリケーションプロセッサを例にすると、動画再生時にはプロセッサコアに最高周波数のクロックと最高電圧の電源とを供給し、音声のみの再生時にはプロセッサコアのクロック周波数や電源電圧を低くして消費電力を減少させる。アプリケーションプロセッサチップには、プロセッサコアに加えチップ外部との信号入出力のための回路も搭載されているが、この入出力回路に供給する電源電圧は固定であることが多い。この場合には、１つのアプリケーションプロセッサチップ上に、電源電圧が可変制御されるプロセッサコアと、電源電圧が固定の入出力回路の２種類の回路が搭載されることになる。

以下に、異なる２種類の電源電圧で動作する回路が搭載されているチップにおける回路間のデータ転送について説明する。図１２Ａは、異なる２種類の電源電圧で動作する回路が搭載されているチップを示す図である。

集積回路チップ１０は、回路ブロック１１と回路ブロック１２を含む。回路ブロック１１及び１２は、異なる電源が供給される２つの電源ドメインＰＤ１及びＰＤ２に一致する。電源ドメインとは、同じ電源が供給される回路のまとまりのことを意味している。ここでは、ドメインＰＤ１の回路ブロック１１に対しては、電源電圧が可変制御される。ドメインＰＤ２の回路ブロック１２に対しては、電源電圧が固定である。ＰＤ１の回路ブロック１１にあるフリップフロップ１５の入力クロックは、集積回路チップ１０に搭載されているＰＬＬ回路１３から供給される。具体的には、ＰＬＬ回路１３が出力するクロック信号ＣＫ０が、電圧固定のＰＤ２内にある１／ｍ分周器１４により分周され、クロック信号ＣＫ１としてＰＤ１ドメインのフリップフロップ１５に供給される。この場合の伝搬時間をｔＣＫ１とする。なおｍは１以上の整数である場合が多い。

ＰＤ２の回路ブロック１２にあるフリップフロップ１７の入力クロックも同様に、ＰＬＬ回路１３から供給される。具体的には、ＰＬＬ回路１３が出力するクロック信号ＣＫ０が、電圧固定のＰＤ２内にある１／ｎ分周器１６により分周され、クロック信号ＣＫ２としてＰＤ２ドメインのフリップフロップ１７に供給される。この場合の伝搬時間をｔＣＫ２とする。

例えば回路ブロック１１をプロセッサコア、回路ブロック１２を周辺回路と考えることができる。回路ブロック１２のクロック周波数が低いため、図１２Ａのように１／ｎ分周器１６が設けられる。

図１２Ｂは、クロック周波数、電源電圧、及びクロック伝播時間の変化を示す図である。分周率ｍが１と４との間で切り替わり分周率ｎが２に固定の場合について、（ａ）クロック周波数、（ｂ）電源電圧、及び（ｃ）クロック伝播時間を示している。

時刻ｔ１までは、プロセッサコア（回路ブロック１１）で高い処理能力が必要なためＰＤ１のクロックはｍ＝１として高い周波数で動作させている。周辺回路（回路ブロック１２）のクロックにはそれほど高い周波数を必要としないのでｎ＝２としている。この期間は、ＰＤ１とＰＤ２とをそれぞれ所定の電源電圧に設定した状態で（同一の電源電圧であってよい）、クロック伝播時間ｔＣＫ１（ＰＬＬ回路１３からＰＤ１のフリップフロップ１５まで）とｔＣＫ２（ＰＬＬ回路１３からＰＤ２のフリップフロップ１７まで）とが等しくなるように設計されていたとする。時刻ｔ１以降は、回路ブロック１１に要求される処理量が減少し、ＣＫ１の周波数が低くても十分に所望の処理ができるようになったので、分周率ｍを４に下げる。このときＰＤ１内のクロック周期が長くなるので、ＰＤ１の電源電圧を下げても正常に動作させることができるようになる。そこで、時刻ｔ２でＰＤ１の電圧を下げる。すると、ｔＣＫ１は増加して、ｔＣＫ２よりも長くなる。時刻ｔ４でＣＫ１の周波数を元に戻す必要が生じた場合、その前の時刻ｔ３にＰＤ１の電源電圧を元の電圧に戻したのち、ｍ＝１にしてＣＫ１の周波数を元に戻す。このように、時刻ｔ２から時刻ｔ３の期間において、ｔＣＫ１がｔＣＫ２よりも長くなる場合がある。

図１３は、複数の集積回路チップと電源ＩＣチップからなるシステムを示す図である。図１３において、図１２Ａと同一の構成要素は同一の番号で参照し、その説明は省略する。図１３のシステムは、プロセッサコアと入出力回路とを含む集積回路チップ１０と、ユーザインターフェイス回路を含む集積回路チップ２０と、電源電圧を制御する電源ＩＣチップ３０から構成される。

集積回路チップ２０は、回路ブロック２１を含む。回路ブロック２１は１つの電源ドメインＰＤ９に一致する。ＰＤ９の回路ブロック２１にあるフリップフロップ２５の入力クロックは、集積回路チップ２０に搭載されているＰＬＬ回路２３から供給される。具体的には、ＰＬＬ回路２３が出力するクロック信号が、１／ｎ分周器２４により分周され、フリップフロップ２５及び２６にクロックＣＫ９として供給される。この場合の伝搬時間をｔＣＫ９とする。

電源ドメインＰＤ１、ＰＤ２、及びＰＤ９のそれぞれの電圧ＶＤ１、ＶＤ２、及びＶＤ９は電源ＩＣチップ３０から供給される。電源ＩＣチップ３０は、電池などから電圧ＶＤ（例えば４．５Ｖ）を供給されている。ＶＤ１の電圧は、集積回路チップ１０の回路ブロック１２に設けられた電圧周波数制御回路１８が出力する制御信号ｖｄｄ＿ｓｅｔの値に応じて、例えば０．６Ｖから１．２Ｖの間で制御される。ＶＤ２は１．０Ｖで固定されている。電圧周波数制御回路１８は、ＰＤ１の回路で必要なクロック周波数からＶＤ１を計算してｖｄｄ＿ｓｅｔとして電源ＩＣチップ３０に送るとともに、１／ｍ分周器１４の分周率ｍの値を制御する。

集積回路チップ１０及び集積回路チップ２０は、外部から同一クロック信号ＣＫＩＮを入力として受け取り、それぞれのＰＬＬ回路１３及び２３を用いて位相を制御した後、それぞれのチップ内のフリップフロップにクロックを供給する。ＰＬＬ回路１３及びＰＬＬ回路２３の位相制御は、例えばフリップフロップに入力されるクロックの立ち上がりエッジのタイミングと、外部から入力されるＣＫＩＮの立ち上がりエッジのタイミングとを合わせるように行われる。集積回路チップ１０のＰＬＬ回路１３から出力されたクロックＣＫ０は、プロセッサコアのフリップフロップ１５及び２８と入出力回路のフリップフロップ１７及び２７に分配される。プロセッサコアのフリップフロップ１５に入力されるクロックは、ＣＫ０が１／ｍ分周器１４により１／ｍに分周され、ＰＤ２ドメインに入ってＣＫ１としてフリップフロップ１５及び２８に到達する。入出力回路のフリップフロップ１７に入力されるクロックは、ＣＫ０が１／ｎ分周器１６により１／ｎに分周され、ＰＤ２ドメインのみを通ってＣＫ２としてフリップフロップ１７及び２７に到達する。集積回路チップ２０のＰＬＬ回路２３から出力されたクロックは、１／ｎ分周器２４により１／ｎに分周されＣＫ９としてフリップフロップ２５及び２６に入力される。

集積回路チップ１０のプロセッサコア処理後のデータを集積回路チップ２０に転送する場合のデータの流れは次のようになる。ＣＫ１の立上がりエッジでＰＤ１のフリップフロップ１５からデータを送信し、ＣＫ２の立上がりエッジでＰＤ２のフリップフロップ１７がデータを受信すると同時に集積回路チップ２０にデータを送信し、ＣＫ９の立上がりエッジでＰＤ９のバッファ２５がデータを受信する。逆に、集積回路チップ２０のデータをプロセッサコアに転送する場合は、ＣＫ９の立上がりエッジでＰＤ９のフリップフロップ２６からデータが出力され、ＣＫ２の立上がりエッジでＰＤ２のフリップフロップ２７がデータを受信すると同時にデータを出力し、ＣＫ１の立上がりエッジでＰＤ１のフリップフロップ２８がデータを受信する。

図１４Ａ及び図１４Ｂは、ＶＤＦＳを実施する場合の問題点を説明するための図である。ｔＣＫ１とｔＣＫ２とが等しい期間（図１２Ｂの時刻ｔ１まで、又は、時刻ｔ４以降の期間）、ＣＫ１の立ち上りエッジでフリップフロップ１５から送信されたデータは、次のＣＫ２の立ち上がりエッジでフリップフロップ１７により受信できる。この様子が図１４Ａに示されている。ＰＤ２のデータ受信回路はこのＣＫ２の立ち上がりエッジでデータが受信できることを期待している。ところが、ＶＤ１がＶＤ２よりも低い場合（図１２Ｂの時刻ｔ２から時刻ｔ３までの期間）は、ｔＣＫ１がｔＣＫ２よりも長くなるため、送信側のＣＫ１の立ち上がりエッジが遅れ、ＰＤ２のデータ受信回路が期待しているＣＫ２の立ち上がりエッジでデータを受信できなくなってしまう。この様子が図１４Ｂに示されている。

このように期待したエッジでデータが受信できなくなってしまう現象を防ぐ必要がある。そこで、ＣＫ１のクロック配線の途中に遅延を調整できる可変遅延回路を挿入し、ＣＫ１とＣＫ２の立ち上がりエッジの位相差を検出する位相比較器の出力により遅延を制御する手法が提案されている（非特許文献１）。

図１５は、遅延制御のための可変遅延回路を設けた集積回路チップを示す図である。図１５において、図１２Ａと同一の構成要素は同一の番号で参照し、その説明は省略する。図１５の集積回路チップ１０Ａは、図１２Ａに示される構成要素に加え更に、位相比較回路３１、可変遅延回路３２、及び固定遅延回路３３を含む。

ｔＣＫ１とｔＣＫ２が同じになるように、位相比較回路３１により常時ＣＫ１の位相とＣＫ２の位相とを比較して、この比較結果に応じてＣＫ１に挿入した可変遅延回路３２の遅延量を制御する。例えば、ＰＤ１の電圧が下がっていくときを考える。ＰＤ１の電圧が下がることによって、ｔＣＫ１の遅延が増加する。すると、ＣＫ１とＣＫ２との位相差は、ＣＫ１が遅くなるほうにずれる。位相比較回路３１によって位相の前後関係とそのずれ量とを計測して、可変遅延回路３２の遅延を短くするような制御信号を生成する。この制御信号に基づいて、可変遅延回路３２は遅延を短くする。この動作を繰り返すことにより、ｔＣＫ１とｔＣＫ２とを同一長に揃えることができ、データ転送が正しく行えるようになる。ここで、ＰＤ１の電圧が最も低い時（ｔＣＫ１が最も長くなる時）にもｔＣＫ１とｔＣＫ２とが同じになるように、ＣＫ２の途中に遅延を遅らせる固定遅延回路３３を挿入する必要がある。

チップ間のクロック位相合わせの手法として、例えばメモリコントローラとメモリチップ間のクロック位相合わせのために、ＰＬＬやＤＬＬを使用する手法がある。これらの手法では、電圧設定が固定であるが外乱により発生する実際の電圧の変動や、チップ間の接続状況の違いに起因する伝播遅延の変動や、使用中の温度変化やプロセスばらつきに起因するタイミング変動に対しては、問題なく位相を合わせることができる。しかしＤＶＦＳのように意図的な電源電圧変化によりクロック時間が３倍以上も動作中に変化する状況に対応することはできない。

上述の非特許文献１の技術を用いた場合、ｔＣＫ２に挿入される固定遅延回路３３は常に一定に固定遅延を発生するので、ＰＤ１が最も高い電圧でＣＫ１の遅延が最も短いときでも、この固定遅延を含んだクロック遅延が発生していることになる。例えば、電源電圧が１．２ＶのときのＰＤ１及びＰＤ２のクロック伝搬路の遅延時間が１ｎｓであるとする。またＰＤ１の電源電圧が最も低い電圧値０．６Ｖのときに、ＰＤ１のクロック伝搬路の遅延が６ｎｓになるとする。このような場合、この最も遅い遅延時間に合わせて、ＰＤ２のクロック伝搬路と固定遅延回路３３との合計遅延を６ｎｓに設定する必要がある。この結果、ＰＤ２側のｔＣＫ２は常に６ｎｓとなり、ＰＤ１側では電源電圧が変化してもこの６ｎｓに常にｔＣＫ１を合わせることになる。即ち、例えばＰＤ１の電源電圧が１．２ＶのときのｔＣＫ１は、クロック伝搬路自体の遅延が１ｎｓに過ぎないのに、可変遅延回路３２により長い遅延を設けることにより合計として６ｎｓになる。

クロック遅延が増加すると、電源変動に伴うクロックジッタが増加したり、プロセスばらつきに起因するクロック遅延ばらつき（クロックスキュー）が増加したりする。例えば、クロック遅延の１０％のクロックジッタが発生する場合、６ｎｓのクロック遅延では６００ｐｓのジッタが発生する。ＤＶＦＳ無しの場合にはクロック遅延１ｎｓの１０％である１００ｐｓのジッタしかなかったのが、ＤＶＦＳを設けることによりジッタが６００ｐｓに増大してしまう。この結果、余裕をとってより長い周期のクロック信号を用いることが必要になり、動作速度を律速する原因となってしまう。特に、ＰＤ１の電源電圧を最大電圧に設定して最高速で動作したいときであっても、大きなジッタが存在するために、クロック周波数を高くすることができないという問題がある。
Toshihide Fujiyoshi, 他、"An H.264/MPEG-4 Audio/Visual Coded LSI with Module-Wise Dynamic Voltage/Frequency Scaling," ISSCC (IEEE International Solid-State Circuits Conference) Digest of technical paper, pp.132-133, 2005

以上を鑑みて本発明は、電源電圧が可変制御され複数の異なる電源電圧で動作する複数の回路ブロックにおいて、クロック遅延を成るべく短くしながら複数のブロック間でのクロック遅延時間を揃えることが可能な集積回路チップを提供することを目的とする。

半導体集積回路は、第１のクロックに基づいて動作する第１のフリップフロップを含み、電圧値が可変に制御される第１の電源電圧で動作する第１の回路ブロックと、第２のクロックで動作する第２のフリップフロップを含み第２の電源電圧で動作する第２の回路ブロックと、該第１のフリップフロップに供給される該第１のクロックの位相と、該第２のフリップフロップに供給される該第２のクロックの位相との位相差に応じた値を出力する位相比較回路と、該位相比較回路の出力値に応じて該第２のフリップフロップに供給される該第２のクロックの位相を遅延させる第１の可変遅延回路を含み、該第１の電源電圧が可変に制御され、該第１のクロックを該第１のフリップフロップに供給する経路の遅延と実質的に同一の遅延を有する第１の模擬遅延経路と、該第２のクロックを該第２のフリップフロップに供給する経路の遅延と実質的に同一の遅延を有する第２の模擬遅延経路とを更に含み、該位相比較回路は、該第１の模擬遅延経路を伝搬する信号の位相と該第２の模擬遅延経路を伝搬する信号の位相との比較に応じた値を出力するよう構成されることを特徴とする。

本発明の少なくとも１つの実施例によれば、電源電圧が可変制御される第１の回路ブロック側にクロックを供給する第１のクロック供給経路ではなく、第２の回路ブロック側にクロックを供給する第２のクロック供給経路途中に設けられた可変遅延回路の遅延を制御することにより、第１の回路ブロックの電源電圧の変化に伴う第１のクロック供給経路の遅延量変化に追従するように構成されている。即ち、従来技術では、電源電圧が上昇してクロック供給経路のクロック遅延が小さくなると、このクロック供給経路に設けられた可変遅延回路の遅延量を大きくして、全体の遅延量が一定となるように制御している。それに対して本発明では、電源電圧が下降してクロック供給経路のクロック遅延が大きくなると、相手側のクロック供給経路に設けられた可変遅延回路の遅延量を大きくして、相手側の遅延量を追従させるようにしている。従って、従来技術では、電源電圧を最大電圧に設定して最高速で動作したい場合に大きなジッタが存在してクロック周波数を高くすることができないという問題があるが、本発明では、電源電圧が上昇すればそれに応じてクロック供給経路の総遅延量が短くなりジッタも小さくなる。従って、ジッタにより動作速度が律速されるという問題が低減される。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。

図１Ａは、本発明による集積回路チップの第１の実施例を示す図である。図１Ａに示す集積回路チップ４０は、回路ブロック４１と回路ブロック４２とを含む。回路ブロック４１及び４２は、異なる電源が供給される２つの電源ドメインＰＤ１及びＰＤ２に一致する。ここでは、ドメインＰＤ１の回路ブロック４１に対して、電源電圧が可変制御される。ドメインＰＤ２の回路ブロック４２に対しては、電源電圧が固定である。回路ブロック４１がプロセッサコアを含む回路ブロックであり、回路ブロック４２がその入出力回路を含む回路ブロックである。

ＰＤ１の回路ブロック４１にあるフリップフロップ４５の入力クロックは、集積回路チップ４０に搭載されているＰＬＬ回路４３から供給される。具体的には、ＰＬＬ回路４３が出力するクロック信号ＣＫ０が、電圧固定のＰＤ２内にある可変遅延回路４８及び１／ｍ分周器４４により遅延及び分周され、クロック信号ＣＫ１としてＰＤ１ドメインのフリップフロップ４５に供給される。この場合のクロック信号の総伝搬時間をｔＣＫ１とする。また１／ｍ分周器４４の出力直後のクロック信号をＣＫ０１とする。

ＰＤ２の回路ブロック４２にあるフリップフロップ４７の入力クロックも同様に、ＰＬＬ回路４３から供給される。具体的には、ＰＬＬ回路４３が出力するクロック信号ＣＫ０が、電圧固定のＰＤ２内にある可変遅延回路４９及び１／ｎ分周器４６により遅延及び分周され、クロック信号ＣＫ２としてＰＤ２ドメインのフリップフロップ４７に供給される。この場合のクロック信号の総伝搬時間をｔＣＫ２とする。また１／ｎ分周器４６の出力直後のクロック信号をＣＫ０２とする。

ＰＤ１のフリップフロップ４５に到達するクロックＣＫ１と、ＰＤ２のフリップフロップ４７に到達するクロックＣＫ２とは、位相比較回路５０に入力される。位相比較回路５０は、クロックＣＫ１の位相とクロックＣＫ２の位相との比較結果に応じて位相差信号ＳＣＫ１及びＳＣＫ２を出力する。位相差信号ＳＣＫ１とＳＣＫ２とに基づいて、制御回路５１が制御信号ＣＮＴ１及びＣＮＴ２を出力する。制御信号ＣＮＴ１は、ＣＫ１へのクロック供給経路に挿入された可変遅延回路４８に供給される。制御信号ＣＮＴ２は、ＣＫ２へのクロック供給経路に挿入された可変遅延回路４９に供給される。

このように図１Ａに示す本発明による集積回路チップ４０は、フリップフロップ４５を含み第１の電源電圧で動作する回路ブロック４１と、フリップフロップ４７を含み第２の電源電圧で動作する回路ブロック４２と、フリップフロップ４５のクロック入力端に接続されクロックＣＫ１を供給する第１のクロック供給経路と、フリップフロップ４７のクロック入力端に接続されクロックＣＫ２を供給する第２のクロック供給経路と、フリップフロップ４５のクロック入力端におけるクロックＣＫ１の位相とフリップフロップ４７のクロック入力端におけるクロックＣＫ２の位相との位相差に応じた値を出力する位相比較回路５０と、位相比較回路５０の出力値に応じて遅延時間が変化する第２のクロック供給経路の途中に設けられた可変遅延回路４９を含む。この構成において、第１の電源電圧が可変に制御される。

図１Ｂは、電源電圧及びクロック伝播時間の変化を示す図である。ＰＤ１の電源電圧が切り替わる場合について、（ａ）電源電圧、（ｂ）クロック伝播時間ｔＣＫ１、及び（ｃ）クロック伝播時間ｔＣＫ２を示している。

時刻ｔ１までは、プロセッサコア（回路ブロック４１）で高い処理能力が必要なためＰＤ１のクロックは高い周波数で動作させている。この期間は、ＰＤ１とＰＤ２とをそれぞれ所定の電源電圧に設定した状態で（同一の電源電圧であってよい）、クロック伝播時間ｔＣＫ１（ＰＬＬ回路４３からＰＤ１のフリップフロップ４５まで）とｔＣＫ２（ＰＬＬ回路４３からＰＤ２のフリップフロップ４７まで）とが等しくなるように設計されていたとする。時刻ｔ１以降は、回路ブロック４１に要求される処理量が減少したので、ＣＫ１の周波数を低くする。これによりＰＤ１の電源電圧を下げても正常に動作させることができるようになるので、時刻ｔ２でＰＤ１の電圧を下げる。この結果、図１Ｂの（ｂ）に示すようにＰＤ１内のクロック供給経路部分の遅延が増加し、それに伴い総伝搬時間ｔＣＫ１が増加する。クロックＣＫ１の位相が変化するので、ＣＫ１とＣＫ２との位相差を検出する位相比較回路５０の出力に応じて、図１Ｂの（ｃ）に示すように可変遅延回路４９の遅延が増加する。この可変遅延回路４９の遅延の増加は、フィードバック制御により、ＰＤ１内のクロック供給経路部分の遅延の増加を追従するものとなる。従って、（ｂ）及び（ｃ）に示されるように、ｔＣＫ１とｔＣＫ２とは常に同一の長さになるように調整される。

図１５に示す従来技術の構成と異なり、回路ブロック４１側にクロックを供給する第１のクロック供給経路ではなく、回路ブロック４２側にクロックを供給する第２のクロック供給経路途中に設けられた可変遅延回路４９の遅延を制御することにより、回路ブロック４１の電源電圧の変化に伴う第１のクロック供給経路の遅延量変化に追従するように構成されている。即ち、従来技術では、電源電圧が上昇してクロック供給経路のクロック遅延が小さくなると、このクロック供給経路に設けられた可変遅延回路の遅延量を大きくして、全体の遅延量が一定となるように制御している。それに対して本発明では、電源電圧が下降してクロック供給経路のクロック遅延が大きくなると、相手側のクロック供給経路に設けられた可変遅延回路の遅延量を大きくして、相手側の遅延量を追従させるようにしている。従って、従来技術では、ＰＤ１の電源電圧を最大電圧に設定して最高速で動作したい場合に大きなジッタが存在してクロック周波数を高くすることができないという問題があるが、本発明では、電源電圧が上昇すればそれに応じてクロック供給経路の総遅延量が短くなりジッタも小さくなる。従って、ジッタにより動作速度が律速されるという問題がない。

なおジッタを成るべく小さくするためには、ＰＤ１の電源電圧がその可変範囲の最大電圧に設定された時に、可変遅延回路４９の遅延量がその可変範囲の最小値に設定されるようにすることが望ましい。このように設定することで、最大電圧及び最高周波数を用いて最高速度で動作させるときに、ジッタの量を最小にすることができる。

上記の説明のように、集積回路チップ４０において回路ブロック４１だけが電源電圧可変制御の対象となる場合、可変遅延回路４９を設ければ、ｔＣＫ１とｔＣＫ２とを同一の長さに合わせるという目的を達成することができる。しかし上述のように、ジッタをなるべく小さくするためには、ＰＤ１の電源電圧が可変範囲の最大電圧に設定された時に、可変遅延回路４９の遅延量を可変範囲の最小値に設定することが望ましい。ところが電源電圧を最大電圧に設定した時のクロック供給経路の遅延は、プロセスばらつきや温度変動等によりばらつくことが考えられ、また動作環境によっては電源電圧の可変範囲が異なることも考えられる。従って、ＰＤ１の電源電圧が最大電圧に設定された時に可変遅延回路４９の遅延量が最小値となるように固定的に回路を設計したのでは、実際に回路を動作させたときに正常に動作しなくなる可能性がある。そこで電源電圧が可変制御されるＰＤ１側のクロック供給経路にも可変遅延回路４８を挿入することで、この問題を解決することができる。以下に、これについて説明する。

図２Ａは、位相比較回路５０の動作を説明するための図である。集積回路チップ４０がリセット解除され、通常使用モードに入った後に、位相比較回路５０がＣＫ１の位相とＣＫ２の位相とを比較する（ステップＳ１）。位相差が所定の値α以下であった場合は、ＳＣＫ１＝０、ＳＣＫ２＝０を出力する（ステップＳ２）。αは、例えば５０ｐｓといったように時間単位で計った遅延値、又は５度といったようにクロック周期に対する位相角度で設定される。ステップＳ３で位相の大小を比較して、ＣＫ１がＣＫ２よりも位相差α以上遅い場合は、ＳＣＫ１＝１、ＳＣＫ２＝０を出力する（ステップＳ４）。逆に、ＣＫ２がＣＫ１よりも位相差α以上遅いときは、ＳＣＫ１＝０，ＳＣＫ２＝１を出力する（ステップＳ５）。

図２Ｂは、制御回路５１の制御動作を説明するための図である。集積回路チップ４０のリセット解除直後において、制御回路５１の出力は、ＣＮＴ１＝０００及びＣＮＴ２＝０００に設定される（ステップＳ１）。ＣＮＴ１及びＣＮＴ２の値は、それぞれ可変遅延回路４８及び可変遅延回路４９の遅延量に対応する。ＣＮＴ１＝０００及びＣＮＴ２＝０００であれば、可変遅延回路４８及び可変遅延回路４９の遅延が最小に設定される。

次に、ＳＣＫ１＝１を検出したとき（ＣＫ１の位相がＣＫ２のよりも遅いとき：ステップＳ２でｙｅｓ）、ＣＮＴ１が０００であるならば（即ち可変遅延回路４８の遅延を現在値より小さくできないなら：ステップＳ３でｙｅｓ）、ＣＮＴ２の値を１増加する（ステップＳ４）。これにより可変遅延回路４９の遅延量が大きくなる。ＣＮＴ１の値が０００でないならば（即ち可変遅延回路４８の遅延を現在値より小さくできるなら：ステップＳ３でｎｏ）、ＣＮＴ１の値を１減少させる（ステップＳ５）。これにより可変遅延回路４８の遅延が減少する。

ＳＣＫ２＝１を検出するとき（ＣＫ２の位相がＣＫ１よりも遅いとき：ステップＳ６でｙｅｓ）、ＣＮＴ２が０００であるならば（即ち可変遅延回路４９の遅延を現在値より小さくできないなら：ステップＳ７でｙｅｓ）、ＣＮＴ１の値を１増加する（ステップＳ８）。これにより可変遅延回路４８の遅延が増加する。ＣＮＴ２が０００でないならば（即ち可変遅延回路４９の遅延を現在値より小さくできるなら：ステップＳ７でｎｏ）、ＣＮＴ２を１減少させる（ステップＳ９）。これにより可変遅延回路４９の遅延が減少する。

このようにして、可変遅延回路４８又は可変遅延回路４９の何れかの遅延を減少させることを優先的に行い、現在値よりも遅延を減少させることができないときに限り他方の遅延を増大させることにより、ＣＫ１とＣＫ２との位相を合わせるように調整する。このような調整により、可変遅延回路４８及び４９の遅延量を常に必要最小な状態に設定することが可能になる。即ち、ＰＤ１の電源電圧を可変範囲の最大電圧に設定した時のクロック供給経路の遅延が種々の要因によりばらつくような場合であっても、可変遅延回路４９の遅延量を可変範囲の最小値に設定して且つ正常に動作することが可能となる。

図３は、図１Ａの集積回路チップ４０の動作を説明するためのタイムチャートである。時刻ｔ１以前と時刻ｔ４以降は、ＰＤ１の電源電圧がＰＤ２の電源電圧よりも高く、時刻ｔ１とｔ４の間はＰＤ１の電源電圧の方が低くなっている。また分周率ｍ＝２及びｎ＝２の場合の波形を示してある。

時刻ｔ１までは、ＣＫ０（ＰＬＬ回路４３出力）からＣＫ１（ＰＤ１ドメインのフリップフロップ４５の入力）までの遅延と、ＣＫ０からＣＫ２（ＰＤ２ドメインのフリップフロップ４７の入力）までのクロック遅延は同じである。そのため、ＣＫ１とＣＫ２の位相は等しくなり、ＳＣＫ１＝０、ＳＣＫ２＝０となる。

時刻ｔ１を過ぎるとＰＤ１の電源電圧が下がり、ＣＫ０１（１／ｍ分周器４４の出力）からＣＫ１までの遅延が増加する。この結果、ＣＫ１の位相がＣＫ２よりも遅れるようになり、ＳＣＫ１＝１、ＳＣＫ２＝０となる。このとき、ＣＮＴ１が最短の０００を示しているとすると、ＣＮＴ２を０００から００１に変化する。これにより、ＣＫ０からＣＫ０２（１／ｎ分周器４６の出力）までの遅延が増加して、ＣＫ２とＣＫ１の位相が一致するようになる。位相が一致すればＳＣＫ１＝０、ＳＣＫ２＝０に戻り、ＣＮＴ２は００１で一定となる。

時刻ｔ４以降ではＰＤ１の電源電圧が再び高くなり、ＣＫ０１からＣＫ１までの遅延が短くなる。従って、ＣＫ１の位相がＣＫ２よりも早くなるので、ＳＣＫ＝０，ＳＣＫ２＝１となる。このとき、ＣＮＴ２は００１であるので、ＣＮＴ２を０００にして可変遅延回路４９の遅延量を減少させる。これにより、ＣＫ１とＣＫ２の位相が再び一致するようになる。

図４Ａは、本発明による集積回路チップの第２の実施例を示す図である。図４Ａにおいて、図１Ａと同一の構成要素は同一の番号で参照し、その説明は省略する。

図４Ａに示す集積回路チップ４０Ａは、回路ブロック４１、回路ブロック４２Ａと、回路ブロック４２Ｂとを含む。回路ブロック４１、４２Ａ、及び４２Ｂは、異なる電源が供給される３つの電源ドメインＰＤ１、ＰＤ０、及びＰＤ２に一致する。ここでは、ドメインＰＤ１の回路ブロック４１及びドメインＰＤ２の回路ブロック４２Ｂに対して、電源電圧が可変制御される。ドメインＰＤ０の回路ブロック４２Ａに対しては、電源電圧が固定である。回路ブロック４１がプロセッサコアを含む回路ブロックであり、回路ブロック４２Ｂがその入出力回路を含む回路ブロックである。

図４Ａに示す構成では、データ送受信の双方のクロックパスに可変遅延回路が含まれているので、ドメインＰＤ１の回路ブロック４１とドメインＰＤ２の回路ブロック４２Ｂとに対してそれぞれ独立に電源電圧が可変制御されても、送信側と受信側とでクロックの位相を揃えて正常にデータ転送することができる。この場合の位相検出に基づく遅延量の制御は、図２Ａ及び図２Ｂに示される制御と同一でよい。

図４Ｂは、電源電圧及びクロック伝播時間の変化を示す図である。ＰＤ１及びＰＤ２の電源電圧が切り替わる場合について、（ａ）電源電圧、（ｂ）クロック伝播時間ｔＣＫ１、及び（ｃ）クロック伝播時間ｔＣＫ２を示している。

時刻ｔ１までは、可変遅延回路４８及び可変遅延回路４９ともに最短の遅延に設定されている。時刻ｔ１でＰＤ２の電源電圧が下がるので可変遅延回路４８の遅延が増加してＣＫ１の位相とＣＫ２の位相とが合うようになる。時刻ｔ２を越えるとＰＤ１の電源電圧が下がるためＣＫ１の位相が遅れる（ＰＤ１内の遅延が増える）。このとき、可変遅延回路４８の遅延は最短でないため、可変遅延回路４８の遅延値が減少して、ＣＫ１の位相とＣＫ２の位相とを合わせる。次に、時刻ｔ３を過ぎるとＰＤ２の電源電圧が高くなるのでＣＫ２の位相が早くなる、つまり、ＣＫ１の位相が相対的に遅くなったことになる。可変遅延回路４８は既に最短であるので、可変遅延回路４９の遅延が増加して、ＣＫ１とＣＫ２の位相を合わせる。時刻ｔ４以降では、ＰＤ１の電源電圧が高くなるので、ＣＫ１の位相が早くなる、つまり、ＣＫ２の位相が遅くなったことになる。このとき、可変遅延回路４９の遅延は最短でないので、その遅延を減少してＣＫ１とＣＫ２の位相を合わせる。

なお図４Ａの構成において、位相比較回路５０、制御回路５１、可変遅延回路４８及び４９、１／ｍ分周器４４、１／ｎ分周器４６、ＰＬＬ回路４３をＰＤ０の固定電圧ドメインに配置しているが、可変電圧のドメインに配置してもよい。但し固定電圧ドメインに配置することにより、回路をより安定に動作をさせることができる。例えば、可変遅延回路４８及び４９の１ステップあたりの遅延量を固定でき、各回路で発生するジッタを小さくできるメリットがある。

図５は、本発明による集積回路チップの第３の実施例を示す図である。図５において、図１Ａと同一の構成要素は同一の番号で参照し、その説明は省略する。

図５に示す集積回路チップ４０Ｂは、回路ブロック４１と回路ブロック４２Ｃとを含む。回路ブロック４１及び４２Ｃは、異なる電源が供給される２つの電源ドメインＰＤ１及びＰＤ２に一致する。ここでは、ドメインＰＤ１の回路ブロック４１に対して、電源電圧が可変制御される。ドメインＰＤ２の回路ブロック４２Ｃに対しては、電源電圧が固定である。回路ブロック４１がプロセッサコアを含む回路ブロックであり、回路ブロック４２Ｃがその入出力回路を含む回路ブロックである。

図５に示す集積回路チップ４０Ｂは、図１Ａに示す集積回路チップ４０と比較して、可変遅延回路４８が設けられていないことが異なる。またこれに伴い、２つの制御信号ＣＮＴ１及びＣＮＴ２を出力する制御回路５１の代わりに、１つの制御信号ＣＮＴ１を出力する制御回路５１Ｂが設けられている。位相比較回路５０の動作は、図２Ａに示すものと同様でよい。

図６は、制御回路５１Ｂの制御動作を説明するための図である。集積回路チップ４０のリセット解除直後において、制御回路５１の出力は、ＣＮＴ２＝０００に設定される（ステップＳ１）。ＣＮＴ２の値は可変遅延回路４９の遅延量に対応する。ＣＮＴ２＝０００であれば可変遅延回路４９の遅延が最小に設定される。

次に、ＳＣＫ１＝１を検出したとき（ＣＫ１の位相がＣＫ２のよりも遅いとき：ステップＳ２でｙｅｓ）、ＣＮＴ２の値を１増加する（ステップＳ３）。これにより可変遅延回路４９の遅延量が大きくなる。ＳＣＫ２＝１を検出するとき（ＣＫ２の位相がＣＫ１よりも遅いとき：ステップＳ４でｙｅｓ）、ＣＮＴ２を１減少させる（ステップＳ５）。これにより可変遅延回路４９の遅延が減少する。

図７は、本発明による集積回路チップの第４の実施例を示す図である。図７において、図１Ａと同一の構成要素は同一の番号で参照し、その説明は省略する。

図７の集積回路チップ４０Ｃは、回路ブロック４１Ｃと回路ブロック４２Ｄとを含む。回路ブロック４１Ｃ及び４２Ｄは、異なる電源が供給される２つの電源ドメインＰＤ１及びＰＤ２に一致する。ここでは、ドメインＰＤ１の回路ブロック４１Ｃに対して、電源電圧が可変制御される。ドメインＰＤ２の回路ブロック４２Ｄに対しては、電源電圧が固定である。回路ブロック４１Ｃがプロセッサコアを含む回路ブロックであり、回路ブロック４２Ｄがその入出力回路を含む回路ブロックである。

図７の集積回路チップ４０Ｃは、図１Ａの集積回路チップ４０と比較して、可変遅延回路４８からフリップフロップ４５に至るクロック供給経路の遅延と実質的に同一の遅延を有する第１の模擬遅延経路６１と、可変遅延回路４９からフリップフロップ４７に至るクロック供給経路の遅延と実質的に同一の遅延を有する第２の模擬遅延経路６２を更に含む点がことなる。位相比較回路５０は、第１の模擬遅延経路６１を伝搬する信号の位相と第２の模擬遅延経路６２を伝搬する信号の位相とを比較することにより、ＣＫ１とＣＫ２との位相差に応じた値を出力するよう構成される。

電圧可変ドメインのクロックはＤＶＦＳなどによって周波数が可変制御される。従って、例えば図１Ａに示す位相比較回路５０は、同一周波数のクロック信号間で単純に各立ち上がりエッジのタイミングを比較するのではなく、異なる周波数のクロック信号間での位相比較をできる必要がある。即ち、一方のクロック信号のエッジを間引きながら、立ち上がりエッジ同士のタイミングを比較する動作等が必要になる。

図７に示す構成では、位相比較が簡単にできるように、１／ｍ分周器４４及び１／ｎ分周器４６に入力される前の周波数が一定のクロック信号を位相比較用に用いる。具体的には、この一定周波数のクロック信号が、フリップフロップ４５及び４７に供給されるクロック信号と同一の電圧ドメインで同一の遅延を有するように、第１の模擬遅延経路６１及び第２の模擬遅延経路６２が設けられる。

ＣＫ１に対しては、可変遅延回路４８の直後の１／ｍに分周される前のクロックを分岐して、ＰＤ１ドメインでフリップフロップ４５に分配されるクロック遅延と同じ遅延になるようにバッファを複数段挿入した第１の模擬遅延経路６１を介して、位相比較回路５０に入力される。一方、ＣＫ２に対しても、可変遅延回路４９の直後の１／ｎに分周される前のクロックを分岐して、ＰＤ２ドメインでフリップフロップ４７に分配されるクロック遅延と同じ遅延になるようにバッファを複数段挿入した第２の模擬遅延経路６２を介して位相比較器５０に入力される。このようにすることで、ＤＶＦＳによりｍの値が変わったり、クロックモードによってプロセッサコアと入出力回路の周波数比が変わりｎの値が変化したりしても、模擬遅延経路６１及び６２間で単純に各エッジ毎の比較をすればよいので、位相比較回路５０を比較的単純な回路で実現できる。

図８は、本発明による集積回路チップの第５の実施例を示す図である。図８において、図１Ａ、図５、及び図７と同一の構成要素は同一の番号で参照し、その説明は省略する。

図８に示す集積回路チップ４０Ｄは、回路ブロック４１Ｃと回路ブロック４２Ｅとを含む。図８に示す集積回路チップ４０Ｄは、図７に示す集積回路チップ４０Ｃと比較して、可変遅延回路４８が設けられていないことが異なる。またこれに伴い、２つの制御信号ＣＮＴ１及びＣＮＴ２を出力する制御回路５１の代わりに、１つの制御信号ＣＮＴ１を出力する制御回路５１Ｂが設けられている。位相比較回路５０の動作は、図２Ａに示すものと同様である。また制御回路５１Ｂの動作は、図６に示すものと同様である。図７に示す構成と同様に、模擬遅延経路６１及び６２間で単純に各エッジ毎の比較をすればよいので、位相比較回路５０を比較的単純な回路で実現できる。

図９は、本発明による集積回路チップの第６の実施例を示す図である。図９において、図１Ａと同一の構成要素は同一の番号で参照し、その説明は省略する。

図９では、集積回路チップ４０Ｅにおいて回路ブロック４１のプロセッサコア回路から回路ブロック４２Ｆの入出力回路へ転送されたデータが、別の集積回路チップ７０のユーザインターフェイス制御回路に更に転送される場合を示している。集積回路チップ７０は、集積回路チップ４０ＥのＰＬＬ回路４３に入力されるクロック信号ＣＫＩＮと同一のクロック信号に基づいて内部クロック信号を生成するＰＬＬ回路７１と、ＰＬＬ回路７１が生成するクロックを分周する１／ｎ分周器７２と、分周後のクロック信号ＣＫ９を受け取るフリップフロップ７３を含む。

この構成では、可変遅延回路４９の出力クロックＣＫ０２を、フィードバック経路６５を介してＰＬＬ回路４３にフィードバックすることを特徴としている。プロセッサコアから入出力回路にデータを転送する場合、可変遅延回路４９の遅延値が可変制御されるので、ＣＫ２の立ち上がりエッジはＰＬＬ回路４３の出力クロックＣＫ０の立ち上がりエッジに対して相対的に変動する。図９の構成では、ＣＫ０２をフィードバック経路６５を介してＰＬＬ回路４３にフィードバックしているので、ＣＫＩＮとＣＫ０２との間の位相が常に一定に保たれる。従って、ＣＫＩＮとＣＫ２との間の位相も一定に保たれる。これにより、外部ＣＫＩＮの立ち上がりエッジに同期してデータを集積回路チップ７０のユーザインターフェイス制御回路（フリップフロップ７３）に送ることができる。

この例では、プロセッサコアからユーザインターフェイスへのデータ転送の例を示したが、同じようにユーザインターフェイス回路からプロセッサコアへのデータ転送も可能になることは明らかである。

図１０は、本発明による集積回路チップの第７の実施例を示す図である。図１０において、図１Ａと同一の構成要素は同一の番号で参照し、その説明は省略する。

図１０に示す集積回路チップ４０Ｆは、回路ブロック４１、回路ブロック４２Ｇ、及び回路ブロック８５を含む。回路ブロック４１、回路ブロック４２Ｇ、及び回路ブロック８５はそれぞれ電源ドメインＰＤ１、ＰＤ２、及びＰＤ３に一致する。ＰＤ１とＰＤ３とについては電源電圧が可変制御されており、ＰＤ２については固定の電源電圧である。

ＰＤ３の回路ブロック８５にあるフリップフロップ８６の入力クロックは、集積回路チップ４０Ｆに搭載されているＰＬＬ回路４３から供給される。具体的には、ＰＬＬ回路４３が出力するクロック信号ＣＫ０が、電圧固定のＰＤ２内にある可変遅延回路８２及び１／ｋ分周器８１により遅延及び分周され、クロック信号ＣＫ３としてＰＤ３ドメインのフリップフロップ８６に供給される。

３つの電源ドメインＰＤ１、ＰＤ２、及びＰＤ３間でデータ転送を同期して行うためには、３つのクロックＣＫ１、ＣＫ２、及びＣＫ３の位相を一致させなければならない。そこで、ＣＫ１とＣＫ２との位相差を検出する位相比較回路５０と、ＣＫ３とＣＫ２との位相差を検出する位相比較回路８０とを設ける。また位相比較回路５０の出力である位相差信号ＳＣＫ１１及びＳＣＫ１２と位相比較回路８０の出力である位相差信号ＳＣＫ２２及びＳＣＫ２３とに基づいて、制御信号ＣＮＴ１及びＣＮＴ２を生成する制御回路８３を設ける。

図１１は、制御回路８３の動作を示す図である。図１１には、位相差信号ＳＣＫ１１、ＳＣＫ１２、ＳＣＫ２２、及びＳＣＫ２３に基づいて、制御信号ＣＮＴ１及びＣＮＴ２の値をどのように変化させるかを表形式で示してある。

例えば、ＣＫ１の位相よりＣＫ２の位相が遅く（ＳＣＫ１１＝０、ＳＣＫ１２＝１）、ＣＫ３の位相よりＣＫ２の位相が遅い場合（ＳＣＫ２２＝１、ＳＣＫ２３＝０）（図１１においてＢで示す欄）を考える。まずＣＫ２の位相とＣＫ３の位相とを合わせるように可変制御回路４９及び８２の制御を行う。具体的には、ＣＮＴ２が０００でない場合には、ＣＮＴ２を１減少する。ＣＮＴ２が０００の場合にはＣＮＴ３を１増加する。これを繰り返すことによりＣＫ２の位相とＣＫ３の位相とは一致するようになる。つまりＳＣＫ２とＳＣＫ３とは共に０になる。このとき、ＣＫ２の位相がＣＫ１の位相よりもまだ遅いならば、図１１においてＡで示す欄の条件になり、ＣＫ２とＣＫ３とを一緒に変化させながらＣＫ１の位相にあわせる。具体的には、ＣＮＴ２とＣＮＴ３との両方とも０００でないならば、ＣＮＴ２とＣＮＴ３との両方とも１減少する。ＣＮＴ２とＣＮＴ３とのどちらか一方でも０００であるならば、ＣＮＴ３を１増加する。これを繰り返すことにより、ＣＫ１、ＣＫ２、及びＣＫ３の全てについて位相が揃う。なお図１１中において、"＊"はドントケアを示す。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

本発明による集積回路チップの第１の実施例を示す図である。 電源電圧及びクロック伝播時間の変化を示す図である。 位相比較回路の動作を説明するための図である。 制御回路の制御動作を説明するための図である。 図１Ａの集積回路チップの動作を説明するためのタイムチャートである。 本発明による集積回路チップの第２の実施例を示す図である。 電源電圧及びクロック伝播時間の変化を示す図である。 本発明による集積回路チップの第３の実施例を示す図である。 制御回路の制御動作を説明するための図である。 本発明による集積回路チップの第４の実施例を示す図である。 本発明による集積回路チップの第５の実施例を示す図である。 本発明による集積回路チップの第６の実施例を示す図である。 本発明による集積回路チップの第７の実施例を示す図である。 制御回路の動作を示す図である。 異なる２種類の電源電圧で動作する回路が搭載されているチップを示す図である。 クロック周波数、電源電圧、及びクロック伝播時間の変化を示す図である。 複数の集積回路チップと電源ＩＣチップからなるシステムを示す図である。 ＶＤＦＳを実施する場合の問題点を説明するための図である。 ＶＤＦＳを実施する場合の問題点を説明するための図である。 遅延制御のための可変遅延回路を設けた集積回路チップを示す図である。

符号の説明

４０ 集積回路チップ
４１ 回路ブロック
４２ 回路ブロック
４３ ＰＬＬ回路
４４ １／ｍ分周器
４５ フリップフロップ
４６ １／ｎ分周器
４７ フリップフロップ
４８ 可変遅延回路
４９ 可変遅延回路
５０ 位相比較回路
５１ 制御回路

Claims (4)

1. 第１のクロックに基づいて動作する第１のフリップフロップを含み、電圧値が可変に制御される第１の電源電圧で動作する第１の回路ブロックと、
   第２のクロックで動作する第２のフリップフロップを含み第２の電源電圧で動作する第２の回路ブロックと、
   該第１のフリップフロップに供給される該第１のクロックの位相と、該第２のフリップフロップに供給される該第２のクロックの位相との位相差に応じた値を出力する位相比較回路と、
   該位相比較回路の出力値に応じて該第２のフリップフロップに供給される該第２のクロックの位相を遅延させる第１の可変遅延回路
   を含み、該第１の電源電圧が可変に制御され、
   該第１のクロックを該第１のフリップフロップに供給する経路の遅延と実質的に同一の遅延を有する第１の模擬遅延経路と、
   該第２のクロックを該第２のフリップフロップに供給する経路の遅延と実質的に同一の遅延を有する第２の模擬遅延経路と
   を更に含み、該位相比較回路は、該第１の模擬遅延経路を伝搬する信号の位相と該第２の模擬遅延経路を伝搬する信号の位相との比較に応じた値を出力するよう構成される
   ことを特徴とする半導体集積回路。
2. 該第１の電源電圧が可変範囲の最大電圧に設定された時に、該第１の可変遅延回路の遅延量が可変範囲の最小値に設定されることを特徴とする請求項１記載の半導体集積回路。
3. 該第１のクロックを該第１のフリップフロップに供給する経路の途中に設けられ、該位相比較回路の出力値に応じて遅延時間が変化する第２の可変遅延回路を更に含むことを特徴とする請求項２記載の半導体集積回路。
4. 該第１の電源電圧に加え更に該第２の電源電圧が可変に制御され、該第２の電源電圧が可変範囲の最大電圧に設定された時に、該第２の可変遅延回路の遅延量が可変範囲の最小値に設定されることを特徴とする請求項３に記載の半導体集積回路。

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