JP2004348791A - 半導体記憶装置及び携帯電子機器 - Google Patents

Abstract

【課題】微細化が容易で、書込み・消去を内部的に自動処理可能で、誤処理を未然に防止する不揮発性の半導体記憶装置を提供する。
【解決手段】メモリ素子を複数配列したメモリセルアレイと、外部ユーザが発行するコマンドを受け付ける複数の端子１２と、外部ユーザとメモリセルアレイをインターフェースするコマンドインターフェース回路１１と、書込み及び消去動作を制御するライトステートマシン９と、複数の端子１２に内部信号を出力する出力回路１９とを備え、メモリ素子は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成された電荷を保持する機能を有するメモリ機能体とからなる。
【選択図】 図２２

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置、表示装置及び携帯電子機器に関する。より具体的には、電荷もしくは分極を保持する機能を有するメモリ機能体を備えた電界効果トランジスタを配列してなる半導体記憶装置並びにそのような半導体記憶装置を備えた表示装置及び携帯電子機器に関する。
【０００２】
【従来の技術】
従来から不揮発性メモリとして、代表的にはフラッシュメモリが用いられている。
このフラッシュメモリは、図３０に示したように、半導体基板９０１上にゲート絶縁膜を介してフローティングゲート９０２、絶縁膜９０７、ワード線（コントロールゲート）９０３がこの順に形成されており、フローティングゲート９０２の両側には、拡散領域によるソース線９０４及びビット線９０５が形成されてメモリセルを構成する。メモリセルの周囲には、素子分離領域９０６が形成されている（例えば、特許文献１）。
【０００３】
メモリセルは、フローティングゲート９０２中の電荷量の多寡として記憶を保持する。メモリセルを配列して構成したメモリセルアレイは、特定のワード線、ビット線を選択して所定の電圧を印加することにより、所望のメモリセルの書き換え、読み出し動作を行なうことができる。
このようなフラッシュメモリでは、フローティングゲート中の電荷量が変化したとき、図３１に示すような、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性を示す。フローティングゲート中の負電荷の量が増加すると、閾値が増加し、Ｉｄ−Ｖｇ曲線はＶｇの増加する方向にほぼ平行移動する。
【０００４】
【特許文献１】特開平５−３０４２７７
【０００５】
【発明が解決しようとする課題】
しかし、このようなフラッシュメモリでは、フローティングゲート９０２とワード線９０３とを隔てる絶縁膜９０７を配置することが機能上必要であるとともに、フローティングゲート９０２からの電荷漏れを防ぐために、ゲート絶縁膜の厚さを薄くすることが困難であった。そのため、実効的な絶縁膜９０７及びゲート絶縁膜の薄膜化は困難であり、メモリセルの微細化を阻害していた。
【０００６】
本発明は、上記問題点に鑑みなされたものであり、微細化が容易な半導体記憶装置及び携帯電子機器を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するための本発明に係る半導体記憶装置は、メモリ素子をマトリクス状に配列してなるメモリセルアレイと、外部ユーザが発行する前記メモリセルアレイに対する書込み、消去動作に係るコマンドを少なくとも含むコマンドを受け付ける複数の端子と、前記外部ユーザと前記メモリセルアレイをインターフェースするコマンドインターフェース回路と、前記メモリセルアレイに対する書込み及び消去動作を制御するライトステートマシンと、前記複数の端子に内部信号を出力する出力回路と、を備えた半導体記憶装置であって、前記ライトステートマシンは、アクティブ状態で前記ライトステートマシンが非動作中であることを示し、非アクティブ状態で前記ライトステートマシンが動作中であることを示すレディー信号と、アクティブ状態で前記ライトステートマシンが前記消去動作を中断中であることを示すアイドル信号を発生し、且つ、前記ライトステートマシンの状態を示すステータスレジスタを備え、前記コマンドインターフェース回路は、書込み制御信号と消去制御信号を含む制御信号を介して前記ライトステートマシンの動作を制御するユーザステートマシンを備え、前記ユーザステートマシンは、前記複数の端子を介して受け付けたコマンドを解析して、前記コマンドが書込みコマンドの場合に前記書込み制御信号をアクティブ状態にし、前記コマンドが消去コマンドの場合に前記消去制御信号をアクティブ状態にし、前記コマンドが有効なコマンドでない場合に前記書込み制御信号と前記消去制御信号を非アクティブ状態にして前記ライトステートマシンにおける不測の影響を防止し、前記メモリ素子は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成された電荷を保持する機能を有するメモリ機能体とからなることを特徴とする。
【０００８】
上記特徴の本発明に係る半導体記憶装置によれば、メモリ素子が、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成された電荷を保持する機能を有するメモリ機能体とからなるので、メモリ機能体が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とが分離されている。そのため、十分なメモリ機能を有したまま、ゲート絶縁膜を薄膜化して短チャンネル効果を抑制するのが容易である。さらに、ＥＥＰＲＯＭに比べて、書換えにより拡散領域間を流れる電流値が大きく変化する。したがって、半導体記憶装置の書込み状態と消去状態との判別が容易となる。
【０００９】
また、本発明に係る半導体記憶装置のメモリ素子は、その構成に基づいて、通常のトランジスタ形成プロセスと非常に親和性が高いプロセスによって形成することができる。それゆえ、従来のフラッシュメモリを不揮発性メモリ素子として用いて、通常トランジスタからなる周辺回路を備えた半導体記憶装置を形成する場合に比べて、飛躍的にマスク枚数及びプロセス工数を削減することが可能となる。したがって、このメモリ素子と上記周辺回路を備えた半導体記憶装置の歩留まりを向上させることができ、これに起因して、製造コストが削減され、ひいては信頼性が高く、安価な半導体記憶装置が得られる。
【００１０】
さらに、本発明に係る半導体記憶装置のメモリセルアレイに対する書込み、消去動作においてもその動作を確実に行いデータ保持特性等の電気的特性や信頼性を確保するために、従来のフラッシュメモリで一般的に採用されている、書込み、消去動作における内部の複雑な処理手順を最適化及び自動化して実行するライトステートマシンを採用し、更に、ライトステートマシンに対して適切な制御を行うコマンドステートマシンを備えたことにより、外部ユーザとメモリセルアレイ間のインターフェースがコマンド入力により簡便化され、外部ユーザが発行する前記メモリセルアレイに対する書込み、消去動作に係るコマンドを含む種々のコマンドを受け付け、メモリセルアレイに対する複雑な書込み、消去アルゴリズムを自動処理することができる。
【００１１】
更に、本発明に係る半導体記憶装置によれば、外部ユーザから本発明に係る半導体記憶装置に対するコマンド入力を制限して、メモリセルアレイが誤書込み或いは誤消去に至るのを未然に防止できる。
【００１２】
更に、本発明に係る半導体記憶装置は、前記コマンドインターフェース回路は、前記出力回路が前記外部ユーザに対し出力する情報を制御する出力選択ステートマシンを備え、前記出力選択ステートマシンは、前記コマンド、前記レディー信号、及び、前記アイドル信号を解析し、前記レディー信号が非アクティブ状態の場合に前記コマンドが何であるかに拘わらず前記出力回路に信号が接続されないようにする第１出力制御信号を発生し、前記レディー信号がアクティブ状態の場合に前記アイドル信号がアクティブ状態で前記コマンドが前記メモリセルアレイからの情報の要求を表していれば前記メモリセルアレイからのデータを前記出力回路に接続させる第１出力制御信号を発生することを特徴とする。
【００１３】
また、本発明に係る半導体記憶装置は、半導体記憶装置の署名情報を表す署名信号を有し、前記出力選択ステートマシンは、前記コマンド、前記レディー信号、及び、前記アイドル信号を解析し、前記レディー信号がアクティブ状態の場合に前記アイドル信号が非アクティブ状態で前記コマンドが前記署名情報を出力するコマンドであれば前記署名信号を前記出力回路に接続させる第３出力制御信号を発生することを特徴とする。
【００１４】
更に、本発明に係る半導体記憶装置は、アクティブ状態でテストモードの実行開始を許容し、非アクティブ状態でテストモードの実行開始を阻止するテストモード開始ビットを格納するテストモードラッチ回路を備え、前記コマンドインターフェース回路は、前記テストモードラッチ回路を制御するテストステートマシンを備え、前記テストステートマシンは、前記複数の端子と前記ライトステートマシンに接続し、前記コマンドを解析して当該コマンドが前記テストモードの実行を開始するコマンドであるか否かを判断し、前記テストモードの実行を開始するコマンドにテストモード開始ビットをアクティブ状態にして応答することを特徴とする。
【００１５】
また、本発明に係る半導体記憶装置は、前記コマンドインターフェース回路は、入力が前記消去制御信号と接続し、出力が前記ライトステートマシンに接続する第１ラッチ回路と、入力が前記書込み制御信号と接続し、出力が前記ライトステートマシンに接続する第２ラッチ回路を備えることを特徴とする。
【００１６】
上記特徴を有する本発明に係る半導体記憶装置によれば、外部ユーザとメモリセルアレイの書込み等を行う機構との間のインターフェース、メモリセルアレイからの情報の読出しを制御するためのインターフェース、及び、システム制御されたテスト機能のためのインターフェースを提供することができる。
【００１７】
さらに、本発明によれば、上記に記載の半導体記憶装置を備えた表示装置又は携帯電子機器が提供される。
【００１８】
このような構成によれば、例えば、本発明の半導体記憶装置を表示パネルの製造後に、表示ばらつきを補正するための情報記憶に用いた場合には、表示装置の製品間において均一な画質を得ることができる。しかも、メモリ素子と論理回路の混載プロセスが簡易なので、製造コストを抑制することができるとともに、高速読出し動作により、動作速度を向上させることができ、安価で、かつ高性能の表示装置又は携帯電子機器を得ることができる。
【００１９】
【発明の実施の形態】
本発明に係る半導体記憶装置は、主として、メモリ素子をマトリクス状に配列してなるメモリセルアレイと、外部ユーザが発行する前記メモリセルアレイに対する書込み、消去動作に係るコマンドを少なくとも含むコマンドを受け付ける複数の端子と、前記外部ユーザと前記メモリセルアレイをインターフェースするコマンドインターフェース回路と、前記メモリセルアレイに対する書込み及び消去動作を制御するライトステートマシンと、前記複数の端子に内部信号を出力する出力回路とを備えて構成される。
【００２０】
メモリ素子は、主として、半導体層と、ゲート絶縁膜と、ゲート電極と、チャネル領域と、拡散領域と、メモリ機能体とから構成される。ここで、チャネル領域とは、通常、半導体層と同じ導電型の領域であって、ゲート電極直下の領域を意味し、拡散領域は、チャネル領域と逆導電型の領域と意味する。
【００２１】
具体的には、本発明のメモリ素子は、拡散領域である１つの第１導電型の領域と、チャネル領域である第２導電型の領域と、第１及び第２導電型の領域の境界を跨って配置された１つのメモリ機能体と、ゲート絶縁膜を介して設けられた電極とから構成されていてもよいが、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成された２つのメモリ機能体と、メモリ機能体のゲート電極と反対側のそれぞれに配置される２つの拡散領域と、ゲート電極下に配置されたチャネル領域とから構成されることが適当である。
【００２２】
本発明の半導体装置は、半導体層として半導体基板の上、好ましくは半導体基板内に形成された第１導電型のウェル領域の上に形成されることが好ましい。
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、ＳＯＳ基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。
【００２３】
この半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。半導体層は、Ｐ型又はＮ型の導電型を有していてもよく、半導体層には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体層及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体層としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【００２４】
ゲート絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１〜２０ｎｍ程度、好ましく１〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広で）形成されていてもよい。
【００２５】
ゲート電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状又は下端部に凹部を有した形状で形成されている。なお、ゲート電極は、単層又は多層の導電膜によって分離されることなく、一体形状として形成されていることが好ましいが、単層又は多層の導電膜によって、分離した状態で配置していてもよい。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下にはチャネル領域が形成されている。
【００２６】
なお、ゲート電極は、後述するメモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、メモリ素子の微細化が容易となる。また、このような単純な配置を有するメモリ素子は製造が容易であり、歩留まりを向上することができる。
【００２７】
メモリ機能体は、少なくとも電荷を保持する機能（以下「電荷保持機能」と記す）を有する。言換えると、電荷を蓄え、保持するか、電荷をトラップするか、電荷分極状態を保持する機能を有する。この機能は、例えば、電荷保持機能を有する膜又は領域をメモリ機能体が含むことにより発揮される。この機能を果たすものとしては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；強誘電体；金属等が挙げられる。したがって、メモリ機能体は、例えば、シリコン窒化膜を含む絶縁膜；導電膜もしくは半導体層を内部に含む絶縁膜；導電体もしくは半導体ドットを１つ以上含む絶縁膜；電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層又は積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【００２８】
シリコン窒化膜などの電荷保持機能を有する膜を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。また、複数のメモリ素子を配列する場合、メモリ素子間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のように夫々のメモリ機能体に記憶された情報が失われることがない。さらに、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはメモリ機能体と重なるように配置することができるので、メモリ素子の微細化が容易となる。
【００２９】
なお、記憶保持に関する信頼性を高めるためには、電荷保持機能を有する膜は、必ずしも膜状である必要はなく、電荷保持機能を有する膜が絶縁膜中に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に電荷保持機能を有する膜が分散していることが好ましい。
【００３０】
電荷保持膜として導電膜又は半導体層を用いる場合には、電荷保持膜が半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【００３１】
導電膜又は半導体層を内部に含む絶縁膜をメモリ機能体として用いることにより、導電体又は半導体中への電荷の注入量を自由に制御でき、多値化しやすいため、好ましい。
【００３２】
さらに、導電体又は半導体ドットを１つ以上含む絶縁膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化することができ、好ましい。
【００３３】
また、メモリ機能体として、電界により分極方向が変化するＰＺＴ、ＰＬＺＴ等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。従って、メモリ機能を有する膜外から電荷を供給され、電荷をトラップする膜と同様なヒステリシス特性を得ることができ、かつ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書込み・消去ができ、好ましい。
【００３４】
なお、メモリ機能体を構成する絶縁膜としては、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜であることが適当であり、この電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【００３５】
メモリ機能体に含まれる電荷保持膜は、直接又は絶縁膜を介してゲート電極の両側に配置しており、また、直接、ゲート絶縁膜を介して半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）上に配置している。ゲート電極の両側の電荷保持膜は、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接又は絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。
【００３６】
拡散領域は、ソース／ドレイン領域として機能させることができ、半導体層又はウェル領域と逆導電型を有する。拡散領域と半導体層又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。拡散領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、拡散領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００３７】
拡散領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持膜下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、拡散領域（ソース／ドレイン）間の駆動電流が著しく小さくなるため、ゲート長方向に対して平行方向の電荷保持膜の厚さよりもオフセット量、つまり、ゲート長方向における一方のゲート電極端から近い方の拡散領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷保持機能を有する膜又は領域の少なくとも一部が、拡散領域の一部とオーバーラップしていることである。本発明の半導体記憶装置を構成するメモリ素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極と拡散領域間の電圧差により、メモリ機能体を横切る電界によって記憶を書き換えることであるためである。
【００３８】
拡散領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成された拡散領域上に、この拡散領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体層に比べて非常に大きいために、半導体層内における拡散領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、この拡散領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。
【００３９】
本発明のメモリ素子は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層又は積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極を形成した後、電荷保持機能を有する膜（以下「電荷保持膜」と記す）、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等の電荷保持膜を含む単層膜又は積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法；絶縁膜又は電荷保持膜を形成し、適当な条件下でエッチバックしてサイドウォールスペーサ状に残し、さらに電荷保持膜又は絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサ状に残す方法；粒子状の電荷保持材料を分散させた絶縁膜材料を、ゲート電極を含む半導体層上に塗布または堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサ形状に残す方法；ゲート電極を形成した後、前記単層膜又は積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極を形成する前に、電荷保持膜、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等を形成し、これらの膜のチャネル領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。
【００４０】
本発明のメモリ素子を配列してメモリセルアレイを構成した場合、メモリ素子の最良の形態は、例えば、（１）複数のメモリ素子のゲート電極が一体となってワード線の機能を有する、（２）上記ワード線の両側にはメモリ機能体が形成されている、（３）メモリ機能体内で電荷を保持するのは絶縁体、特にシリコン窒化膜である、（４）メモリ機能体はＯＮＯ（Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ）膜で構成されており、シリコン窒化膜はゲート絶縁膜の表面と略平行な表面を有している、（５）メモリ機能体中のシリコン窒化膜はワード線及びチャネル領域とシリコン酸化膜で隔てられている、（６）メモリ機能体内のシリコン窒化膜と拡散領域とがオーバーラップしている、（７）ゲート絶縁膜の表面と略平行な表面を有するシリコン窒化膜とチャネル領域又は半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、（８）１個のメモリ素子の書込み及び消去動作は単一のワード線により行なう、（９）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない、（１０）メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する、という要件の全てを満たすものである。ただし、これらの要件の１つでも満たすものであればよい。
上述した要件の特に好ましい組み合わせは、例えば、（３）メモリ機能体内で電荷を保持するのが絶縁体、特にシリコン窒化膜であり、（６）メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散領域とがオーバーラップしており、（９）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない場合である。
【００４１】
要件（３）及び要件（９）を満たす場合には、以下のように、非常に有用である。まず、ビット線コンタクトをワード線側壁のメモリ機能体と、より接近して配置することができ、又はメモリ素子間の距離が接近しても、複数のメモリ機能体が干渉せず、記憶情報を保持できる。したがって、メモリ素子の微細化が容易となる。なお、メモリ機能体内の電荷保持領域が導電体の場合、容量カップリングによりメモリ素子間が近づくにつれて電荷保持領域間で干渉が起き、記憶情報を保持できなくなる。
【００４２】
また、メモリ機能体内の電荷保持領域が絶縁体（例えば、シリコン窒化膜）である場合、メモリセル毎にメモリ機能体を独立させる必要がなくなる。例えば、複数のメモリセルで共有される１本のワード線の両側に形成されたメモリ機能体は、メモリセル毎に分離する必要が無く、１本のワード線の両側に形成されたメモリ機能体を、ワード線を共有する複数のメモリセルで共有することが可能となる。そのため、メモリ機能体を分離するフォト、エッチング工程が不要となり、製造工程が簡略化される。さらに、フォトリソグラフィ工程の位置合わせマージン、エッチングの膜減りマージンが不要となるため、メモリセル間のマージンを縮小できる。したがって、メモリ機能体内の電荷保持領域が導電体（例えば、多結晶シリコン膜）である場合と比較して、同じ微細加工レベルで形成しても、メモリセル占有面積を微細化することができる。なお、メモリ機能体内の電荷保持領域が導電体である場合、メモリ機能体をメモリセル毎に分離するフォト、エッチング工程が必要となり、フォトの位置合わせマージン、エッチングの膜減りマージンが必要となる。
【００４３】
さらに、メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がなく素子構造が単純であるから工程数が減少し、歩留まりを向上させることができる。したがって、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができるとともに、安価な半導体記憶装置を得ることができる。
【００４４】
また、要件（３）及び（９）を満たす場合であって、さらに要件（６）を満たす場合には、より有用である。つまり、メモリ機能体内の電荷保持領域と拡散領域とをオーバーラップさせることにより、非常に低電圧で書込、消去が可能となる。具体的には、５Ｖ以下という低電圧により、書込み及び消去動作を行なうことができる。この作用は、回路設計上においても非常に大きな効果である。フラッシュメモリのような高電圧をチップ内で作る必要がなくなるため、莫大な占有面積が必要となるチャージポンピング回路を省略又は規模を小さくすることが可能となる。特に、小規模容量のメモリを調整用としてロジックＬＳＩに内蔵する場合、メモリ部の占有面積はメモリセルよりも、メモリセルを駆動する周辺回路の占有面積が支配的となるため、メモリセル用電圧昇圧回路を省略又は規模を小さくすることは、チップサイズを縮小させるためには最も効果的となる。
【００４５】
一方、要件（３）を満たさない場合、つまり、メモリ機能体内で電荷を保持するのが導電体である場合は、要件（６）を満たさない、つまり、メモリ機能体内の導電体と拡散領域がオーバーラップしていない場合でも、書込み動作を行なうことができる。これは、メモリ機能体内の導電体がゲート電極との容量カップリングにより書込み補助を行なうからである。
【００４６】
また、要件（９）を満たさない場合、つまり、メモリ機能体の上に書込み及び消去動作を補助する機能を有する電極がある場合は、要件（６）を満たさない、つまり、メモリ機能体内の絶縁体と拡散領域とがオーバーラップしていない場合でも、書込み動作を行なうことができる。
【００４７】
本発明の半導体記憶装置においては、メモリ素子は、その一方又は両方に、トランジスタが直列に接続していてもよいし、ロジックトランジスタと、同一のチップ上に混載されていてもよい。このような場合には、本発明の半導体装置、特にメモリ素子を、トランジスタ及びロジックトランジスタなどの通常の標準トランジスタの形成プロセスと非常に親和性が高い工程で形成することができるため、同時に形成することができる。したがって、メモリ素子とトランジスタ又はロジックトランジスタとを混載するプロセスは非常に簡便なものとなり、安価な混載装置を得ることができる。
【００４８】
本発明の半導体記憶装置は、メモリ素子が、１つのメモリ機能体に２値又はそれ以上の情報を記憶させることができ、これにより、４値又はそれ以上の情報を記憶するメモリ素子として機能させることができる。なお、メモリ素子は、２値の情報を記憶させるのみでもよい。また、メモリ素子を、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとしても機能させることができる。
【００４９】
本発明の半導体記憶装置は、論理素子又は論理回路等と組み合わせることにより、パーソナルコンピュータ、ノート、ラップトップ、パーソナル・アシスタント／発信機、ミニコンピュータ、ワークステーション、メインフレーム、マルチプロセッサー・コンピュータ又は他のすべての型のコンピュータシステム等のデータ処理システム；ＣＰＵ、メモリ、データ記憶装置等のデータ処理システムを構成する電子部品；電話、ＰＨＳ、モデム、ルータ等の通信機器；ディスプレイパネル、プロジェクタ等の画像表示機器；プリンタ、スキャナ、複写機等の事務機器；ビデオカメラ、デジタルカメラ等の撮像機器；ゲーム機、音楽プレーヤ等の娯楽機器；携帯情報端末、時計、電子辞書等の情報機器；カーナビゲーションシステム、カーオーディオ等の車載機器；動画、静止画、音楽等の情報を記録、再生するためのＡＶ機器；洗濯機、電子レンジ、冷蔵庫、炊飯器、食器洗い機、掃除機、エアコン等の電化製品；マッサージ器、体重計、血圧計等の健康管理機器；ＩＣカード、メモリカード等の携帯型記憶装置等の電子機器への幅広い応用が可能である。特に、携帯電話、携帯情報端末、ＩＣカード、メモリカード、携帯型コンピュータ、携帯型ゲーム機、デジタルカメラ、ポータブル動画プレーヤ、ポータブル音楽プレーヤ、電子辞書、時計等の携帯電子機器への応用が有効である。なお、本発明の半導体記憶装置は、電子機器の制御回路又はデータ記憶回路の少なくとも一部として内蔵されるか、あるいは必要に応じて着脱可能に組み込んでもよい。
【００５０】
以下に、本発明の半導体記憶装置、表示装置又は携帯電子機器の実施の形態を、図面に基づいて詳細に説明する。
【００５１】
（実施の形態１）
この実施の形態の半導体記憶装置は、図１に示すような、メモリ素子１を備える。
メモリ素子１は、半導体基板上１０１表面に形成されたＰ型ウェル領域１０２上にゲート絶縁膜１０３を介してゲート電極１０４が形成されている。ゲート電極１０４の上面及び側面には、電荷を保持するトラップ準位を有し、電荷保持膜となるシリコン窒化膜１０９が配置されており、シリコン窒化膜１０９のなかでゲート電極１０４の両側壁部分が、それぞれ実際に電荷を保持するメモリ機能部１０５ａ、１０５ｂとなっている。ここで、メモリ機能部とは、メモリ機能体又は電荷保持膜のうちで書換え動作により実際に電荷が蓄積される部分を指す。ゲート電極１０４の両側であってＰ型ウェル領域１０２内に、それぞれソース領域又はドレイン領域として機能するＮ型の拡散領域１０７ａ、１０７ｂが形成されている。拡散領域１０７ａ、１０７ｂは、オフセット構造を有している。すなわち、拡散領域１０７ａ、１０７ｂはゲート電極下の領域１２１には達しておらず、電荷保持膜下のオフセット領域１２０がチャネル領域の一部を構成している。
【００５２】
なお、実質的に電荷を保持するメモリ機能部１０５ａ、１０５ｂは、ゲート電極１０４の両側壁部分である。したがって、この部分に対応する領域にのみに、シリコン窒化膜１０９が形成されていればよい（図２（ａ）参照）。また、メモリ機能部１０５ａ、１０５ｂは、ナノメートルサイズの導電体又は半導体からなる微粒子１１１が絶縁膜１１２中に散点状に分布する構造を有していてもよい（図２（ｂ）参照）。このとき、微粒子１１１が１ｎｍ未満であると、量子効果が大きすぎるためにドットに電荷がトンネルするのが困難になり、１０ｎｍを超えると室温では顕著な量子効果が現れなくなる。したがって、微粒子１１１の直径は１ｎｍ〜１０ｎｍの範囲にあることが好ましい。さらに、電荷保持膜となるシリコン窒化膜１０９は、ゲート電極の側面においてサイドウォールスペーサ状に形成されていてもよい（図３参照）。
【００５３】
メモリ素子の書込み動作原理を、図３及び図４を用いて説明する。なお、ここではメモリ機能体１３１ａ、１３１ｂ全体が電荷を保持する機能を有する場合について説明する。また、書込みとは、メモリ素子がＮチャネル型である場合にはメモリ機能体１３１ａ、１３１ｂに電子を注入することを指す。以後、メモリ素子はＮチャネル型であるとして説明する。
【００５４】
第２のメモリ機能体１３１ｂに電子を注入する（書込む）ためには、図３に示すように、Ｎ型の第１の拡散領域１０７ａをソース電極に、Ｎ型の第２の拡散領域１０７ｂをドレイン電極とする。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このような電圧条件によれば、反転層２２６が、第１の拡散領域１０７ａ（ソース電極）から伸びるが、第２の拡散領域１０７ｂ（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２の拡散領域１０７ｂ（ドレイン電極）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンが第２のメモリ機能体１３１ｂに注入されることにより書込みが行なわれる。なお、第１のメモリ機能体１３１ａ近傍では、ホットエレクトロンが発生しないため、書込みは行なわれない。
【００５５】
一方、第１のメモリ機能体１３１ａに電子を注入する（書込む）ためには、図４に示すように、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とする。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このように、第２のメモリ機能体１３１ｂに電子を注入する場合とは、ソース／ドレイン領域を入れ替えることにより、第１のメモリ機能体１３１ａに電子を注入して、書込みを行なうことができる。
【００５６】
次に、メモリ素子の消去動作原理を図５及び図６を用いて説明する。
第１のメモリ機能体１３１ａに記憶された情報を消去する第１の方法では、図５に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋５Ｖ）、Ｐ型ウェル領域１０２に０Ｖを印加して、第１の拡散領域１０７ａとＰ型ウェル領域１０２とのＰＮ接合に逆方向バイアスをかけ、さらにゲート電極１０４に負電圧（例えば、−５Ｖ）を印加する。このとき、ＰＮ接合のうちゲート電極１０４付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型ウェル領域１０２側にホットホール（高エネルギーの正孔）が発生する。このホットホールが負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａにホール注入が行なわれる。このようにして、第１のメモリ機能体１３１ａの消去が行なわれる。このとき第２の拡散領域１０７ｂには０Ｖを印加すればよい。
【００５７】
第２のメモリ機能体１３１ｂに記憶された情報を消去する場合は、上記において第１の拡散領域と第２の拡散領域との電位を入れ替えればよい。
【００５８】
第１のメモリ機能体１３１ａに記憶された情報を消去する第２の方法では、図６に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋４Ｖ）、第２の拡散領域１０７ｂに０Ｖ、ゲート電極１０４に負電圧（例えば、−４Ｖ）、Ｐ型ウェル領域１０２に正電圧（例えば、＋０．８Ｖ）を印加する。この際、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧が印加され、Ｐ型ウェル領域１０２に電子が注入される。注入された電子は、Ｐ型ウェル領域１０２と第１の拡散領域１０７ａとのＰＮ接合まで拡散し、そこで強い電界により加速されてホットエレクトロンとなる。このホットエレクトロンは、ＰＮ接合において、電子−ホール対を発生させる。すなわち、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧を印加することにより、Ｐ型ウェル領域１０２に注入された電子がトリガーとなって、反対側に位置するＰＮ接合でホットホールが発生する。ＰＮ接合で発生したホットホールは負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａに正孔注入が行なわれる。
【００５９】
この方法によれば、Ｐ型ウェル領域と第１の拡散領域１０７ａとのＰＮ接合において、バンド間トンネルによりホットホールが発生するに足りない電圧しか印加されない場合においても、第２の拡散領域１０７ｂから注入された電子は、ＰＮ接合で電子−正孔対が発生するトリガーとなり、ホットホールを発生させることができる。したがって、消去動作時の電圧を低下させることができる。特に、オフセット領域１２０（図１参照）が存在する場合は、負の電位が印加されたゲート電極によりＰＮ接合が急峻となる効果が少ない。そのため、バンド間トンネルによるホットホールの発生が難しいが、第２の方法はその欠点を補い、低電圧で消去動作を実現することができる。
【００６０】
なお、第１のメモリ機能体１３１ａに記憶された情報を消去する場合、第１の消去方法では、第１の拡散領域１０７ａに＋５Ｖを印加しなければならなかったが、第２の消去方法では、＋４Ｖで足りた。このように、第２の方法によれば、消去時の電圧を低減することができるので、消費電力が低減され、ホットキャリアによるメモリ素子の劣化を抑制することができる。
【００６１】
また、いずれの消去方法によっても、メモリ素子は過消去が起きにくい。ここで過消去とは、メモリ機能体に蓄積された正孔の量が増大するにつれ、飽和することなく閾値が低下していく現象である。フラッシュメモリを代表とするＥＥＰＲＯＭでは大きな問題となっており、特に閾値が負になった場合にメモリセルの選択が不可能になるという致命的な動作不良を生じる。一方、本発明の半導体記憶装置におけるメモリ素子では、メモリ機能体に大量の正孔が蓄積された場合においても、メモリ機能体下に電子が誘起されるのみで、ゲート絶縁膜下のチャネル領域のポテンシャルにはほとんど影響を与えない。消去時の閾値はゲート絶縁膜下のポテンシャルにより決まるので、過消去が起きにくくなる。
【００６２】
さらに、メモリ素子の読み出し動作原理を、図７を用いて説明する。
第１のメモリ機能体１３１ａに記憶された情報を読み出す場合、第１の拡散領域１０７ａをソース電極に、第２の拡散領域１０７ｂをドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加する。この際、第１のメモリ機能体１３１ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１のメモリ機能体１３１ａに電子が蓄積している場合は、第１のメモリ機能体１３１ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、第１のメモリ機能体１３１ａの記憶情報を読み出すことができる。このとき、第２のメモリ機能体１３１ｂにおける電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流に影響を与えない。
【００６３】
第２のメモリ機能体１３１ｂに記憶された情報を読み出す場合、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加すればよい。このように、第１のメモリ機能体１３１ａに記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、第２のメモリ機能体１３１ｂに記憶された情報の読出しを行なうことができる。
なお、ゲート電極１０４で覆われないチャネル領域（オフセット領域１２０）が残されている場合、ゲート電極１０４で覆われないチャネル領域においては、メモリ機能体１３１ａ、１３１ｂの余剰電荷の有無によって反転層が消失又は形成され、その結果、大きなヒステリシス（閾値の変化）が得られる。ただし、オフセット領域１２０の幅があまり大きいと、ドレイン電流が大きく減少し、読出し速度が大幅に遅くなる。したがって、十分なヒステリシスと読出し速度が得られるように、オフセット領域１２０の幅を決定することが好ましい。
【００６４】
拡散領域１０７ａ、１０７ｂがゲート電極１０４端に達している場合、つまり、拡散領域１０７ａ、１０７ｂとゲート電極１０４とがオーバーラップしている場合であっても、書込み動作によりトランジスタの閾値はほとんど変わらなかったが、ソース／ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少（１桁以上）する。したがって、ドレイン電流の検出により読出しが可能であり、メモリとしての機能を得ることができる。ただし、より大きなメモリヒステリシス効果を必要とする場合、拡散領域１０７ａ、１０７ｂとゲート電極１０４とがオーバーラップしていない（オフセット領域１２０が存在する）ほうが好ましい。
【００６５】
以上の動作方法により、１トランジスタ当り選択的に２ビットの書込み及び消去が可能となる。また、メモリ素子のゲート電極１０４にワード線ＷＬを、第１の拡散領域１０７ａに第１のビット線ＢＬ１を、第２の拡散領域１０７ｂに第２のビット線ＢＬ２をそれぞれ接続し、メモリ素子を配列することにより、メモリセルアレイを構成することができる。
【００６６】
また、上述した動作方法では、ソース電極とドレイン電極を入れ替えることによって１トランジスタ当り２ビットの書込み及び消去をさせているが、ソース電極とドレイン電極とを固定して１ビットメモリとして動作させてもよい。この場合ソース／ドレイン領域の一方を共通固定電圧とすることが可能となり、ソース／ドレイン領域に接続されるビット線の本数を半減することができる。
以上の説明から明らかなように、本発明の半導体記憶装置におけるメモリ素子では、メモリ機能体がゲート絶縁膜と独立して形成され、ゲート電極の両側に形成されているため、２ビット動作が可能である。また、各メモリ機能体はゲート電極により分離されているので、書換え時の干渉が効果的に抑制される。さらに、ゲート絶縁膜は、メモリ機能体とは分離されているので、薄膜化して短チャネル効果を抑制することができる。したがってメモリ素子、ひいては半導体記憶装置の微細化が容易となる。
【００６７】
（実施の形態２）
この実施の形態の半導体記憶装置におけるメモリ素子は、図８に示すように、メモリ機能体２６１、２６２が電荷を保持する領域（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい）と、電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）とから構成される以外は、図１のメモリ素子１と実質的に同様の構成である。
【００６８】
メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持膜と絶縁膜とを含んでいるのが好ましい。この実施の形態では、電荷保持膜として電荷をトラップする準位を有するシリコン窒化膜２４２、絶縁膜として電荷保持膜に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜２４１、２４３を用いている。メモリ機能体が電荷保持膜と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。また、メモリ機能体が電荷保持膜のみで構成される場合に比べて電荷保持膜の体積を適度に小さくすることができ、電荷保持膜内での電荷の移動を制限して、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。さらに、シリコン窒化膜２４２がシリコン酸化膜２４１、２４３で挟まれた構造とすることにより、書換え動作時の電荷注入効率が高くなり、より高速な動作が可能となる。なお、このメモリ素子においては、シリコン窒化膜２４２を強誘電体で置き換えてもよい。
【００６９】
また、メモリ機能体２６１、２６２における電荷を保持する領域（シリコン窒化膜２４２）は、拡散領域２１２、２１３とそれぞれオーバーラップしている。ここで、オーバーラップするとは、拡散領域２１２、２１３の少なくとも一部の領域上に、電荷を保持する領域（シリコン窒化膜２４２）の少なくとも一部が存在することを意味する。なお、２１１は半導体基板、２１４はゲート絶縁膜、２１７はゲート電極、２７１はゲート電極２１７と拡散領域２１２、２１３とのオフセット領域である。図示しないが、ゲート絶縁膜２１４下であって半導体基板２１１の最表面はチャネル領域となる。
【００７０】
次に、図８に示すメモリ素子を例として、本発明のメモリ素子の形成方法を説明する。まず、公知の手順で、半導体基板２１１上にゲート絶縁膜２１４及びゲート電極２１７を形成する。続いて、半導体基板２１１上全面に、膜厚０．８〜２０ｎｍ、より好ましくは膜厚３〜１０ｎｍのシリコン酸化膜２４１を熱酸化法により形成又はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により堆積する。次に、上記シリコン酸化膜２４１上全面に、膜厚２〜１５ｎｍ、より好ましくは３〜１０ｎｍのシリコン窒化膜２４２をＣＶＤ法により堆積する。更に、上記シリコン窒化膜上全面に、２０〜７０ｎｍのシリコン酸化膜２４３をＣＶＤ法により堆積する。
【００７１】
続いて、異方性エッチングによりシリコン酸化膜／シリコン窒化膜／シリコン酸化膜をエッチングバックすることにより、記憶に最適なメモリ機能体を、ゲート電極の側壁に記憶素子サイドウォールスペーサ状に形成する。
【００７２】
その後、ゲート電極２１７及び記憶素子サイドウォールスペーサ状のメモリ機能体をマスクとしてイオン注入することにより、拡散層領域（ソース／ドレイン領域）２１２、２１３を形成する。その後、公知の手順でシリサイド工程や上部配線工程を行なえばよい。
【００７３】
メモリ機能体２６１、２６２における電荷を保持する領域であるシリコン窒化膜２４２と拡散領域２１２、２１３とがオーバーラップすることによる効果を説明する。
【００７４】
図９に示したように、メモリ機能体２６２周辺部において、ゲート電極２１７と拡散領域２１３とのオフセット量をＷ１とし、ゲート電極のチャネル長方向の切断面におけるメモリ機能体２６２の幅をＷ２とすると、メモリ機能体２６２と拡散領域２１３とのオーバーラップ量は、Ｗ２−Ｗ１で表される。ここで重要なことは、メモリ機能体２６２のうちシリコン窒化膜２４２で構成されたメモリ機能体２６２が、拡散領域２１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【００７５】
図９では、メモリ機能体２６２のうち、シリコン窒化膜２４２のゲート電極２１７と離れた側の端が、ゲート電極２１７から離れた側のメモリ機能体２６２の端と一致しているため、メモリ機能体２６２の幅をＷ２として定義した。
【００７６】
なお、図１０に示すように、メモリ機能体２６２ａのうちシリコン窒化膜２４２ａのゲート電極と離れた側の端が、ゲート電極から離れた側のメモリ機能体２６２ａの端と一致していない場合は、Ｗ２をゲート電極端からシリコン窒化膜１４２ａのゲート電極と遠い側の端までと定義すればよい。
【００７７】
図１１は、図９のメモリ素子の構造において、メモリ機能体２６２の幅Ｗ２を１００ｎｍに固定し、オフセット量Ｗ１を変化させたときのドレイン電流Ｉｄを示している。ここで、ドレイン電流は、メモリ機能体２６２を消去状態（ホールが蓄積されている）とし、拡散領域２１２、２１３をそれぞれソース電極、ドレイン電極として、デバイスシミュレーションにより求めた。
【００７８】
図１１から明らかなように、Ｗ１が１００ｎｍ以上（すなわち、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップしない）では、ドレイン電流が急速に減少している。ドレイン電流値は、読出し動作速度にほぼ比例するので、Ｗ１が１００ｎｍ以上ではメモリの性能は急速に劣化する。一方、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、量産製造においてばらつきも考慮した場合、電荷を保持する機能を有する膜であるシリコン窒化膜２４２の少なくとも一部とソース／ドレイン領域とがオーバーラップしなければ、事実上メモリ機能を得ることが困難である。
【００７９】
上述したデバイスシミュレーションの結果を踏まえて、Ｗ２を１００ｎｍ固定とし、Ｗ１を設計値として６０ｎｍ及び１００ｎｍとして、メモリセルアレイを作製した。Ｗ１が６０ｎｍの場合、シリコン窒化膜１４２と拡散領域２１２、２１３とは設計値として４０ｎｍオーバーラップし、Ｗ１が１００ｎｍの場合、設計値としてオーバーラップしない。これらのメモリセルアレイの読出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、Ｗ１を設計値として６０ｎｍとした場合の方が、読出しアクセス時間で１００倍高速であった。実用上、読み出しアクセス時間は１ビットあたり１００ナノ秒以下であることが好ましいが、Ｗ１＝Ｗ２では、この条件を到底達成できない。また、製造ばらつきまで考慮した場合、（Ｗ２−Ｗ１）＞１０ｎｍであることがより好ましい。
【００８０】
メモリ機能体２６１（領域２８１）に記憶された情報の読み出しは、実施の形態１と同様に、拡散領域２１２をソース電極とし、拡散領域２１３をドレイン領域としてチャネル領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体２６２の記憶状況の如何にかかわらず、メモリ機能体２６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
【００８１】
一方、２つのメモリ機能体の片側のみに情報を記憶させる場合又は２つのメモリ機能体を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
【００８２】
なお、図８には図示していないが、半導体基板２１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。ウェル領域を形成することにより、チャネル領域の不純物濃度をメモリ動作（書換え動作及び読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【００８３】
また、メモリ機能体は、ゲート絶縁膜表面と略平行に配置される電荷保持膜を含むことが好ましい。言い換えると、メモリ機能体における電荷保持膜の上面が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図１２に示したように、メモリ機能体２６２の電荷保持膜であるシリコン窒化膜２４２ａが、ゲート絶縁膜２１４表面と略平行な面を有している。言い換えると、シリコン窒化膜２４２ａは、ゲート絶縁膜２１４表面に対応する高さから、均一な高さに形成されることが好ましい。
【００８４】
メモリ機能体２６２中に、ゲート絶縁膜２１４表面と略平行なシリコン窒化膜２４２ａがあることにより、シリコン窒化膜２４２ａに蓄積された電荷の多寡によりオフセット領域２７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、シリコン窒化膜２４２ａをゲート絶縁膜２１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、シリコン窒化膜２４２ａ上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【００８５】
さらに、メモリ機能体２６２は、ゲート絶縁膜２１４の表面と略平行なシリコン窒化膜２４２ａとチャネル領域（又はウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜２４４のうちオフセット領域２７１上の部分）を含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性の良いメモリ素子を得ることができる。
【００８６】
なお、シリコン窒化膜２４２ａの膜厚を制御すると共に、シリコン窒化膜２４２ａ下の絶縁膜（シリコン酸化膜２４４のうちオフセット領域２７１上の部分）の膜厚を一定に制御することにより、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を、シリコン窒化膜２４２ａ下の絶縁膜の最小膜厚値から、シリコン窒化膜２４２ａ下の絶縁膜の最大膜厚値とシリコン窒化膜２４２ａの最大膜厚値との和までの間に制御することができる。これにより、シリコン窒化膜２４２ａに蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、メモリ素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【００８７】
（実施の形態３）
この実施の形態の半導体記憶装置におけるメモリ機能体２６２は、電荷保持膜であるシリコン窒化膜２４２が、図１３に示すように、略均一な膜厚で、ゲート絶縁膜２１４の表面と略平行に配置され（領域２８１）、さらに、ゲート電極２１７側面と略平行に配置された（領域２８２）形状を有している。
【００８８】
ゲート電極２１７に正電圧が印加された場合には、メモリ機能体２６２中での電気力線２８３は矢印で示すように、シリコン窒化膜２４２を２回（領域２８２及び領域２８１部分）通過する。なお、ゲート電極２１７に負電圧が印加された時は電気力線の向きは反対側となる。ここで、シリコン窒化膜２４２の比誘電率は約６であり、シリコン酸化膜２４１、２４３の比誘電率は約４である。したがって、電荷保持膜の領域２８１のみが存在する場合よりも、電気力線２８３方向におけるメモリ機能体２６２の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。すなわち、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域２７１における電界を強くするために使われることになる。
【００８９】
書換え動作時に電荷がシリコン窒化膜２４２に注入されるのは、発生した電荷がオフセット領域２７１における電界により引き込まれるためである。したがって、矢印２８２で示される電荷保持膜を含むことにより、書換え動作時にメモリ機能体２６２に注入される電荷が増加し、書換え速度が増大する。
【００９０】
なお、シリコン酸化膜２４３の部分もシリコン窒化膜であった場合、つまり、電荷保持膜がゲート絶縁膜２１４の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
【００９１】
電荷保持膜は、シリコン窒化膜に代えて、比誘電率が非常大きい酸化ハフニウムなどの高誘電体により形成されることがより好ましい。
【００９２】
さらに、メモリ機能体は、ゲート絶縁膜表面と略平行な電荷保持膜とチャネル領域（又はウェル領域）とを隔てる絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）をさらに含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性を向上させることができる。
【００９３】
また、メモリ機能体は、ゲート電極と、ゲート電極側面と略平行な向きに延びた電荷保持膜とを隔てる絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）をさらに含むことが好ましい。この絶縁膜により、ゲート電極から電荷保持膜へ電荷が注入されて電気的特性が変化することを防止し、メモリ素子の信頼性を向上させることができる。
【００９４】
さらに、実施の形態２と同様に、シリコン窒化膜２４２下の絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）の膜厚を一定に制御すること、さらにゲート電極側面上に配置する絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）の膜厚を一定に制御することが好ましい。これにより、シリコン窒化膜２４２に蓄えられた電荷により発生する電気力線の密度を概ね制御することができるとともに、電荷リークを防止することができる。
【００９５】
（実施の形態４）
この実施の形態では、半導体記憶装置におけるメモリ素子のゲート電極、メモリ機能体及びソース／ドレイン領域間距離の最適化について説明する。
【００９６】
図１４に示したように、Ａはチャネル長方向の切断面におけるゲート電極長、Ｂはソース／ドレイン領域間の距離（チャネル長）、Ｃは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、チャネル長方向の切断面における一方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）から他方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）までの距離を示す。
【００９７】
このようなメモリ素子では、Ｂ＜Ｃであることが好ましい。このような関係を満たすことにより、チャネル領域のうちゲート電極２１７下の部分と拡散領域２１２、２１３との間にはオフセット領域２７１が存在することとなる。これにより、メモリ機能体２６１、２６２（シリコン窒化膜２４２）に蓄積された電荷により、オフセット領域２７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【００９８】
また、ゲート電極２１７と拡散領域２１２、２１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。
【００９９】
ただし、メモリ効果が発現する限りにおいては、必ずしもオフセット領域２７１が存在しなくてもよい。オフセット領域２７１が存在しない場合においても、拡散領域２１２、２１３の不純物濃度が十分に薄ければ、メモリ機能体２６１、２６２（シリコン窒化膜２４２）においてメモリ効果が発現し得る。
このようなことから、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【０１００】
（実施の形態５）
この実施の形態における半導体記憶装置のメモリ素子は、図１５に示すように、実施の形態２における半導体基板をＳＯＩ基板とする以外は、実質的に同様の構成を有する。
【０１０１】
このメモリ素子は、半導体基板２８６上に埋め込み酸化膜２８８が形成され、さらにその上にＳＯＩ層が形成されている。ＳＯＩ層内には拡散領域２１２、２１３が形成され、それ以外の領域はボディ領域２８７となっている。
【０１０２】
このメモリ素子によっても、実施の形態２のメモリ素子と同様の作用効果を奏する。さらに、拡散領域２１２、２１３とボディ領域２８７との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【０１０３】
（実施の形態６）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１６に示すように、Ｎ型の拡散領域２１２、２１３のチャネル側に隣接して、Ｐ型高濃度領域２９１を追加した以外は、実施の形態２のメモリ素子と実質的に同様の構成を有する。
【０１０４】
すなわち、Ｐ型高濃度領域２９１におけるＰ型を与える不純物（例えばボロン）濃度が、領域２９２におけるＰ型を与える不純物濃度より高い。Ｐ型高濃度領域２９１におけるＰ型の不純物濃度は、例えば、５×１０^１７〜１×１０^１９ｃｍ^−３程度が適当である。また、領域２９２のＰ型の不純物濃度は、例えば、５×１０^１６〜１×１０^１８ｃｍ^−３とすることができる。
【０１０５】
このように、Ｐ型高濃度領域２９１を設けることにより、拡散領域２１２、２１３と半導体基板２１１との接合が、メモリ機能体２６１、２６２の直下で急峻となる。そのため、書込み及び消去動作時にホットキャリアが発生し易くなり、書込み動作及び消去動作の電圧を低下させ、あるいは書込み動作及び消去動作を高速にすることが可能となる。さらに、領域２９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読出し速度が高速なメモリ素子を得ることができる。
【０１０６】
また、図１６において、ソース／ドレイン領域近傍であってメモリ機能体の下（すなわち、ゲート電極の直下ではない）において、Ｐ型高濃度領域２９１を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、Ｐ型高濃度領域２９１がゲート電極の直下にある場合に比べて著しく大きい。メモリ機能体に書込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極下のチャネル領域（領域２９２）の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、Ｐ型高濃度領域２９１の不純物濃度には依存せず、一方で、書込み時の閾値は非常に大きな影響を受ける。よって、Ｐ型高濃度領域２９１をメモリ機能体の下であってソース／ドレイン領域近傍に配置することにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果（書込み時と消去時での閾値の差）を著しく増大させることができる。
【０１０７】
（実施の形態７）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１７に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも薄いこと以外は、実施の形態２と実質的に同様の構成を有する。
【０１０８】
ゲート絶縁膜２１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴ２には下限値が存在する。しかし、絶縁膜の厚さＴ１は、耐圧の要請にかかわらず、Ｔ２よりも薄くすることが可能である。
【０１０９】
このメモリ素子において、上述のようにＴ１に対する設計の自由度が高いのは以下の理由による。
つまり、このメモリ素子においては、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極とチャネル領域又はウェル領域とに挟まれていない。そのため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、ゲート電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用する。そのため、ゲート絶縁膜に対する耐圧の要請にかかわらず、Ｔ１をＴ２より薄くすることが可能になる。
【０１１０】
Ｔ１を薄くすることにより、メモリ機能体への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、また、シリコン窒化膜２４２に電荷が蓄積された時にチャネル領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【０１１１】
ところで、メモリ機能体中での電気力線は、図１３の矢印２８４で示すように、シリコン窒化膜２４２を通過しない短いものもある。このような短い電気力線上では比較的電界強度が大きいので、この電気力線に沿った電界は書換え動作時においては大きな役割を果たしている。Ｔ１を薄くすることによりシリコン窒化膜２４２が図の下側に移動し、矢印２８３で示す電気力線がシリコン窒化膜を通過するようになる。それゆえ、電気力線２８４に沿ったメモリ機能体中の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。したがって、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書込み動作及び消去動作が高速になる。
【０１１２】
これに対して、例えば、フラッシュメモリに代表されるＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極（コントロールゲート）とチャネル領域又はウェル領域に挟まれているので、ゲート電極からの高電界が直接作用する。それゆえ、ＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さが制限され、メモリ素子の機能の最適化が阻害される。
【０１１３】
以上より明らかなように、Ｔ１＜Ｔ２とすることにより、メモリの耐圧性能を低下させることなく、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。なお、絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
【０１１４】
具体的には、デザインルールの大きな高耐圧が必要とされる液晶ドライバＬＳＩのような場合、液晶パネルＴＦＴを駆動するために、最大１５〜１８Ｖの電圧が必要となる。このため、通常、ゲート酸化膜を薄膜化することができない。液晶ドライバＬＳＩに画像調整用として本発明の不揮発性メモリを混載する場合、本発明のメモリ素子ではゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できる。例えば、ゲート電極長（ワード線幅）２５０ｎｍのメモリセルに対して、Ｔ１＝２０ｎｍ、Ｔ２＝１０ｎｍで個別に設定でき、書込み効率の良いメモリセルを実現できる。（Ｔ１が通常のロジックトランジスタよりも厚くても短チャネル効果が発生しない理由はゲート電極に対して、ソース・ドレイン領域がオフセットしているためである）。
【０１１５】
（実施の形態８）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１８に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚いこと以外は、実施の形態２と実質的に同様の構成を有する。
【０１１６】
ゲート絶縁膜２１４は、素子の短チャネル効果防止の要請から、その厚さＴ２には上限値が存在する。しかし、絶縁膜の厚さＴ１は、短チャネル効果防止の要請かかわらず、Ｔ２よりも厚くすることが可能である。すなわち、微細化スケーリングが進んだとき（ゲート絶縁膜の薄膜化が進行したとき）にゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できるため、メモリ機能体がスケーリングの障害にならないという効果を奏する。
【０１１７】
このメモリ素子において、上述のようにＴ１に対する設計の自由度が高い理由は、既に述べた通り、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜が、ゲート電極とチャネル領域又はウェル領域とに挟まれていないことによる。そのため、ゲート絶縁膜に対する短チャネル効果防止の要請にかかわらず、Ｔ１をＴ２より厚くすることが可能になる。Ｔ１を厚くすることにより、メモリ機能体に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
【０１１８】
したがって、Ｔ１＞Ｔ２とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
なお、絶縁膜の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【０１１９】
具体的には、フラッシュメモリに代表される従来の不揮発性メモリは、選択ゲート電極が書込み消去ゲート電極を構成し、上記書込み消去ゲート電極に対応するゲート絶縁膜（フローティングゲートを内包する）が電荷蓄積膜を兼用している。このため、微細化（短チャネル効果抑制のため薄膜化が必須）の要求と、信頼性確保（保持電荷のリーク抑制のため、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さは７ｎｍ程度以下には薄膜化できない）の要求が相反するため、微細化が困難となる。実際、ＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｃｈｎｏｌｏｇｙ Ｒｏａｄｍａｐ ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）によれば、物理ゲート長の微細化は０．２ミクロン程度以下に対して目処が立っていない。このメモリ素子では、上述したようにＴ１とＴ２を個別に設計できることにより、微細化が可能となる。
【０１２０】
例えば、ゲート電極長（ワード線幅）４５ｎｍのメモリセルに対して、Ｔ２＝４ｎｍ、Ｔ１＝７ｎｍで個別に設定し、短チャネル効果の発生しないメモリ素子を実現することができる。Ｔ２を通常のロジックトランジスタよりも厚く設定しても短チャネル効果が発生しない理由は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているためである。
【０１２１】
また、このメモリ素子は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているため、通常のロジックトランジスタと比較してもさらに微細化を容易にする。
【０１２２】
つまり、メモリ機能体の上部に書込、消去を補助する電極が存在しないため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、書込、消去を補助する電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用するのみである。そのため、同じ加工世代に対してロジックトランジスタのゲート長と同程度以上に微細化されたゲート長を保有するメモリ素子を実現することができる。
【０１２３】
（実施の形態９）
この実施の形態は、半導体記憶装置のメモリ素子の書換えを行ったときの電気特性の変化に関する。
【０１２４】
Ｎチャネル型メモリ素子において、メモリ機能体中の電荷量が変化したとき、図１９に示すような、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性（実測値）を示す。
【０１２５】
図１９から明らかなように、消去状態（実線）から書込み動作を行った場合、単純に閾値が上昇するのみならず、特にサブスレッショルド領域においてグラフの傾きが顕著に減少している。そのため、ゲート電圧（Ｖｇ）が比較的高い領域においても、消去状態と書込み状態でのドレイン電流比が大きくなる。例えば、Ｖｇ＝２．５Ｖにおいても、電流比は２桁以上を保っている。この特性は、フラッシュメモリの場合（図３１）と大きく異なる。
【０１２６】
このような特性の出現は、ゲート電極と拡散領域とがオフセットし、ゲート電界がオフセット領域に及びにくいために起こる特有な現象である。メモリ素子が書込み状態にあるときには、ゲート電極に正電圧を加えてもメモリ機能体下のオフセット領域には反転層が極めてできにくい状態になっている。これが、書込み状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが小さくなる原因となっている。
【０１２７】
一方、メモリ素子が消去状態にあるときには、オフセット領域には高密度の電子が誘起されている。さらに、ゲート電極に０Ｖが印加されているとき（すなわちオフ状態にあるとき）は、ゲート電極下のチャネルには電子が誘起されない（そのためオフ電流が小さい）。これが、消去状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが大きく、かつ閾値以上の領域でも電流の増加率（コンダクタンス）が大きい原因となっている。
【０１２８】
以上のことから明らかなように、本発明の半導体記憶素子を構成するメモリ素子は、書込み時と消去時のドレイン電流比を特に大きくすることができる。
【０１２９】
（実施の形態１０）
この実施の形態は、実施の形態１〜８に記載のメモリ素子の複数を、行方向及び列方向にマトリクス状に配列してなるメモリセルアレイ構成に関する。
【０１３０】
図２０に、メモリセルアレイ５２１の一構成例を示す。図２０において、５０１ａＡ１〜５０１ａＡ４、５０１ａＢ１〜５０１ａＢ４・・・、５０１ｎＢ１〜５０１ｎＢ４はメモリ素子、５０８ａ〜５０８ｎはワード線、Ａ１〜Ａ５、Ｂ１〜Ｂ５はビット線である。ここで、各メモリ素子はメモリ機能体を２つ有するが、それらを区別するために、図２０中では、メモリ素子５０１ａＡ１のみに矢印Ａ及び矢印Ｂを付し、その他のメモリ素子については省略している。
【０１３１】
図２０に例示するメモリセルアレイ構成では、ビット線が隣り合う列に属するメモリ素子間で共有されているので、メモリ素子の高集積度での配列が可能となり、記憶容量の大容量化に適している。具体的には、ビット線Ａ２〜Ａ４、Ｂ２〜Ｂ４が共有されている。なお、本実施の形態では４列のメモリ素子が１ブロックを構成しているが、その列数はこれに限定されない。
【０１３２】
また、上記各ビット線は、上述の実施の形態１で図３〜図７を用いて説明したメモリ素子の書込み、消去及び読出し動作で使用する第１及び第２のビット線に該当する。ここで、選択されたメモリ素子の２つのメモリ機能体の何れに対して、書込み、消去または読出し動作を行うかにより、選択されたメモリ素子に接続する２本のビット線の何れか一方が第１のビット線となり、他方のビット線が第２のビット線となる。書込み、消去及び読出しの各動作において、選択されたメモリ素子に接続するワード線及び２本のビット線に印加される電圧は、上述の実施の形態１で説明した通りであり、重複した説明は割愛する。尚、メモリ素子を非選択状態、つまり、書込み、消去及び読出し動作とならないようにするには、ワード線の電圧を０Ｖ（メモリ素子のゲート絶縁膜下にチャネルを形成しないゲート電圧）を印加するか、または、メモリ素子に接続する２本のビット線間の電圧差を書込み、消去及び読出し動作とならない電圧差とするかの、少なくとも何れかの状態とする必要がある。従って、選択されたメモリ素子と同一ワード線の非選択メモリ素子の場合は後者の方法により、また、選択されたメモリ素子と同一ビット線の非選択メモリ素子の場合は前者の方法により、また、選択されたメモリ素子とワード線もビット線も同一でない非選択メモリ素子の場合は、両方の方法により非選択状態となる。
【０１３３】
ここで、図示しないが、ワード線には、書込み、消去及び読出しの各動作において、選択メモリ素子及び非選択メモリ素子の夫々に適切な電圧を選択的に印加すべく、各ワード線を駆動する回路が接続する。また、ビット線には、書込み、消去及び読出しの各動作において、選択メモリ素子及び非選択メモリ素子の夫々に適切な電圧を選択的に印加すべく、各ビット線を駆動する回路、及び、読出し動作において、第２のビット線に流れるドレイン電流を検出してメモリ機能体の記憶状態を読み出すセンスアンプ回路が接続する。尚、センスアンプ回路としては公知の差動増幅回路等を応用して実現できる。
【０１３４】
また、本実施の形態の半導体記憶装置によれば、上述の如く、ビット線が隣り合う列に属するメモリ素子に共有されているので、集積度を大幅に向上することができ、その結果、製造コストが大幅に低減され、安価な半導体記憶装置を得ることができる。尚、本発明の半導体記憶装置のメモリアレイセル構成としては、図２０に例示した構成以外であっても構わない。
【０１３５】
本実施の形態の半導体記憶装置は、ロジックトランジスタが同じ半導体チップ上に混載されていることが好ましい。
本実施の形態のメモリ素子を形成するための手順は、通常の標準トランジスタ形成プロセスと非常に親和性の高いものとなっているため、半導体記憶装置、つまり、メモリ素子とロジックトランジスタとを混載するプロセスは非常に簡便なものとなる。ロジック回路部やアナログ回路部を構成する標準トランジスタは、図２１に示すように、通常、半導体基板７１１上にゲート絶縁膜７１２を介して、絶縁膜からなるサイドウォールスペーサ７１４をその側壁に有するゲート電極７１３が形成され、ゲート電極７１３の両側にソース領域７１７及びドレイン領域７１８が形成されている。ソース領域７１７及びドレイン領域７１８は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域７１９を有する。したがって、この標準トランジスタは、半導体記憶装置のメモリ素子の構成と近似しており、標準トランジスタをメモリ素子に変更するためには、例えば、サイドウォールスペーサ７１４にメモリ機能部としての機能を付加し、ＬＤＤ領域７１９を形成しないのみでよい。
【０１３６】
より具体的には、サイドウォールスペーサ７１４を、例えば、図８のメモリ機能体２６１、２６２と同様の構造に変更すればよい。この際、シリコン酸化膜２４１、２４３、シリコン窒化膜２４２の膜厚構成比はメモリ素子が適切な動作をするように適宜調整することができる。標準ロジック部を構成するトランジスタのサイドウォールスペーサが、例えば、図８のメモリ機能体２６１、２６２と同様な構造であったとしても、サイドウォールスペーサ幅（すなわちシリコン酸化膜２４１、２４３とシリコン窒化膜２４２のトータル膜厚）が適切であって、書換え動作が起こらない電圧範囲で動作させる限り、トランジスタ性能を損なうことはない。
【０１３７】
また、標準ロジック部を構成するトランジスタにＬＤＤ領域を形成するためには、ゲート電極を形成した後であってメモリ機能体（サイドウォールスペーサ）を形成する前に、ＬＤＤ領域形成のための不純物注入を行なえばよい。したがって、ＬＤＤ領域形成のための不純物注入を行なう際に、メモリ素子をフォトレジストでマスクするのみで、メモリ素子と標準トランジスタとを同時に形成することができ、容易に混載することができる。
【０１３８】
なお、従来技術のフラッシュメモリは、その形成プロセスが標準ロジックプロセスと著しく異なる。それゆえ、フラッシュメモリを不揮発性メモリとして用いてロジック回路やアナログ回路と混載した従来の場合に比べて、本発明の半導体記憶装置は、飛躍的にマスク枚数及びプロセス工数を削減することが可能となる。したがって、ロジック回路やアナログ回路と不揮発性メモリ素子とを混載したチップの歩留まりが向上し、製造コストが削減され、ひいては、安価で、信頼性の高い半導体記憶装置を得ることができる。
【０１３９】
（実施の形態１１）
次に、例えば、上記実施の形態１０に例示したような実施の形態１〜８に記載のメモリ素子の複数を、行方向及び列方向にマトリクス状に配列してなるメモリセルアレイを備えた半導体記憶装置であって、外部ユーザが発行する前記メモリセルアレイに対する書込み、消去動作に係るコマンドを少なくとも含むコマンドを受け付ける複数の端子と、前記外部ユーザと前記メモリセルアレイをインターフェースするコマンドインターフェース回路と、前記メモリセルアレイに対する書込み及び消去動作を制御するライトステートマシンと、前記複数の端子に内部信号を出力する出力回路を備えて構成される本発明に係る半導体記憶装置の実施の形態につき説明する。ここで、外部ユーザとは、本発明に係る半導体記憶装置（以下、適宜「本発明装置」と称す。）と外部データバスや外部アドレスバスを介して接続し本発明装置を利用する外部装置（ＣＰＵや他のメモリデバイス等）を意味する。
【０１４０】
図２２に、本発明装置１０のブロック構成を示す。なお、以下の説明で使用する「コマンド」という語句は、従来のフラッシュメモリにおいて共通に認識されているものとして用いる。つまり、当該コマンドは、ディジタル信号として、本発明装置の制御端子が所定レベルの時に、ディジタル信号として、本発明装置のデータ端子に入力される。例えば、「アレイ読出し」コマンドは、本発明装置のデータ端子に入力される固有のディジタル信号の組み合わせで本発明装置によって許容される動作を表している。これに対し、無効なコマンドは、本発明装置によって許容される動作を表さない前記データ端子に入力されるディジタル信号の組み合わせである。
【０１４１】
ここで、本発明装置１０が８つのデータ端子を有すると想定すると、無効なコマンド数は有効なコマンド数より多い。８つのデータ端子を用いれば２５６通りの可能なコマンド数の一部が有効なコマンドとして利用される（以下の説明では、有効なコマンド数は１４に過ぎない。）。言い換えれば、本発明装置１０のコマンドステートマシンは、大多数の無効なコマンドを認識し、本発明装置に対して当該無効コマンドによる不測の影響が生じないようにする。
【０１４２】
図２２に示すように、本発明装置１０は本発明の要部であるコマンドステートマシン１１を備える。コマンドステートマシン１１は外部ユーザと本発明装置１０との間のインターフェースとして機能する。本発明装置１０は、図２２の左側上部に示すボックス１２で表されるデータ入出力端子ＤＩＯ０〜７への入力データを受け付け、同データ入出力端子ＤＩＯ０〜７への出力データの転送を制御する。本発明装置１０は、図２２の左側中央に示すボックス１４で表される複数の端子で制御信号を受け付ける。これらの制御信号は、チップイネーブル信号ＣＥＢ、ライトイネーブル信号ＷＥＢ、出力イネーブル信号ＯＥＢ、及び、本発明装置１０の低電力状態が要求されていることを示すＣＥ２信号等である。本発明装置１０は、更に、図２２の左側下部に示すボックス１５で表される複数のアドレス入力端子Ａ０〜Ａ１６でアドレス信号を受け付ける。
【０１４３】
データ入出力端子ＤＩＯ０〜７で受け付けられたデータ信号はＤＬＣ回路１７に転送される。このＤＬＣ回路１７は、データラッチ回路、比較器、入力／出力（ＲＢＵＳ）ドライバ、及び、入力バッファを含む。外部ユーザがメモリセルアレイの書込みを行おうとする場合、書込みデータはＤＬＣ回路１７のデータラッチ回路に格納され、実際の書込み（及び消去）動作を制御するライトステートマシン９の残りの回路部分で用いられる。当該データラッチ回路は、本発明のコマンドステートマシン１１により制御される。ＤＬＣ回路１７の比較器はデータラッチ回路の内容と書き込もうとするメモリセルアレイの内容を比較し、書込み動作が終了したときを確認するのに使用される。入力／出力（ＲＢＵＳ）ドライバは、テストモードレジスタバスドライバであり、本発明装置１０のテストモード時において、本発明装置１０へデータを駆動する。入力バッファは本発明装置１０の外部の入力レベルから本発明装置１０の内部のＣＭＯＳレベルへ信号レベルを変換するバッファ回路である。ＤＬＣ回路１７に供給されたデータは、コマンドステートマシン１１の制御下で、テストモジュールラッチへのＲ（入力／出力）バスに出力されるか、ライトステートマシン９に送られる。
【０１４４】
本発明装置１０の出力信号は、出力回路１９を介してデータ入出力端子ＤＩＯ０〜７に転送される。出力回路１９は、ドレインバイアス回路、センスアンプ、出力ドライバ、及び、出力マルチプレクサを備えてなる。ドレインバイアス回路とセンスアンプは、メモリセルアレイによって供給される電流レベルを、本発明装置１０の外部に送出できるディジタル形式の電圧レベルに変換する。出力ドライバは、端子上の信号を本発明装置１０の外部の回路に対し駆動する。出力マルチプレクサは、コマンドステートマシン１１の制御下で、何れの信号を本発明装置１０の外部回路へ転送すべく出力ドライバに送出すべきかを決定する。送出可能な出力として、メモリセルアレイのセンスアンプの出力、テストモードレジスタの出力、特定のチップが動作中であることを示す署名、ステータスレジスタの出力等がある。
【０１４５】
ボックス１４で表される複数の端子の制御信号は、制御入力回路２０に転送される。制御入力回路２０は、入力レベルシフタ、入力レベルバッファ、及び、それらのロジック、テストイネーブル回路、及び、本発明装置１０の内部の制御信号を利用する類似の回路を含む。制御入力回路２０からの制御信号は、コマンドステートマシン１１と出力回路１９に転送される。
【０１４６】
アドレス端子Ａ０〜Ａ１６に現出するアドレス信号は２つのアドレス入力回路２２，２３に転送される。アドレス入力回路２２，２３は夫々、アドレスラッチ回路、アドレスバッファ、アドレスカウンタ、及び、メモリセルアレイにアドレスするために用いられる回路を含む。アドレスラッチ回路に格納されたアドレス信号は、その利用のためにアドレスバス（Ａバス）に転送される。
【０１４７】
コマンドステートマシン１１の右側に記載した同期回路２５は、コマンドステートマシン１１とライトステートマシン９間を移動する非同期の制御信号の同期化を行う。同期回路２５は、ライトステートマシン９に対し発振回路（発振・位相発生回路）２７によって内部的に生成されるクロック信号のオンオフする回路を備える。ライトステートマシン９は頻繁には使用されないためかかるオンオフ制御は好ましく、この結果、ライトステートマシン９の非使用時に本発明装置１０の消費電力を制限できるのは好ましい。
【０１４８】
発振・位相発生回路２７は、図２２中、同期回路２５の下側に位置している。発振・位相発生回路２７は、その名称の通り、発振回路とライトステートマシン９内部で使用される２つのクロック信号を発生するための位相発生回路を備える。
【０１４９】
回路２８は、ライトステートマシン９の他の回路の動作を制御するのに必要なステートマシン、ドライバ、及び、スイッチ回路である。回路２８は、メモリセルアレイの実際の書込み及び消去動作に必要な様々な機能を実行する。
【０１５０】
ステータスレジスタ回路２９は外部ユーザがライトステートマシン９の状態を判断するためにライトステートマシン９に対するポーリングを可能にしている。コマンドステートマシン１１は、ライトステートマシン９が書込み及び消去動作でビジー状態（動作中）のときに、ステータスレジスタ回路２９に対する当該状態の読み出しを許容している。これは書込み及び消去動作中に実行可能な唯一の別動作になろう。
【０１５１】
図２２の右側下部に記載の回路３１，３２は、特定の書込みまたは消去動作中にメモリセルアレイに印加されたパルス回数、及び、書込みまたは消去動作中にメモリセルアレイに印加された高電圧パルスのパルス幅を決めるカウンタ回路である。
【０１５２】
図２２のコマンドステートマシン１１の上側に、様々なテストモードレジスタを備えたテストモード回路３４がある。テストモード回路３４のテストモードレジスタは、上記Ｒバス及びＡバスを用いてコマンドステートマシン１１を介して本発明装置１０による読出し・書込みが許容される。図２２の右側に記載された高電圧インターフェース回路３６は、ライトステートマシン９の制御下、メモリセルアレイに対する書込み・消去に要する信号を供給する。システム状態バス（Ｓバス）は、上述の他の回路と同様に、高電圧インターフェース回路３６に信号を提供する。
【０１５３】
図２３は、コマンドステートマシン１１のブロック構成図である。コマンドステートマシン１１についての以下に示す種々のステートマシン論理の機能記述より、当業者は、コマンドステートマシン１１のロジックは、論理ゲートの組み合わせ、或いは、例えばメモリデバイスにマイクロコードを格納したファームウェア等を用いて具現化できることを理解するであろう。ここで、如何なるハードウェア構成でコマンドステートマシン１１を実現するかは、本発明において重要ではない。コマンドステートマシン１１は、入力部４０、ステートマシン論理部４１、出力部４２の３つの主たる回路部から構成されている。ステートマシン論理部４１は、ライトステートマシン９の手段によりメモリセルアレイを書込み及び消去するため、及び、ライトステートマシン９の状態を判断するためにステータスレジスタ２９をポーリングするために用いられるユーザステートマシンロジック４３を備える。ステートマシン論理部４１は、更に、出力回路１９から出力される情報を決めるべく、図２２に示した出力回路１９の出力マルチプレクサの動作を制御する出力選択ステートマシンロジック４６を備える。ステートマシン論理部４１は、更に、テストモード回路３４を介して本発明装置１０の全てのテストモードを制御するテストステートマシンロジック４５を備える。
【０１５４】
本実施形態において、本発明装置１０の動作用に、外部ユーザに対し、ユーザステートマシンロジック４３で実行される８つのコマンドセットが提供される。これら８つのコマンドは、「消去セットアップ」、「書込みセットアップ」、「クリアステータスレジスタ」、「ステータスレジスタ読出し」、「署名読出し」、「消去中断」、「消去再開」及び「アレイ読出し」である。メモリセルアレイの特定のブロックに格納された書込みデータを消去するには、「消去セットアップ」とそれに続く「消去再開」の２つのコマンド入力が要求される。同様に、メモリセルアレイの特定のブロックへの書込みまたは再書込みするには、「書込みセットアップ」とそれに続く書込み対象のデータとアドレスの２つのコマンド入力が要求される。「クリアステータスレジスタ」と「ステータスレジスタ読出し」のコマンドは、夫々、ライトステートマシン９の状態をクリア、及び、判断するのに用いられる。「署名読出し」コマンドは、本発明装置１０を特定するハードウェア製品とその製造者名を示す信号を本発明装置１０の外部に転送するのに用いられる。「消去中断」コマンドは、「消去再開」コマンドとともに用いて、本発明装置１０が特定の動作中に、メモリセルアレイの一部に対する長時間を要する消去動作を中断させることができる。最後に、「アレイ読出し」コマンドにより、メモリセルアレイに格納されたデータの読出しができる。これらのコマンドが、一般ユーザが使用できるコマンドである。
【０１５５】
一般ユーザに解放されていないテストコマンドとして、「テストラッチ読出し」、「ユーザモード読出し」、「テストモード開始」、「テストモード停止」及び「テストラッチ書込み」がある。一般に、これらのテストコマンドは、テストステートマシンロジック４５と出力選択ステートマシンロジック４６に入力され、本発明装置１０を構成するハードウェアの設定と状態をテストするプロセスで必要となる。テストコマンドは、メモリセルアレイのテストを達成するにテストモード回路３４のテストモードラッチ回路を利用する。
【０１５６】
「アレイ読出し」コマンドに加えて、ユーザステートマシンロジック４３及び本発明装置１０と特定の実行中動作に関連するメモリセルアレイから適切な出力を供給するための出力選択ステートマシンロジック４６の動作に応答して多くの信号が生成される。この点については、本実施形態において後述する。
【０１５７】
図２３において、コマンドステートマシン１１が応答する入力信号が入力部４０の左側に記載されている。ＣＤＷＥＢ信号は、図２２の制御入力回路２０からのライトイネーブル制御信号である。このＣＤＷＥＢ信号は非重複クロック発生回路４７をしてコマンドステートマシン１１の多くの内部クロックを生成させる。ＷＤＤＩＮ［７：０］信号は、図２２のデータ端子１２からのバッファ済みのデータ入力である。ユーザコマンドはこのデータ入力を介して、入力部４０のロジック部４４とステートマシン論理部４１に転送される。ロジック部４４に入力されるＰＤＰＷＲＤＮ信号は、本発明装置１０が低消費電力状態とするパワーダウン信号である。ロジック部４４に入力されるＣＤＥＮＴＳＴＢ信号は、テストモード回路３４のテストモードレジスタにアクセスするための図２２の制御入力回路２０からのイネーブル信号である。
【０１５８】
ＣＤＳＥＴＵＰ信号とＣＤＴＷＲＩＴＥ信号は、実行するプロセスを示すユーザコマンドに応答してコマンドステートマシン１１によって生成される内部信号である。消去及び書込みセットアップ動作中に、ＣＤＳＥＴＵＰ信号は所定動作の第１部分が実行されたことを示すべくフィードバックされ、コマンドステートマシン１１は当該動作の第２コマンドの到来を待つ。ＷＤＲＥＡＤＹ信号とＷＤＩＤＬＥ信号は、ライトステートマシン９で生成された信号で、コマンドステートマシン１１とライトステートマシン９の出力信号を両ステートマシンのインターフェースを通して同期化するために用いられる。Ａバス上の信号とチップイネーブル信号（ＣＤＣＥＢ）、出力イネーブル信号（ＣＤＯＥＢ）、ライトイネーブル信号（ＣＤＷＥ１）、及び、ライトイネーブルバー信号（ＣＤＷＥＢ）が、タイミングと種々の動作の使用を制御するために、出力部４２内のロジック回路４８に供給される。
【０１５９】
これらの入力信号に応答して、コマンドステートマシン１１のロジック回路４８は、ライトステートマシン９内のアドレス及びデータラッチ回路のための制御信号であるＣＤＡＬＥ信号とＣＤＤＬＥ信号を提供する。ロジック回路４８は、更に、ＣＤＡＢＵＳＯＮ（Ａバスオン）信号、ＣＤＬＡＴＲＢ（テストラッチ読出し）、ＣＤＬＡＴＷＢ（テストラッチ書込み）、ＣＤＧＯＭＯＤＥ（テストモード開始）信号、及び、ＣＤＴＷＲＩＴＥ（テストモード書込み）信号を提供する。尚、これらの信号は全てテストモードラッチ回路の動作に供せられる。出力部４２のラッチ回路群４９は、ライトステートマシン９の動作を制御するためにライトステートマシン９に送出される出力信号であるＣＤＥＲＡＳＥ（消去）信号、ＣＤＰＲＯＧ（書込み）信号、ＣＤＳＵＳＰ（中断）信号、及び、ＣＤＳＴＡＴＲＳ（ステータスレジスタリセット）を提供する。
【０１６０】
以上で参照した種々のコマンド及び信号は、コマンドステートマシン１１の入力端子に転送される。これらの信号及びコマンドは、後述するように特定の状態を生成し、出力信号を発生する３つのステートマシンロジック４３、４５、４６のロジック回路に影響を与える。ステートマシン論理部４１に転送された入力コマンドの夫々は、状態を出力部４２内の現状ステートラッチ回路５０の多くのステートラッチにラッチさせる。現状ステートラッチ回路５０内のＮＤＬＡＴ１、ＮＤＬＡＴ２、ＮＤＬＡＴ３と表記される３つの現状ステートラッチは、ユーザコマンド用の状態をラッチし、ＣＤＯＵＴＭＸ１とＣＤＯＵＴＭＸ０と表記される２つの現状ステートラッチは、出力選択ステートマシンロジック４６用の状態をラッチし、ＣＤＧＯＭＯＤＥとＣＤＴＷＲＩＴＥと表記される２つの現状ステートラッチは、テストステートマシンロジック４５ための状態をラッチする。これらのコマンドの幾つかは、ステートマシンロジック４３、４５、４６の１つだけに影響し、他方、それ以外のコマンドは、ステートマシンロジック４３、４５、４６の２つに影響する。
【０１６１】
図２４は、ステートマシン論理部４１に規則に適して供給される種々の入力信号及びこれらのコマンドに応答して提供される状態を表している。「ユーザステートマシンロジック４３の状態の状態名」の下に列挙された各状態に対し、ユーザステートマシンロジック４３は、ユーザステートマシンロジック４３内部のラッチを、図２４のテーブルの第２列群（内部状態）に列挙した論理状態に設定し、出力部４２から出力線に同第３列群（他のステートマシンへの出力）に示したように信号を提供する。現状ステートラッチ回路５０内のラッチの論理状態は、以下の要領で読み出される。第１列目の「０」はＮＤＬＡＴ１ラッチがセットされていないことを意味し、他方、「１」は当該ラッチがセットされたことを意味する。同様に、第２列目及び第３列目の記載も、ＮＤＬＡＴ２ラッチ及びＮＤＬＡＴ３ラッチの論理状態を表している。また上記に類似して、出力選択ステートマシンロジック４６によって開始される状態が、図２４のテーブルの中段左側の列に列挙されている。中央列の第１の数字、及び、第２の数字は、夫々、出力選択ステートマシンロジック４６用の各所定の状態における、現状ステートラッチ回路５０のＣＤＯＵＴＭＸ１ラッチとＣＤＯＵＴＭＸ０の状態を明示する。テストステートマシンロジック４５の状態についても、図２４の下段に同様に示す。第２列群（内部状態）の第１列目は、ＣＤＧＯＭＯＤＥラッチの状態を、同第２列目は、ＣＤＷＲＩＴＥラッチの状態を示している。
【０１６２】
これらのラッチ状態は順に、図２４の右側の出力列（他のステートマシンへの出力）に明示したように出力信号を提供する。例えば、「内部状態」列内のラッチ状況によって参照されるユーザ状態は、右側の５つの列に示された出力信号を提供する。ここで、「１」は出力信号が提供されることを、「０」は出力信号が提供されない。第１番目（左側）はＣＤＥＲＡＳＥ信号を、第２番目はＣＤＰＲＯＧ信号を、第３番目はＣＤＳＴＡＴＲＳ信号を、第４番目はＣＤＳＵＳＰ信号を、第５番目（右側）はＣＤＳＥＴＵＰ信号を、夫々示している。
【０１６３】
出力選択ステートマシンロジック４６によって生成される各状態は、ＣＤＯＵＴＭＸ０、ＣＤＯＵＴＭＸ１、ＣＤＯＵＴＭＸ２の各ビットの組み合わせで示される。ＡＲＲＡＹ（アレイ読出し）、ＳＩＧＮＡＴＵＲＥ（署名読出し）、ＳＴＡＴＵＳ（ステータスレジスタ読出し）の各状態７０、７２、７１（図２６参照）は、ＣＤＯＵＴＭＸ２の状態に関係なく、ＣＤＯＵＴＭＸ０とＣＤＯＵＴＭＸ１の組み合わせで決定される。
【０１６４】
本発明装置１０では、多くの出力端子が利用可能であるため、可能な出力の組み合わせ数は相当数になる。これらの組み合わせの幾つかは未定義である。例えば、ライトステートマシン９やメモリセルアレイ中の可能な好ましくない動作を誘引するおそれから、かかる未定義の出力の組み合わせが本発明装置１０に影響を及ぼすことは望ましくない。本発明では、本発明装置１０及び内蔵されたメモリセルアレイの動作中に欠陥を生じさせるおそれのある、望まない、不適切な、そして不明な制御信号の組み合わせは排除される。
【０１６５】
図２５，２６，２７に、ステートマシン論理部４１内の各ステートマシンの状態遷移図を示す。図２５，２６，２７において四角の枠で囲まれた部分は、特定のステートマシンの状態を表している。各状態名は枠内に示されており、図２４に示した状態名に対応する。ステートマシンを或る状態から別の状態に遷移させるのに関連する信号及びコマンドの組み合わせは、一般的に矢印つきの線で示される分岐の傍にテキストで示されている。非アクティブな信号はその信号名の前に記号「！」が付されている。ステートマシンを或る状態から別の状態に遷移させる信号だけが分岐の傍に示されている。つまり、分岐の傍に信号及びコマンド「ＮＯＴ」が示された場合は、ステートマシンの動作において、ステートマシンの状態遷移に係る決定に何らの影響を与えないと理解される。但し、後述するように図２６の状態遷移図では例外がある。また、上記以外の記載がなされない限り、分岐の傍に何らのテキストもない場合は、入力された信号及びコマンドに関係なく、ステートマシンは次の状態へ遷移すると理解される。
【０１６６】
図２５は、入力された信号及びコマンドの種々の組み合わせに対するユーザステートマシンロジック４３の応答を示す状態遷移図である。本発明装置１０が起動すると、ユーザステートマシンロジック４３は「通常読出し」状態６０になる。この状態６０から他の状態に遷移するには、ユーザステートマシンロジック４３が「クリアステータスレジスタ」コマンド、「書込みセットアップ」コマンド、または、「消去セットアップ」コマンドを受け取る必要がある。それ以外のコマンドでは、状態６０を指示している入力コマンドによって表されているように、ユーザステートマシンロジック４３は「通常読出し」状態６０に単に留まるだけである。これら３つの有効なコマンド以外の如何なるコマンドが与えられてもユーザステートマシンロジック４３は「通常読出し」状態６０となる。この結果、ユーザが誤って生成したコマンドは、ユーザステートマシンロジック４３を自動的に「通常読出し」状態６０にする。「通常読出し」状態６０では、ＮＤＬＡＴ１〜３の何れのラッチもセットされない。この結果、ＣＤＥＲＡＳＥ信号、ＣＤＯＲＯＧ信号、ＣＤＳＴＡＴＲＳ信号、ＣＤＳＵＳＰ信号、ＣＤＳＥＴＵＰ信号の何れの出力信号も発生されない。
【０１６７】
他方、上述の有効なコマンドの１つを受け取った場合、ユーザステートマシンロジック４３は、「通常読出し」状態６０からそのコマンドに対応する状態へと遷移する。例えば、ユーザステートマシンロジック４３が「通常読出し」状態６０において「クリアステータスレジスタ」コマンドを受け取ると、ユーザステートマシンロジック４３は「クリアステータス」状態６１に遷移する。この状態６１では、１つのＮＤＬＡＴ３ラッチをセットし、ステータスレジスタ２９をクリアするために送出される１つの出力信号、ＣＤＳＴＡＴＲＳ信号が生成される。「クリアステータス」状態６１では、有効な１つの「クリアステータスレジスタ」コマンド以外の如何なるコマンドもユーザステートマシンロジック４３を「通常読出し」状態６０に戻す。例えば、「消去セットアップ」コマンドの後で有効な「消去再開」コマンドが「クリアステータス」状態６１で与えられると、ユーザステートマシンロジック４３は「通常読出し」状態６０に遷移する。
【０１６８】
コマンドステートマシン１１の動作中の或るポイントで無効なコマンドを受け取った場合にユーザステートマシンロジック４３を「通常読出し」状態６０に遷移させる当該手法は、コマンドステートマシン１１が本発明装置１０のメモリセルアレイまたはその他の回路に何らかの影響を与えるおそれのある無効な出力状態を確実に生成しないために取る手法の一部である。
【０１６９】
「通常読出し」状態６０または「クリアステータス」状態６１で有効な「書込みセットアップ」コマンドを受け取ると、ユーザステートマシンロジック４３は「書込みセットアップ」状態６２に遷移する。図２４に示すように、「書込みセットアップ」状態６２は、ＮＤＬＡＴ２ラッチをセットし、出力信号のＣＤＳＥＴＵＰ信号を生成する。ライトステートマシン９がメモリセルアレイの書込みの途中で、コマンドステートマシン１１への次の入力が、コマンドとしてではなく、書込みアドレスと書込みデータとして解釈されねばならないことを示すために、ＣＤＳＥＴＵＰ信号は、コマンドステートマシン１１の入力部４０に帰還転送される。
【０１７０】
当該信号を受け取った後、「書込みアクティブ」状態６３に遷移するために、ユーザステートマシンロジック４３はメモリセルアレイを書き込むためのアドレスとデータを受け取らなければいけない。ＣＤＳＥＴＵＰ信号と「書込みセットアップ」状態６２であるので、メモリセルアレイを書き込むためのアドレスとデータが唯一有効であり、端子ＤＩＯ０〜７に現出する如何なるデータもメモリセルアレイを書き込むため使用される。
【０１７１】
「書込みセットアップ」状態６２でデータを受け取ると、ユーザステートマシンロジック４３は「書込みアクティブ」状態６３に遷移し、ＮＤＬＡＴ２ラッチとＮＤＬＡＴ３ラッチをセットし、ライトステートマシン９に転送される出力信号のＣＤＰＲＯＧ信号を生成する。これにより、ライトステートマシン９の制御下においてメモリセルアレイの書込み動作が開始される。ライトステートマシン９がメモリセルアレイの書込み動作を実行している間、ライトステートマシン９は、書込み動作が完了するまで、如何なるコマンドもユーザステートマシンロジック４３に影響を与えないことを示す！ＷＤＲＥＡＤＹ信号をコマンドステートマシン１１に返している。当該期間中、コマンドステートマシン１１への「ステータスレジスタ読出し」コマンドだけが、ライトステートマシン９の状態を検出すべく出力選択ステートマシンロジック４６に影響する。
【０１７２】
ライトステートマシン９がメモリセルアレイの書込み動作を完了すると、ライトステートマシン９はＷＤＲＥＡＤＹ信号をコマンドステートマシン１１に返し、ユーザステートマシンロジック４３の動作は次のコマンド入力を待つ。次のコマンド入力を受け取ると、ユーザステートマシンロジック４３は、それが「クリアステータスレジスタ」コマンドであれば、「クリアステータス」状態６１に進み、それが「書込みセットアップ」コマンドであれば、「書込みセットアップ」状態６２に進み、それが「消去セットアップ」コマンドであれば、「消去セットアップ」状態６４に進み、それ以外のコマンドを受け取れば「通常読出し」状態６０に進む。
【０１７３】
「消去セットアップ」コマンドが有効な時にその「消去セットアップ」コマンドが与えられると、ユーザステートマシンロジック４３は「消去セットアップ」状態６４に遷移する。「消去セットアップ」状態６４は、ＮＤＬＡＴ１ラッチをセットし、出力信号のＣＤＳＥＴＵＰ信号を生成する。「書込みセットアップ」状態と同様に、このＣＤＳＥＴＵＰ信号は、ライトステートマシン９がコマンドステートマシン１１に対し、ライトステートマシン９がセットアップ動作を実行するコマンド以外の如何なるコマンドも無効であるセットアップ動作の途中であることを示す。「消去セットアップ」状態６４において、ユーザステートマシンロジック４３に対して唯一有効なコマンドは、動作を「消去アクティブ」状態６５に遷移させる「消去再開」コマンドである。
【０１７４】
「消去セットアップ」状態６４において、無効なコマンドを受け取ると、動作は「消去失敗」状態６６に遷移し、全てのラッチＮＤＬＡＴ１〜３がセットされる。この「消去失敗」状態６６は、ライトステートマシン９に転送されるＣＤＥＲＡＳＥ信号とＣＤＰＲＯＧ信号の両方を発生する。ライトステートマシン９はこれら２つのＣＤＥＲＡＳＥ信号とＣＤＰＲＯＧ信号を受け取ると、「消去再開」コマンドが受け付けられずに消去動作の試みが失敗したものと理解する。そして、ライトステートマシン９はステータスレジスタ２９のエラービットをセットする。これが成されるまで、ライトステートマシン９は！ＷＤＲＥＡＤＹ信号を送り返し続け、ユーザステートマシンロジック４３は「消去失敗」状態６６を維持する。ステータスレジスタ２９にコマンドエラー表示が格納されると、ライトステートマシン９はＷＤＲＥＡＤＹ信号を送り返し、ユーザステートマシンロジック４３は次のコマンドの入力を待つ。
【０１７５】
「消去セットアップ」状態６４において「消去再開」コマンドを受け取ると、動作は「消去アクティブ」状態６５に遷移する。この「消去アクティブ」状態６５は、ＮＤＬＡＴ１ラッチとＮＤＬＡＴ３ラッチをセットし、ライトステートマシン９に転送される出力信号のＣＤＥＲＡＳＥ信号を生成する。このＣＤＥＲＡＳＥ信号は、ライトステートマシン９の制御下において消去動作を開始する。ライトステートマシン９は、消去動作期間中は、「消去中断」コマンド以外のコマンドは無視されるように、ユーザステートマシンロジック４３に！ＷＤＲＥＡＤＹ信号を発生し、ユーザステートマシンロジック４３の動作は「消去アクティブ」状態６５を継続する。消去動作が完了すると、ライトステートマシン９は、ＷＤＲＥＡＤＹ信号を送り返し、ユーザステートマシンロジック４３は別コマンドの入力を待つ。
【０１７６】
メモリセルアレイの全ブロックの消去には相当時間を要する。この結果、消去動作に干渉しない他のコマンドを実行するために当該消去動作を中断するのが好ましい場合がある。ライトステートマシン９は！ＷＤＲＥＡＤＹ信号を提供している間の「消去アクティブ」状態６５において「消去中断」コマンドを受け付けると、動作は「消去中断」状態６７に遷移する。この「消去中断」状態６７は、ＮＤＬＡＴ１ラッチとＮＤＬＡＴ２ラッチをセットし、ライトステートマシン９に転送されるＣＤＥＲＡＳＥ信号とＣＤＳＵＳＰ信号の両方を発生する。この状態において、！ＷＤＲＥＡＤＹ信号（消去動作が未完）またはＷＤＩＤＬＥ信号が返されると、「消去中断」コマンドはユーザステートマシンロジック４３を「消去アクティブ」状態６５に戻す。ライトステートマシン９がまさに消去動作が完了したと同時に中断が発生したことを示さない限り、ユーザステートマシンロジック４３は「消去再開」コマンドを受け取るまで「消去中断」状態６７に留まる。ライトステートマシン９は、ＷＤＲＥＡＤＹ信号と！ＷＤＩＤＬＥ信号を送り返して消去動作が完了したと同時に中断が発生したことを示す。ユーザステートマシンロジック４３は「通常読出し」状態６０に遷移してこれに応答する。
【０１７７】
図２６は、コマンドステートマシン１１の出力選択ステートマシンロジック４６の動作を示す状態遷移図である。図２６では、出力選択ステートマシンロジック４６を状態７０，７１，７２間で遷移させることができる一定数の状態が示されており、出力選択ステートマシンロジック４６を状態７０，７１，７２からそれ以外の状態へ遷移させる全ての状態は示されていない。それゆえ、出力選択ステートマシンロジック４６をある状態に入らせる条件は、もしそれらの条件が第２の状態において真であるならば、出力選択ステートマシンロジック４６を当該第２の状態から退出させる条件であると理解すべきである。例えば、出力選択ステートマシンロジック４６が！ＷＤＲＥＡＤＹ信号に応答して状態７１に入ったとすると、当該！ＷＤＲＥＡＤＹ信号は出力選択ステートマシンロジック４６を状態７０と７２から状態７１へ遷移させると理解される。本発明装置１０が起動すると、出力選択ステートマシンロジック４６の動作は「アレイ読出し」状態７０になり、図２２の出力回路１９の出力マルチプレクサがメモリセルアレイからデータを転送するように活性化される。「アレイ読出し」状態７０では、ＣＤＯＵＴＭＸ０とＣＤＯＵＴＭＸ１の何れのラッチもセットされず、出力信号は生成されない。
【０１７８】
「アレイ読出し」状態７０、「ステータスレジスタ読出し」状態７１または「署名読出し」状態７２でテストモードコマンドを受け取ると、出力選択ステートマシンロジック４６は「テストモード」状態７３に遷移する。このことは、図２６において、状態７０，７１，７２の下方に「ＡＴＭＣ（何れかのテストモードコマンドを意味する）」という記号で表示している。状態７２では、出力回路１９の出力マルチプレクサは通常、テストモード動作の結果の出力を読み出せるようにセットされる。この動作は、テストモードレジスタと接続するＲバス（入力／出力バス）を利用する。テストモード動作の結果またはデータラッチが検出されたかを判断するために、Ａバス上のアドレスが検出される。Ａバス上のアドレスが１６進表示の「Ｆ」以外であればテストモード動作の結果が読み出され、Ａバス上のアドレスが１６進表示の「Ｆ」であればデータラッチが読み出される。「テストモード」状態７３において、「ユーザモード読出し」コマンドだけが、出力選択ステートマシンロジック４６をユーザ状態７０，７１，７２の何れか１つに遷移させる。
【０１７９】
テストモードコマンドの１つ以外のコマンドに対して、出力選択ステートマシンロジック４６の状態はライトステートマシン９の状態に依存する。本発明装置１０が出力選択ステートマシンロジック４６を「アレイ読出し」状態７０でスタートさせると、ライトステートマシン９は書込みも消去も行わず、結果として、ＷＤＲＥＡＤＹ信号を送り返す。ライトステートマシン９の動作が！ＷＤＲＥＡＤＹ信号を返すように中断されなければ、「署名読出し」コマンドが出力選択ステートマシンロジック４６を「署名読出し」状態７２にし、「ステータスレジスタ読出し」コマンドが出力選択ステートマシンロジック４６を「ステータスレジスタ読出し」状態７１にする。これら直接的な遷移操作に加えて、「消去セットアップ」及び「書込みセットアップ」コマンドは、ライトステートマシン９が消去または書込み動作を開始するとステータスレジスタの読出しが達成可能な唯一の安全な操作であるため、出力選択ステートマシンロジック４６を「ステータスレジスタ読出し」状態７１にする。一旦、ライトステートマシン９が書込みまたは消去を行い、その結果、「ステータスレジスタ読出し」状態７１の出力選択ステートマシンロジック４６に！ＷＤＲＥＡＤＹ信号を返すと、テストモードコマンドでない如何なるコマンドも出力選択ステートマシンロジック４６を「ステータスレジスタ読出し」状態７１に維持させる。この状況は、図２６において、「！ｗｄｒｅａｄｙ＆！ＴＭＣ」という表記を添えた「ステータスレジスタ読出し」状態７１から同状態７１に戻るループにより表されている。ここで、！ＴＭＣなる表記は、テストモードコマンド以外の任意のコマンドを意味している。「ステータスレジスタ読出し」状態７１は、ライトステートマシン９によるこれらの動作期間中の出力選択ステートマシンロジック４６の唯一の有効な状態である。「ステータスレジスタ読出し」状態７１において、ＣＤＯＵＴＭＸ１ラッチがセットされ、本発明装置１０の状態がポーリングされる。
【０１８０】
他方、ＷＤＲＥＡＤＹ信号が送り返されるようにライトステートマシン９が書込みも消去動作も行わない場合、ＷＤＩＤＬＥ信号が送り返されメモリセルアレイの動作が中断され、「ステータスレジスタ読出し」または「消去再開」コマンドが受け取られたことを示すと、出力選択ステートマシンロジック４６は「ステータスレジスタ読出し」状態７１に遷移する。この状況は、図２６において、「ステータスレジスタ読出し」状態７１の分岐の１つの傍らに添えた「（ｗｄｉｄｌｅ＆ｗｄｒｅａｄｙ）＊（ｒｅａｄ ｓｔａｔｕｓ ｏｒ ｅｒａｓｅ ｒｅｓｕｍｅ）」なる表記によって示されている。「ステータスレジスタ読出し」状態７１に遷移する理由は、「ステータスレジスタ読出し」コマンドの場合は明白である。しかしながら、「消去再開」コマンド場合は、ライトステートマシン９がその後にメモリセルアレイの消去動作中となるため、「ステータスレジスタ読出し」状態７１が成り得る唯一の状態となる。つまり、ユーザステートマシンロジック４３のように、出力選択ステートマシンロジック４６はその状態を、たとえ誤ったコマンドが出現しても期待される出力以外の出力が実行されないような状態に戻す。
【０１８１】
ＷＤＲＥＡＤＹ信号が送り返されるようにライトステートマシン９が書込みも消去動作も行わず、メモリセルアレイの動作の中断を示すＷＤＩＤＬＥ信号が送り返された場合に、「ステータスレジスタ読出し」または「消去再開」コマンド以外のコマンドを受け取ると、出力選択ステートマシンロジック４６は「アレイ読出し」状態７０に遷移する。この状況は、図２６において、「アレイ読出し」状態７０に遷移する分岐の１つの傍らに添えた「（ｗｄｉｄｌｅ＆ｗｄｒｅａｄｙ）＊（ｃｏｍｍａｎｄ ｏｔｈｅｒ ｔｈａｎ ｒｅａｄ ｓｔａｔｕｓ ｏｒ ｅｒａｓｅ ｒｅｓｕｍｅ）」なる表記によって示されている。かかる状態の下では、出力選択ステートマシンロジック４６によって制御される出力マルチプレクサによるメモリセルアレイから読み出されたデータの転送は安全な動作である。
【０１８２】
同様に、コマンドが「アレイ読出し」、或いは、「署名読出し」、「消去セットアップ」、「書込みセットアップ」または「ステータスレジスタ読出し」以外のコマンドの時に、ＷＤＲＥＡＤＹ信号（ライトステートマシン９は書込み動作、消去動作でない）及び！ＷＤＩＤＬＥ信号（ライトステートマシン９は中断されていない）が現出すると、出力選択ステートマシンロジック４６は「アレイ読出し」状態７０に遷移する。つまり、出力選択ステートマシンロジック４６は、ライトステートマシン９は中断されておらず、しかし、書込み動作でも消去動作でもなく、無効なコマンドを受け取ったときは何時でも、「アレイ読出し」状態７０に遷移する。この状況は、図２６において、「アレイ読出し」状態７０に遷移する分岐の１つの傍らに添えた「（ｗｄｒｅａｄｙ＆ｗｄｉｄｌｅ）＊（Ｒｅａｄ Ａｒｒａｙ ｏｒ ｃｏｍｍａｎｄ ｏｔｈｅｒ ｔｈａｎ Ｒｅａｄ Ｓｉｇｎａｔｕｒｅ，Ｅｒａｓｅ Ｓｅｔｕｐ， Ｐｒｏｇｒａｍ Ｓｅｔｕｐ，ａｎｄ Ｒｅａｄ Ｓｔａｔｕｓ）」なる表記によって示されている。
【０１８３】
従って、ユーザステートマシンロジック４３のように、出力選択ステートマシンロジック４６は如何なるコマンドも本発明装置１０に不測の影響を与えることのできない状態に戻る。ライトステートマシン９が書込みまたは消去動作であるとき、任意のコマンドは出力選択ステートマシンロジック４６を「ステータスレジスタ読出し」状態７１に遷移させる。この状況は、図２６において、「ステータスレジスタ読出し」状態７１に遷移する分岐の１つの傍らに添えた「ｗｄｒｅａｄｙ」なる表記によって示されている。ライトステートマシン９が書込みも消去動作も行わない場合、「消去セットアップ」、「書込みセットアップ」または「ステータスレジスタ読出し」コマンドは全て、出力選択ステートマシンロジック４６を「ステータスレジスタ読出し」状態７１に遷移させる。ライトステートマシン９の動作が消去動作中に中断されると、「ステータスレジスタ読出し」と「消去再開」コマンドは出力選択ステートマシンロジック４６を安全な「ステータスレジスタ読出し」状態７１に戻し、他方、他のコマンドは、消去動作中断中にメモリセルアレイから読み出す「アレイ読出し」状態７０に出力選択ステートマシンロジック４６の動作を遷移させる。最後に、ライトステートマシン９が書込みも消去動作でもなく、消去動作が中断されていない場合、「アレイ読出し」コマンドと任意の無効コマンドは、出力選択ステートマシンロジック４６をメモリセルアレイの読出しだけが可能な「アレイ読出し」状態７０に遷移させる。
【０１８４】
結果として、ライトステートマシン９がメモリセルアレイを書込みまたは消去動作中に、出力選択ステートマシンロジック４６が無効なコマンドに応答しないよう、或いは、無効な情報が転送されるように、２つのステートマシンロジック４３と４６の動作は関連付けられる。当該方法において、たとえユーザが無効なコマンドを本発明装置１０に与えたとしても、上記で設定及び記載した状態に沿って、無効なコマンドがコマンドステートマシン１１からライトステートマシン９に送出される可能性が排除される。
【０１８５】
図２７は、図２３のテストステートマシンロジック４５の動作を示す。テストステートマシンロジック４５は「非開始」状態７５で起動する。「非開始」状態７５において、「テストラッチ書込み」コマンドは、テストステートマシンロジック４５を「テスト書込みセットアップ非開始」状態７６に遷移させる。テストアドレスとデータの書込みは、テストステートマシンロジック４５を「非開始」状態７５に戻す。この「非開始」状態７５から「テスト書込みセットアップ非開始」状態７６への動作ループは通常、全てのテストラッチがセットされ、セットアップが完了する前に何回か実行される。「非開始」状態７５で「テスト書込みセットアップ」と「テストモード開始」コマンドの何れも受け取らなければ、動作は単純に「非開始」状態７５を繰り返す。
【０１８６】
セットアップされたテストが実行可能な準備状態のときに、「テストモード開始」コマンドが与えられると、テストステートマシンロジック４５の状態は、「非開始」状態７５から「開始」状態７８に遷移する。「開始」状態７８は、ＣＤＧＯＭＯＤＥラッチをセットし、特定のテストモードを実行させる。「開始」状態７８の間、テストステートマシンロジック４５は、それに応答してテストステートマシンロジック４５が「テスト書込みセットアップ開始」状態７９に遷移する「テスト書込みセットアップ」コマンドを受け付けることができる。ＣＤＧＯＭＯＤＥラッチが書き込まれた後、テストステートマシンロジック４５は「開始」状態７８に戻り、以前にセットアップされた任意のテストモードを実行する。テストステートマシンロジック４５は、「テストモード停止」コマンドを受け取るまで「開始」状態７８に留まり、当該「テストモード停止」コマンドを受け取ると「非開始」状態７５に戻る。
【０１８７】
以上説明したように、テストステートマシンロジック４５の動作に用いられる様々なコマンドは、出力選択ステートマシンロジック４６がテストモード動作の結果を評価できるように出力マルチプレクサを制御するべく影響を及ぼす。
【０１８８】
（実施の形態１２）
上述した半導体記憶装置の応用例として、例えば、図２８に示したように、液晶パネルの画像調整用の書換え可能な不揮発性メモリが挙げられる。
【０１８９】
液晶パネル１００１は、液晶ドライバ１００２によって駆動される。液晶ドライバ１００２内には、不揮発性メモリ部１００３、ＳＲＡＭ部１００４、液晶ドライバ回路１００５がある。不揮発性メモリ部は、本発明のメモリ素子、より好ましくは実施の形態１０〜１３に記載の半導体記憶装置よりなる。不揮発性メモリ部１００３は外部から書換え可能な構成を有している。
【０１９０】
不揮発性メモリ部１００３に記憶された情報は、機器の電源の投入時にＳＲＡＭ部１００４に転写される。液晶ドライバ回路１００５は、必要に応じてＳＲＡＭ部１００４から記憶情報を読み出すことができる。ＳＲＡＭ部を設けることにより、記憶情報の読出し速度を非常に高速に行なうことができる。
【０１９１】
液晶ドライバ１００２は、図２８に示すように液晶パネル１００１に外付けしてもよいが、液晶パネル１００１上に形成してもよい。
液晶パネルは、各画素に多段階の電圧を与えることによって表示される階調を変えているが、与えた電圧と表示される階調との関係は製品ごとにばらつきが生じる。そのため、製品の完成後に個々の製品のばらつきを補正するための情報を記憶させ、その情報を基に補正を行なうことにより、製品間の画質を均一にすることができる。したがって、補正情報を記憶するための書換え可能な不揮発性メモリを搭載することが好ましい。この不揮発性メモリとして本発明のメモリ素子を用いるのが好ましく、特に、本発明のメモリ素子を集積した実施の形態１１に記載の半導体記憶装置を用いるのが好ましい。
【０１９２】
本発明のメモリ素子を液晶パネルの画像調整用の不揮発性メモリとして用いれば、液晶ドライバなどの回路との混載プロセスが容易であることから製造コストを低減することができる。
【０１９３】
（実施の形態１３）
上述した半導体記憶装置が組み込まれた携帯電子機器である携帯電話を、図２９に示す。
【０１９４】
この携帯電話は、主として、制御回路８１１、電池８１２、ＲＦ（無線周波数）回路８１３、表示部８１４、アンテナ８１５、信号線８１６、電源線８１７等によって構成されており、制御回路８１１には、上述した本発明の半導体記憶装置が組み込まれている。なお、制御回路８１１は、実施の形態１０で説明したような、同一構造の素子をメモリ回路素子及び論理回路素子として兼用した集積回路であるのが好ましい。これにより、集積回路の製造が容易になり、携帯電子機器の製造コストを特に低減することができる。
【０１９５】
このように、メモリ部と論理回路部の混載プロセスが簡易で、かつ高速読出し動作が可能である半導体記憶装置を携帯電子機器に用いることにより、携帯電子機器の動作速度を向上させ、製造コストを削減することが可能になり、安価で高信頼性、高性能の携帯電子機器を得ることができる。
【０１９６】
【発明の効果】
本発明の半導体記憶装置によれば、外部ユーザとメモリセルアレイ間のインターフェースがコマンド入力により簡便化され、外部ユーザが発行する前記メモリセルアレイに対する書込み、消去動作に係るコマンドを含む種々のコマンドを受け付け、メモリセルアレイに対する複雑な書込み、消去アルゴリズムを自動処理することができる。更に、外部ユーザから本発明に係る半導体記憶装置に対するコマンド入力を制限して、メモリセルアレイが誤書込み或いは誤消去に至るのを未然に防止できる。
【０１９７】
また、このメモリ素子は、メモリ機能体が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とを分離しているため、メモリ機能を損なうことなく、ゲート絶縁膜を薄膜化して短チャンネル効果を抑制することができる。
【０１９８】
さらに、ＥＥＰＲＯＭに比べて書換えにより拡散領域間を流れる電流値が大きく変化する。したがって、半導体記憶装置の書込み状態と消去状態との判別が容易となり、信頼性を向上させることができる。
【０１９９】
しかも、メモリ素子の形成プロセスは、通常のトランジスタ形成プロセスと非常に親和性が高い。それゆえ、従来技術のフラッシュメモリを不揮発性メモリ素子として用いて通常トランジスタからなる増幅器と混載して半導体記憶装置を構成する場合に比べて、飛躍的にマスク枚数及びプロセス工数を削減することが可能となる。したがって、増幅器と不揮発性メモリ素子とを混載したチップの歩留まりが向上し、コストが削減され、安価でかつ信頼性の高い半導体記憶装置を得ることができる。
【０２００】
メモリ素子対のゲート電極が、一体となってワード線として機能し、かつメモリ素子対のメモリ機能体が、ゲート電極の両側においてそれぞれ一体となって共有されてなる場合には、ゲート電極間を接続するための配線を簡略化し、半導体記憶装置の集積度を向上させることができるとともに、メモリ素子ごとにメモリ機能体を分離する必要がなく、製造工程を簡略化することができる。
【０２０１】
メモリ機能体が、少なくとも一部を拡散領域の一部にオーバーラップするように形成されてなる場合には、半導体記憶装置の読出し速度を十分に高速にすることができる。
【０２０２】
メモリ機能体が、ゲート絶縁膜の表面と略平行な表面を有する電荷を保持する機能を有する膜を含む場合には、メモリ素子のメモリ効果のばらつきを小さくすることができ、半導体記憶装置の読出し電流ばらつきを抑えることができる。また、記憶保持中のメモリ素子の特性変化を小さくすることができるため、半導体記憶装置の記憶保持特性を向上させることができる。
【０２０３】
電荷を保持する機能を有する膜が、ゲート電極側面と略平行に配置する場合には、メモリ素子の書換え速度が増大するため、半導体記憶装置の書換え動作を高速にすることができる。
【０２０４】
メモリ機能体が、さらに電荷を保持する機能を有する膜とチャネル領域又は半導体層とを隔てる絶縁膜を有し、この絶縁膜が、ゲート絶縁膜よりも薄く、かつ０．８ｎｍ以上の膜厚である場合には、半導体記憶装置の書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となる。また、メモリ素子のメモリ効果が増大するため、半導体記憶装置の読出し速度を高速にすることが可能となる。
【０２０５】
また、メモリ機能体が、さらに電荷を保持する機能を有する膜とチャネル領域又は半導体層とを隔てる絶縁膜を有し、この絶縁膜が、ゲート絶縁膜よりも厚く、かつ２０ｎｍ以下の膜厚である場合には、メモリ素子の短チャネル効果を悪化させることなく保持特性を改善することができるため、半導体記憶装置を高集積化しても十分な記憶保持性能を得ることができる。
【０２０６】
また、本発明の表示装置によれば、上述の半導体記憶装置を備えているため、例えば、不揮発性メモリ素子を表示パネルの製造後に表示ばらつきを補正するための情報記憶に用いることができ、表示装置の製品間の画質を均一にすることができる。しかも、メモリ素子と論理回路部の混載プロセスが簡易であり、製造コストを抑制することができ、安価で信頼性の高い表示装置を得ることができる。
【０２０７】
本発明の電子機器、特に携帯電子機器によれば、上述の半導体記憶装置を備えているため、メモリ部と論理回路部の混載プロセスが簡易となり、電子機器の動作速度を向上させ、製造コストを削減することが可能になるとともに、安価で信頼性の高い表示装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の要部の概略断面図である。
【図２】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の変形の要部の概略断面図である。
【図３】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の書込み動作を説明する図である。
【図４】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の書込み動作を説明する図である。
【図５】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の消去動作を説明する図である。
【図６】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の消去動作を説明する図である。
【図７】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の読出し動作を説明する図である。
【図８】本発明の半導体記憶装置におけるメモリ素子（実施の形態２）の要部の概略断面図である。
【図９】図８の要部の拡大概略断面図である。
【図１０】図８の変形の要部の拡大概略断面図である。
【図１１】本発明の半導体記憶装置におけるメモリ素子（実施の形態２）の電気特性を示すグラフである。
【図１２】本発明の半導体記憶装置におけるメモリ素子（実施の形態２）の変形の要部の概略断面図である。
【図１３】本発明の半導体記憶装置におけるメモリ素子（実施の形態３）の要部の概略断面図である。
【図１４】本発明の半導体記憶装置におけるメモリ素子（実施の形態４）の要部の概略断面図である。
【図１５】本発明の半導体記憶装置におけるメモリ素子（実施の形態５）の要部の概略断面図である。
【図１６】本発明の半導体記憶装置におけるメモリ素子（実施の形態６）の要部の概略断面図である。
【図１７】本発明の半導体記憶装置におけるメモリ素子（実施の形態７）の要部の概略断面図である。
【図１８】本発明の半導体記憶装置におけるメモリ素子（実施の形態８）の要部の概略断面図である。
【図１９】本発明の半導体記憶装置におけるメモリ素子（実施の形態９）の電気特性を示すグラフである。
【図２０】本発明の半導体記憶装置（実施の形態１０）のメモリセルアレイの一構成例を示す回路図である。
【図２１】通常トランジスタの要部の概略断面図である。
【図２２】本発明の半導体記憶装置（実施の形態１１）における外部ユーザとメモリセルアレイをインターフェースする周辺回路部の一構成例を示すブロック構成図である。
【図２３】本発明の半導体記憶装置（実施の形態１１）におけるコマンドステートマシンの一構成例を示すブロック構成図である。
【図２４】本発明の半導体記憶装置（実施の形態１１）におけるコマンドステートマシンの状態と出力信号の関係を示す一覧表である。
【図２５】本発明の半導体記憶装置（実施の形態１１）におけるコマンドステートマシン内のユーザステートマシンロジックの応答を示す状態遷移図である。
【図２６】本発明の半導体記憶装置（実施の形態１１）におけるコマンドステートマシン内の出力選択ステートマシンロジックの動作を示す状態遷移図である。
【図２７】本発明の半導体記憶装置（実施の形態１１）におけるコマンドステートマシン内のテストステートマシンロジックの動作を示す状態遷移図である。
【図２８】本発明の半導体記憶装置を組み込んだ液晶表示装置（実施の形態１２）の概略構成図である。
【図２９】本発明の半導体記憶装置を組み込んだ携帯電子機器（実施の形態１３）の概略構成図である。
【図３０】従来のフラッシュメモリの要部の概略断面図である。
【図３１】従来のフラッシュメモリの電気特性を示すグラフである。
【符号の説明】
９ ライトステートマシン
１０ 半導体記憶装置
１１ コマンドステートマシン
１２ データ入出力端子
１４ 制御信号を受け付ける複数の端子
１５ アドレス入力端子
１７ ＤＬＣ回路
１９ 出力回路
２０ 制御入力回路
２２，２３ アドレス入力回路
２５ 同期回路
２７ 発振・位相発生回路
２８ ステートマシン、ドライバ、及び、スイッチ回路
２９ ステータスレジスタ回路
３１，３２ カウンタ回路
３４ テストモード回路
３６ 高電圧インターフェース回路
４０ 入力部
４１ ステートマシン論理部
４２ 出力部
４３ ユーザステートマシンロジック
４４ ロジック回路
４５ テストステートマシンロジック
４６ 出力選択ステートマシンロジック
４７ 非重複（ノンオーバーラップ）クロック発生回路
４８ ロジック回路
４９ ラッチ回路群
５０ 現状ステートラッチ回路
６０ 「通常読出し」状態
６１ 「クリアステータス」状態
６２ 「書込みセットアップ」状態
６３ 「書込みアクティブ」状態
６４ 「消去セットアップ」状態
６５ 「消去アクティブ」状態
６６ 「消去失敗」状態
６７ 「消去中断」状態
７０ 「アレイ読出し」状態
７１ 「ステータスレジスタ読出し」状態
７２ 「署名読出し」状態
７３ 「テストモード」状態
７５ 「非開始」状態
７６ 「テスト書込みセットアップ非開始」状態
７８ 「開始」状態
７９ 「テスト書込みセットアップ開始」状態
１、５０１ａＡ１〜５０１ａＡ４、５０１ａＢ１〜５０１ａＢ４、・・・・、５０１ｎＢ１〜５０１ｎＢ４ メモリ素子
１０１、２１１、２８６、７１１ 半導体基板
１０２ Ｐ型ウェル領域
１０３、２１４、７１２ ゲート絶縁膜
１０４、２１７、７１３ ゲート電極
１０５ａ、１０５ｂ メモリ機能部
１０７ａ、１０７ｂ、２１２、２１３ 拡散領域
１０９、１４２、１４２ａ、２４２、２４２ａ シリコン窒化膜
１２０、２７１ オフセット領域
１２１ ゲート電極下の領域
１１１ 微粒子
１１２ 絶縁膜
１３１ａ、１３１ｂ、２６１、２６２、２６２ａ メモリ機能体
２２６ 反転層
２４１、２４３、２４４ シリコン酸化膜
２８１、２８２、２９２、４２１ 領域
２８３、２８４ 電気力線
２８７ ボディ領域
２８８ 埋め込み酸化膜
２９１ 高濃度領域
５０８ａ〜５０８ｎ ワード線
５２１ メモリ素子配列領域（メモリセルアレイ）
７１４ サイドウォールスペーサ
７１７ ソース領域
７１８ ドレイン領域
７１９ ＬＤＤ領域
８１１ 制御回路
８１２ 電池
８１３ ＲＦ回路
８１４ 表示部
８１５ アンテナ
８１６ 信号線
８１７ 電源線
１００１ 液晶パネル
１００２ 液晶ドライバ
１００３ 不揮発性メモリ部
１００４ ＳＲＡＭ部
１００５ 液晶ドライバ回路
Ａ１〜Ａ５、Ｂ１〜Ｂ５ ビット線

Claims (12)

1. メモリ素子をマトリクス状に配列してなるメモリセルアレイと、外部ユーザが発行する前記メモリセルアレイに対する書込み、消去動作に係るコマンドを少なくとも含むコマンドを受け付ける複数の端子と、前記外部ユーザと前記メモリセルアレイをインターフェースするコマンドインターフェース回路と、前記メモリセルアレイに対する書込み及び消去動作を制御するライトステートマシンと、前記複数の端子に内部信号を出力する出力回路と、を備えた半導体記憶装置であって、
   前記ライトステートマシンは、アクティブ状態で前記ライトステートマシンが非動作中であることを示し、非アクティブ状態で前記ライトステートマシンが動作中であることを示すレディー信号と、アクティブ状態で前記ライトステートマシンが前記消去動作を中断中であることを示すアイドル信号を発生し、且つ、前記ライトステートマシンの状態を示すステータスレジスタを備え、
   前記コマンドインターフェース回路は、書込み制御信号と消去制御信号を含む制御信号を介して前記ライトステートマシンの動作を制御するユーザステートマシンを備え、
   前記ユーザステートマシンは、前記複数の端子を介して受け付けたコマンドを解析して、前記コマンドが書込みコマンドの場合に前記書込み制御信号をアクティブ状態にし、前記コマンドが消去コマンドの場合に前記消去制御信号をアクティブ状態にし、前記コマンドが有効なコマンドでない場合に前記書込み制御信号と前記消去制御信号を非アクティブ状態にして前記ライトステートマシンにおける不測の影響を防止し、
   前記メモリ素子は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成された電荷を保持する機能を有するメモリ機能体とからなることを特徴とする半導体記憶装置。
2. 前記コマンドインターフェース回路は、前記出力回路が前記外部ユーザに対し出力する情報を制御する出力選択ステートマシンを備え、
   前記出力選択ステートマシンは、前記コマンド、前記レディー信号、及び、前記アイドル信号を解析し、前記レディー信号が非アクティブ状態の場合に前記コマンドが何であるかに拘わらず前記出力回路に信号が接続されないようにする第１出力制御信号を発生し、前記レディー信号がアクティブ状態の場合に前記アイドル信号がアクティブ状態で前記コマンドが前記メモリセルアレイからの情報の要求を表していれば前記メモリセルアレイからのデータを前記出力回路に接続させる第１出力制御信号を発生することを特徴とする請求項１に記載の半導体記憶装置。
3. 半導体記憶装置の署名情報を表す署名信号を有し、
   前記出力選択ステートマシンは、前記コマンド、前記レディー信号、及び、前記アイドル信号を解析し、前記レディー信号がアクティブ状態の場合に前記アイドル信号が非アクティブ状態で前記コマンドが前記署名情報を出力するコマンドであれば前記署名信号を前記出力回路に接続させる第３出力制御信号を発生することを特徴とする請求項２に記載の半導体記憶装置。
4. アクティブ状態でテストモードの実行開始を許容し、非アクティブ状態でテストモードの実行開始を阻止するテストモード開始ビットを格納するテストモードラッチ回路を備え、
   前記コマンドインターフェース回路は、前記テストモードラッチ回路を制御するテストステートマシンを備え、
   前記テストステートマシンは、前記複数の端子と前記ライトステートマシンに接続し、前記コマンドを解析して当該コマンドが前記テストモードの実行を開始するコマンドであるか否かを判断し、前記テストモードの実行を開始するコマンドにテストモード開始ビットをアクティブ状態にして応答することを特徴とする請求項１〜３の何れか１項に記載の半導体記憶装置。
5. 前記コマンドインターフェース回路は、入力が前記消去制御信号と接続し、出力が前記ライトステートマシンに接続する第１ラッチ回路と、入力が前記書込み制御信号と接続し、出力が前記ライトステートマシンに接続する第２ラッチ回路を備えることを特徴とする請求項１〜４の何れか１項に記載の半導体記憶装置。
6. 前記メモリ機能体が、少なくとも一部を前記拡散領域の一部にオーバーラップするように形成されてなることを特徴とする請求項１〜５の何れか１項に記載の半導体記憶装置。
7. 前記メモリ機能体が、電荷を保持する機能を有する膜を備え、前記電荷を保持する機能を有する膜の表面が、前記ゲート絶縁膜の表面と略平行に配置されてなることを特徴とする請求項１〜６の何れか１項に記載の半導体記憶装置。
8. 前記電荷を保持する機能を有する膜が、前記ゲート電極の側面と略平行に配置してなることを特徴とする請求項７に記載の半導体記憶装置。
9. 前記メモリ機能体が、前記電荷を保持する機能を有する膜と前記チャネル領域又は前記半導体層とを隔てる絶縁膜を有し、前記絶縁膜が、前記ゲート絶縁膜よりも薄く、且つ、０．８ｎｍ以上の膜厚を有することを特徴とする請求項７または８に記載の半導体記憶装置。
10. 前記メモリ機能体が、前記電荷を保持する機能を有する膜と前記チャネル領域又は前記半導体層とを隔てる絶縁膜を有し、前記絶縁膜が、ゲート絶縁膜よりも厚く、且つ、２０ｎｍ以下の膜厚を有することを特徴とする請求項７または８に記載の半導体記憶装置。
11. 請求項１〜１０の何れか１項に記載の半導体記憶装置を備えたことを特徴とする表示装置。
12. 請求項１〜１０の何れか１項に記載の半導体記憶装置を備えたことを特徴とする携帯電子機器。

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