JP2008053366A - 固体撮像装置 - Google Patents

Abstract

【課題】本発明は、積層増幅型のＭＯＳセンサにおいて、画素の微細化にともなう感度特性・飽和信号量の劣化を抑制できるようにする。
【解決手段】たとえば、ＭＯＳセンサの単位セル６₁₁は、Ｐ導電型シリコン基板２１上のＰ導電型エピタキシャル層２１ａの表面に、フォトダイオードとなるＮ導電型の電荷蓄積部２４、および、走査トランジスタ部のＰ導電型ウェル領域２５が設けられている。エピタキシャル層２１ａの上方には、層間膜３１，３３，３５および窒化膜３８を介して、Ｎ導電型の光電変換層３９が積層されている。光電変換層３９には、窒化膜３８および層間膜３１，３３，３５を貫通し、電荷蓄積部２４につながるＮ導電型のコンタクト層４０が接続されている。光電変換層３９は、分離層４１によって画素ごとに分離されている。
【選択図】 図２

Description

この発明は固体撮像装置に関し、たとえばＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）センサカメラに使用される、積層された光電変換層を備える積層増幅型固体撮像装置に関する。

近年、ＭＯＳ型の固体撮像装置においては、画素（単位セル）の微細化にともなう、光電変換部である埋め込みフォトダイオードの面積の縮小により、感度特性・飽和信号量が劣化するという問題が顕在化している。また、微細化は、画素間での信号リーク量を増加させ、混色の増大により、色再現性の悪化を招くという問題もある。

すなわち、ＭＯＳ型の固体撮像装置の場合、近年の多画素化・画素微細化にともない、１画素あたりの画素サイズが２μｍを切るようになってきた。これ以上、画素サイズが小さくなると、埋め込みフォトダイオードのサイズが光の回折限界を下回ってしまうことになる。そのため、どのようなレイアウトを駆使しても、画素特性を維持することは不可能である。

なお、昨今では、画素の開口率を上げるため、走査トランジスタ上に光電変換膜を形成する技術（いわゆる、積層増幅型固体撮像装置）も見られるが、残像および画素間での信号リークの問題は解決されていない（たとえば、特許文献１参照）。
特開２００１−１４４２７９号公報

本発明は、上記の問題点を解決すべくなされたもので、画素の微細化にともなう感度特性・飽和信号量の劣化を抑制でき、混色の増大を防止することが可能な固体撮像装置を提供することを目的としている。

本願発明の一態様によれば、半導体基板上に、光電変換部および信号走査回路部を含む複数の単位セルを行列方向に二次元状に配置してなる撮像領域を備える固体撮像装置であって、前記光電変換部が、前記半導体基板の表面領域に形成された電荷蓄積層と、前記電荷蓄積層の上方に層間膜を介して積層され、かつ、前記単位セルごとに分離して形成された光電変換層とを有してなることを特徴とする固体撮像装置が提供される。

また、本願発明の一態様によれば、半導体基板の表面領域に形成された複数の信号走査回路部と、前記複数の信号走査回路部の近傍にそれぞれ設けられた、前記半導体基板の表面領域に埋設された電荷蓄積層、および、前記電荷蓄積層の上方に層間膜を介して積層された光電変換層を含む、複数の光電変換部と、前記光電変換層の相互を各画素単位に分離するための分離層とを具備したことを特徴とする固体撮像装置が提供される。

上記の構成により、画素の微細化にともなう感度特性・飽和信号量の劣化を抑制でき、混色の増大を防止することが可能な固体撮像装置を提供できる。

以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、各図面の寸法や比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

［第１の実施形態］
図１は、この発明の第１の実施形態にしたがった、固体撮像装置の基本構成を示すものである。ここでは、ＣＭＯＳセンサカメラなどに使用される、積層構造の光電変換層を備えるＭＯＳセンサ（積層増幅型固体撮像装置）を例に説明する。

図１に示すように、このＭＯＳセンサは、フォトダイオード（電荷蓄積部）１₁₁，１₁₂，１₁₃、１₂₁，１₂₂，１₂₃、１₃₁，１₃₂，１₃₃と、各フォトダイオード１₁₁，１₁₂，１₁₃、１₂₁，１₂₂，１₂₃、１₃₁，１₃₂，１₃₃の信号を読み出す信号読み出しトランジスタ２₁₁，２₁₂，２₁₃、２₂₁，２₂₂，２₂₃、２₃₁，２₃₂，２₃₃と、各フォトダイオード１₁₁，１₁₂，１₁₃、１₂₁，１₂₂，１₂₃、１₃₁，１₃₂，１₃₃から読み出された信号を増幅する増幅トランジスタ３₁₁，３₁₂，３₁₃、３₂₁，３₂₂，３₂₃、３₃₁，３₃₂，３₃₃と、信号を読み出すラインを選択する垂直選択トランジスタ（アドレストランジスタ）４₁₁，４₁₂，４₁₃、４₂₁，４₂₂，４₂₃、４₃₁，４₃₂，４₃₃と、信号荷電をリセットするリセットトランジスタ５₁₁，５₁₂，５₁₃、５₂₁，５₂₂，５₂₃、５₃₁，５₃₂，５₃₃とからなる複数の単位セル（画素）６₁₁，６₁₂，６₁₃、６₂₁，６₂₂，６₂₃、６₃₁，６₃₂，６₃₃が、３（行方向）×３（列方向）の二次元状に配列されている。なお、ここでは３×３としたが、実際のＭＯＳセンサには、これよりも多くの単位セルが配列されている。

垂直シフトレジスタ７から水平方向に配線されている水平アドレス線８₁ 、８₂ 、８₃ は、上記垂直選択トランジスタ４₁₁，４₁₂，４₁₃、４₂₁，４₂₂，４₂₃、４₃₁，４₃₂，４₃₃のゲートに接続されて、信号を読み出すラインの決定に供される。リセット線９₁ 、９₂ 、９₃ は、リセットトランジスタ５₁₁，５₁₂，５₁₃、５₂₁，５₂₂，５₂₃、５₃₁，５₃₂，５₃₃のゲートに結線されている。

上記増幅トランジスタ３₁₁，３₁₂，３₁₃、３₂₁，３₂₂，３₂₃、３₃₁，３₃₂，３₃₃のソースは垂直信号線１０₁ 、１０₂ 、１０₃ に接続されており、その一端には、負荷トランジスタ１１₁ 、１１₂ 、１１₃ のドレインが接続されている。負荷トランジスタ１１₁ 、１１₂ 、１１₃ の各ゲートは信号線１２に接続され、各ソースは信号線１３に接続されている。垂直信号線１０₁ 、１０₂ 、１０₃ の他端は、水平シフトレジスタ１４から供給される水平選択パルスにより選択される水平選択トランジスタ１５₁ 、１５₂ 、１５₃ を介して、水平信号線１６に結線されている。

なお、図１中に示す１７は画素領域（撮像領域）であり、１８は、画素領域１７を走査するレジスタ７，１４などを含む周辺回路領域（駆動回路領域）である。

このように構成されたＭＯＳセンサの動作は、以下の通りである。まず、垂直シフトレジスタ７からの垂直選択パルスが水平アドレス線８₁ 、８₂ 、８₃ に順次印加され、該ラインの垂直選択トランジスタのみがオンされる。すると、選択されたラインの増幅トランジスタと負荷トランジスタとでソースフォロワ回路が構成され、増幅トランジスタのゲート電圧、つまり、フォトダイオードの電圧とほぼ同等の電圧が垂直信号線に現れる。次いで、水平シフトレジスタ１４からの水平選択パルスが水平選択トランジスタ１５₁ 、１５₂ 、１５₃ に順次印加され、水平信号線１６から１ライン分の信号が順次取り出される。この動作を、次のライン、さらに次のラインへと、順次続けることにより、二次元状の全ての信号を読み出すことができる。

図２は、図１に示したＭＯＳセンサの、単位セルの構成を簡易的に示すものである。なお、同図（ａ）は一部を透過して示す平面図であり、同図（ｂ）は図（ａ）のIIｂ−IIｂ線に沿う断面図である。また、ここでは、単位セル６₁₁を例に説明するが、他のセルについても同様である。

図２において、たとえば、半導体基板であるＰ導電型（第２導電型）シリコン基板２１の表面領域（Ｐ導電型エピタキシャル層）２１ａには、素子分離領域２２によって、活性化領域２３が画定されている。その活性化領域２３内には、フォトダイオード１₁₁となるＮ導電型（第１導電型）の電荷蓄積部２４、および、走査トランジスタ部（信号走査回路部）用のＰ導電型のウェル領域２５が設けられている。本実施形態の場合、ウェル領域２５は、その一部（一端）が素子分離領域２２の下方部にまで延在して形成されている。

活性化領域２３に対応する、上記Ｐ導電型エピタキシャル層２１ａの表面上には、ゲート絶縁膜をそれぞれ介して、信号読み出しトランジスタ２₁₁のゲート電極２６、リセットトランジスタタ５₁₁のゲート電極２７、垂直選択トランジスタ４₁₁のゲート電極２８、および、増幅トランジスタ３₁₁のゲート電極２９が配置されている。ゲート電極２６，２７，２８，２９にそれぞれ隣接する、上記ウェル領域２５の表面領域には、各トランジスタ２₁₁，３₁₁，４₁₁，５₁₁のソースまたはドレインとなるＮ導電型の拡散層領域３０が形成されている。なお、電荷蓄積部２４が、信号読み出しトランジスタ２₁₁のドレインとして機能する。

Ｐ導電型シリコン基板２１の表面上には、層間膜３１を介して、たとえばアルミニウム（Ａｌ）からなる下層の配線層３２が設けられている。この下層の配線層３２の上層には、層間膜３３を介して、たとえばＡｌからなる上層の配線層３４が設けられている。層間膜３３上には、上層の配線層３４の周囲を覆うようにして層間膜３５が設けられている。上記層間膜３１，３３には、この断面または他の断面において、各配線層３２，３４につながる、複数のゲートコンタクト３６および拡散層コンタクト３７が形成されている。

層間膜３５上には、窒化膜３８を介して、Ｎ導電型の光電変換層３９が積層されている。光電変換層３９は、たとえば、Ｎドープトポリシリコンといった水素含有量の高いアモルファスシリコンからなる光ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）膜である。この光電変換層３９には、上記窒化膜３８および上記層間膜３１，３３，３５を貫通し、上記電荷蓄積部２４につながるＮ導電型のコンタクト層４０が接続されている。このコンタクト層４０を含む、上記電荷蓄積部２４および上記光電変換層３９によって、光電変換部が構成されている。

光電変換層３９の周辺部には、この光電変換層３９を画素ごとに分離するための分離層４１が設けられている。分離層４１は、活性化領域２３を除く、素子分離領域２２にほぼ対応して配置されている。すなわち、単位セル６₁₁，６₁₂，６₁₃、６₂₁，６₂₂，６₂₃、６₃₁，６₃₂，６₃₃は、光電変換層３９の相互が分離層４１によって分離されている。これにより、全ての画素に対して、光電変換層を単一層によって形成し、電荷蓄積部から引き出される電極と透明電極との電界によって画素間を分離する方式のものに比して、隣接する画素間での電荷の混入を減少できる。したがって、画素が微細化されても、良好な感度特性・飽和信号量を確保することができるとともに、混色を防止することが可能となる。なお、分離層４１は、光電変換層３９に比べ、水素含有量が少ない（光透過率の低い）、たとえばＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｏｘｙ Ｓｉｌａｎｅ）膜からなる。

そして、少なくとも上記光電変換層３９の上面には、順に、透明電極４２、カラーフィルタ４３、および、マイクロレンズ４４が積層されている。

このような積層増幅型構造のＭＯＳセンサ（単位セル６₁₁）においては、マイクロレンズ４４により集光された光が、カラーフィルタ４３および透明電極４２を介して、光電変換層３９に入射され、ここで信号電荷に変換される。この信号電荷は、光電変換層３９と電荷蓄積部２４との間の電位関係（電位差）により、コンタクト層４０を介して、光電変換層３９から電荷蓄積部２４へと引き込まれ、そこに蓄積される。

次に、上記した構造のＭＯＳセンサの製造方法について、一例を挙げて簡単に説明する。なお、ここで示す各工程図は、いずれも図２（ｂ）に対応する（図２（ａ）のIIｂ−IIｂ線に沿う）断面図である。

まず、たとえば図３に示すように、Ｐ導電型シリコン基板２１上のＰ導電型エピタキシャル層２１ａの表面領域に選択的に素子分離領域２２を形成する。たとえば、Ｐ導電型シリコン基板２１の不純物濃度は、１Ｅ１８〜１Ｅ２０ｃｍ^-3であり、Ｐ導電型エピタキシャル層２１ａの不純物濃度は、１Ｅ１４〜１Ｅ１６ｃｍ^-3である。

次いで、たとえば図４に示すように、素子分離領域２２によって画定された活性化領域２３内に、電荷蓄積部２４およびウェル領域２５を形成する。なお、電荷蓄積部２４の形成は、ゲート電極の配置後に行うようにしてもよい。

次いで、たとえば図５に示すように、Ｐ導電型エピタキシャル層２１ａの表面上に、ゲート絶縁膜をそれぞれ介して、信号読み出しトランジスタ２₁₁のゲート電極２６、リセットトランジスタタ５₁₁のゲート電極２７、垂直選択トランジスタ４₁₁のゲート電極２８、および、増幅トランジスタ３₁₁のゲート電極２９を形成する。

次いで、たとえば図６に示すように、ゲート電極２６，２７，２８，２９にそれぞれ隣接する、上記ウェル領域２５の表面領域に、各トランジスタ２₁₁，３₁₁，４₁₁，５₁₁のソースまたはドレインとなる拡散層領域３０を形成する。

次いで、たとえば図７に示すように、Ｐ導電型シリコン基板２１の表面上に層間膜３１を形成した後、その層間膜３１に、ゲート電極２６，２７，２８，２９および拡散層領域３０につながるゲートコンタクト３６および拡散層コンタクト３７を形成する。また、層間膜３１上に、ゲートコンタクト３６または拡散層コンタクト３７につながる下層の配線層３２を形成する。さらに、下層の配線層３２の上層にも配線を設ける場合は、層間膜３３を形成した後、その層間膜３３上に、コンタクト（図示していない）につながる、上層の配線層３４を形成する。また、上記層間膜３３上に、上層の配線層３４を埋め込むようにして、層間膜３５を形成する。このとき、配線層３２，３４を、後に形成される光電変換層３９の隙間に、遮光層として配置することにより、混色および画素間での信号リークを防止する上で有効となる。

次いで、たとえば図８に示すように、層間膜３５上に、この後に形成する光電変換層３９のための、エッチングストッパーとなる窒化膜３８を形成する。そして、その上部に、分離層４１となる、たとえばＴＥＯＳ膜を形成する。その後、ＴＥＯＳ膜を選択的にエッチングし、分離層４１を形成すると同時に、光電変換層３９を形成するための凹部３９ａを開口する。さらに、上記窒化膜３８および上記層間膜３１，３３，３５の一部を貫通し、凹部３９ａの底に、上記電荷蓄積部２４に達するコンタクト孔４０ａを開口する。

次いで、凹部３９ａおよびコンタクト孔４０ａ内に、アモルファスシリコンなどの光ＣＶＤ膜を埋め込み、光電変換層３９とコンタクト層４０とを同時に形成する。なお、光電変換層３９およびコンタクト層４０を形成する工程としては、光ＣＶＤ膜を埋め込んだ後に、その上面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により平坦化するプロセスが有効である。また、分離層４１の形成は、光電変換層３９およびコンタクト層４０の形成後に行うようにしてもよい。

この後、たとえば図９に示すように、全画素の光電変換層３９上に、たとえばＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）などの透明電極４２を形成する。また、透明電極４２上に、それぞれ、カラーフィルタ４３およびマイクロレンズ４４の形成を行うことによって、図２に示した断面構造の単位セル６₁₁を有するＭＯＳセンサが完成する。

上記したように、フォトダイオードとは異なる、光電変換層により光電変換を行う構造のＭＯＳセンサにおいて、分離層によって、この光電変換層を画素ごとに分離させるようにしている。すなわち、同一のシリコン基板上に集積されているフォトダイオードおよび走査トランジスタ部（信号読み出しトランジスタ、増幅トランジスタ、リセットトランジスタ、および、アドレストランジスタ）の上方に積層された光電変換層によって光電変換する積層増幅型のＭＯＳセンサによれば、感度特性を増加でき、飽和信号量を増大させることが可能となるため、画素が微細化されて、フォトダイオードの面積が縮小されても、画素のサイズが光の回折限界を超えるまでは画素特性を維持することが可能となるとともに、Ｓ／Ｎ比に占める光のショットノイズの比率をも抑制できるのみでなく、光電変換層を分離層によって画素ごとに分離させたことにより、画素の微細化にともなう、画素間での信号リーク量および単板式カメラに応用した場合の混色の低減が可能となる。

［第２の実施形態］
図１０は、この発明の第２の実施形態にしたがった、積層構造の光電変換層を備えるＭＯＳセンサ（積層増幅型固体撮像装置）の、単位セルの構成例を示すものである。なお、ここでは、図２に示したＭＯＳセンサ（単位セル６₁₁）と同一部分には同一符号を付して、詳しい説明は割愛する。

本実施形態のＭＯＳセンサ（単位セル６₁₁’）は、電荷蓄積部２４および光電変換層３９とこれらをつなぐコンタクト層４０とに、図１０に示すような、Ｐ導電型の半導体層（第２導電型領域）５１を設けてなる点で、第１の実施形態に示したＭＯＳセンサと異なっている。Ｐ導電型の半導体層５１は、その不純物濃度を、たとえば１Ｅ１８〜１Ｅ２０ｃｍ^-3とすることにより、電荷を空乏化することが可能になる。

すなわち、この第２の実施形態に示すＭＯＳセンサの場合、たとえば、電荷蓄積部２４の表面部、光電変換層３９の底面部、および、コンタクト層４０の側面部に、連続するようにしてＰ導電型の半導体層５１が形成されている。このような構成のＭＯＳセンサによっても、感度特性および飽和信号量を増加できることは勿論のこと、加えて、ＰＮ接合による容量結合により光電変換層３９で問題となる残像をも低減させることが可能となる。

ここで、半導体層５１の形成は、たとえば、電荷蓄積層２４を形成した後に、その表面部（界面）に、あらかじめ半導体層５１となるＰ導電型層を形成する。そして、光電変換層３９およびコンタクト層４０を形成するための光ＣＶＤ膜を埋め込む前に、凹部３９ａおよびコンタクト孔４０ａ内にＰ導電型層を埋め込む。再度、埋め込んだＰ導電型層が凹部３９ａの底面部およびコンタクト孔４０ａの側面部にだけ残るようにエッチングして、コンタクト層４０を形成するためのコンタクト孔を開口し直した後、始めて光ＣＶＤ膜の埋め込みを行うようにすればよい。なお、コンタクト孔４０ａを開口する際のオーバーエッチングまたはコンタクト孔を開口し直す際のオーバーエッチングによって、コンタクト層４０と電荷蓄積層２４との接面におけるＰ導電型層は簡単に除去できる。

また、Ｐ導電型の半導体層５１を設けてなる構成のＭ０Ｓセンサ（単位セル６₁₁’）としては、たとえば図１１に示すように、透明電極４２側にも同様のＰ導電型の半導体層５２を設けるようにしてもよい。このような構成とした場合、容量結合の面積が拡大し、飽和信号量をさらに増大させることが可能となる。

なお、上記した実施形態においては、配線層がＡｌからなる場合を例に説明したが、これに限らず、たとえばカッパー（Ｃｕ）からなる配線層とすることもできる。Ｃｕを用いる場合、配線層は埋め込み（ダマシン）構造により形成される。

また、配線層数を上下の２層とした場合を例に説明したが、ロジック回路の混載を考え、２層以上の配線層としてもよい。勿論、ロジック回路の部分のみ多層にし、画素領域の部分は１層〜３層までの少ない配線層により形成することもできる。その場合、光電変換層を埋め込むような形状としてもよい。

また、画素ごとにカラーフィルタおよびマイクロレンズが形成されてなる単板式カメラに応用する場合に限らず、他の方式のカメラに応用することも可能である。

また、１画素／１セル構造のＭＯＳセンサに限らず、たとえば２画素／１セル構造のＭＯＳセンサなどにも同様に適用できる。

また、光電変換層の形成には、アモルファスシリコンに限らず、たとえばアモルファスセレンなどの光ＣＶＤ膜を用いることもできる。

その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。

この発明の第１の実施形態にしたがったＭＯＳセンサ（積層増幅型固体撮像装置）の構成例を示す回路ブロック図。 第１の実施形態にしたがったＭＯＳセンサの、単位セルの一例を示す構成図。 第１の実施形態にしたがったＭＯＳセンサの製造方法を説明するために示す工程断面図。 第１の実施形態にしたがったＭＯＳセンサの製造方法を説明するために示す工程断面図。 第１の実施形態にしたがったＭＯＳセンサの製造方法を説明するために示す工程断面図。 第１の実施形態にしたがったＭＯＳセンサの製造方法を説明するために示す工程断面図。 第１の実施形態にしたがったＭＯＳセンサの製造方法を説明するために示す工程断面図。 第１の実施形態にしたがったＭＯＳセンサの製造方法を説明するために示す工程断面図。 第１の実施形態にしたがったＭＯＳセンサの製造方法を説明するために示す工程断面図。 この発明の第２の実施形態にしたがったＭＯＳセンサ（積層増幅型固体撮像装置）の、単位セルの構成例を示す断面図。 第２の実施形態にしたがったＭＯＳセンサの、単位セルの他の構成例を示す断面図。

符号の説明

６₁₁，６₁₁’…単位セル、２１…Ｐ導電型シリコン基板、２１ａ…Ｐ導電型エピタキシャル層、２４…Ｎ導電型の電荷蓄積部、２５…Ｐ導電型のウェル領域、２６，２７，２８，２９…ゲート電極、３１，３３，３５…層間膜、３９…Ｎ導電型の光電変換層、４０…Ｎ導電型のコンタクト層、４１…分離層、４２…透明電極、４３…カラーフィルタ、４４…マイクロレンズ、５１，５２…Ｐ導電型の半導体層。

Claims (5)

1. 半導体基板上に、光電変換部および信号走査回路部を含む複数の単位セルを行列方向に二次元状に配置してなる撮像領域を備える固体撮像装置であって、
   前記光電変換部が、
   前記半導体基板の表面領域に形成された電荷蓄積層と、
   前記電荷蓄積層の上方に層間膜を介して積層され、かつ、前記単位セルごとに分離して形成された光電変換層と
   を有してなることを特徴とする固体撮像装置。
2. 半導体基板の表面領域に形成された複数の信号走査回路部と、
   前記複数の信号走査回路部の近傍にそれぞれ設けられた、前記半導体基板の表面領域に埋設された電荷蓄積層、および、前記電荷蓄積層の上方に層間膜を介して積層された光電変換層を含む、複数の光電変換部と、
   前記光電変換層の相互を各画素単位に分離するための分離層と
   を具備したことを特徴とする固体撮像装置。
3. 前記分離層は、前記光電変換層よりも光透過率の低い膜であることを特徴とする請求項１または２に記載の固体撮像装置。
4. 前記光電変換部の、前記電荷蓄積層および前記光電変換層はコンタクト層を介して相互に接続され、
   前記電荷蓄積層および前記光電変換層と前記コンタクト層とは同じ第１導電型領域からなることを特徴とする請求項１または２に記載の固体撮像装置。
5. 前記電荷蓄積層および前記光電変換層と前記コンタクト層には、前記第１導電型領域とは導電型が異なる第２導電型領域がさらに設けられてなることを特徴とする請求項４に記載の固体撮像装置。

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