JP2004334295A - 記憶装置 - Google Patents
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Abstract
【課題】ランレングス符号化されたシリアルデータの書き込み動作を高速化することが可能な記憶装置を提供すること。
【解決手段】メモリアレイ（記憶手段）８０は、パラレルデータＤＰのデータ幅に対応して設けられた複数のメモリブロック８１〜８８（複数の記憶領域）を有する。これら複数のメモリブロック８１〜８８には、画素データＤＧが共通に与えられ、この画素データＤＧが所定データ幅のパラレルデータＤＰに展開されて記憶される。このとき、画素データＤＧ（第１のデータ）の連続数を表すランレングスデータ（第２のデータ）に基づきメモリブロック８１〜８８の中から画素データが記憶されるべき１又は２以上のメモリブロックが同時的に選択される。
【選択図】 図１
【解決手段】メモリアレイ（記憶手段）８０は、パラレルデータＤＰのデータ幅に対応して設けられた複数のメモリブロック８１〜８８（複数の記憶領域）を有する。これら複数のメモリブロック８１〜８８には、画素データＤＧが共通に与えられ、この画素データＤＧが所定データ幅のパラレルデータＤＰに展開されて記憶される。このとき、画素データＤＧ（第１のデータ）の連続数を表すランレングスデータ（第２のデータ）に基づきメモリブロック８１〜８８の中から画素データが記憶されるべき１又は２以上のメモリブロックが同時的に選択される。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、記憶装置に関し、特に、記憶すべき値とその値が連続する個数とが既知のデータに対する記憶動作の高速化技術に関する。
【０００２】
【従来の技術】
従来、ファクシミリ等においては、画像をスキャンすることにより、白または黒の画素を表現する２値データからなるシリアルデータを生成しており、このシリアルデータを伝送する場合、ランレングス符号化によりシリアルデータを圧縮している。一方、この種のシリアルデータを記憶するための記憶装置として、パラレルデータに展開して記憶するものがある（特許文献１参照）。この従来技術によれば、シリアルデータに含まれる各データが順次的に入力されて別々のメモリアレイに書き込まれるが、最後に入力されるデータを記憶するメモリアレイの書き込み動作が、それよりも前に入力されるデータを記憶するメモリアレイよりも高速化されている。これにより、データセットアップ時間を短縮し、全体として書き込み動作を高速化している。
【０００３】
【特許文献１】
特開平１１−３２８９４８号公報（段落番号００１２、図２）
【０００４】
【発明が解決しようとする課題】
しかしながら、上述の従来技術によれば、シリアルデータに含まれる各データを個々にラッチしてメモリアレイに個別的に書き込むため、同じ値のデータが連続する場合であっても、各データを個々にラッチして同様の書き込み動作を繰り返す必要がある。従って、ランレングスの大きなシリアルデータを記憶する場合、その書き込み動作を有効に高速化することができないという問題がある。
この発明は、上記事情に鑑みてなされたもので、ランレングス符号化されたシリアルデータの書き込み動作を高速化することが可能な記憶装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記課題を解決するため、この発明は以下の構成を有する。
即ち、この発明に係る記憶装置は、第１のデータが共通に与えられ、前記第１のデータ所定個数分のデータ幅に対応して設けられた複数の記憶領域を有する記憶手段と、前記第１のデータの連続数を表す第２のデータを入力し、該第２のデータに基づき、前記複数の記憶領域の中から前記第１のデータが記憶されるべき１又は２以上の記憶領域を同時的に選択する記憶領域選択手段と、を備えたことを特徴とする。
この構成によれば、複数の記憶領域のうち、同値の複数の第１のデータが記憶されるべき記憶領域が並列的に選択される。これにより、同値の複数の第１のデータがパラレルデータに展開されて１回の書き込み動作でメモリアレイ８０に記憶され、従って書き込み動作が高速化される。
【０００６】
上記記憶装置において、例えば、前記記憶領域選択手段が、前記第１のデータを記憶すべき領域の始点を与える第１のアドレスを格納する第１のレジスタと、前記第１のレジスタに格納された第１のアドレスに前記第２のデータの値を加算する加算器と、前記第１のデータを記憶すべき領域の終点を与える第２のアドレスとして前記加算器の加算結果を格納すると共に該加算結果を前記第１のレジスタに与える第２のレジスタと、前記第１および第２のレジスタの内容に基づき前記複数の記憶領域を書き込み可能な状態に選択的に制御する制御部と、を備えたことを特徴とする。
また、例えば、前記制御部が、前記データ幅に対応した単位領域と前記第１および第２のアドレスとの関係に基づき、書き込み可能な状態に制御すべき記憶領域を選択することを特徴とする。
【０００７】
また、例えば、前記制御部が、前記第１および第２のアドレスが、前記単位領域のうち、現在書き込みの対象となっている単位領域の内部を指定するものである場合、前記複数の記憶領域のうち、前記第１のアドレスから第２のアドレスまでの各アドレスで指定される記憶領域を同時的に選択することを特徴とする。
また、例えば、前記制御部が、前記第１のアドレスが、前記単位領域のうちの現在書き込みの対象となっている単位領域の内部を指定するものであり、且つ、前記第２のアドレスが、前記現在書き込みの対象となっている単位領域の外部を指定するものである場合、前記複数の記憶領域のうち、前記第１のアドレス以降の各アドレスで指定される記憶領域を同時的に選択することを特徴とする。
【０００８】
また、例えば、前記制御部が、前記第１および第２のアドレスが、前記単位領域のうちの現在書き込みの対象となっている領域の外部を指定するものである場合、前記複数の記憶領域の全てを同時的に選択することを特徴とする。
また、例えば、前記制御部が、前記第１のアドレスが、前記単位領域のうちの現在書き込みの対象となっている単位領域の外部を指定するものであり、且つ、前記第２のアドレスが、前記現在書き込みの対象となっている単位領域の内部を指定するものである場合、前記複数の記憶領域のうち、前記第２のアドレス以前の各アドレスで指定される記憶領域を同時的に選択することを特徴とする。
【０００９】
【発明の実施の形態】
以下、この発明の実施形態に係る記憶装置を説明する。
図１に、この発明の実施形態に係る記憶装置の構成を示す。この記憶装置は、画像データであるシリアルデータＤＳを８個の画素データ（ＤＰ１〜ＤＰ８）からなる所定データ幅のパラレルデータＤＰに展開して記憶するものでる。この実施形態では、入力されるシリアルデータＤＳは、予めランレングス符号化され、図２（ａ）に示すように、画素データＤＧと画素データの連続数（ランレングス）を表すランレングスデータＲＬとに変換されて外部から入力される。また、各画素データＤＧは、１６ビットのデータであるものとする。
【００１０】
図１において、符号１０は加算器、符号２０，３０はレジスタ、符号４０はコンパレータ、符号５０はライトコントローラ、符号６０はカウンタ、符号７０はマルチプレクサ、符号８０はメモリアレイを示す。このうち、加算器１０、レジスタ２０，３０、コンパレータ４０、ライトコントローラ５０、カウンタ６０は、記憶領域選択手段として機能するものであり、上述のランレングスデータＲＬに基づき、複数のメモリブロック８１〜８８の中から画素データが記憶されるべき１又は２以上のメモリブロックを同時的に選択する。また、メモリアレイ８０は、パラレルデータＤＰのデータ幅に対応して設けられた８個のメモリブロック８１〜８８を有する記憶手段であり、各メモリブロックには画素データＤＧが共通に与えられる。
【００１１】
図２（ａ）に、画素データＤＧとランレングスデータＲＬとの関係を示す。同図では、画素データＤＧの値「５」、「８」、「０」、「４」、「２」、「０」、「１」、「２」に対して、ランレングスデータＲＬの値「１」、「１」、「８」、「１」、「１」、「２」、「１」、「１」がそれぞれ対応している。この例でによれば、ランレングス符号化前のシリアルデータは、例えば画素データ「５」、「８」がそれぞれ１個発生した後に、画素データ「０」が８個連続したものであることを表している。このランレングス符号化により、シリアルデータＤＳに含まれる連続した同値の画素データが１個の画素データＤＧに置き換えられ、これによりデータ量を削減している。
【００１２】
説明を図１に戻す。上述のランレングスデータＲＬは加算器１０の一方の入力部に与えられ、この加算器１０の他方の入力部には後述のレジスタ３０の出力信号であるアドレスＡＤＳが与えられる。加算器１０の出力信号はレジスタ２０に与えられ、このレジスタ２０の出力信号であるアドレス信号ＡＤＥはコンパレータ４０とレジスタ３０に与えられ、このアドレス信号ＡＤＥの下位３ビットからなるアドレスＡＤＥＬはライトコントローラ５０に与えられる。レジスタ３０の出力信号であるアドレス信号ＡＤＳは、上述の加算器１０とコンパレータ４０とカウンタ６０とに与えられ、このアドレス信号ＡＤＳの下位３ビットからなるアドレスＡＤＳＬはライトコントローラ５０に与えられる。図２（ｂ）に示すように、アドレスＡＤＥ，ＡＤＳのそれぞれは、「Ａ０」〜「Ａ１２」の１３ビットから構成され、そのうち、下位３ビットの「Ａ０」〜「Ａ２」には８つのメモリブロック８１〜８８のいずれかに対応したデータが現れる。
【００１３】
カウンタ６０の出力信号であるアドレスＡＤＣはコンパレータ４０とマルチプレクサ７０の一方の入力部に与えられ、このマルチプレクサ７０の他方の入力部にはリード用のアドレスＡＤＤＲが与えられる。マルチプレクサ７０の出力信号であるアドレスＡＤはメモリアレイ８０を構成するメモリブロック８１〜８８に共通に与えられる。コンパレータ４０の出力信号Ｊはライトコントローラ５０に与えられ、このライトコントローラ５０の出力信号であるライトコントロール信号ＳＷＥはメモリアレイ８０に与えられる。また、ライトコントローラ５０から上述のカウンタ６０にはカウントアップ用のトリガー信号Ｔが与えられる。
【００１４】
メモリアレイ８０を構成する各メモリブロックは、ｎ個（ｎは任意の自然数）分の画素データの記憶領域を有している。この実施形態では、１つの画素データの記憶領域を「セル」と定義する。１個のセルは１つの画素データ（１６ビット）を記憶する。図３に示す例では、１個のメモリブロック８１は、ｎ個のセルＭ（１，１）〜Ｍ（１，ｎ）から構成される。同様に他のメモリブロック８２〜８８についてもｎ個のセルから構成され、メモリアレイ８０の全体では、セルＭ（１，１）〜Ｍ（８，ｎ）が８行ｎ列のマトリックス状に配列されている。これら８個のメモリブロック８１〜８８は、パラレルデータＤＰのデータ幅、即ち１つのパラレルデータに含まれる画素データに対応して設けられたものである。
【００１５】
また、８行×ｎ列のマトリックス状に配列されたセルＭ（１，１）〜Ｍ（８，ｎ）には、列方向に歩進するアドレスが割り付けられており、また全列にわたってアドレスが連続したものとなっている。即ち、図３において、第１列目のセルＭ（１，１）には先頭アドレスが割り付けられており、以下、第１列目のセル（２，１）、Ｍ（３，１）、Ｍ（４，１）、…、Ｍ（８，１）に対して「１」づつ歩進するアドレスが割り付けられている。また、第２列目の先頭のセルＭ（１，２）には、第１列目の最後のセルＭ（８，１）のアドレスに連続するアドレスが割り付けられている。以下同様に、第３列目から第ｎ列目の各セルには歩進したアドレスが割り付けられ、全列を通してアドレスが連続したものとなっている。
【００１６】
以下、この実施形態に係る記憶装置の動作を説明する。
先ず、図３を参照して、シリアルデータＤＳの各画像データとメモリアレイ８０内の記憶場所との対応関係を説明しておく。図３は、シリアルデータＤＳの各画素データとメモリアレイ８０の記憶場所との対応関係を示している。この例に示すように、シリアルデータＤＳは、メモリブロック８１〜８８の個数に対応した数の画素データを単位として、メモリアレイ８０の各列を構成するセル群に記憶される。例えば、図３において、シリアルデータＤＳ内のデータ列ＤＳｍを構成する画素データの値「５」、「８」、「０」、「０」、「０」、「０」、「０」、「０」は、それぞれ、セルＭ（１，１）、Ｍ（２，１）、Ｍ（３，１）、Ｍ（４，１）、Ｍ（５，１）、Ｍ（６，１）、Ｍ（７，１）、Ｍ（８，１）に記憶される。即ち、データ列ＤＳｍはパラレルデータに展開されてメモリアレイ８０の第１列目に記憶される。
【００１７】
また、データ列ＤＳｍに続くデータ列ＤＳｍ＋１を構成する画素データの値「０」、「０」、「４」、「２」、「０」、「０」、「１」、「２」は、それぞれ、セルＭ（１，２）、Ｍ（２，２）、Ｍ（３，２）、Ｍ（４，２）、Ｍ（５，２）、Ｍ（６，２）、Ｍ（７，２）、Ｍ（８，２）に記憶される。即ち、データ列ＤＳｍ＋１は同様にパラレルデータに展開されてメモリアレイ８０の第２列目に記憶される。以下同様に、データ列ＤＳｍ＋１に続くデータ列を構成する各画素データはメモリアレイ８０の第３列目以降に順次記憶される。このように、メモリアレイ８０の各列を構成するセル群は、パラレルデータＰＤを記憶するためのデータ幅に対応した単位となる領域を構成し、シリアルデータＤＳは８つの画素データからなるパラレルデータに展開されて１つの列に記憶される。
【００１８】
次に、図１に示す記憶装置の動作について、上述の図３に示すデータ列ＤＳｍがメモリアレイ８０の第１列目に記憶されるまでの動作を例として説明する。
先ず、図１に示す記憶装置の動作を概略的に説明しておく。この記憶装置は、連続する同値の画像データを一括して複数のメモリブロックに書き込む。このとき、一括して同値が書き込まれる複数のメモリブロックは、レジスタ２０，３０に格納されるアドレスにより指定され、ライトコントローラ５０により、該当する複数のメモリブロックを書き込み可能な状態に同時的に制御する。即ち、レジスタ３０には、画素データを記憶すべき領域の始点である最初のメモリセルを指定するアドレスが格納される。また、レジスタ２０には、画素データを記憶すべき領域の終点である最後のメモリセルを指定するアドレスが格納される。これらのレジスタに格納された各アドレスで指定される範囲内に存在する全てのメモリセルが一括して書き込み可能な状態に制御される。また、同値の画像データが複数の列に亘って記憶される場合には、カウンタ６０が出力するアドレスＡＤＣを歩進させることにより、書き込み対象の列を切り替えている。
【００１９】
続いて、各部の動作を詳細に説明する。初期状態では、図１に示すレジスタ２０，３０はリセットされており、これらのレジスタからそれぞれ出力されるアドレスＡＤＥ，ＡＤＳの全ビットが「０」となっている。また、カウンタ６０もリセットされた状態にあり、その出力信号であるアドレスＡＤＣの全ビットも「０」となっている。また、マルチプレクサ７０は、書き込み動作時には、カウンタ６０から出力されるアドレスＡＤＣを選択し、読み出し動作時には、外部から与えられるアドレスＡＤＤＲを選択する。ここでは、主として書き込み動作を説明するので、マルチプレクサ７０はアドレスＡＤＣを選択しているものとする。さらに、ライトコントローラ５０から出力されるライトコントロール信号ＳＷＥは非活性状態とされ、これを入力するメモリアレイ８０を構成するメモリブロック８１〜８８の全ては、データの書き込みを受け付けない状態となっている。
【００２０】
この初期状態から、ＣＰＵ等の外部装置が、画素データＤＧとして、図２（ａ）に示す画素データＤＧの先頭の画素データ「５」を、図１に示すメモリアレイ８０のメモリブロック８１〜８８に共通に与える。この段階では、メモリブロック８１〜８８は何れも書き込みを受け付けない状態にあるので、画素データ「５」は未だ何れのメモリブロックにも書き込まれない。
一方、メモリアレイ８０に与えられている画素データ「５」の連続数を表すデータ「１」がランレングスデータＲＬとして加算器１０に与えられると、加算器１０は、ランレングスデータＲＬの値「１」を、レジスタ３０に格納されたアドレスＡＤＳの値に加算し、その加算結果をレジスタ２０に出力する。
【００２１】
コンパレータ４０は、アドレスＡＤＳと、このアドレスＡＤＳよりも「１」だけ大きいアドレスＡＤＥとを比較し、その比較結果を表す信号Ｊをライトコントローラ５０に出力する。この信号Ｊを受けて、ライトコントローラ５０は、アドレスＡＤＥとアドレスＡＤＳとの差分が「１」の場合には、ライトコントロール信号ＳＷＥにより、メモリブロック８１〜８８のうち、アドレスＡＤＳの下位３ビットからなるアドレスＡＤＳＬで指定されるメモリブロック８１のみを書き込み可能な状態に制御する。これにより、画素データ「５」がメモリブロック８１に書き込まれる。
この後、レジスタ２０の値がレジスタ３０に書き込まれ、それまで最後のメモリブロックを指定していたアドレスＡＤＥの値「１」が新たに最初のメモリブロックを指定するアドレスＡＤＳの値とされる。
【００２２】
続いて、外部装置が、画素データ「８」を供給し、その連続数を表すデータ「１」をランレングスデータＲＬとして供給する。この場合、レジスタ３０から出力されるアドレスＡＤＳの値は「１」であるから、これにランレングスデータＲＬの値「１」を加算し、値「２」をレジスタ２０に出力する。この場合も、コンパレータ４０は、アドレスＡＤＥとアドレスＡＤＳとの差分が「１」である旨の信号Ｊをライトコントローラ５０に出力し、これを受けて、ライトコントローラ５０は、アドレスＡＤＳの下位３ビットからなるアドレスＡＤＳＬで指定されるメモリブロック８２のみを書き込み可能な状態に制御する。これにより、画素データ「８」がメモリブロック８２に書き込まれる。
この後、レジスタ２０の値がレジスタ３０に書き込まれ、それまで最後のメモリブロックを指定していたアドレスＡＤＥの値「２」が新たに最初のメモリブロックを指定するアドレスＡＤＳの値とされる。
【００２３】
続いて、外部の装置が、画素データ「０」を供給し、その連続数を表すデータ「８」をランレングスデータＲＬとして供給する。この場合、レジスタ３０から出力されるアドレスＡＤＳの値は「２」であるから、これにランレングスデータＲＬの値「８」を加算し、値「１０」をレジスタ２０に出力する。アドレスＡＤＳの値「２」とアドレスＡＤＥの値「１０」がコンパレータ４０に出力される。このように、アドレスＡＤＳの値「２」とアドレスＡＤＥの値「１０」との差分が値「１」よりも大きな値「８」である場合、コンパレータ４０は、パラレルデータを記憶するための単位となる領域（列）と、アドレスＡＤＳおよびアドレスＡＤＥとの関係に基づき、書き込み可能な状態に制御すべきメモリブロックを選択する。
【００２４】
ここで、図４を参照して、コンパレータ４０がメモリブロックを判定する原理を説明する。同図（ａ）は、アドレスＡＤＳとアドレスＡＤＥとが現在書き込みの対象となっている列Ｃ１の内部のセルを指定するものである場合に選択すべきメモリブロックの範囲を示す。この場合、アドレスＡＤＳで示されるメモリブロックからアドレスＡＤＥで示されるメモリブロックまでが同時的に選択される。同図（ｂ）は、アドレスＡＤＳが現在書き込みの対象となっている列Ｃ１の内部のセルを指定するものであり、且つアドレスＡＤＥが列Ｃ１の外部の列Ｃ２に存在するセルを指定するものである場合に選択すべきメモリブロックの範囲を示す。この場合、アドレスＡＤＳ以降の各アドレスで指定されるメモリブロック、即ちアドレスＡＤＳで示される列Ｃ１の内部のメモリブロックから、この列Ｃ１の最後のメモリブロックまでが同時的に選択される。
【００２５】
同図（ｃ）は、アドレスＡＤＳが現在書き込みの対象となっている列Ｃ１の外部の列Ｃ０に存在するセルを指定するものであり、且つアドレスＡＤＥも列Ｃ１の外部の列Ｃ２に存在するセルを指定するものである場合に選択すべきメモリブロックの範囲を示す。この場合、列Ｃ１に存在する複数のメモリブロック８１〜８８の全てが同時的に選択される。同図（ｄ）は、アドレスＡＤＳが現在書き込みの対象となっている列Ｃ１の外部の列Ｃ０に存在するセルを指定するものであり、且つアドレスＡＤＥが列Ｃ１の内部のセルを指定するものである場合に選択すべきメモリブロックの範囲を示す。この場合、アドレスＡＤＥ以前の各アドレスで指定されるメモリブロック、即ち列Ｃ１の先頭のメモリブロックからアドレスＡＤＥで示されるメモリブロックまでが同時的に選択される。
【００２６】
説明を図１に戻す。コンパレータ４０は、アドレスＡＤＥの値「１０」とアドレスＡＤＳの値「２」とから、図４（ｂ）に示すように、アドレスＡＤＳが現在書き込みの対象となっている列Ｃ１のセルを指定するものであり、且つアドレスＡＤＥが列Ｃの外の列Ｃ２に存在するセルを指定するものであると判断し、この判断結果をライトコントローラ５０に出力する。これを受けて、ライトコントローラ５０は、アドレスＡＤＳの下位３ビットからなるアドレスＡＤＳＬに基づき、現在書き込みの対象となっている列Ｃ１について、同値を書き込むべき先頭のメモリアレイ８３から最後のメモリブロック８８を書き込み可能な状態に制御する。これにより、メモリブロック８３〜８８に画素データ「０」が一括して書き込まれ、書き込み動作が高速化される。
【００２７】
続いて、ライトコントローラ５０は、トリガー信号Ｔをカウンタ６０に出力し、このカウンタ６０の出力信号であるアドレスＡＤＣを「１」だけインクリメントする。これにより、第２列目の列Ｃ２が書き込みの対象とされる。この場合、図４（ｄ）に示すように、アドレスＡＤＳは、新たに書き込みの対象となった列Ｃ２の外の列Ｃ１に存在するセルを指定するものとなり、且つアドレスＡＤＥが列Ｃ２のセルを指定するものとなるから、コンパレータ４０は、列Ｃ２の先頭のメモリブロックからアドレスＡＤＥの下位３ビットからなるアドレスＡＤＥＬで指定されるメモリブロック８２までを書き込み可能な状態に制御し、これらメモリブロック８１、８２に画素データ「０」を一括して書き込む。以下、同様にして画素データ「４」等を順次書き込む。以上により、画素データＤＧがパラレルデータに展開されてメモリアレイ８０に記憶される。
【００２８】
上述のようにしてメモリアレイ８０に書き込まれた画素データは、列毎に読み出される。この場合、マルチプレクサ７０はアドレスＡＤＤＲを選択してアドレスＡＤとしてメモリアレイ８０に出力する。このアドレスＡＤ（ＡＤＤＲ）によりメモリアレイ８０の列が択一的に選択され、この列に記憶された画素データＤＰ１〜ＤＰ８が並列に読み出される。
以上、この発明の実施形態について詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、上述の実施形態では画像データからなるシリアルデータを例としたが、これに限らず、ランレングス符号化されたデータであればどのようなシリアルデータであってもよい。
【００２９】
【発明の効果】
以上説明したように、この発明によれば、シリアルデータに含まれる第１のデータの連続数を表す第２のデータを入力し、該第２のデータに基づき複数の記憶領域を選択するようにしたので、ランレングス符号化されたシリアルデータの書き込み動作を高速化することが可能となる。
【図面の簡単な説明】
【図１】この発明の実施の形態に係る記憶装置の構成を示すブロック図である。
【図２】この発明の実施の形態に係る記憶装置のデータおよびアドレス構成を説明するための図である。
【図３】この発明の実施の形態に係る記憶装置のシリアルデータと記憶場所との関係を説明するための説明図である。
【図４】この発明の実施の形態に係る記憶装置の動作を説明するための説明図である。
【符号の説明】
１０；加算器、２０，３０；レジスタ、４０；コンパレータ、５０；ライトコントローラ、６０；カウンタ、７０；マルチプレクサ、８０；メモリアレイ、８１〜８８；メモリブロック。
【発明の属する技術分野】
本発明は、記憶装置に関し、特に、記憶すべき値とその値が連続する個数とが既知のデータに対する記憶動作の高速化技術に関する。
【０００２】
【従来の技術】
従来、ファクシミリ等においては、画像をスキャンすることにより、白または黒の画素を表現する２値データからなるシリアルデータを生成しており、このシリアルデータを伝送する場合、ランレングス符号化によりシリアルデータを圧縮している。一方、この種のシリアルデータを記憶するための記憶装置として、パラレルデータに展開して記憶するものがある（特許文献１参照）。この従来技術によれば、シリアルデータに含まれる各データが順次的に入力されて別々のメモリアレイに書き込まれるが、最後に入力されるデータを記憶するメモリアレイの書き込み動作が、それよりも前に入力されるデータを記憶するメモリアレイよりも高速化されている。これにより、データセットアップ時間を短縮し、全体として書き込み動作を高速化している。
【０００３】
【特許文献１】
特開平１１−３２８９４８号公報（段落番号００１２、図２）
【０００４】
【発明が解決しようとする課題】
しかしながら、上述の従来技術によれば、シリアルデータに含まれる各データを個々にラッチしてメモリアレイに個別的に書き込むため、同じ値のデータが連続する場合であっても、各データを個々にラッチして同様の書き込み動作を繰り返す必要がある。従って、ランレングスの大きなシリアルデータを記憶する場合、その書き込み動作を有効に高速化することができないという問題がある。
この発明は、上記事情に鑑みてなされたもので、ランレングス符号化されたシリアルデータの書き込み動作を高速化することが可能な記憶装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記課題を解決するため、この発明は以下の構成を有する。
即ち、この発明に係る記憶装置は、第１のデータが共通に与えられ、前記第１のデータ所定個数分のデータ幅に対応して設けられた複数の記憶領域を有する記憶手段と、前記第１のデータの連続数を表す第２のデータを入力し、該第２のデータに基づき、前記複数の記憶領域の中から前記第１のデータが記憶されるべき１又は２以上の記憶領域を同時的に選択する記憶領域選択手段と、を備えたことを特徴とする。
この構成によれば、複数の記憶領域のうち、同値の複数の第１のデータが記憶されるべき記憶領域が並列的に選択される。これにより、同値の複数の第１のデータがパラレルデータに展開されて１回の書き込み動作でメモリアレイ８０に記憶され、従って書き込み動作が高速化される。
【０００６】
上記記憶装置において、例えば、前記記憶領域選択手段が、前記第１のデータを記憶すべき領域の始点を与える第１のアドレスを格納する第１のレジスタと、前記第１のレジスタに格納された第１のアドレスに前記第２のデータの値を加算する加算器と、前記第１のデータを記憶すべき領域の終点を与える第２のアドレスとして前記加算器の加算結果を格納すると共に該加算結果を前記第１のレジスタに与える第２のレジスタと、前記第１および第２のレジスタの内容に基づき前記複数の記憶領域を書き込み可能な状態に選択的に制御する制御部と、を備えたことを特徴とする。
また、例えば、前記制御部が、前記データ幅に対応した単位領域と前記第１および第２のアドレスとの関係に基づき、書き込み可能な状態に制御すべき記憶領域を選択することを特徴とする。
【０００７】
また、例えば、前記制御部が、前記第１および第２のアドレスが、前記単位領域のうち、現在書き込みの対象となっている単位領域の内部を指定するものである場合、前記複数の記憶領域のうち、前記第１のアドレスから第２のアドレスまでの各アドレスで指定される記憶領域を同時的に選択することを特徴とする。
また、例えば、前記制御部が、前記第１のアドレスが、前記単位領域のうちの現在書き込みの対象となっている単位領域の内部を指定するものであり、且つ、前記第２のアドレスが、前記現在書き込みの対象となっている単位領域の外部を指定するものである場合、前記複数の記憶領域のうち、前記第１のアドレス以降の各アドレスで指定される記憶領域を同時的に選択することを特徴とする。
【０００８】
また、例えば、前記制御部が、前記第１および第２のアドレスが、前記単位領域のうちの現在書き込みの対象となっている領域の外部を指定するものである場合、前記複数の記憶領域の全てを同時的に選択することを特徴とする。
また、例えば、前記制御部が、前記第１のアドレスが、前記単位領域のうちの現在書き込みの対象となっている単位領域の外部を指定するものであり、且つ、前記第２のアドレスが、前記現在書き込みの対象となっている単位領域の内部を指定するものである場合、前記複数の記憶領域のうち、前記第２のアドレス以前の各アドレスで指定される記憶領域を同時的に選択することを特徴とする。
【０００９】
【発明の実施の形態】
以下、この発明の実施形態に係る記憶装置を説明する。
図１に、この発明の実施形態に係る記憶装置の構成を示す。この記憶装置は、画像データであるシリアルデータＤＳを８個の画素データ（ＤＰ１〜ＤＰ８）からなる所定データ幅のパラレルデータＤＰに展開して記憶するものでる。この実施形態では、入力されるシリアルデータＤＳは、予めランレングス符号化され、図２（ａ）に示すように、画素データＤＧと画素データの連続数（ランレングス）を表すランレングスデータＲＬとに変換されて外部から入力される。また、各画素データＤＧは、１６ビットのデータであるものとする。
【００１０】
図１において、符号１０は加算器、符号２０，３０はレジスタ、符号４０はコンパレータ、符号５０はライトコントローラ、符号６０はカウンタ、符号７０はマルチプレクサ、符号８０はメモリアレイを示す。このうち、加算器１０、レジスタ２０，３０、コンパレータ４０、ライトコントローラ５０、カウンタ６０は、記憶領域選択手段として機能するものであり、上述のランレングスデータＲＬに基づき、複数のメモリブロック８１〜８８の中から画素データが記憶されるべき１又は２以上のメモリブロックを同時的に選択する。また、メモリアレイ８０は、パラレルデータＤＰのデータ幅に対応して設けられた８個のメモリブロック８１〜８８を有する記憶手段であり、各メモリブロックには画素データＤＧが共通に与えられる。
【００１１】
図２（ａ）に、画素データＤＧとランレングスデータＲＬとの関係を示す。同図では、画素データＤＧの値「５」、「８」、「０」、「４」、「２」、「０」、「１」、「２」に対して、ランレングスデータＲＬの値「１」、「１」、「８」、「１」、「１」、「２」、「１」、「１」がそれぞれ対応している。この例でによれば、ランレングス符号化前のシリアルデータは、例えば画素データ「５」、「８」がそれぞれ１個発生した後に、画素データ「０」が８個連続したものであることを表している。このランレングス符号化により、シリアルデータＤＳに含まれる連続した同値の画素データが１個の画素データＤＧに置き換えられ、これによりデータ量を削減している。
【００１２】
説明を図１に戻す。上述のランレングスデータＲＬは加算器１０の一方の入力部に与えられ、この加算器１０の他方の入力部には後述のレジスタ３０の出力信号であるアドレスＡＤＳが与えられる。加算器１０の出力信号はレジスタ２０に与えられ、このレジスタ２０の出力信号であるアドレス信号ＡＤＥはコンパレータ４０とレジスタ３０に与えられ、このアドレス信号ＡＤＥの下位３ビットからなるアドレスＡＤＥＬはライトコントローラ５０に与えられる。レジスタ３０の出力信号であるアドレス信号ＡＤＳは、上述の加算器１０とコンパレータ４０とカウンタ６０とに与えられ、このアドレス信号ＡＤＳの下位３ビットからなるアドレスＡＤＳＬはライトコントローラ５０に与えられる。図２（ｂ）に示すように、アドレスＡＤＥ，ＡＤＳのそれぞれは、「Ａ０」〜「Ａ１２」の１３ビットから構成され、そのうち、下位３ビットの「Ａ０」〜「Ａ２」には８つのメモリブロック８１〜８８のいずれかに対応したデータが現れる。
【００１３】
カウンタ６０の出力信号であるアドレスＡＤＣはコンパレータ４０とマルチプレクサ７０の一方の入力部に与えられ、このマルチプレクサ７０の他方の入力部にはリード用のアドレスＡＤＤＲが与えられる。マルチプレクサ７０の出力信号であるアドレスＡＤはメモリアレイ８０を構成するメモリブロック８１〜８８に共通に与えられる。コンパレータ４０の出力信号Ｊはライトコントローラ５０に与えられ、このライトコントローラ５０の出力信号であるライトコントロール信号ＳＷＥはメモリアレイ８０に与えられる。また、ライトコントローラ５０から上述のカウンタ６０にはカウントアップ用のトリガー信号Ｔが与えられる。
【００１４】
メモリアレイ８０を構成する各メモリブロックは、ｎ個（ｎは任意の自然数）分の画素データの記憶領域を有している。この実施形態では、１つの画素データの記憶領域を「セル」と定義する。１個のセルは１つの画素データ（１６ビット）を記憶する。図３に示す例では、１個のメモリブロック８１は、ｎ個のセルＭ（１，１）〜Ｍ（１，ｎ）から構成される。同様に他のメモリブロック８２〜８８についてもｎ個のセルから構成され、メモリアレイ８０の全体では、セルＭ（１，１）〜Ｍ（８，ｎ）が８行ｎ列のマトリックス状に配列されている。これら８個のメモリブロック８１〜８８は、パラレルデータＤＰのデータ幅、即ち１つのパラレルデータに含まれる画素データに対応して設けられたものである。
【００１５】
また、８行×ｎ列のマトリックス状に配列されたセルＭ（１，１）〜Ｍ（８，ｎ）には、列方向に歩進するアドレスが割り付けられており、また全列にわたってアドレスが連続したものとなっている。即ち、図３において、第１列目のセルＭ（１，１）には先頭アドレスが割り付けられており、以下、第１列目のセル（２，１）、Ｍ（３，１）、Ｍ（４，１）、…、Ｍ（８，１）に対して「１」づつ歩進するアドレスが割り付けられている。また、第２列目の先頭のセルＭ（１，２）には、第１列目の最後のセルＭ（８，１）のアドレスに連続するアドレスが割り付けられている。以下同様に、第３列目から第ｎ列目の各セルには歩進したアドレスが割り付けられ、全列を通してアドレスが連続したものとなっている。
【００１６】
以下、この実施形態に係る記憶装置の動作を説明する。
先ず、図３を参照して、シリアルデータＤＳの各画像データとメモリアレイ８０内の記憶場所との対応関係を説明しておく。図３は、シリアルデータＤＳの各画素データとメモリアレイ８０の記憶場所との対応関係を示している。この例に示すように、シリアルデータＤＳは、メモリブロック８１〜８８の個数に対応した数の画素データを単位として、メモリアレイ８０の各列を構成するセル群に記憶される。例えば、図３において、シリアルデータＤＳ内のデータ列ＤＳｍを構成する画素データの値「５」、「８」、「０」、「０」、「０」、「０」、「０」、「０」は、それぞれ、セルＭ（１，１）、Ｍ（２，１）、Ｍ（３，１）、Ｍ（４，１）、Ｍ（５，１）、Ｍ（６，１）、Ｍ（７，１）、Ｍ（８，１）に記憶される。即ち、データ列ＤＳｍはパラレルデータに展開されてメモリアレイ８０の第１列目に記憶される。
【００１７】
また、データ列ＤＳｍに続くデータ列ＤＳｍ＋１を構成する画素データの値「０」、「０」、「４」、「２」、「０」、「０」、「１」、「２」は、それぞれ、セルＭ（１，２）、Ｍ（２，２）、Ｍ（３，２）、Ｍ（４，２）、Ｍ（５，２）、Ｍ（６，２）、Ｍ（７，２）、Ｍ（８，２）に記憶される。即ち、データ列ＤＳｍ＋１は同様にパラレルデータに展開されてメモリアレイ８０の第２列目に記憶される。以下同様に、データ列ＤＳｍ＋１に続くデータ列を構成する各画素データはメモリアレイ８０の第３列目以降に順次記憶される。このように、メモリアレイ８０の各列を構成するセル群は、パラレルデータＰＤを記憶するためのデータ幅に対応した単位となる領域を構成し、シリアルデータＤＳは８つの画素データからなるパラレルデータに展開されて１つの列に記憶される。
【００１８】
次に、図１に示す記憶装置の動作について、上述の図３に示すデータ列ＤＳｍがメモリアレイ８０の第１列目に記憶されるまでの動作を例として説明する。
先ず、図１に示す記憶装置の動作を概略的に説明しておく。この記憶装置は、連続する同値の画像データを一括して複数のメモリブロックに書き込む。このとき、一括して同値が書き込まれる複数のメモリブロックは、レジスタ２０，３０に格納されるアドレスにより指定され、ライトコントローラ５０により、該当する複数のメモリブロックを書き込み可能な状態に同時的に制御する。即ち、レジスタ３０には、画素データを記憶すべき領域の始点である最初のメモリセルを指定するアドレスが格納される。また、レジスタ２０には、画素データを記憶すべき領域の終点である最後のメモリセルを指定するアドレスが格納される。これらのレジスタに格納された各アドレスで指定される範囲内に存在する全てのメモリセルが一括して書き込み可能な状態に制御される。また、同値の画像データが複数の列に亘って記憶される場合には、カウンタ６０が出力するアドレスＡＤＣを歩進させることにより、書き込み対象の列を切り替えている。
【００１９】
続いて、各部の動作を詳細に説明する。初期状態では、図１に示すレジスタ２０，３０はリセットされており、これらのレジスタからそれぞれ出力されるアドレスＡＤＥ，ＡＤＳの全ビットが「０」となっている。また、カウンタ６０もリセットされた状態にあり、その出力信号であるアドレスＡＤＣの全ビットも「０」となっている。また、マルチプレクサ７０は、書き込み動作時には、カウンタ６０から出力されるアドレスＡＤＣを選択し、読み出し動作時には、外部から与えられるアドレスＡＤＤＲを選択する。ここでは、主として書き込み動作を説明するので、マルチプレクサ７０はアドレスＡＤＣを選択しているものとする。さらに、ライトコントローラ５０から出力されるライトコントロール信号ＳＷＥは非活性状態とされ、これを入力するメモリアレイ８０を構成するメモリブロック８１〜８８の全ては、データの書き込みを受け付けない状態となっている。
【００２０】
この初期状態から、ＣＰＵ等の外部装置が、画素データＤＧとして、図２（ａ）に示す画素データＤＧの先頭の画素データ「５」を、図１に示すメモリアレイ８０のメモリブロック８１〜８８に共通に与える。この段階では、メモリブロック８１〜８８は何れも書き込みを受け付けない状態にあるので、画素データ「５」は未だ何れのメモリブロックにも書き込まれない。
一方、メモリアレイ８０に与えられている画素データ「５」の連続数を表すデータ「１」がランレングスデータＲＬとして加算器１０に与えられると、加算器１０は、ランレングスデータＲＬの値「１」を、レジスタ３０に格納されたアドレスＡＤＳの値に加算し、その加算結果をレジスタ２０に出力する。
【００２１】
コンパレータ４０は、アドレスＡＤＳと、このアドレスＡＤＳよりも「１」だけ大きいアドレスＡＤＥとを比較し、その比較結果を表す信号Ｊをライトコントローラ５０に出力する。この信号Ｊを受けて、ライトコントローラ５０は、アドレスＡＤＥとアドレスＡＤＳとの差分が「１」の場合には、ライトコントロール信号ＳＷＥにより、メモリブロック８１〜８８のうち、アドレスＡＤＳの下位３ビットからなるアドレスＡＤＳＬで指定されるメモリブロック８１のみを書き込み可能な状態に制御する。これにより、画素データ「５」がメモリブロック８１に書き込まれる。
この後、レジスタ２０の値がレジスタ３０に書き込まれ、それまで最後のメモリブロックを指定していたアドレスＡＤＥの値「１」が新たに最初のメモリブロックを指定するアドレスＡＤＳの値とされる。
【００２２】
続いて、外部装置が、画素データ「８」を供給し、その連続数を表すデータ「１」をランレングスデータＲＬとして供給する。この場合、レジスタ３０から出力されるアドレスＡＤＳの値は「１」であるから、これにランレングスデータＲＬの値「１」を加算し、値「２」をレジスタ２０に出力する。この場合も、コンパレータ４０は、アドレスＡＤＥとアドレスＡＤＳとの差分が「１」である旨の信号Ｊをライトコントローラ５０に出力し、これを受けて、ライトコントローラ５０は、アドレスＡＤＳの下位３ビットからなるアドレスＡＤＳＬで指定されるメモリブロック８２のみを書き込み可能な状態に制御する。これにより、画素データ「８」がメモリブロック８２に書き込まれる。
この後、レジスタ２０の値がレジスタ３０に書き込まれ、それまで最後のメモリブロックを指定していたアドレスＡＤＥの値「２」が新たに最初のメモリブロックを指定するアドレスＡＤＳの値とされる。
【００２３】
続いて、外部の装置が、画素データ「０」を供給し、その連続数を表すデータ「８」をランレングスデータＲＬとして供給する。この場合、レジスタ３０から出力されるアドレスＡＤＳの値は「２」であるから、これにランレングスデータＲＬの値「８」を加算し、値「１０」をレジスタ２０に出力する。アドレスＡＤＳの値「２」とアドレスＡＤＥの値「１０」がコンパレータ４０に出力される。このように、アドレスＡＤＳの値「２」とアドレスＡＤＥの値「１０」との差分が値「１」よりも大きな値「８」である場合、コンパレータ４０は、パラレルデータを記憶するための単位となる領域（列）と、アドレスＡＤＳおよびアドレスＡＤＥとの関係に基づき、書き込み可能な状態に制御すべきメモリブロックを選択する。
【００２４】
ここで、図４を参照して、コンパレータ４０がメモリブロックを判定する原理を説明する。同図（ａ）は、アドレスＡＤＳとアドレスＡＤＥとが現在書き込みの対象となっている列Ｃ１の内部のセルを指定するものである場合に選択すべきメモリブロックの範囲を示す。この場合、アドレスＡＤＳで示されるメモリブロックからアドレスＡＤＥで示されるメモリブロックまでが同時的に選択される。同図（ｂ）は、アドレスＡＤＳが現在書き込みの対象となっている列Ｃ１の内部のセルを指定するものであり、且つアドレスＡＤＥが列Ｃ１の外部の列Ｃ２に存在するセルを指定するものである場合に選択すべきメモリブロックの範囲を示す。この場合、アドレスＡＤＳ以降の各アドレスで指定されるメモリブロック、即ちアドレスＡＤＳで示される列Ｃ１の内部のメモリブロックから、この列Ｃ１の最後のメモリブロックまでが同時的に選択される。
【００２５】
同図（ｃ）は、アドレスＡＤＳが現在書き込みの対象となっている列Ｃ１の外部の列Ｃ０に存在するセルを指定するものであり、且つアドレスＡＤＥも列Ｃ１の外部の列Ｃ２に存在するセルを指定するものである場合に選択すべきメモリブロックの範囲を示す。この場合、列Ｃ１に存在する複数のメモリブロック８１〜８８の全てが同時的に選択される。同図（ｄ）は、アドレスＡＤＳが現在書き込みの対象となっている列Ｃ１の外部の列Ｃ０に存在するセルを指定するものであり、且つアドレスＡＤＥが列Ｃ１の内部のセルを指定するものである場合に選択すべきメモリブロックの範囲を示す。この場合、アドレスＡＤＥ以前の各アドレスで指定されるメモリブロック、即ち列Ｃ１の先頭のメモリブロックからアドレスＡＤＥで示されるメモリブロックまでが同時的に選択される。
【００２６】
説明を図１に戻す。コンパレータ４０は、アドレスＡＤＥの値「１０」とアドレスＡＤＳの値「２」とから、図４（ｂ）に示すように、アドレスＡＤＳが現在書き込みの対象となっている列Ｃ１のセルを指定するものであり、且つアドレスＡＤＥが列Ｃの外の列Ｃ２に存在するセルを指定するものであると判断し、この判断結果をライトコントローラ５０に出力する。これを受けて、ライトコントローラ５０は、アドレスＡＤＳの下位３ビットからなるアドレスＡＤＳＬに基づき、現在書き込みの対象となっている列Ｃ１について、同値を書き込むべき先頭のメモリアレイ８３から最後のメモリブロック８８を書き込み可能な状態に制御する。これにより、メモリブロック８３〜８８に画素データ「０」が一括して書き込まれ、書き込み動作が高速化される。
【００２７】
続いて、ライトコントローラ５０は、トリガー信号Ｔをカウンタ６０に出力し、このカウンタ６０の出力信号であるアドレスＡＤＣを「１」だけインクリメントする。これにより、第２列目の列Ｃ２が書き込みの対象とされる。この場合、図４（ｄ）に示すように、アドレスＡＤＳは、新たに書き込みの対象となった列Ｃ２の外の列Ｃ１に存在するセルを指定するものとなり、且つアドレスＡＤＥが列Ｃ２のセルを指定するものとなるから、コンパレータ４０は、列Ｃ２の先頭のメモリブロックからアドレスＡＤＥの下位３ビットからなるアドレスＡＤＥＬで指定されるメモリブロック８２までを書き込み可能な状態に制御し、これらメモリブロック８１、８２に画素データ「０」を一括して書き込む。以下、同様にして画素データ「４」等を順次書き込む。以上により、画素データＤＧがパラレルデータに展開されてメモリアレイ８０に記憶される。
【００２８】
上述のようにしてメモリアレイ８０に書き込まれた画素データは、列毎に読み出される。この場合、マルチプレクサ７０はアドレスＡＤＤＲを選択してアドレスＡＤとしてメモリアレイ８０に出力する。このアドレスＡＤ（ＡＤＤＲ）によりメモリアレイ８０の列が択一的に選択され、この列に記憶された画素データＤＰ１〜ＤＰ８が並列に読み出される。
以上、この発明の実施形態について詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、上述の実施形態では画像データからなるシリアルデータを例としたが、これに限らず、ランレングス符号化されたデータであればどのようなシリアルデータであってもよい。
【００２９】
【発明の効果】
以上説明したように、この発明によれば、シリアルデータに含まれる第１のデータの連続数を表す第２のデータを入力し、該第２のデータに基づき複数の記憶領域を選択するようにしたので、ランレングス符号化されたシリアルデータの書き込み動作を高速化することが可能となる。
【図面の簡単な説明】
【図１】この発明の実施の形態に係る記憶装置の構成を示すブロック図である。
【図２】この発明の実施の形態に係る記憶装置のデータおよびアドレス構成を説明するための図である。
【図３】この発明の実施の形態に係る記憶装置のシリアルデータと記憶場所との関係を説明するための説明図である。
【図４】この発明の実施の形態に係る記憶装置の動作を説明するための説明図である。
【符号の説明】
１０；加算器、２０，３０；レジスタ、４０；コンパレータ、５０；ライトコントローラ、６０；カウンタ、７０；マルチプレクサ、８０；メモリアレイ、８１〜８８；メモリブロック。
Claims (7)
- 第１のデータが共通に与えられ、前記第１のデータ所定個数分のデータ幅に対応して設けられた複数の記憶領域を有する記憶手段と、
前記第１のデータの連続数を表す第２のデータを入力し、該第２のデータに基づき、前記複数の記憶領域の中から前記第１のデータが記憶されるべき１又は２以上の記憶領域を同時的に選択する記憶領域選択手段と、
を備えたことを特徴とする記憶装置。 - 前記記憶領域選択手段が、
前記第１のデータを記憶すべき領域の始点を与える第１のアドレスを格納する第１のレジスタと、
前記第１のレジスタに格納された第１のアドレスに前記第２のデータの値を加算する加算器と、
前記第１のデータを記憶すべき領域の終点を与える第２のアドレスとして前記加算器の加算結果を格納すると共に該加算結果を前記第１のレジスタに与える第２のレジスタと、
前記第１および第２のレジスタの内容に基づき前記複数の記憶領域を書き込み可能な状態に選択的に制御する制御部と、
を備えたことを特徴とする請求項１に記載された記憶装置。 - 前記制御部が、
前記データ幅に対応した単位領域と前記第１および第２のアドレスとの関係に基づき、書き込み可能な状態に制御すべき記憶領域を選択することを特徴とする請求項２に記載された記憶装置。 - 前記制御部が、
前記第１および第２のアドレスが、前記単位領域のうち、現在書き込みの対象となっている単位領域の内部を指定するものである場合、前記複数の記憶領域のうち、前記第１のアドレスから第２のアドレスまでの各アドレスで指定される記憶領域を同時的に選択することを特徴とする請求項３に記載された記憶装置。 - 前記制御部が、
前記第１のアドレスが、前記単位領域のうちの現在書き込みの対象となっている単位領域の内部を指定するものであり、且つ、前記第２のアドレスが、前記現在書き込みの対象となっている単位領域の外部を指定するものである場合、前記複数の記憶領域のうち、前記第１のアドレス以降の各アドレスで指定される記憶領域を同時的に選択することを特徴とする請求項３に記載された記憶装置。 - 前記制御部が、
前記第１および第２のアドレスが、前記単位領域のうちの現在書き込みの対象となっている領域の外部を指定するものである場合、前記複数の記憶領域の全てを同時的に選択することを特徴とする請求項３に記載された記憶装置。 - 前記制御部が、
前記第１のアドレスが、前記単位領域のうちの現在書き込みの対象となっている単位領域の外部を指定するものであり、且つ、前記第２のアドレスが、前記現在書き込みの対象となっている単位領域の内部を指定するものである場合、前記複数の記憶領域のうち、前記第２のアドレス以前の各アドレスで指定される記憶領域を同時的に選択することを特徴とする請求項３に記載された記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003125361A JP2004334295A (ja) | 2003-04-30 | 2003-04-30 | 記憶装置 |
| US10/829,012 US7483033B2 (en) | 2003-04-30 | 2004-04-21 | Storage device |
| CNB200410038608XA CN100357912C (zh) | 2003-04-30 | 2004-04-28 | 存储设备及其控制方法 |
| HK04110118A HK1066999A1 (en) | 2003-04-30 | 2004-12-21 | Storage device and control method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003125361A JP2004334295A (ja) | 2003-04-30 | 2003-04-30 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004334295A true JP2004334295A (ja) | 2004-11-25 |
Family
ID=33308168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003125361A Pending JP2004334295A (ja) | 2003-04-30 | 2003-04-30 | 記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7483033B2 (ja) |
| JP (1) | JP2004334295A (ja) |
| CN (1) | CN100357912C (ja) |
| HK (1) | HK1066999A1 (ja) |
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Also Published As
| Publication number | Publication date |
|---|---|
| US20040218227A1 (en) | 2004-11-04 |
| CN1542842A (zh) | 2004-11-03 |
| HK1066999A1 (en) | 2005-03-18 |
| CN100357912C (zh) | 2007-12-26 |
| US7483033B2 (en) | 2009-01-27 |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
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