JPS617769A - イメ−ジメモリ書き込み制御方式 - Google Patents
イメ−ジメモリ書き込み制御方式Info
- Publication number
- JPS617769A JPS617769A JP59128627A JP12862784A JPS617769A JP S617769 A JPS617769 A JP S617769A JP 59128627 A JP59128627 A JP 59128627A JP 12862784 A JP12862784 A JP 12862784A JP S617769 A JPS617769 A JP S617769A
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- JP
- Japan
- Prior art keywords
- data
- value
- image memory
- run length
- image data
- Prior art date
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- Pending
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- Controls And Circuits For Display Device (AREA)
- Image Input (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はホスト計算機とイメージデータ記録装置との間
にあって、イメージデータの圧縮、伸長や編集などを行
なうイメージデータ処理装置におけるイメージメモリへ
のデータの書き込みの制御に係るものである。
にあって、イメージデータの圧縮、伸長や編集などを行
なうイメージデータ処理装置におけるイメージメモリへ
のデータの書き込みの制御に係るものである。
第４図はイメージデータ処理装置の接続関係を表わした
図であって、２０はホスト計算機、２１はイメージデー
タ処理装置、２２はイメージデータ記録装置を示してい
る。第５図はイメージデータ処理装置の構成例會示すブ
ロック図であって、２３はマイクロプロセッサ、２４は
インタフェース制御部、２５はメモリ、２６は文字制御
部、２７は伸長制御部、２８はイメージメモリ制御部、
２９は圧縮制御部、３０はイメージメモリを表わしてい
る。
図であって、２０はホスト計算機、２１はイメージデー
タ処理装置、２２はイメージデータ記録装置を示してい
る。第５図はイメージデータ処理装置の構成例會示すブ
ロック図であって、２３はマイクロプロセッサ、２４は
インタフェース制御部、２５はメモリ、２６は文字制御
部、２７は伸長制御部、２８はイメージメモリ制御部、
２９は圧縮制御部、３０はイメージメモリを表わしてい
る。
第４図および第５図に示すイメージデータ処理装置２１
は、イン煮フェース制御部２４を経由してホスト計算機
２０から受は取った文字データやイメージデータをイメ
ージメモリ３０上で編集して、これを再びインク７工−
ス制御部２４を経由してイメージデータ記録装置２２に
送出するなどの処理を行なっている。
は、イン煮フェース制御部２４を経由してホスト計算機
２０から受は取った文字データやイメージデータをイメ
ージメモリ３０上で編集して、これを再びインク７工−
ス制御部２４を経由してイメージデータ記録装置２２に
送出するなどの処理を行なっている。
上述のイメージデータ処理装置において、イメージメモ
リには記録すべき図形や文字などのパターンと同一のド
ツト情報が書き込まれる。そのときζ′°イメージメモ
リ制御部はイメージメモリに１ビツトづつデータを書き
込むのでアクセス回数が多いため処理に長時間を要する
と云う問題点があった。
リには記録すべき図形や文字などのパターンと同一のド
ツト情報が書き込まれる。そのときζ′°イメージメモ
リ制御部はイメージメモリに１ビツトづつデータを書き
込むのでアクセス回数が多いため処理に長時間を要する
と云う問題点があった。
例えばイメージメモリの大きさはＡ４サイズ１頁で、約
５００にバイト（１７２８ビット×２２８６ピツト）Ｉ
Ｃなるので、１ビット当りのアクセス時間ｔ”４００ｎ
ｓとすると１枚の画面データを書き込むのに約１．６秒
かかることになる。
５００にバイト（１７２８ビット×２２８６ピツト）Ｉ
Ｃなるので、１ビット当りのアクセス時間ｔ”４００ｎ
ｓとすると１枚の画面データを書き込むのに約１．６秒
かかることになる。
本発明は、かかる従来の問題点に鑑み、イメージデータ
処理装置における、イメージメモリへのデータ書き込み
が、少ないアクセスで可能であって迅速な処理が期待出
来る制御方式を提供することを目的としている。
処理装置における、イメージメモリへのデータ書き込み
が、少ないアクセスで可能であって迅速な処理が期待出
来る制御方式を提供することを目的としている。
そして、この目的は本発明によれば、特許請求の範囲に
記載のとおり、ホスト計算機とイメージデータ記録装置
との間に位置してデータの編集やデータの転送を行なう
イメージデータ処理装置において、イメージデータをラ
ンレングス値に変換する手段と、データの書き込みに先
立ち初期値としてイメージメモリの該当区域の全ビット
をすべて”ｏ” ｔたはすべて１＃にする手段と、イメ
ージメモリのアクセスに用いるアドレスレジスタの値に
前記ランレングス値を加算する手段とを設け、イメージ
メモリへのイメージデータの書き込みに際し、イメージ
メモリの初期値と同極性のデータについては書き込むこ
となく該データに係るランレングス値を加算するととに
よシアドレスレジスタの値を更新し、イメージメモリの
初期値と異なる弾性のビットのみ書き込むことを特徴と
するイメージメモリ書き込み制御方式によシ達成される
。
記載のとおり、ホスト計算機とイメージデータ記録装置
との間に位置してデータの編集やデータの転送を行なう
イメージデータ処理装置において、イメージデータをラ
ンレングス値に変換する手段と、データの書き込みに先
立ち初期値としてイメージメモリの該当区域の全ビット
をすべて”ｏ” ｔたはすべて１＃にする手段と、イメ
ージメモリのアクセスに用いるアドレスレジスタの値に
前記ランレングス値を加算する手段とを設け、イメージ
メモリへのイメージデータの書き込みに際し、イメージ
メモリの初期値と同極性のデータについては書き込むこ
となく該データに係るランレングス値を加算するととに
よシアドレスレジスタの値を更新し、イメージメモリの
初期値と異なる弾性のビットのみ書き込むことを特徴と
するイメージメモリ書き込み制御方式によシ達成される
。
本発明のイメージメモリ書き込み制御方式は、上述のよ
うにデータの書き込みに先立って、予めメモリの該当位
置の全ビットを０＃またはｌ＃にして置いて、これと異
なる極性のビットの場合のみ書き込む方式としているの
で、従来の様にすべてのデータピッ）ｔ−書き込む場合
に比して、アクセス回数が減少するが、更に、書き込む
べきデータが全体的に０＃の割合が多ければ初期値とし
て０″ヲ、またｌ＃の割合が多ければ初期値としてｌ”
を用いることによシイメージメモリへの実際のアクセス
回数を大幅に減少せしめることが可能である。以下実施
例に基づいて詳細に説明する。
うにデータの書き込みに先立って、予めメモリの該当位
置の全ビットを０＃またはｌ＃にして置いて、これと異
なる極性のビットの場合のみ書き込む方式としているの
で、従来の様にすべてのデータピッ）ｔ−書き込む場合
に比して、アクセス回数が減少するが、更に、書き込む
べきデータが全体的に０＃の割合が多ければ初期値とし
て０″ヲ、またｌ＃の割合が多ければ初期値としてｌ”
を用いることによシイメージメモリへの実際のアクセス
回数を大幅に減少せしめることが可能である。以下実施
例に基づいて詳細に説明する。
第１図は本発明の１実施例を示すブロック図であって、
１はランレングス変換器、２〜４はマルチプレクサ、５
〜８はアドレスレジスタ、９はイメージメモリ、１ｏは
加算器、１１はモードレジスタを表わしている。
１はランレングス変換器、２〜４はマルチプレクサ、５
〜８はアドレスレジスタ、９はイメージメモリ、１ｏは
加算器、１１はモードレジスタを表わしている。
ランレングス変換器１はイメージデータをランレングス
データに変換するもので、第２図にそのデータ変換の例
を示す。第２図において、１２はイメージデータ、１３
はランレングス変換器、１４はランレングスデータを表
わしている。すなわち、イメージデータ１２は先頭（図
の左上）から矢印の方向に１バイトづつ処理されてラン
レングスデータ１４に示す様に矢印の方向に白３、黒１
、白２・・・・・・・・・として変換される（ ”ｏ”
が白に′ｌ”が黒に対応する）。そして、このジンレン
グス変換器は例えば第３図に示すブロック図の様な構成
で実現することが可能である。第３図において、１５は
データ変換ＲＯＭ、１６はカウンタ、１７は加算器、１
８．１９．１９′はレジスタを示しており、データ変換
ＲＯＭ１５に入力された１バイトのイメージデータは先
頭ビットから読まれてビットの極性が変化する迄のビッ
トの数がランレングス値としてバイナリイで出力される
。１バイトのイメージデータの処理が終了すると＋ Ｅ
ＮＤ信号によってカウンタ１６はリセットされる゛が、
その前に出力されたランレングス値はレジスタ１９に保
持され、またその時の極性（白または黒のいずれか）も
レジスタ１８に保持される。そして、次の１バイトのイ
メージデータの処理を開始したときデータの極性がレジ
スタ１８に保持されているものと同一であればレジスタ
１９に保持されている値をデータ変換ＲＯＭの出力に加
算してランレングス値としている。
データに変換するもので、第２図にそのデータ変換の例
を示す。第２図において、１２はイメージデータ、１３
はランレングス変換器、１４はランレングスデータを表
わしている。すなわち、イメージデータ１２は先頭（図
の左上）から矢印の方向に１バイトづつ処理されてラン
レングスデータ１４に示す様に矢印の方向に白３、黒１
、白２・・・・・・・・・として変換される（ ”ｏ”
が白に′ｌ”が黒に対応する）。そして、このジンレン
グス変換器は例えば第３図に示すブロック図の様な構成
で実現することが可能である。第３図において、１５は
データ変換ＲＯＭ、１６はカウンタ、１７は加算器、１
８．１９．１９′はレジスタを示しており、データ変換
ＲＯＭ１５に入力された１バイトのイメージデータは先
頭ビットから読まれてビットの極性が変化する迄のビッ
トの数がランレングス値としてバイナリイで出力される
。１バイトのイメージデータの処理が終了すると＋ Ｅ
ＮＤ信号によってカウンタ１６はリセットされる゛が、
その前に出力されたランレングス値はレジスタ１９に保
持され、またその時の極性（白または黒のいずれか）も
レジスタ１８に保持される。そして、次の１バイトのイ
メージデータの処理を開始したときデータの極性がレジ
スタ１８に保持されているものと同一であればレジスタ
１９に保持されている値をデータ変換ＲＯＭの出力に加
算してランレングス値としている。
以上ランレングス変換器について詳述したが再び第１図
に基づいて動作全説明する。データの書き込みに先立っ
てイメージメモリ９の初期化が行なわれる。すな・わち
、アドレスレジスタ５（Ｙアドレス）、および６（Ｘア
ドレス）Ｋスタートアドレスをセットして“０“または
ｌ“を書き込むことによシ全ビットを０”または“１“
にする。全ビットを総て６０１にするかまたは１＃にす
るかは書き込むべきデータの状態により決定するもので
、通常、その後で書き込むべきデータが白（０＃）の部
分が多ければｏ”ｔ、ｔた黒（１’）の部分が多ければ
″１１ヲ指定する。
に基づいて動作全説明する。データの書き込みに先立っ
てイメージメモリ９の初期化が行なわれる。すな・わち
、アドレスレジスタ５（Ｙアドレス）、および６（Ｘア
ドレス）Ｋスタートアドレスをセットして“０“または
ｌ“を書き込むことによシ全ビットを０”または“１“
にする。全ビットを総て６０１にするかまたは１＃にす
るかは書き込むべきデータの状態により決定するもので
、通常、その後で書き込むべきデータが白（０＃）の部
分が多ければｏ”ｔ、ｔた黒（１’）の部分が多ければ
″１１ヲ指定する。
続いてイメージメモリに書き込むべきデータの初期アド
レスをアドレスレジスタ５および６にセットすると、こ
れらはマルチプレクサ２または３を経由してアドレスレ
ジスタ７（Ｙアドレス）および８（Ｘアドレス）にセッ
トされる。
レスをアドレスレジスタ５および６にセットすると、こ
れらはマルチプレクサ２または３を経由してアドレスレ
ジスタ７（Ｙアドレス）および８（Ｘアドレス）にセッ
トされる。
一方、ランレングス変換器１に入力されたデータはラン
レングス値に変換されて加算機１０に入力される。この
とき、イメージメモリの初期化データとデータビットの
極性が同じであればマルチプレクサ４によって選択され
たＹアドレス値（アドレスレジスタ７の値）またはＸア
ドレス値（アドレスレジスタ８の値）のいずれかと前記
ランレングス値とが加算されて出力される。マルチプレ
クサ４がいずれのアドレス値を選択するかはモードレジ
スタ１１の内容で指定される横書き（Ｘ方向スキャン）
か縦書き（Ｙ方向スキャン）カニよって決まる。
レングス値に変換されて加算機１０に入力される。この
とき、イメージメモリの初期化データとデータビットの
極性が同じであればマルチプレクサ４によって選択され
たＹアドレス値（アドレスレジスタ７の値）またはＸア
ドレス値（アドレスレジスタ８の値）のいずれかと前記
ランレングス値とが加算されて出力される。マルチプレ
クサ４がいずれのアドレス値を選択するかはモードレジ
スタ１１の内容で指定される横書き（Ｘ方向スキャン）
か縦書き（Ｙ方向スキャン）カニよって決まる。
例えば、横書きの場合は５ＥＬＸ信号が“１＃となって
、マルチプレクサ４はアドレスレジスタ８の値（Ｘアド
レス）を選択するので、これとランレングス値が加算さ
れてマルチプレクサ３を経由してアドレスレジスタ８に
セットされる。これによシＸアドレスがイメージデータ
のランレングス値の分だけ更新される。ランレングス変
換器１の出力の極性がイメージメモリの初期化データと
異なる場合には、そのランレングス部分だけアドレスレ
ジスタの値を歩進してイメージメモリへデータ全書き込
む。
、マルチプレクサ４はアドレスレジスタ８の値（Ｘアド
レス）を選択するので、これとランレングス値が加算さ
れてマルチプレクサ３を経由してアドレスレジスタ８に
セットされる。これによシＸアドレスがイメージデータ
のランレングス値の分だけ更新される。ランレングス変
換器１の出力の極性がイメージメモリの初期化データと
異なる場合には、そのランレングス部分だけアドレスレ
ジスタの値を歩進してイメージメモリへデータ全書き込
む。
以上、詳細に説明したように本発明の方式によれば、イ
メージデータめランレングス値によって、書き込みアド
レスを制御することにより予め初期化したイメージメモ
リの極性と異なるビットについてのみランレングス部分
のデータを書き込めば良く、イメージメモリの初期値と
同極性のビットの書き込みは行なわないで済むから、イ
メージメモリへのイメージデータの書き込みに際するア
クセス回数が少なく、高速な処理が期待出来るので効果
は大きい。
メージデータめランレングス値によって、書き込みアド
レスを制御することにより予め初期化したイメージメモ
リの極性と異なるビットについてのみランレングス部分
のデータを書き込めば良く、イメージメモリの初期値と
同極性のビットの書き込みは行なわないで済むから、イ
メージメモリへのイメージデータの書き込みに際するア
クセス回数が少なく、高速な処理が期待出来るので効果
は大きい。
第１図は本発明の１実施例を示すブロック図、第２図は
ランレングス変換器のデータ変換の例を示す図、第３図
はランレングス変換器の構成例を示すブロック図、第４
図はイメージデータ処理装置の接続関係を表わした図、
第５図はイメージデータ処理装置の構成例を示すブロッ
ク図である。 １．１３・・・・・・ランレングス変換器、２〜４・・
・・・・マルチプレクサ、５〜８・・・・・・アドレス
レジスタ、９・・・・・・イメージメモリ、１０．１７
・・・・・・加算器、１１・・・・・・モードレジスタ
、１２・・・・・・イメージデータ、１４・・・・・・
ランレングスデータ、１５・・・・・・データ変換ＲＯ
Ｍ、 １６・・・・・・ カウンタ、１８．１９．１
９′・・・・・・レジスタ、２０・・・・・・ホスト計
算ａ２１・・・・・・イメージデータ処理装置、２２
・・・・・・イメージデータ記録装置、２３・・・・・
・マイクロプロセッサ、２４・・・・・・インタフェー
ス制御部２５ ・＝−メモリ、２６・・・・・・文字制
御部 ２７・・・・・・伸長制御部、２８・・・・・・
イメージメモリ制御部 ２９・・・・・・圧縮制御部、
３０・・・・・イメージメモリ 悌 ２ 図 第 ３ 図 第４ 図
ランレングス変換器のデータ変換の例を示す図、第３図
はランレングス変換器の構成例を示すブロック図、第４
図はイメージデータ処理装置の接続関係を表わした図、
第５図はイメージデータ処理装置の構成例を示すブロッ
ク図である。 １．１３・・・・・・ランレングス変換器、２〜４・・
・・・・マルチプレクサ、５〜８・・・・・・アドレス
レジスタ、９・・・・・・イメージメモリ、１０．１７
・・・・・・加算器、１１・・・・・・モードレジスタ
、１２・・・・・・イメージデータ、１４・・・・・・
ランレングスデータ、１５・・・・・・データ変換ＲＯ
Ｍ、 １６・・・・・・ カウンタ、１８．１９．１
９′・・・・・・レジスタ、２０・・・・・・ホスト計
算ａ２１・・・・・・イメージデータ処理装置、２２
・・・・・・イメージデータ記録装置、２３・・・・・
・マイクロプロセッサ、２４・・・・・・インタフェー
ス制御部２５ ・＝−メモリ、２６・・・・・・文字制
御部 ２７・・・・・・伸長制御部、２８・・・・・・
イメージメモリ制御部 ２９・・・・・・圧縮制御部、
３０・・・・・イメージメモリ 悌 ２ 図 第 ３ 図 第４ 図
Claims (1)
- ホスト計算機とイメージデータ記録装置との間に位置し
てデータの編集やデータの転送を行なうイメージデータ
処理装置において、イメージデータをランレングス値に
変換する手段と、データの書き込みに先立ち初期値とし
てイメージメモリの該当区域の全ビットをすべて“０”
またはすべて“１”にする手段と、イメージメモリのア
クセスに用いるアドレスレジスタの値に前記ランレング
ス値を加算する手段とを設け、イメージメモリへのイメ
ージデータの書き込みに際し、イメージメモリの初期値
と同極性のデータについては書き込むことなく該データ
に係るランレングス値を加算することによりアドレスレ
ジスタの値を更新し、イメージメモリの初期値と異なる
極性のビットのみ書き込むことを特徴とするイメージメ
モリ書き込み制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59128627A JPS617769A (ja) | 1984-06-22 | 1984-06-22 | イメ−ジメモリ書き込み制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59128627A JPS617769A (ja) | 1984-06-22 | 1984-06-22 | イメ−ジメモリ書き込み制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS617769A true JPS617769A (ja) | 1986-01-14 |
Family
ID=14989477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59128627A Pending JPS617769A (ja) | 1984-06-22 | 1984-06-22 | イメ−ジメモリ書き込み制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS617769A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0564111A2 (en) * | 1992-03-30 | 1993-10-06 | International Business Machines Corporation | Improvements in the decoding of run length code data for storage in a bit map memory |
| US7483033B2 (en) | 2003-04-30 | 2009-01-27 | Yamaha Corporation | Storage device |
-
1984
- 1984-06-22 JP JP59128627A patent/JPS617769A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0564111A2 (en) * | 1992-03-30 | 1993-10-06 | International Business Machines Corporation | Improvements in the decoding of run length code data for storage in a bit map memory |
| JPH05292331A (ja) * | 1992-03-30 | 1993-11-05 | Internatl Business Mach Corp <Ibm> | ラン・レングス・コードのデコード方法、ビデオ・コントローラ、及びデータ処理システム |
| EP0564111A3 (ja) * | 1992-03-30 | 1994-04-13 | Ibm | |
| US7483033B2 (en) | 2003-04-30 | 2009-01-27 | Yamaha Corporation | Storage device |
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