JP2004247738A - 半導体基板上に導電金属ラインの形成方法 - Google Patents
半導体基板上に導電金属ラインの形成方法 Download PDFInfo
- Publication number
- JP2004247738A JP2004247738A JP2004035181A JP2004035181A JP2004247738A JP 2004247738 A JP2004247738 A JP 2004247738A JP 2004035181 A JP2004035181 A JP 2004035181A JP 2004035181 A JP2004035181 A JP 2004035181A JP 2004247738 A JP2004247738 A JP 2004247738A
- Authority
- JP
- Japan
- Prior art keywords
- metal film
- film
- semiconductor substrate
- conductive metal
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 95
- 239000000758 substrate Substances 0.000 title claims abstract description 87
- 238000000034 method Methods 0.000 title claims abstract description 85
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 72
- 239000002184 metal Substances 0.000 title claims abstract description 72
- 238000009792 diffusion process Methods 0.000 claims abstract description 33
- 230000002265 prevention Effects 0.000 claims abstract description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 67
- 239000010949 copper Substances 0.000 claims description 67
- 229910052802 copper Inorganic materials 0.000 claims description 66
- 230000004888 barrier function Effects 0.000 claims description 20
- 239000000203 mixture Substances 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 15
- 239000000126 substance Substances 0.000 claims description 8
- 238000007598 dipping method Methods 0.000 claims description 5
- 238000009713 electroplating Methods 0.000 claims description 4
- 239000007921 spray Substances 0.000 claims description 4
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 3
- 229910052731 fluorine Inorganic materials 0.000 claims description 3
- 239000011737 fluorine Substances 0.000 claims description 3
- 238000007517 polishing process Methods 0.000 claims description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 2
- -1 H 2 SO 4 Substances 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 9
- 239000010410 layer Substances 0.000 description 25
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 10
- 238000001039 wet etching Methods 0.000 description 10
- 239000011229 interlayer Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000007747 plating Methods 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 239000006227 byproduct Substances 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 239000000654 additive Substances 0.000 description 2
- 239000011324 bead Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 230000000996 additive effect Effects 0.000 description 1
- 230000032683 aging Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910000365 copper sulfate Inorganic materials 0.000 description 1
- ARUVKPQLZAKDPS-UHFFFAOYSA-L copper(II) sulfate Chemical compound [Cu+2].[O-][S+2]([O-])([O-])[O-] ARUVKPQLZAKDPS-UHFFFAOYSA-L 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
- H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electroplating Methods And Accessories (AREA)
- Other Surface Treatments For Metallic Materials (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
【課題】フォトレジスト膜を使用せずに半導体基板の端上の金属膜を選択的に除去することのできる半導体基板上への導電金属ラインの形成方法を提供する。
【解決手段】半導体基板上への導電金属ラインの形成方法は、半導体基板１００の全面上に拡散防止膜１０５を形成することを含む。拡散防止膜１０５を有する半導体基板１００上にシード金属膜１１０を形成する。シード金属膜１１０上に半導体基板１００の端上のシード金属膜１１０を露出させる導電金属膜１６０を形成する。導電金属膜１６０に部分食刻工程を実施してシード金属膜１１０を除去する。この時、拡散防止膜１０５は半導体基板１００の端上に露出される。
【選択図】図９
【解決手段】半導体基板上への導電金属ラインの形成方法は、半導体基板１００の全面上に拡散防止膜１０５を形成することを含む。拡散防止膜１０５を有する半導体基板１００上にシード金属膜１１０を形成する。シード金属膜１１０上に半導体基板１００の端上のシード金属膜１１０を露出させる導電金属膜１６０を形成する。導電金属膜１６０に部分食刻工程を実施してシード金属膜１１０を除去する。この時、拡散防止膜１０５は半導体基板１００の端上に露出される。
【選択図】図９
Description
本発明は、半導体装置の金属ラインの形成方法に関する。特に半導体基板上に導電金属ラインを形成する方法（Ｍｅｔｈｏｄ ｏｆ Ｆｏｒｍｉｎｇ Ａ Ｃｏｎｄｕｃｔｉｖｅ Ｍｅｔａｌ Ｌｉｎｅ Ｏｖｅｒ Ａ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｗａｆｅｒ）に関する。
半導体装置の金属ラインの形成方法は、半導体装置の製造において、トランジスターのような個別素子（ｄｅｓｃｒｅｔｅ ｄｅｖｉｃｅｓ）を電気的に連結させるために金属配線が必須的に使用される。前記金属配線を形成する工程は、半導体基板の全面上に金属膜を形成することと前記金属膜を写真及び食刻工程を使用してパターニングすることを含む。
一般的に、前記金属膜は、アルミニウム膜で形成される。しかし、半導体装置の集積度が増加するにつれて、前記アルミニウム膜は高い信頼性の（ｈｉｇｈ ｒｅｌｉａｂｌｅ）金属膜、例えば銅膜で代替されている。これは前記銅膜の伝導度が前記アルミニウム膜の伝導度よりも高く、前記銅膜の電子遷移（ｅｌｅｃｔｒｏｍｉｇｒａｔｉｏｎ）特性が前記アルミニウム膜のそれよりも優れているためである。
しかし、前記銅膜は、乾式食刻工程を使用してパターニングするのが難しい。このため、最近は、高集積半導体装置に適した微細な銅配線（ｆｉｎｅ ｃｏｐｐｅｒ ｌｉｎｅｓ）を形成するためにダマシーン工程（ｄａｍａｓｃｅｎｅ ｐｒｏｃｅｓｓ）が広く使用されている。また、前記銅配線は、高い拡散度（ｈｉｇｈ ｄｉｆｆｕｓｉｖｉｔｙ）を有するため前記銅配線を包む拡散障壁膜（ｄｉｆｆｕｓｉｏｎ ｂａｒｒｉｅｒ ｌａｙｅｒ）を形成することが要求される。
前記ダマシーン工程を使用して前記銅配線を形成する方法を、半導体基板上にグルーブを有する層間絶縁膜を形成すること、前記層間絶縁膜を有する半導体基板の全面上に拡散障壁膜及びシード銅膜を順に形成すること、前記シード銅膜上に電気メッキ技術（ｅｌｅｃｔｒｏｐｌａｔｉｎｇ ｔｅｃｈｎｉｑｕｅ）を使用して銅膜を形成すること、および前記層間絶縁膜が露出されるまで前記銅膜を平坦化させることを含む。
この場合、前記半導体基板の端（ｅｄｇｅ）、特にベベル（ｂｅｖｅｌ）上に前記銅膜及び／または前記シード銅膜を残存させることもできる。
前記半導体基板の端上に残存する銅膜は、前記半導体基板を移送させるのに使用されるウエハーカセット及び転送アーム（ｔｒａｎｓｆｅｒ ａｒｍ）などを汚染させることがある。さらに、前記残存する銅膜は、前記半導体基板内に浸透して前記半導体基板に形成される半導体装置の特性を低下させる。従って、前記半導体基板の端上に残存する銅膜は、必ず除去されなければならない。
前記半導体基板の端上に残存する銅膜を除去する方法が米国特許出願公開第２００２／０１０６９０５（ＵＳ ｐａｔｅｎｔ ｐｕｂｌｉｃａｔｉｏｎ Ｎｏ．ＵＳ２００２／０１０６９０５ Ａ１）にトラン（Ｔｒａｎ）などによって開示されている。
このトラン（Ｔｒａｎ）などによる前記方法は、半導体基板の全面上に拡散障壁膜、シード銅膜及び銅膜を順に形成することを含む。続いて、前記銅膜上にフォトレジスト膜のような保護膜を形成する。通常のエッジビード除去工程（ｅｄｇｅ−ｂｅａｄ ｒｅｍｏｖａｌ ｐｒｏｃｅｓｓ）を使用して前記フォトレジスト膜の端を除去する。その結果、前記半導体基板の端上の前記銅膜が露出される。前記露出された銅膜及びその下部の前記シード銅膜をウェット食刻溶液（ｗｅｔ ｅｔｃｈａｎｔ）を使用して食刻する。
前述したように、半導体基板の端上の銅膜を選択的に除去する従来の方法はフォトレジスト膜のような保護膜を使用する。この場合に、前記フォトレジスト膜を塗布する工程、エッジビード除去工程及び前記フォトレジスト膜の除去工程が追加で要求されて半導体製造工程の生産性（ｔｈｒｏｕｇｈｐｕｔ）を低下させる。また、前記フォトレジスト膜を使用する場合に、前記銅膜のウェット食刻溶液が前記フォトレジスト膜によって汚染されやすい。
米国特許出願公開第２００２／０１０６９０５号明細書
本発明が解決しようとする課題は、フォトレジスト膜の使用なしで半導体基板の端上の金属膜を選択的に除去することのできる半導体基板上に導電金属ラインの形成方法を提供する。
前記課題を解決するために本発明は、半導体基板上に導電金属ラインの形成方法を提供する。
前記方法の一つの実施形態は、半導体基板の全面上に拡散防止膜を形成することを含む。前記拡散防止膜を有する半導体基板上にシード金属膜を形成する。前記シード金属膜上に形成して前記半導体基板の端上のシード金属膜を露出させる導電金属膜を形成する。前記導電金属膜に部分食刻工程を適用して前記半導体基板の端上の前記拡散防止膜が露出されるまで前記シード金属膜を除去する。
前記方法の他の実施形態は、半導体基板の上部に導電金属膜を形成することを含む。前記導電金属膜を有する半導体基板上に食刻工程を実施してその金属膜を部分除去する。
本発明は、拡散防止膜と犠牲膜及び導電膜を有する前記半導体基板にウェット食刻工程を実施して前記導電膜の形成時に生じるかす導電膜と前記かす銅膜による汚染源を前記半導体基板から除去する。これにより、前記半導体基板から前記かす導電膜によるスクラッチと前記汚染源による後続工程に関係する設備に及ぼす汚染を防止して前記半導体装置のパフォーマンスを向上させることができる。
以下、本発明の実施形態を添付した図面を参照して詳しく説明する。
図１は、本発明の一つの実施形態による金属膜が形成されている半導体基板の断面図であり、図２は、本発明の一つの実施形態による半導体基板が装着されているクラムシェル断面図である。
図１を参照すると、複数の下部配線（図示せず）を有する半導体基板を備える。前記下部配線を覆う層間絶縁膜（図示せず）を形成する。前記層間絶縁膜に多数の溝（Ｔｒｅｎｃｈｓ，図に示せず）を形成する。前記溝は、前記下部配線の上面に所定領域を露出する。前記溝の内部と前記層間絶縁膜上に拡散防止膜１０５及びシード銅膜１１０を順に形成する。
前記拡散防止膜１０５及びシード銅膜１１０は、ＰＶＤ（Ｐｈｉｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成する。従って、前記拡散防止膜１０５と前記シード銅膜１１０は、前記半導体基板１００のベベル（ＢＥＶＥＬ）部位までかぶる。
前記拡散防止膜１０５はＴａＮを含む。また、前記拡散防止膜１０５は、順に蒸着されるＴｉとＴｉＮを含むこともできる。
図２を参照すると、半導体基板１１５が装着されているクラムシェル（Ｃｌａｍｓｈｅｌｌ）１１８を備える。なお、図２において、半導体基板１１５は、上記の通り半導体基板１００に拡散防止膜１０５、シード銅膜１１０が形成された状態である。
前記半導体基板１１５は、図１の拡散防止膜１０５とシード銅膜１１０が順に形成されているものである。前記クラムシェル１１８は、リップシール（Ｌｉｐ ｓｅａｌ）１４０及びカソードコンタクト（Ｃａｔｈｏｄ Ｃｏｎｔａｃｔ）１３５が装着される本体（Ｍａｉｎ Ｂｏｄｙ）１２５を有する。前記半導体基板１１５は、前記リップシール１４０に位置される。前記リップシール１４０は、ゴム（Ｒｕｂｂｅｒ）素材で形成され、前記カソードコンタクト１３５は、導電体である。前記本体１２５内には、外部電源１４５が印加されるように電線が内蔵されている。前記本体１２５は、絶縁体で形成されている。また、前記本体１２５は、上下に移動する支持部１２０を有する圧力部１３０を有する。前記圧力部１３０は、前記半導体基板１１５に圧力を加え前記カソードコンタクト１３５に前記半導体基板１１５が接触するようにする役割をする。
図３は、本発明の一つの実施形態による半導体基板、リップシール及びカソードコンタクトの相互位置関係を示す平面図であり、図４は、図３のカソードコンタクトを切断線Ｉ−Ｉ’に沿って示す透視図である。
図３及び図４を参照すると、前記半導体基板１１５は、リップシール１４０上に装着されているカソードコンタクト１３５上に配置される。前記リップシール１４０は、帯形態の環形を示す。前記カソードコンタクト１３５は、上体１３５ａと下体１３５ｃで分けられる。前記下体１３５ｃは、複数のコンタクトノードを有する。前記カソードコンタクト１３５は、自由に形態を変形させることができる導電体であり、多数のカソードコンタクト１３５が連結部１３５ｂを通じてつながって前記リップシール１４０に安着される。前記半導体基板１１５は、前記カソードコンタクト１３５に置かれる。つまり、前記半導体基板１１５の端（Ｅｄｇｅ）部位は、前記カソードコンタクト１３５の下体１３５ｃに置かれる。
図５は、本発明の一つの実施形態による半導体基板が装着されているクラムシェルの断面図である。
図５を参照すると、図２のクラムシェル１１８内部の支持台１２０を通じて圧力部１３０に圧力を加えて半導体基板１１５がカソードコンタクト１３５と接触するようにリップシール１４０を押しつける。前記半導体基板１１５は、図１の拡散防止膜１０５とシード銅膜１１０が順に形成しているものである。その後、前記クラムシェル１１８を電気メッキ槽１５３のメッキ溶液１５０に入れ前記半導体基板１１５上に導電金属膜である銅膜（図５においては図示せず）を形成する。この時、前記クラムシェル１１８と前記電気メッキ槽１５３は、外部から電源が印加される。つまり、前記半導体基板１１５と前記メッキ溶液１５０は、互いに異なった電気的極性を持つ。前記メッキ溶液１５０は、硫酸銅（ＣｕＳｏ４）、硫酸（Ｈ２ＳＯ４）、塩酸（ＨＣｌ）、及び添加剤（ＡＤＤＩＴＩＶＥＳ）等で構成される。
ここで、前記圧力部１３０によって押しつけられたリップシール１４０は、前記メッキ溶液１５０が前記カソードコンタクト１３５に流入されることＣ，Ｄを防ぐ役割をする。
しかし、前記リップシール１４０がエイジング（Ａｇｉｎｇ）による磨耗、または押しつけられた状態が不安定で前記メッキ溶液１５０が前記カソードコンタクト１３５に流れこむ場合が発生する。この場合に、前記半導体基板１１５は、カソードコンタクト１３５と接触する部位Ａ，Ｂに望ましくない副産物（Ｂｙ−ｐｒｏｄｕｃｔ）が形成される。
図６、図７、図８、図９、図１０、図１１及び図１２は、本発明の一つの実施形態による導電金属ラインの製造方法を説明する概略図である。
図６と図７を参照すると、導電金属膜である銅膜１６０及び副産物１５５は、半導体基板１００の中心から所定の半径を有する放射型の領域及びその基板１００の端上にそれぞれ形成される。
前記銅膜１６０は、シード銅膜１１０の厚さ１Ｔよりも厚く形成される。この時、前記銅膜１６０は、半導体基板１００の端上にシード銅膜１１０が露出されるように、その基板の上部に形成する。前記銅膜１６０の面積は、クラムシェル１１８に装着されているリップシール１４０の直径と密接に関連する。以後、前記副産物１５５は、かす銅膜（Ｒｅｓｉｄｕｅ Ｃｏｐｐｅｒ ｌａｙｅｒｓ）と称する。前記かす銅膜１５５は、カソードコンタクト１３５のコンタクトノードに対応して形成される。
図８、図９及び図１０を参照すると、前記半導体基板１００上にウェット食刻工程Ｅを実施して銅膜１６０を部分的に食刻し、同時に銅膜１６０に露出されたシード銅膜１１０を選択的に除去する。前記ウェット食刻工程Ｅは、所定厚さ２Ｔを有する銅膜１６０を形成する。
前記ウェット食刻工程Ｅのエッチャント（Ｅｔｃｈａｎｔ）は、フッ素ベース混合物（ＦＬＵＯＲＩＮＥ−ＢＡＳＥ ＣＨＥＭＩＣＡＬ ＭＩＸＴＵＲＥ）であり、望ましくはＤＨＦ（希フッ化水素酸）、またはＤＨＦ＋Ｈ２Ｏ２などで構成される。
また、前記ウェット食刻工程Ｅのエッチャントは、Ｈ２ＳＯ４、ＨＣｌ及びＨ２Ｏ２系混合物（Ｈ２ＳＯ４、ＨＣｌ及びＨ２Ｏ２系ＣＨＥＭＩＣＡＬ ＭＩＸＴＵＲＥ）、Ｈ３ＰＯ４系混合物（Ｈ３ＰＯ４系ＣＨＥＭＩＣＡＬ ＭＩＸＴＵＲＥ）、及びＨＮＯ３系混合物（ＨＮＯ３系ＣＨＥＭＩＣＡＬ ＭＩＸＴＵＲＥ）のうちから選択されたいずれか一つで構成されることもある。Ｈ２ＳＯ４、ＨＣｌ及びＨ２Ｏ２系混合物は、この混合物溶液の中のＨ２ＳＯ４、ＨＣｌが銅膜をエッチングする機能を有し、Ｈ２Ｏ２が銅膜を酸化する機能を有する。Ｈ３ＰＯ４系混合物は、ＨＦ、Ｈ３ＰＯ４およびその他を含む。ＨＮＯ３系混合物は、ＨＦ、ＨＮＯ３およびその他を含む。これらにおいてＨＦは銅膜をエッチングする機能を有し、Ｈ３ＰＯ４およびＨＮＯ３はＨ２Ｏ２同様に銅膜を酸化する機能を有する。
また、前記ウェット食刻工程Ｅは、ウェットベンチディッピング（Ｗｅｔ Ｂｅｎｃｈ Ｄｉｐｐｉｎｇ）法、シングルスピン（Ｓｉｎｇｌｅ Ｓｐｉｎ）法、スプレータイプ（Ｓｐｒａｙｉｎｇ Ｔｙｐｅ）法のうち、どれか一つを使用して実施される。
前記ウェットベンチディッピング（Ｗｅｔ Ｂｅｎｃｈ Ｄｉｐｐｉｎｇ）法及び前記スプレータイプ（Ｓｐｒａｙｉｎｇ Ｔｙｐｅ）法は、備えられた一つ以上の半導体基板１００を同時に前記ウェット食刻するものであり、前記シングルスピン（Ｓｉｎｇｌｅ Ｓｐｉｎ）法は、備えられた一つの半導体基板１００を前記ウェット食刻時ごとに順次処理するものである。前記ウェットベンチディッピング（Ｗｅｔ Ｂｅｎｃｈ Ｄｉｐｐｉｎｇ）法、前記シングルスピン（Ｓｉｎｇｌｅ Ｓｐｉｎ）法及び前記スプレータイプ（Ｓｐｒａｙｉｎｇ Ｔｙｐｅ）法は、従来技術で知らされているものである。
前記ウェット工程Ｅは、半導体基板１００のベベル（Ｂｅｖｅｌ）上、前記半導体基板１００の端の上、及び前記半導体基板１００の下部面上に存在する銅（Ｃｕ）原子を除去する。これによって、前記半導体基板１００は後続工程と関連する半導体工程設備に汚染ソース（Ｃｏｎｔａｍｉｎａｎｔ Ｓｏｕｒｃｅ）を減らせられる。
前記ウェット食刻工程Ｅが適用される半導体基板は、図１０に示されたリング模様（Ｒｉｎｇ Ｓｈａｐｅ）及び内部円（Ｉｎｎｅｒ ｃｉｒｃｌｅ）を有する。前記半導体基板１００の端上のリング模様は、拡散防止膜１０５を示す領域であり、前記内部円は銅膜１６０を示す領域である。結果的に、前記拡散防止膜１０５を有する前記半導体基板は、全面上に前記かす銅膜１５５がすべて除去される。
図１１及び図１２を参照すると、前記銅膜１６０とシード銅膜１１０及び拡散防止膜１０５を有する半導体基板上に化学機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を実施する。
前記化学機械的研磨は、図１で言及された層間絶縁膜を食刻バッファー（Ｂｕｆｆｅｒ）膜とし、前記層間絶縁膜が全面的に露出するまで進行する。この時、前記銅膜１６０と前記シード銅膜１１０及び前記拡散防止膜１０５は、図１の多数個の溝（Ｔｒｅｎｃｈｓ）内部に満たされて上部配線（図に示せず）を形成する。前記上部配線は、前記溝を通って図１の下部配線と接触するようになる。
また、図７のように前記かす銅膜１５５を有する半導体基板は、化学機械的研磨を実施する時に前記スクラッチを誘発することもある。しかし、図９の半導体基板１００は、かす銅膜１５５がすべて除去されたため、前記化学機械的研磨工程後には前記半導体基板１００の全面上にスクラッチ（Ｓｃｒａｔｃｈ）が形成されない。
１００、１１５…半導体基板、
１０５…拡散防止膜、
１１０…シード銅膜、
１１８…クラムシェル、
１２０…支持部、
１２５…本体、
１３０…圧力部、
１３５…カソードコンタクト、
１４０…リップシール、
１４５…外部電源、
１５５…かす銅膜、
１６０…銅膜。
１０５…拡散防止膜、
１１０…シード銅膜、
１１８…クラムシェル、
１２０…支持部、
１２５…本体、
１３０…圧力部、
１３５…カソードコンタクト、
１４０…リップシール、
１４５…外部電源、
１５５…かす銅膜、
１６０…銅膜。
Claims (16)
- 半導体基板の全面上に拡散防止膜を形成し、
前記拡散防止膜上にシード金属膜を形成し、
前記シード金属膜上に前記半導体基板の端上のシード金属膜を選択的に露出させる導電金属膜を形成し、
前記導電金属膜に部分食刻工程を実施して前記半導体基板の端上の前記拡散防止膜が露出されるまで前記シード金属膜を除去することを含む導電金属ラインの形成方法。 - 前記導電金属膜は、銅膜で形成することを特徴とする請求項１記載の導電金属膜ラインの形成方法。
- 前記拡散防止膜は、ＴａＮ膜を含むことを特徴とする請求項１記載の導電金属膜ラインの形成方法。
- 前記拡散防止膜は、順次に蒸着されたＴｉ膜及びＴｉＮ膜を含むことを特徴とする請求項１記載の導電金属膜ラインの形成方法。
- 前記拡散防止膜及び前記導電金属膜は、ＰＶＤ法で形成されることを特徴とする請求項１記載の導電金属膜ラインの形成方法。
- 前記導電金属膜は、電気メッキ法で形成されることを特徴とする請求項１記載の導電金属膜ラインの形成方法。
- 前記部分食刻工程は、フッ素ベース混合物、Ｈ２ＳＯ４、ＨＣｌ、及びＨ２Ｏ２系混合物、Ｈ３ＰＯ４系混合物、及びＨＮＯ３系混合物のうちから選択されたいずれか一つを使用して実施することを特徴とする請求項１記載の導電金属膜ラインの形成方法。
- 前記部分食刻工程は、ウェットベンチディッピング法、シングルスピン法、スプレータイプ法のうちから選択されたいずれか一つを使用して実施することを特徴とする請求項１記載の導電金属膜ラインの形成方法。
- 前記部分食刻工程を実施した後、
前記半導体基板上に形成されている前記導電金属膜及び前記シード銅膜とともに前記拡散防止膜を順次に除去する化学機械的研磨工程を実施することをさらに含むことを特徴とする請求項１記載の導電金属膜ラインの形成方法。 - 前記導電金属膜は、シード金属膜の厚さよりも厚いことを特徴とする請求項１記載の導電金属膜ラインの形成方法。
- 半導体基板の上部に導電金属膜を形成し、
前記導電金属膜を有する半導体基板に食刻工程を遂行することを含むが、
前記食刻工程は、前記導電金属膜を部分的に除去することを特徴とする導電金属膜ラインの形成方法。 - 前記導電金属膜は、銅膜で形成することを特徴とする請求項１１記載の導電金属膜ラインの形成方法。
- 半導体基板上に拡散防止膜を形成し、
前記拡散防止膜上にシード金属膜を形成することをさらに含み、
前記導電金属膜は、前記食刻工程を実施する前に、前記シード金属膜上に形成されて前記半導体基板の端上の前記シード金属膜を露出させることを特徴とする請求項１１記載の導電金属膜ラインの形成方法。 - 前記導電金属膜によって露出された前記シード金属膜は、前記食刻工程の間に除去することを特徴とする請求項１３記載の導電金属膜ラインの形成方法。
- 前記食刻工程は、フッ素ベース混合物、Ｈ２ＳＯ４、ＨＣｌ、及びＨ２Ｏ２系混合物、Ｈ３ＰＯ４系混合物、及びＨＮＯ３系混合物のうちから選択されたいずれか一つを使用して実施することを特徴とする請求項１１記載の導電金属膜ラインの形成方法。
- 前記食刻工程は、ウェットベンチディッピング法、シングルスピン法、スプレータイプ法のうちから選択されたいずれか一つを使用して実施することを特徴とする請求項１１記載の導電金属膜ラインの形成方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030008927A KR20040072446A (ko) | 2003-02-12 | 2003-02-12 | 반도체 기판의 가장자리 상의 금속막을 선택적으로제거하는 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004247738A true JP2004247738A (ja) | 2004-09-02 |
Family
ID=32906525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004035181A Pending JP2004247738A (ja) | 2003-02-12 | 2004-02-12 | 半導体基板上に導電金属ラインの形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20040171277A1 (ja) |
| JP (1) | JP2004247738A (ja) |
| KR (1) | KR20040072446A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013040404A (ja) * | 2011-08-15 | 2013-02-28 | Novellus Systems Inc | 半導体電気メッキ装置用のリップシールおよびコンタクト部 |
| US9746427B2 (en) | 2013-02-15 | 2017-08-29 | Novellus Systems, Inc. | Detection of plating on wafer holding apparatus |
| US9988734B2 (en) | 2011-08-15 | 2018-06-05 | Lam Research Corporation | Lipseals and contact elements for semiconductor electroplating apparatuses |
| US10053793B2 (en) | 2015-07-09 | 2018-08-21 | Lam Research Corporation | Integrated elastomeric lipseal and cup bottom for reducing wafer sticking |
| US10066311B2 (en) | 2011-08-15 | 2018-09-04 | Lam Research Corporation | Multi-contact lipseals and associated electroplating methods |
| US10087545B2 (en) | 2011-08-01 | 2018-10-02 | Novellus Systems, Inc. | Automated cleaning of wafer plating assembly |
| US10092933B2 (en) | 2012-03-28 | 2018-10-09 | Novellus Systems, Inc. | Methods and apparatuses for cleaning electroplating substrate holders |
| US10416092B2 (en) | 2013-02-15 | 2019-09-17 | Lam Research Corporation | Remote detection of plating on wafer holding apparatus |
| US10538855B2 (en) | 2012-03-30 | 2020-01-21 | Novellus Systems, Inc. | Cleaning electroplating substrate holders using reverse current deplating |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100891401B1 (ko) * | 2007-06-28 | 2009-04-02 | 주식회사 하이닉스반도체 | 반도체 소자의 화학적기계적 연마 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002184751A (ja) * | 2000-12-14 | 2002-06-28 | Ebara Corp | エッチング方法およびその装置 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5316974A (en) * | 1988-12-19 | 1994-05-31 | Texas Instruments Incorporated | Integrated circuit copper metallization process using a lift-off seed layer and a thick-plated conductor layer |
| KR0138352B1 (ko) * | 1993-12-17 | 1998-04-28 | 김광호 | 반도체 장치 및 그의 제조방법 |
| US6249234B1 (en) * | 1994-05-14 | 2001-06-19 | Absolute Sensors Limited | Position detector |
| US6788221B1 (en) * | 1996-06-28 | 2004-09-07 | Synaptics (Uk) Limited | Signal processing apparatus and method |
| GB9721891D0 (en) * | 1997-10-15 | 1997-12-17 | Scient Generics Ltd | Symmetrically connected spiral transducer |
| US6054380A (en) * | 1997-12-09 | 2000-04-25 | Applied Materials, Inc. | Method and apparatus for integrating low dielectric constant materials into a multilevel metallization and interconnect structure |
| GB9811151D0 (en) * | 1998-05-22 | 1998-07-22 | Scient Generics Ltd | Rotary encoder |
| US6096648A (en) * | 1999-01-26 | 2000-08-01 | Amd | Copper/low dielectric interconnect formation with reduced electromigration |
| US6103624A (en) * | 1999-04-15 | 2000-08-15 | Advanced Micro Devices, Inc. | Method of improving Cu damascene interconnect reliability by laser anneal before barrier polish |
| US6423636B1 (en) * | 1999-11-19 | 2002-07-23 | Applied Materials, Inc. | Process sequence for improved seed layer productivity and achieving 3mm edge exclusion for a copper metalization process on semiconductor wafer |
| US6368967B1 (en) * | 2000-05-04 | 2002-04-09 | Advanced Micro Devices, Inc. | Method to control mechanical stress of copper interconnect line using post-plating copper anneal |
| JP4236805B2 (ja) * | 2000-10-18 | 2009-03-11 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法および半導体装置 |
| US6472231B1 (en) * | 2001-01-29 | 2002-10-29 | Advanced Micro Devices, Inc. | Dielectric layer with treated top surface forming an etch stop layer and method of making the same |
| US6489240B1 (en) * | 2001-05-31 | 2002-12-03 | Advanced Micro Devices, Inc. | Method for forming copper interconnects |
| TW200406829A (en) * | 2002-09-17 | 2004-05-01 | Adv Lcd Tech Dev Ct Co Ltd | Interconnect, interconnect forming method, thin film transistor, and display device |
-
2003
- 2003-02-12 KR KR1020030008927A patent/KR20040072446A/ko active Search and Examination
-
2004
- 2004-02-11 US US10/776,908 patent/US20040171277A1/en not_active Abandoned
- 2004-02-12 JP JP2004035181A patent/JP2004247738A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002184751A (ja) * | 2000-12-14 | 2002-06-28 | Ebara Corp | エッチング方法およびその装置 |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10087545B2 (en) | 2011-08-01 | 2018-10-02 | Novellus Systems, Inc. | Automated cleaning of wafer plating assembly |
| JP2013040404A (ja) * | 2011-08-15 | 2013-02-28 | Novellus Systems Inc | 半導体電気メッキ装置用のリップシールおよびコンタクト部 |
| US9988734B2 (en) | 2011-08-15 | 2018-06-05 | Lam Research Corporation | Lipseals and contact elements for semiconductor electroplating apparatuses |
| US10066311B2 (en) | 2011-08-15 | 2018-09-04 | Lam Research Corporation | Multi-contact lipseals and associated electroplating methods |
| US10435807B2 (en) | 2011-08-15 | 2019-10-08 | Novellus Systems, Inc. | Lipseals and contact elements for semiconductor electroplating apparatuses |
| US11512408B2 (en) | 2011-08-15 | 2022-11-29 | Novellus Systems, Inc. | Lipseals and contact elements for semiconductor electroplating apparatuses |
| US10092933B2 (en) | 2012-03-28 | 2018-10-09 | Novellus Systems, Inc. | Methods and apparatuses for cleaning electroplating substrate holders |
| US10538855B2 (en) | 2012-03-30 | 2020-01-21 | Novellus Systems, Inc. | Cleaning electroplating substrate holders using reverse current deplating |
| US9746427B2 (en) | 2013-02-15 | 2017-08-29 | Novellus Systems, Inc. | Detection of plating on wafer holding apparatus |
| US10416092B2 (en) | 2013-02-15 | 2019-09-17 | Lam Research Corporation | Remote detection of plating on wafer holding apparatus |
| US10053793B2 (en) | 2015-07-09 | 2018-08-21 | Lam Research Corporation | Integrated elastomeric lipseal and cup bottom for reducing wafer sticking |
| US10982346B2 (en) | 2015-07-09 | 2021-04-20 | Lam Research Corporation | Integrated elastomeric lipseal and cup bottom for reducing wafer sticking |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040072446A (ko) | 2004-08-18 |
| US20040171277A1 (en) | 2004-09-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5220398B2 (ja) | 電子構造の製造方法 | |
| KR100366632B1 (ko) | 도전층의 박리를 억제할 수 있는 반도체 소자 및 그의제조 방법 | |
| CN100499067C (zh) | 适用于形成互连的方法和装置 | |
| JP2005340808A (ja) | 半導体装置のバリア構造 | |
| JP2004247738A (ja) | 半導体基板上に導電金属ラインの形成方法 | |
| JP4425707B2 (ja) | 半導体装置およびその製造方法 | |
| US7691741B2 (en) | Method of forming bit line in semiconductor device | |
| US20060019489A1 (en) | Method for forming storage node contact of semiconductor device | |
| JP2002299437A (ja) | 半導体装置の製造方法 | |
| JP2005142481A (ja) | 半導体装置の製造方法 | |
| US20010044202A1 (en) | Method of preventing copper poisoning in the fabrication of metal interconnects | |
| JP2008085175A (ja) | 半導体装置の製造方法、半導体装置、基板処理システム、プログラム及び記憶媒体。 | |
| US7276439B2 (en) | Method for forming contact hole for dual damascene interconnection in semiconductor device | |
| US20230377894A1 (en) | Method of forming semiconductor device and substrate processing system for forming semiconductor device | |
| KR100906306B1 (ko) | 반도체 소자의 구리 배선 형성 방법 | |
| US20150194382A1 (en) | Interconnect and method of fabricating the same | |
| CN211555871U (zh) | 半导体结构 | |
| JP5125743B2 (ja) | 半導体装置の製造方法 | |
| KR100935196B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR20050046428A (ko) | 듀얼 다마신 공정을 이용한 반도체 소자의 형성 방법 | |
| US20160172238A1 (en) | Selective sealant removal | |
| KR100521453B1 (ko) | 반도체 소자의 다층 배선 형성방법 | |
| KR100561285B1 (ko) | 반도체 장치의 금속 배선 구조 및 금속배선 형성방법 | |
| KR20010045400A (ko) | 반도체 소자의 금속배선 형성방법 | |
| CN111128865A (zh) | 大马士革互连制程工艺 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060907 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090820 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090825 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100330 |