CN111128865A - 大马士革互连制程工艺 - Google Patents

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Abstract

本发明涉及大马士革互连制程工艺，涉及半导体集成电路制造工艺，通过对金属硬质掩膜层图形进行回刻工艺，之后沉积一层第二盖帽层，第二盖帽层覆盖金属硬质掩膜层的侧壁，并覆盖在金属硬质掩膜层的侧壁的第二盖帽层一直保留至清洗工艺，如此避免了金属硬质掩膜层的侧壁与大气环境接触而与空气中的水汽反应生成化合物的机会，因此降低了铜填充缺陷，进而提高半导体器件良率。

Description

大马士革互连制程工艺
技术领域
本发明涉及半导体集成电路制造工艺，尤其涉及一种大马士革互连制程工艺。
背景技术
在半导体制造技术中，随着器件尺寸的不断缩小，业界普遍使用大马士革互连技术，在大马士革铜互连技术中，需要器件刻蚀形成铜互连沟槽，然后沉积一铜扩散阻挡层覆盖铜互连沟槽的内表面，然后填充金属铜并进行化学机械研磨得到所需结构。
另随着后段工艺关键尺寸(CD)的减小，大马士革互连制程中金属硬质掩膜层(metal hard mask，MHM，比如TIN)逐渐被使用。部分半导体代工厂从65nm开始使用金属硬质掩膜。其通过光刻和刻蚀工艺将图形转移至金属硬质掩膜层，以金属硬质掩膜层为掩模将图形转移至介质层，在介质层中形成镶嵌的通孔和沟槽，在通孔和沟槽中填充铜并进行化学机械研磨(CMP)平坦化工艺，形成铜互连。金属硬质掩膜层的使用可以具有对其下层介质层很好的选择比和结构的保持性。但是，在大马士革互连制程中，金属硬质掩膜层易与空气中的水汽反应生成化合物，而导致之后的铜填充缺陷，进而导致半导体器件良率降低。
具体的，请参阅图1a-1b，图1a-1b为现有技术中金属硬质掩膜层产生缺陷的示意图，如图1a所示的金属硬质掩膜层剥落而导致如图1b所示的铜缺陷。
发明内容
本发明的目的在于提供一种大马士革互连制程工艺方法，以降低金属填充缺陷，进而提高半导体器件良率。
本发明提供的大马士革互连制程工艺方法，包括：S1：提供一前层，在所述前层上依次形成氮掺杂碳化硅层、层间介质层、硬质掩膜氧化层、金属硬质掩膜层以及氧化物盖帽层；S2：进行光刻刻蚀工艺，形成金属硬质掩膜层图形以及位于金属硬质掩膜层图形之间的沟槽；S3：对金属硬质掩膜层图形进行回刻工艺，之后进行沉积工艺以沉积一层第二盖帽层，第二盖帽层覆盖氧化物盖帽层和硬质掩膜氧化层的表面以及氧化物盖帽层和金属硬质掩膜层的侧壁；S4：依次沉积底部抗反射层和光刻胶层，进行光刻曝光工艺，在光刻胶层上对应金属硬质掩膜层图形之间的沟槽的位置形成接触孔图形形貌；S5：依次刻蚀底部抗反射层、第二盖帽层、硬质掩膜氧化层至层间介质层中，形成接触孔并将接触孔延伸至层间介质层中，并去除光刻胶层；S6：去除底部抗反射层；S7：刻蚀去除表面的第二盖帽层、氧化物盖帽层并继续刻蚀层间介质层至氮掺杂碳化硅层停止，形成沟槽和延伸至层间介质层底部的接触孔；以及S8：清洗去除金属硬质掩膜层、金属硬质掩膜层侧边的第二盖帽层以及硬质掩膜氧化层。
更进一步的，在步骤S1中，氮掺杂碳化硅层的厚度在250埃米至700埃米之间。
更进一步的，在步骤S1中，层间介质层的厚度在1500埃米至6000埃米之间。
更进一步的，在步骤S1中，硬质掩膜氧化层的厚度在100埃米至500埃米之间。
更进一步的，在步骤S1中，金属硬质掩膜层为氮化钛金属硬质掩膜层。
更进一步的，在步骤S1中，金属硬质掩膜层的厚度在300埃米至700埃米之间。
更进一步的，在步骤S1中，氧化物盖帽层的厚度为30埃米至100埃米之间。
更进一步的，在步骤S3中，所述回刻工艺回刻的厚度为3nm至10nm之间。
更进一步的，在步骤S3中，所述沉积工艺形成的第二盖帽层的厚度为3nm至10nm之间。
更进一步的，在步骤S3中，所述回刻工艺回刻的厚度等于所述沉积工艺形成的第二盖帽层的厚度。
更进一步的，在步骤S7中还包括继续刻蚀打开接触孔底部的氮掺杂碳化硅层而形成最终的接触孔。
更进一步的，在步骤S8中还包括继续刻蚀打开接触孔底部的氮掺杂碳化硅层而形成最终的接触孔。
更进一步的，所述前层为金属层或半导体衬底。
更进一步的，在步骤S2中，所述刻蚀工艺停止在硬质掩膜氧化层上。
更进一步的，所述第二盖帽层为氮化硅层。
本发明提供的大马士革互连制程工艺，通过对金属硬质掩膜层图形进行回刻工艺，之后沉积一层第二盖帽层，第二盖帽层覆盖金属硬质掩膜层的侧壁，并覆盖在金属硬质掩膜层的侧壁的第二盖帽层一直保留至清洗工艺，如此避免了金属硬质掩膜层的侧壁与大气环境接触而与空气中的水汽反应生成化合物的机会，因此降低了铜填充缺陷，进而提高半导体器件良率。
附图说明
图1a-1b为现有技术中金属硬质掩膜层产生缺陷的示意图。
图2为本发明一实施例的大马士革互连制程工艺流程图。
图3a-3h为本发明一实施例的大马士革互连制程工艺过程示意图。
具体实施方式
下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
本发明一实施例中，在于提供一种大马士革互连制程工艺。请参阅图2，图2为本发明一实施例的大马士革互连制程工艺流程图，并请结合图3a-3h，图3a-3h为本发明一实施例的大马士革互连制程工艺过程示意图。具体的，本发明一实施例的大马士革互连制程工艺方法，包括：
S1：提供一前层110，在所述前层110上依次形成氮掺杂碳化硅层(NDC)120、层间介质层130、硬质掩膜氧化层(HM OX)140、金属硬质掩膜层150以及氧化物盖帽层160，请参阅图3a；
在本发明一实施例中，氮掺杂碳化硅层120的厚度在250埃米至700埃米之间。
在本发明一实施例中，层间介质层130可为低介电常数材料层(LK材料层)，其为主要包括SiCOH和IMD的材料，其厚度在1500埃米至6000埃米之间。
在本发明一实施例中，硬质掩膜氧化层140为硬质掩膜二氧化硅层，其厚度在100埃米至500埃米之间。
在本发明一实施例中，金属硬质掩膜层150为氮化钛金属硬质掩膜层(MHM TIN)，其厚度在300埃米至700埃米之间。
在本发明一实施例中，氧化物盖帽层160为二氧化硅盖帽层(OX Cap)，其厚度为30埃米至100埃米之间。
在本发明一实施例中，前层110为金属层(如铜)或半导体衬底，更具体的，可为半导体衬底上的金属接触层。
S2：进行光刻刻蚀工艺，形成金属硬质掩膜层图形151以及位于金属硬质掩膜层图形151之间的沟槽，请参阅图3b；
在本发明一实施例中，所述刻蚀工艺为干法刻蚀。
在本发明一实施例中，所述刻蚀工艺停止在硬质掩膜氧化层140上。
S3：对金属硬质掩膜层图形151进行回刻工艺，之后进行沉积工艺以沉积一层第二盖帽层170，第二盖帽层170覆盖氧化物盖帽层160和硬质掩膜氧化层140的表面以及氧化物盖帽层160和金属硬质掩膜层150的侧壁，请参阅图3c；
在本发明一实施例中，所述回刻工艺为湿法刻蚀工艺，如采用EKC等溶液的湿法刻蚀工艺。
在本发明一实施例中，所述回刻工艺回刻的厚度为3nm至10nm之间，也即将金属硬质掩膜层图形151的两侧均缩小3nm至10nm之间的尺寸。
在本发明一实施例中，所述沉积工艺形成的第二盖帽层170的厚度为3nm至10nm之间。
在本发明一实施例中，所述回刻工艺回刻的厚度等于所述沉积工艺形成的第二盖帽层170的厚度，以不影响半导体器件的尺寸。
在本发明一实施例中，所述第二盖帽层170为氮化硅层。
S4：依次沉积底部抗反射层(BARC)180和光刻胶层190，进行光刻曝光工艺，在光刻胶层190上对应金属硬质掩膜层图形151之间的沟槽的位置形成接触孔图形形貌191，请参阅图3d所示；
S5：依次刻蚀底部抗反射层180、第二盖帽层170、硬质掩膜氧化层140至层间介质层130中，形成接触孔192并将接触孔延伸至层间介质层130中，并去除光刻胶层190，请参阅图3e所示；
S6：去除底部抗反射层180，请参阅图3f所示；
S7：刻蚀去除表面的第二盖帽层170、氧化物盖帽层160并继续刻蚀层间介质层130至氮掺杂碳化硅层120停止，形成沟槽193和延伸至层间介质层130底部的接触孔192，请参阅图3g所示；
更具体的，在本发明一实施例中，在步骤S7中还包括继续刻蚀打开接触孔192底部的氮掺杂碳化硅层120而形成最终的接触孔。
S8：清洗去除金属硬质掩膜层150、金属硬质掩膜层150侧边的第二盖帽层170以及硬质掩膜氧化层140，请参阅图3h所示。
更具体的，在本发明一实施例中，在步骤S8中还包括继续刻蚀打开接触孔192底部的氮掺杂碳化硅层120而形成最终的接触孔。
如上所述，通过在步骤S3中对金属硬质掩膜层图形进行回刻工艺，之后沉积一层第二盖帽层，第二盖帽层覆盖金属硬质掩膜层的侧壁，并覆盖在金属硬质掩膜层的侧壁的第二盖帽层一直保留至步骤S8的清洗工艺，如此避免了金属硬质掩膜层的侧壁与大气环境接触而与空气中的水汽反应生成化合物的机会，因此降低了金属填充缺陷，进而提高半导体器件良率。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (15)

1.一种大马士革互连制程工艺方法，其特征在于，包括：
S1：提供一前层，在所述前层上依次形成氮掺杂碳化硅层、层间介质层、硬质掩膜氧化层、金属硬质掩膜层以及氧化物盖帽层；
S2：进行光刻刻蚀工艺，形成金属硬质掩膜层图形以及位于金属硬质掩膜层图形之间的沟槽；
S3：对金属硬质掩膜层图形进行回刻工艺，之后进行沉积工艺以沉积一层第二盖帽层，第二盖帽层覆盖氧化物盖帽层和硬质掩膜氧化层的表面以及氧化物盖帽层和金属硬质掩膜层的侧壁；
S4：依次沉积底部抗反射层和光刻胶层，进行光刻曝光工艺，在光刻胶层上对应金属硬质掩膜层图形之间的沟槽的位置形成接触孔图形形貌；
S5：依次刻蚀底部抗反射层、第二盖帽层、硬质掩膜氧化层至层间介质层中，形成接触孔并将接触孔延伸至层间介质层中，并去除光刻胶层；
S6：去除底部抗反射层；
S7：刻蚀去除表面的第二盖帽层、氧化物盖帽层并继续刻蚀层间介质层至氮掺杂碳化硅层停止，形成沟槽和延伸至层间介质层底部的接触孔；以及
S8：清洗去除金属硬质掩膜层、金属硬质掩膜层侧边的第二盖帽层以及硬质掩膜氧化层。
2.根据权利要求1所述的大马士革互连制程工艺方法，其特征在于，在步骤S1中，氮掺杂碳化硅层的厚度在250埃米至700埃米之间。
3.根据权利要求1所述的大马士革互连制程工艺方法，其特征在于，在步骤S1中，层间介质层的厚度在1500埃米至6000埃米之间。
4.根据权利要求1所述的大马士革互连制程工艺方法，其特征在于，在步骤S1中，硬质掩膜氧化层的厚度在100埃米至500埃米之间。
5.根据权利要求1所述的大马士革互连制程工艺方法，其特征在于，在步骤S1中，金属硬质掩膜层为氮化钛金属硬质掩膜层。
6.根据权利要求1或5任一项所述的大马士革互连制程工艺方法，其特征在于，在步骤S1中，金属硬质掩膜层的厚度在300埃米至700埃米之间。
7.根据权利要求1所述的大马士革互连制程工艺方法，其特征在于，在步骤S1中，氧化物盖帽层的厚度为30埃米至100埃米之间。
8.根据权利要求1所述的大马士革互连制程工艺方法，其特征在于，在步骤S3中，所述回刻工艺回刻的厚度为3nm至10nm之间。
9.根据权利要求1所述的大马士革互连制程工艺方法，其特征在于，在步骤S3中，所述沉积工艺形成的第二盖帽层的厚度为3nm至10nm之间。
10.根据权利要求1所述的大马士革互连制程工艺方法，其特征在于，在步骤S3中，所述回刻工艺回刻的厚度等于所述沉积工艺形成的第二盖帽层的厚度。
11.根据权利要求1所述的大马士革互连制程工艺方法，其特征在于，在步骤S7中还包括继续刻蚀打开接触孔底部的氮掺杂碳化硅层而形成最终的接触孔。
12.根据权利要求1所述的大马士革互连制程工艺方法，其特征在于，在步骤S8中还包括继续刻蚀打开接触孔底部的氮掺杂碳化硅层而形成最终的接触孔。
13.根据权利要求1所述的大马士革互连制程工艺方法，其特征在于，所述前层为金属层或半导体衬底。
14.根据权利要求1所述的大马士革互连制程工艺方法，其特征在于，在步骤S2中，所述刻蚀工艺停止在硬质掩膜氧化层上。
15.根据权利要求1所述的大马士革互连制程工艺方法，其特征在于，所述第二盖帽层为氮化硅层。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1433062A (zh) * 2002-01-10 2003-07-30 联华电子股份有限公司 在低介电常数材料层中形成开口的方法
US20050014384A1 (en) * 2003-07-18 2005-01-20 Cho Ihl Hyun Method of forming metal line in semiconductor device
CN101359619A (zh) * 2007-08-01 2009-02-04 联华电子股份有限公司 内连线工艺
US20130078806A1 (en) * 2011-09-28 2013-03-28 Shanghai Huali Microelectronics Corporation Method for Fabricating Copper Interconnections in an Ultra Low Dielectric Constant Film
CN103337476A (zh) * 2013-06-27 2013-10-02 上海华力微电子有限公司 一种减小铜互连沟槽关键尺寸的方法
CN104183538A (zh) * 2013-05-21 2014-12-03 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN106684031A (zh) * 2015-11-05 2017-05-17 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法
US20190355617A1 (en) * 2018-05-21 2019-11-21 Tokyo Electron Limited Atomic Layer Deposition For Low-K Trench Protection During Etch

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1433062A (zh) * 2002-01-10 2003-07-30 联华电子股份有限公司 在低介电常数材料层中形成开口的方法
US20050014384A1 (en) * 2003-07-18 2005-01-20 Cho Ihl Hyun Method of forming metal line in semiconductor device
CN101359619A (zh) * 2007-08-01 2009-02-04 联华电子股份有限公司 内连线工艺
US20130078806A1 (en) * 2011-09-28 2013-03-28 Shanghai Huali Microelectronics Corporation Method for Fabricating Copper Interconnections in an Ultra Low Dielectric Constant Film
CN104183538A (zh) * 2013-05-21 2014-12-03 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN103337476A (zh) * 2013-06-27 2013-10-02 上海华力微电子有限公司 一种减小铜互连沟槽关键尺寸的方法
CN106684031A (zh) * 2015-11-05 2017-05-17 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法
US20190355617A1 (en) * 2018-05-21 2019-11-21 Tokyo Electron Limited Atomic Layer Deposition For Low-K Trench Protection During Etch

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