JP2004235305A - 半導体製造装置 - Google Patents
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Abstract
【課題】半導体製造装置のボンディングステージを改良し、半導体素子のエッジタッチの防止を図る。
【解決手段】１は半導体素子、２は半導体素子の表面に形成された入出力用の端子電極、３は入出力用の端子電極２上に設けられた金バンプ電極、４は絶縁性フィルム基板、５は絶縁性フィルム基板の表面に形成された金属配線パターン、６はボンディングツール、７は改良型ボンディングステージである。改良型ボンディングステージ７は、絶縁性フィルムに接する側の四角が面取りされている。面取りすることにより角度が形成され、半導体素子１上部より荷重を加えＩＬＢを実施した際、面取り部８に沿って絶縁性フィルム４が半導体素子１と反対側に屈曲する。そのため金属配線パターン５と半導体素子１のエッジ部９の間隙１０が確保され、両者は接する可能性は低くなる。
【選択図】 図１
【解決手段】１は半導体素子、２は半導体素子の表面に形成された入出力用の端子電極、３は入出力用の端子電極２上に設けられた金バンプ電極、４は絶縁性フィルム基板、５は絶縁性フィルム基板の表面に形成された金属配線パターン、６はボンディングツール、７は改良型ボンディングステージである。改良型ボンディングステージ７は、絶縁性フィルムに接する側の四角が面取りされている。面取りすることにより角度が形成され、半導体素子１上部より荷重を加えＩＬＢを実施した際、面取り部８に沿って絶縁性フィルム４が半導体素子１と反対側に屈曲する。そのため金属配線パターン５と半導体素子１のエッジ部９の間隙１０が確保され、両者は接する可能性は低くなる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体素子の実装時に使用する治具に関するもので、更に詳しくは、金属配線パターンを有する絶縁フィルム上に半導体素子をフェイスダウン方式でボンディングする際に使用するボンディングステージに関するものである。
【０００２】
【従来の技術】
携帯電話、携帯情報端末を初めとして、電子機器の小型軽量化に伴い、それらの機器に搭載される電子部品の高密度化が進んでいる。例えば、液晶表示用パネルを駆動するための半導体素子は、絶縁性フィルム上に金属配線のパターンを形成した所謂テープキャリアに実装することで、高密度化を図ると共に、薄型化、軽量化を実現している。これらの実装方式は、ＣＯＦ（Ｃｈｉｐ Ｏｎ ＦＰＣ）と呼ばれている。
【０００３】
以下図６、図７を用いてＣＯＦ実装方式に関して説明する。
図６において、１０１は半導体素子、１０２は半導体素子の表面に形成された入出力用の端子電極、１０３は入出力用の端子電極１０２上に設けられた金バンプ電極、１０４は絶縁性フィルム基板、１０５は絶縁性フィルム基板の表面に形成された金属配線パターン、１０６はボンディングツール、１０７はボンディングステージである。
【０００４】
まず、入出力用の端子電極１０２上に厚さ１０ｕｍ〜１８ｕｍ程度の金バンプ電極（Ａｕバンプ）１０３が形成された半導体素子（ＩＣチップ）１０１を、ポリイミド樹脂やポリエステル等のプラスチック絶縁材料を主材料とした絶縁性フィルム基板（フィルム基板）１０４上に形成された金属配線パターン１０５に対して位置合わせを行う。即ちＡｕバンプ電極１０３が金属配線パターン１０５上の所定の位置と合致するように位置合わせを行う。
【０００５】
ここで、金属配線パターン１０５の主体は銅（Ｃｕ）等の導電性材料からなり、その表面にはＳｎメッキ、Ａｕメッキ等が施されている。
また、絶縁性フィルム基板１０４は帯状の形態をしており、テープキャリアとも呼ばれている。その両側縁には送り孔が所定の間隔であけられ、長手方向に移動可能となっている。
【０００６】
この基板と半導体素子とを、位置合わせを行った後、ボンディングツール１０６、ボンディングステージ１０７を用いて、熱圧着により、Ａｕバンプ電極１０３と絶縁性フィルム基板１０４の表面に形成された金属配線パターン１０５とを接合する（図７）。この接続方法を一般にＩＬＢ（Ｉｎｎｅｒ Ｌｅａｄ Ｂｏｎｄｉｎｇ）と称している。
【０００７】
ＩＬＢ後、半導体装置は、エポキシ樹脂やシリコーン樹脂等の材料１２０で樹脂封止される。封止樹脂はノズルにより半導体素子の周囲に塗布され、リフロー方式等により熱を加え硬化させる。その後、半導体素子の実装部をテープより打ち抜き、個別の半導体集積回路装置として液晶パネル等に実装される。
ＩＬＢ後のＣＯＦの構造は、図８に示すように、金属配線パターン１０５はフィルム基板１０４上に形成されており、ＩＬＢ時の半導体素子１０１のエッジ部１０８と金属配線パターン１０５の隙間１０９は、半導体素子上に形成されているＡｕバンプ１０３の高さにより決定する。ここで、現状ではＡｕバンプ高さは１０〜２０ｕｍ程度である。
【０００８】
ＩＬＢを実施することによりＡｕバンプ１０３は潰れるためＩＬＢ後の半導体素子１０１のエッジ部１０８と金属配線パターン１０５の隙間１０９は、６〜１６ｕｍ程度となる。
６ｕｍ程度の隙間では、半導体素子が傾たり、所定の位置からずれた場合などは、ＩＬＢ時に均一に圧力が加わらず、金属配線パターン１０５と半導体素子１０１のエッジ部１０８が接触し、電気的にリークを発生させ不良となる可能性がある。
【０００９】
又、フィルム基板と金属配線パターン材料との熱膨張係数が異なるため、ＩＬＢ時に加わる熱ストレスによりフィルム基板に膨張、伸縮、うねり等が発生し、同様に接触することもある。
更に、ＩＬＢ後に金属配線パターン１０５と半導体素子１０１のエッジ部１０８が接触していなくとも、樹脂封止時の樹脂の硬化収縮により、接触してしまう可能性がある。
【００１０】
以下図９を用いて詳細に説明する。
１０１は半導体素子、１０２は半導体素子の表面に形成された入出力用の端子電極、１０３は入出力用の端子電極１０２上に設けられた金バンプ電極、１０４は絶縁性フィルム基板、１０５は絶縁性フィルム基板の表面に形成された金属配線パターンである。
ここで、樹脂１２０で封止することにより、半導体装置は、丸で囲んだ１１１部に示すように、半導体素子側に硬化収縮により反ることが判明している。
よって、ＩＬＢ完である程度の隙間を半導体素子１０１のエッジ部１０８と金属配線パターン１０５との間に設けなくてはならない。
しかし、現状のＣＯＦ実装装置では、エッジ部１０８と金属配線パターン１０５の隙間を確保できる構造とはなっていない。
【００１１】
以下現状の装置に関して示す。
図６に示すように、ＣＯＦ実装用装置は、ボンディングツール１０６とボンディングステージ１０７を要しており、ボンディングツール１０６をボンディングステージ１０７上の絶縁性フィルムに加圧、加熱することにより、半導体素子１０１と金属配線パターン１０５を接合させる。
この際、ボンディングステージ１０７の形状、サイズは以下のとおりである。形状は立方体を示しており、各面は直角に形成されている。更に、サイズは半導体素子のサイズより大きく作られている。大きく作ることにより多少、位置がずれても接合可能となり一般的に半導体素子より大きく作られている。
【００１２】
更に、真空吸着用の開口部を形成する溝１１２を半導体素子１０１が実装される箇所の外側の外周に儲け、絶縁性フィルム１０４を吸着させ、ズレ等の不具合を回避させている。
しかし、本ボンディングステージの形状、サイズでは、ＩＬＢ後の半導体素子エッジ部と金属配線パターンの隙間は半導体素子上の外部接続端子であるＡｕバンプの残り高さ分しか形成されない。
つまり、６ｕｍ〜１６ｕｍである。しかし、Ａｕバンプの高さバラツキ、樹脂封止後の硬化収縮を考慮すると、クリアランスはＩＬＢ完で１０ｕｍ以上必要となる結果が得られている。
【００１３】
一般的に半導体素子の表面は絶縁性の表面保護膜（パッシベーション膜）で覆われているため、金属配線パターンと接触しても、電気的なリーク不良は発生しないが、半導体素子のエッジ部は、ダイシング工程の影響によりパッシベーション膜が施されていない。
そのため、金属配線パターンと接触すると、電気的なリークが発生し、不良の原因となる。
【００１４】
半導体素子の端部と配線金属配線パターンとの接触、つまりエッジタッチによる不良発生を防止するために、半導体装置を工夫することにより回避させる方法として、下記の特許文献１に開示されている。
【００１５】
ここで、先行特許文献１に開示されている技術の要点を示す。
図１２に示すように、ボンディングツール２０６を用いて、半導体素子２０１上の金バンプ２０３に金属配線パターン２０７の端子を接続するに際し、半導体素子２０１のエッジと金バンプ２０３との間に、絶縁体からなるサポートリング２１３を設けることで、半導体素子２０１のエッジと金属配線パターン２０７の接触を防止している。
しかし、サポートリングを設ける等、新たな材料を必要としコストアップの要因となり、本発明と比較して優位性がない。
更に、半導体素子のエッジ部と配線金属配線パターンとの接触、つまりエッジタッチによる不良発生を防止するために、現状用いられている半導体製造装置を工夫することにより回避させる方法を以下に示す。
【００１６】
図６に示すように、ボンディングステージ１０７は半導体素子１０１より大きく作られているが、エッジタッチ回避策として、ボンディングステージ１０７のサイズを縮小させ金属配線パターンにベントを形成させエッジタッチを回避させようとしている。
図１０を用いて以下に説明する。
１０１は半導体素子、１０２は半導体素子の表面に形成された入出力用の端子電極、１０３は入出力用の端子電極１０２上に設けられた金バンプ電極、１０４は絶縁性フィルム基板、１０５は絶縁性フィルム基板の表面に形成された金属配線パターン、１０６はボンディングツール、１１３は縮小型ボンディングステージである。
縮小サイズボンディングステージ１１３を使用することにより、ＩＬＢ完で図８に示すように半導体素子１０１とは逆方向にベントが形成される（図１１の丸で囲んだ１１４部分）。
【００１７】
縮小型ボンディングステージ１１３を用いて検討した結果、ＩＬＢ完での半導体素子１０１のエッジ部１０８と金属配線パターン１０５の隙間は、Ａｕバンプ高さ１０ｕｍ品を用いて１０〜１５ｕｍ確保できた。
しかし、縮小型ステージ１１３は半導体素子１０１の外部接続端子であるＡｕバンプの８０％程度までのサイズであり、半導体素子１０１がずれると、金属配線パターン１０５とＡｕバンプの接合不良が発生する。
【００１８】
更に、図６に示すように、ＩＬＢ時に絶縁テープがずれないようにボンディングステージに真空吸着用の溝１１２を形成し、真空吸着により絶縁テープがずれないような機構となっている。半導体素子より大きいボンディングステージにおいては、半導体素子の外側に真空溝を形成させるが、縮小型ボンディングステージでは半導体素子内に真空溝を形成させる必要がある。
【００１９】
従って、図１０に示すように縮小型ボンディングステージ１１３の中央部に真空吸着用の溝１１２を形成しなくてはならない。
中央部に真空溝が形成されていると真空溝に沿って、半導体素子上の絶縁テープにしわが発生する。このしわは外観上不具合であり、樹脂封止時にしわに沿って気泡が発生することが確認されている。気泡は外観上不具合になるばかりではなく、水分などが入り腐食などの不良を発生させる可能性がある。
【００２０】
【特許文献１】
特開平５−１３５１６号公報
【００２１】
【発明が解決しようとする課題】
半導体素子を、ＣＯＦ法により、フィルム基板上に形成され得た金属配線パターンに接合する場合、半導体素子の傾き、ズレ、ＩＬＢ時の熱ストレス、圧力過剰等により、半導体素子の端部と金属配線パターンが接触し、電気的なリーク電流が発生し特性不良の原因となる可能性が非常に大きい。
更に、ＩＬＢを実施することによりＡｕバンプは潰れるためＩＬＢ後の半導体素子の端部と金属配線パターンの隙間は、６〜１６ｕｍ程度となる。６ｕｍ程度の隙間では、半導体素子が傾たり、所定の位置からずれた場合などは、ＩＬＢ時に均一に圧力が加わらず、金属配線パターンと半導体素子のエッジ部が接触し、電気的にリークを発生させ不良となる可能性がある。
【００２２】
上記原因にて発生する接触を回避するために、ボンディングステージを縮小（半導体素子内側サイズ）にすることも考えられるが、ボンディング位置ずれが少しでも発生した場合に良好に金属配線パターンとＡｕバンプが接合されず、オープン不良を発生させてしまう可能性がある。更に、真空吸着溝によるしわ、気泡の発生を促す可能性もある。
【００２３】
更に、特許文献１に開示されている技術は、半導体素子、又はフィルム基板に絶縁物により、サポートリングを設けてエッジタッチを防止しているが、サポートリングを設けるための新たな材料を必要とし、それによりフィルム基板のコストアップを招くことになる。
この発明は、このような課題を解決するためになされたものであり、半導体製造装置のボンディングステージ仕様を変更することによりエッジタッチを防止するものである。
【００２４】
【課題を解決するための手段】
絶縁性フィルム上に金属配線パターンを形成し、該金属配線パターンと半導体素子の表面に形成された接続用端子とを接続してなる半導体装置（ＣＯＦ、ＳＯＦ）を製造する半導体製造装置であるＦＣＢ（Ｆｌｉｐ Ｃｈｉｐ Ｂｏｕｎｄｅｒ）において、ボンディングステージ上部の四辺が面取りされていることを特徴とした半導体製造装置の一部であるボンディングステージである。
【００２５】
更に、ボンディングステージは、半導体素子の外部接続端子と半導体素子エッジ部の中間部分より傾斜して面取り部を形成している。面取り部の角度はステージ下方に向かい１５度〜２５度であることを特徴とした半導体製造装置の一部であるボンディングステージである。
【００２６】
更に、面取りされた箇所には、絶縁テープを吸着させるための真空吸着用の開口部である溝が形成されており、その溝は四辺すべてに形成され、そのすべてが繋がっている。
更に、真空吸着用の開口部は直線状の溝形状のみだけでなくプロット状の穴とすることもできる。
【００２７】
【発明の実施の形態】
図１〜５を用いて以下に説明する。
図１は本発明の半導体製造装置の正面図、図２はボンディングステージの平面図である。図１、２において、１は半導体素子、２は半導体素子の表面に形成された入出力用の端子電極、３は入出力用の端子電極２上に設けられた金バンプ電極、４は絶縁性フィルム基板、５は絶縁性フィルム基板の表面に形成された金属配線パターン、６はボンディングツール、７は改良型ボンディングステージである。
【００２８】
改良型ボンディングステージ７は、絶縁性フィルムに接する側の四角が面取りされている。面取りすることにより角度が形成され、半導体素子１上部より荷重を加えＩＬＢを実施した際、面取り部８に沿って絶縁性フィルム４が半導体素子１と反対側に屈曲する（図３参照）。そのため金属配線パターン５と半導体素子１のエッジ部９の間隙１０が確保され、両者は接する可能性は低くなる。
【００２９】
エッジ部９と金属配線パターン５が接触して発生するリーク不良を回避するために、上記に示したとおり改良型ボンディングステージ７では、四角を面取りし、図３に示す様に絶縁性フィルム４と半導体素子１を反対側に屈曲させ接合不良を軽減させている。
更に、面取り部８は半導体素子１上の金バンプ電極３の半導体素子１のエッジ部９の中間部分より面取りされていることとする。
【００３０】
本来、半導体素子１の金バンプ３のエッジ部３ａより面取りされているこが理想である。本箇所より面取りされていれば、半導体素子１エッジ部９までの距離が長くなるため、より金属配線パターン４とエッジ部９が接触する可能性が低くなる。
【００３１】
しかし、ＩＬＢの精度を考慮してエッジ部９と金バンプ設置箇所の中間部分より面取りされていることとする。これは、ＩＬＢ時にボンディングステージとボンディングツールの位置がずれた場合、片側は金属配線パターンと金バンプが接合しており、片側は接合していない等の不具合が生じる可能性があるためである。よって、面取り部８は半導体素子１上の金バンプ電極３の半導体素子１のエッジ部９の中間部分より面取りし、若干の位置ズレにも対応可能としている。
【００３２】
更に、面取り部８はステージ下方に面取り角度１２は１５度〜２５度とする。
図４を用いて説明する。面取り部はエッジ部９と金バンプ３設置箇所の中間部分より形成させると明記したが、現状、エッジ部９と金バンプ３設置箇所の中間部分のサイズ１３は２０〜４０ｕｍ程度である。
更にエッジ部９と金属配線パターンの隙間１０をＩＬＢ完の状態で最低１０ｕｍ程度必要とする。よって、面取り角度１２は１５度〜２５度とした。
上記に示した隙間１０が１０ｕｍ以下であると樹脂封止時の硬化収縮により、金属配線パターン５が半導体素子１側に湾曲し接触してしまうことが確認されている。
更に、面取りされた箇所には、絶縁テープを吸着させるための真空吸着用の開口部である溝１１が形成されている。真空用の溝１１を形成することにより、絶縁性フィルム４を改良型ボンディングステージ７に密着させることが可能となり、ＩＬＢ時の金属配線パターン５と金バンプ３の位置ズレにより接合不良を回避できる。
更に、真空吸着をさせず絶縁性フィルム４を改良型ボンディングステージ７に設置すると、ＩＬＢ時の熱により絶縁性フィルムにしわが発生することが確認されている。これは、真空吸着をさせないことにより、絶縁性フィルム４に撓みが生じ、しわへと発展するからであると考えられている。
【００３３】
よって、真空吸着を実施し、絶縁性フィルム４が撓まないようにする。また、真空吸着の溝１１を面取り部８ではなく、半導体素子１が接合する箇所の内側に作製した場合、真空吸着の溝に沿って、しわが発生し外観上問題となる。
更に、樹脂封止の際、しわに沿って気泡が発生し、信頼性上、外観上問題となる。
【００３４】
本発明では、上記問題を回避するために、真空吸着用の溝１１は半導体素子１の外周部に設置した。
更に、上記に示した真空吸着の溝１１は四辺全てに形成されている。四辺全て真空吸着により固定することにより、ＩＬＢ時の金属配線パターン５と金バンプ３との接合の位置精度を向上させることとなる。
更に、真空吸着用の開口部は直線状の溝のみではなく、プロット状の穴でも良いこととする。
【００３５】
以下、図５を用いて説明する。
図５は改良型ボンディングステージ７を上方より見た図であり、点線で示した外側を面取りした面１４とする。各面取りした面１４に真空吸着用のプロット状の穴１５を形成している。
更に、プロット状の穴１５の設置は各辺に２個以上形成されており、その設置場所は各辺の両端であることが好ましい。
プロット状の穴１５を形成させることにより、真空吸着用の溝１１を形成するより、より安価で短期間に作製することが可能となる。
更に、各辺の両端に形成することにより、位置ズレを軽減することが可能となる。
【００３６】
【発明の効果】
本発明は、以上のように、主として液晶ドライバである長方形の半導体素子をＣＯＦ方式にて実装する際の半導体装置製造装置のボンディングステージの四角を面取りすることにより、半導体素子と金属配線パターン接触することを回避させることを特徴とするボンディングステージである。
更に、面取りの角度を制限することにより、樹脂封止時の樹脂硬化収縮における接触も回避する構造となっている。
また、面取り部、更には半導体素子外周部に真空吸着用の溝を形成することにより、絶縁性フィルムをボンディングステージに密着させ、半導体素子と金属配線パターンの接合時の位置ズレ不良を軽減し、更には樹脂封止時に発生していた気泡発生を軽減することができる。
【図面の簡単な説明】
【図１】本発明である改良型ボンディングステージの正面図。
【図２】図１の平面図。
【図３】改良型ボンディングステージを用いて作製したＣＯＦ断面図。
【図４】改良型ボンディングステージを用いて作製したＣＯＦの接合箇所拡大図。
【図５】ボンディングステージ上方図。
【図６】従来のボンディングステージ。
【図７】従来のボンディングステージにて作製したＣＯＦ断面図。
【図８】従来ＣＯＦ断面図。
【図９】従来のボンディングステージにて作製したＣＯＦのエッジタッチ部２。
【図１０】縮小型ボンディングステージ。
【図１１】縮小型ボンディングステージにて作製したＣＯＦ断面図。
【図１２】従来技術。
【符号の説明】
１ 半導体素子
２ 端子電極
３ 金バンプ
４ 絶縁性フィルム
５ 金属配線パターン
６ ボンディングツール
７ 改良型ボンディングツール
８ 面取り部
９ エッジ部
１０ 隙間
１１ 真空吸着用の溝
１２ 面取り角度
１３ エッジ部と金バンプの中間部分サイズ
１４ ボンディングステージ上の面取り部
１５ プロット状の穴
【発明の属する技術分野】
本発明は半導体素子の実装時に使用する治具に関するもので、更に詳しくは、金属配線パターンを有する絶縁フィルム上に半導体素子をフェイスダウン方式でボンディングする際に使用するボンディングステージに関するものである。
【０００２】
【従来の技術】
携帯電話、携帯情報端末を初めとして、電子機器の小型軽量化に伴い、それらの機器に搭載される電子部品の高密度化が進んでいる。例えば、液晶表示用パネルを駆動するための半導体素子は、絶縁性フィルム上に金属配線のパターンを形成した所謂テープキャリアに実装することで、高密度化を図ると共に、薄型化、軽量化を実現している。これらの実装方式は、ＣＯＦ（Ｃｈｉｐ Ｏｎ ＦＰＣ）と呼ばれている。
【０００３】
以下図６、図７を用いてＣＯＦ実装方式に関して説明する。
図６において、１０１は半導体素子、１０２は半導体素子の表面に形成された入出力用の端子電極、１０３は入出力用の端子電極１０２上に設けられた金バンプ電極、１０４は絶縁性フィルム基板、１０５は絶縁性フィルム基板の表面に形成された金属配線パターン、１０６はボンディングツール、１０７はボンディングステージである。
【０００４】
まず、入出力用の端子電極１０２上に厚さ１０ｕｍ〜１８ｕｍ程度の金バンプ電極（Ａｕバンプ）１０３が形成された半導体素子（ＩＣチップ）１０１を、ポリイミド樹脂やポリエステル等のプラスチック絶縁材料を主材料とした絶縁性フィルム基板（フィルム基板）１０４上に形成された金属配線パターン１０５に対して位置合わせを行う。即ちＡｕバンプ電極１０３が金属配線パターン１０５上の所定の位置と合致するように位置合わせを行う。
【０００５】
ここで、金属配線パターン１０５の主体は銅（Ｃｕ）等の導電性材料からなり、その表面にはＳｎメッキ、Ａｕメッキ等が施されている。
また、絶縁性フィルム基板１０４は帯状の形態をしており、テープキャリアとも呼ばれている。その両側縁には送り孔が所定の間隔であけられ、長手方向に移動可能となっている。
【０００６】
この基板と半導体素子とを、位置合わせを行った後、ボンディングツール１０６、ボンディングステージ１０７を用いて、熱圧着により、Ａｕバンプ電極１０３と絶縁性フィルム基板１０４の表面に形成された金属配線パターン１０５とを接合する（図７）。この接続方法を一般にＩＬＢ（Ｉｎｎｅｒ Ｌｅａｄ Ｂｏｎｄｉｎｇ）と称している。
【０００７】
ＩＬＢ後、半導体装置は、エポキシ樹脂やシリコーン樹脂等の材料１２０で樹脂封止される。封止樹脂はノズルにより半導体素子の周囲に塗布され、リフロー方式等により熱を加え硬化させる。その後、半導体素子の実装部をテープより打ち抜き、個別の半導体集積回路装置として液晶パネル等に実装される。
ＩＬＢ後のＣＯＦの構造は、図８に示すように、金属配線パターン１０５はフィルム基板１０４上に形成されており、ＩＬＢ時の半導体素子１０１のエッジ部１０８と金属配線パターン１０５の隙間１０９は、半導体素子上に形成されているＡｕバンプ１０３の高さにより決定する。ここで、現状ではＡｕバンプ高さは１０〜２０ｕｍ程度である。
【０００８】
ＩＬＢを実施することによりＡｕバンプ１０３は潰れるためＩＬＢ後の半導体素子１０１のエッジ部１０８と金属配線パターン１０５の隙間１０９は、６〜１６ｕｍ程度となる。
６ｕｍ程度の隙間では、半導体素子が傾たり、所定の位置からずれた場合などは、ＩＬＢ時に均一に圧力が加わらず、金属配線パターン１０５と半導体素子１０１のエッジ部１０８が接触し、電気的にリークを発生させ不良となる可能性がある。
【０００９】
又、フィルム基板と金属配線パターン材料との熱膨張係数が異なるため、ＩＬＢ時に加わる熱ストレスによりフィルム基板に膨張、伸縮、うねり等が発生し、同様に接触することもある。
更に、ＩＬＢ後に金属配線パターン１０５と半導体素子１０１のエッジ部１０８が接触していなくとも、樹脂封止時の樹脂の硬化収縮により、接触してしまう可能性がある。
【００１０】
以下図９を用いて詳細に説明する。
１０１は半導体素子、１０２は半導体素子の表面に形成された入出力用の端子電極、１０３は入出力用の端子電極１０２上に設けられた金バンプ電極、１０４は絶縁性フィルム基板、１０５は絶縁性フィルム基板の表面に形成された金属配線パターンである。
ここで、樹脂１２０で封止することにより、半導体装置は、丸で囲んだ１１１部に示すように、半導体素子側に硬化収縮により反ることが判明している。
よって、ＩＬＢ完である程度の隙間を半導体素子１０１のエッジ部１０８と金属配線パターン１０５との間に設けなくてはならない。
しかし、現状のＣＯＦ実装装置では、エッジ部１０８と金属配線パターン１０５の隙間を確保できる構造とはなっていない。
【００１１】
以下現状の装置に関して示す。
図６に示すように、ＣＯＦ実装用装置は、ボンディングツール１０６とボンディングステージ１０７を要しており、ボンディングツール１０６をボンディングステージ１０７上の絶縁性フィルムに加圧、加熱することにより、半導体素子１０１と金属配線パターン１０５を接合させる。
この際、ボンディングステージ１０７の形状、サイズは以下のとおりである。形状は立方体を示しており、各面は直角に形成されている。更に、サイズは半導体素子のサイズより大きく作られている。大きく作ることにより多少、位置がずれても接合可能となり一般的に半導体素子より大きく作られている。
【００１２】
更に、真空吸着用の開口部を形成する溝１１２を半導体素子１０１が実装される箇所の外側の外周に儲け、絶縁性フィルム１０４を吸着させ、ズレ等の不具合を回避させている。
しかし、本ボンディングステージの形状、サイズでは、ＩＬＢ後の半導体素子エッジ部と金属配線パターンの隙間は半導体素子上の外部接続端子であるＡｕバンプの残り高さ分しか形成されない。
つまり、６ｕｍ〜１６ｕｍである。しかし、Ａｕバンプの高さバラツキ、樹脂封止後の硬化収縮を考慮すると、クリアランスはＩＬＢ完で１０ｕｍ以上必要となる結果が得られている。
【００１３】
一般的に半導体素子の表面は絶縁性の表面保護膜（パッシベーション膜）で覆われているため、金属配線パターンと接触しても、電気的なリーク不良は発生しないが、半導体素子のエッジ部は、ダイシング工程の影響によりパッシベーション膜が施されていない。
そのため、金属配線パターンと接触すると、電気的なリークが発生し、不良の原因となる。
【００１４】
半導体素子の端部と配線金属配線パターンとの接触、つまりエッジタッチによる不良発生を防止するために、半導体装置を工夫することにより回避させる方法として、下記の特許文献１に開示されている。
【００１５】
ここで、先行特許文献１に開示されている技術の要点を示す。
図１２に示すように、ボンディングツール２０６を用いて、半導体素子２０１上の金バンプ２０３に金属配線パターン２０７の端子を接続するに際し、半導体素子２０１のエッジと金バンプ２０３との間に、絶縁体からなるサポートリング２１３を設けることで、半導体素子２０１のエッジと金属配線パターン２０７の接触を防止している。
しかし、サポートリングを設ける等、新たな材料を必要としコストアップの要因となり、本発明と比較して優位性がない。
更に、半導体素子のエッジ部と配線金属配線パターンとの接触、つまりエッジタッチによる不良発生を防止するために、現状用いられている半導体製造装置を工夫することにより回避させる方法を以下に示す。
【００１６】
図６に示すように、ボンディングステージ１０７は半導体素子１０１より大きく作られているが、エッジタッチ回避策として、ボンディングステージ１０７のサイズを縮小させ金属配線パターンにベントを形成させエッジタッチを回避させようとしている。
図１０を用いて以下に説明する。
１０１は半導体素子、１０２は半導体素子の表面に形成された入出力用の端子電極、１０３は入出力用の端子電極１０２上に設けられた金バンプ電極、１０４は絶縁性フィルム基板、１０５は絶縁性フィルム基板の表面に形成された金属配線パターン、１０６はボンディングツール、１１３は縮小型ボンディングステージである。
縮小サイズボンディングステージ１１３を使用することにより、ＩＬＢ完で図８に示すように半導体素子１０１とは逆方向にベントが形成される（図１１の丸で囲んだ１１４部分）。
【００１７】
縮小型ボンディングステージ１１３を用いて検討した結果、ＩＬＢ完での半導体素子１０１のエッジ部１０８と金属配線パターン１０５の隙間は、Ａｕバンプ高さ１０ｕｍ品を用いて１０〜１５ｕｍ確保できた。
しかし、縮小型ステージ１１３は半導体素子１０１の外部接続端子であるＡｕバンプの８０％程度までのサイズであり、半導体素子１０１がずれると、金属配線パターン１０５とＡｕバンプの接合不良が発生する。
【００１８】
更に、図６に示すように、ＩＬＢ時に絶縁テープがずれないようにボンディングステージに真空吸着用の溝１１２を形成し、真空吸着により絶縁テープがずれないような機構となっている。半導体素子より大きいボンディングステージにおいては、半導体素子の外側に真空溝を形成させるが、縮小型ボンディングステージでは半導体素子内に真空溝を形成させる必要がある。
【００１９】
従って、図１０に示すように縮小型ボンディングステージ１１３の中央部に真空吸着用の溝１１２を形成しなくてはならない。
中央部に真空溝が形成されていると真空溝に沿って、半導体素子上の絶縁テープにしわが発生する。このしわは外観上不具合であり、樹脂封止時にしわに沿って気泡が発生することが確認されている。気泡は外観上不具合になるばかりではなく、水分などが入り腐食などの不良を発生させる可能性がある。
【００２０】
【特許文献１】
特開平５−１３５１６号公報
【００２１】
【発明が解決しようとする課題】
半導体素子を、ＣＯＦ法により、フィルム基板上に形成され得た金属配線パターンに接合する場合、半導体素子の傾き、ズレ、ＩＬＢ時の熱ストレス、圧力過剰等により、半導体素子の端部と金属配線パターンが接触し、電気的なリーク電流が発生し特性不良の原因となる可能性が非常に大きい。
更に、ＩＬＢを実施することによりＡｕバンプは潰れるためＩＬＢ後の半導体素子の端部と金属配線パターンの隙間は、６〜１６ｕｍ程度となる。６ｕｍ程度の隙間では、半導体素子が傾たり、所定の位置からずれた場合などは、ＩＬＢ時に均一に圧力が加わらず、金属配線パターンと半導体素子のエッジ部が接触し、電気的にリークを発生させ不良となる可能性がある。
【００２２】
上記原因にて発生する接触を回避するために、ボンディングステージを縮小（半導体素子内側サイズ）にすることも考えられるが、ボンディング位置ずれが少しでも発生した場合に良好に金属配線パターンとＡｕバンプが接合されず、オープン不良を発生させてしまう可能性がある。更に、真空吸着溝によるしわ、気泡の発生を促す可能性もある。
【００２３】
更に、特許文献１に開示されている技術は、半導体素子、又はフィルム基板に絶縁物により、サポートリングを設けてエッジタッチを防止しているが、サポートリングを設けるための新たな材料を必要とし、それによりフィルム基板のコストアップを招くことになる。
この発明は、このような課題を解決するためになされたものであり、半導体製造装置のボンディングステージ仕様を変更することによりエッジタッチを防止するものである。
【００２４】
【課題を解決するための手段】
絶縁性フィルム上に金属配線パターンを形成し、該金属配線パターンと半導体素子の表面に形成された接続用端子とを接続してなる半導体装置（ＣＯＦ、ＳＯＦ）を製造する半導体製造装置であるＦＣＢ（Ｆｌｉｐ Ｃｈｉｐ Ｂｏｕｎｄｅｒ）において、ボンディングステージ上部の四辺が面取りされていることを特徴とした半導体製造装置の一部であるボンディングステージである。
【００２５】
更に、ボンディングステージは、半導体素子の外部接続端子と半導体素子エッジ部の中間部分より傾斜して面取り部を形成している。面取り部の角度はステージ下方に向かい１５度〜２５度であることを特徴とした半導体製造装置の一部であるボンディングステージである。
【００２６】
更に、面取りされた箇所には、絶縁テープを吸着させるための真空吸着用の開口部である溝が形成されており、その溝は四辺すべてに形成され、そのすべてが繋がっている。
更に、真空吸着用の開口部は直線状の溝形状のみだけでなくプロット状の穴とすることもできる。
【００２７】
【発明の実施の形態】
図１〜５を用いて以下に説明する。
図１は本発明の半導体製造装置の正面図、図２はボンディングステージの平面図である。図１、２において、１は半導体素子、２は半導体素子の表面に形成された入出力用の端子電極、３は入出力用の端子電極２上に設けられた金バンプ電極、４は絶縁性フィルム基板、５は絶縁性フィルム基板の表面に形成された金属配線パターン、６はボンディングツール、７は改良型ボンディングステージである。
【００２８】
改良型ボンディングステージ７は、絶縁性フィルムに接する側の四角が面取りされている。面取りすることにより角度が形成され、半導体素子１上部より荷重を加えＩＬＢを実施した際、面取り部８に沿って絶縁性フィルム４が半導体素子１と反対側に屈曲する（図３参照）。そのため金属配線パターン５と半導体素子１のエッジ部９の間隙１０が確保され、両者は接する可能性は低くなる。
【００２９】
エッジ部９と金属配線パターン５が接触して発生するリーク不良を回避するために、上記に示したとおり改良型ボンディングステージ７では、四角を面取りし、図３に示す様に絶縁性フィルム４と半導体素子１を反対側に屈曲させ接合不良を軽減させている。
更に、面取り部８は半導体素子１上の金バンプ電極３の半導体素子１のエッジ部９の中間部分より面取りされていることとする。
【００３０】
本来、半導体素子１の金バンプ３のエッジ部３ａより面取りされているこが理想である。本箇所より面取りされていれば、半導体素子１エッジ部９までの距離が長くなるため、より金属配線パターン４とエッジ部９が接触する可能性が低くなる。
【００３１】
しかし、ＩＬＢの精度を考慮してエッジ部９と金バンプ設置箇所の中間部分より面取りされていることとする。これは、ＩＬＢ時にボンディングステージとボンディングツールの位置がずれた場合、片側は金属配線パターンと金バンプが接合しており、片側は接合していない等の不具合が生じる可能性があるためである。よって、面取り部８は半導体素子１上の金バンプ電極３の半導体素子１のエッジ部９の中間部分より面取りし、若干の位置ズレにも対応可能としている。
【００３２】
更に、面取り部８はステージ下方に面取り角度１２は１５度〜２５度とする。
図４を用いて説明する。面取り部はエッジ部９と金バンプ３設置箇所の中間部分より形成させると明記したが、現状、エッジ部９と金バンプ３設置箇所の中間部分のサイズ１３は２０〜４０ｕｍ程度である。
更にエッジ部９と金属配線パターンの隙間１０をＩＬＢ完の状態で最低１０ｕｍ程度必要とする。よって、面取り角度１２は１５度〜２５度とした。
上記に示した隙間１０が１０ｕｍ以下であると樹脂封止時の硬化収縮により、金属配線パターン５が半導体素子１側に湾曲し接触してしまうことが確認されている。
更に、面取りされた箇所には、絶縁テープを吸着させるための真空吸着用の開口部である溝１１が形成されている。真空用の溝１１を形成することにより、絶縁性フィルム４を改良型ボンディングステージ７に密着させることが可能となり、ＩＬＢ時の金属配線パターン５と金バンプ３の位置ズレにより接合不良を回避できる。
更に、真空吸着をさせず絶縁性フィルム４を改良型ボンディングステージ７に設置すると、ＩＬＢ時の熱により絶縁性フィルムにしわが発生することが確認されている。これは、真空吸着をさせないことにより、絶縁性フィルム４に撓みが生じ、しわへと発展するからであると考えられている。
【００３３】
よって、真空吸着を実施し、絶縁性フィルム４が撓まないようにする。また、真空吸着の溝１１を面取り部８ではなく、半導体素子１が接合する箇所の内側に作製した場合、真空吸着の溝に沿って、しわが発生し外観上問題となる。
更に、樹脂封止の際、しわに沿って気泡が発生し、信頼性上、外観上問題となる。
【００３４】
本発明では、上記問題を回避するために、真空吸着用の溝１１は半導体素子１の外周部に設置した。
更に、上記に示した真空吸着の溝１１は四辺全てに形成されている。四辺全て真空吸着により固定することにより、ＩＬＢ時の金属配線パターン５と金バンプ３との接合の位置精度を向上させることとなる。
更に、真空吸着用の開口部は直線状の溝のみではなく、プロット状の穴でも良いこととする。
【００３５】
以下、図５を用いて説明する。
図５は改良型ボンディングステージ７を上方より見た図であり、点線で示した外側を面取りした面１４とする。各面取りした面１４に真空吸着用のプロット状の穴１５を形成している。
更に、プロット状の穴１５の設置は各辺に２個以上形成されており、その設置場所は各辺の両端であることが好ましい。
プロット状の穴１５を形成させることにより、真空吸着用の溝１１を形成するより、より安価で短期間に作製することが可能となる。
更に、各辺の両端に形成することにより、位置ズレを軽減することが可能となる。
【００３６】
【発明の効果】
本発明は、以上のように、主として液晶ドライバである長方形の半導体素子をＣＯＦ方式にて実装する際の半導体装置製造装置のボンディングステージの四角を面取りすることにより、半導体素子と金属配線パターン接触することを回避させることを特徴とするボンディングステージである。
更に、面取りの角度を制限することにより、樹脂封止時の樹脂硬化収縮における接触も回避する構造となっている。
また、面取り部、更には半導体素子外周部に真空吸着用の溝を形成することにより、絶縁性フィルムをボンディングステージに密着させ、半導体素子と金属配線パターンの接合時の位置ズレ不良を軽減し、更には樹脂封止時に発生していた気泡発生を軽減することができる。
【図面の簡単な説明】
【図１】本発明である改良型ボンディングステージの正面図。
【図２】図１の平面図。
【図３】改良型ボンディングステージを用いて作製したＣＯＦ断面図。
【図４】改良型ボンディングステージを用いて作製したＣＯＦの接合箇所拡大図。
【図５】ボンディングステージ上方図。
【図６】従来のボンディングステージ。
【図７】従来のボンディングステージにて作製したＣＯＦ断面図。
【図８】従来ＣＯＦ断面図。
【図９】従来のボンディングステージにて作製したＣＯＦのエッジタッチ部２。
【図１０】縮小型ボンディングステージ。
【図１１】縮小型ボンディングステージにて作製したＣＯＦ断面図。
【図１２】従来技術。
【符号の説明】
１ 半導体素子
２ 端子電極
３ 金バンプ
４ 絶縁性フィルム
５ 金属配線パターン
６ ボンディングツール
７ 改良型ボンディングツール
８ 面取り部
９ エッジ部
１０ 隙間
１１ 真空吸着用の溝
１２ 面取り角度
１３ エッジ部と金バンプの中間部分サイズ
１４ ボンディングステージ上の面取り部
１５ プロット状の穴
Claims (7)
- 絶縁性フィルム上に形成されている金属配線パターンに半導体素子の表面に形成された接続用端子を接続させる半導体製造装置（Ｆｌｉｐ Ｃｈｉｐ Ｂｏｕｎｄｅｒ）において、ボンディングステージの中央部は水平で、周辺部は傾斜した面取り部を有するボンデングステージを備えることを特徴とする半導体製造装置。
- 請求項１記載のボンディングステージにおいて、接続時の絶縁性フイルムと半導体素子の位置関係は、半導体素子の外部接続端子と半導体素子のエッジ部の間で、水平面が面取り部に移行するボンデングステージを備える半導体製造装置。
- 請求項１記載のボンディングステージにおいて、面取り部の角度はステージ下方に向かい１５度〜２５度であることを特徴とする半導体製造装置。
- 請求項１記載のボンディングステージにおいて、面取り部は、絶縁テープを吸着させるための真空吸着用の開口部を備えることを特徴とする半導体製造装置。
- 請求項４に記載のボンディングステージにおいて、真空吸着用の開口部はプロット状の穴であることを特徴とする半導体製造装置。
- 請求項５に記載のボンディングステージにおいて、真空吸着用のプロット状の穴は少なくとも各辺に２個は形成されていることを特徴とする半導体製造装置。
- 請求項６に記載のボンディングステージにおいて、真空吸着用のプロット状の穴は各辺の両端に形成されていることを特徴とする半導体製造装置。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007048090A2 (en) | 2005-10-19 | 2007-04-26 | Texas Instruments Incorporated | Semiconductor assembly for improved device warpage and solder ball coplanarity |
| JP2007194314A (ja) * | 2006-01-18 | 2007-08-02 | Matsushita Electric Ind Co Ltd | ボンディング装置及びボンディングツール |
| CN108883510A (zh) * | 2016-03-28 | 2018-11-23 | 日本麦可罗尼克斯股份有限公司 | 片材夹具、工作台、制造装置以及二次电池的制造方法 |
-
2003
- 2003-01-29 JP JP2003020146A patent/JP3971314B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007048090A2 (en) | 2005-10-19 | 2007-04-26 | Texas Instruments Incorporated | Semiconductor assembly for improved device warpage and solder ball coplanarity |
| EP1946373A2 (en) * | 2005-10-19 | 2008-07-23 | Texas Instruments Incorporated | Semiconductor assembly for improved device warpage and solder ball coplanarity |
| EP1946373A4 (en) * | 2005-10-19 | 2010-04-07 | Texas Instruments Inc | SEMICONDUCTOR ASSEMBLY FOR REDUCED DEVICE DELAY AND SOLDER BALL COPLANARITY |
| JP2007194314A (ja) * | 2006-01-18 | 2007-08-02 | Matsushita Electric Ind Co Ltd | ボンディング装置及びボンディングツール |
| JP4674548B2 (ja) * | 2006-01-18 | 2011-04-20 | パナソニック株式会社 | ボンディング装置及びボンディングツール |
| CN108883510A (zh) * | 2016-03-28 | 2018-11-23 | 日本麦可罗尼克斯股份有限公司 | 片材夹具、工作台、制造装置以及二次电池的制造方法 |
| KR20180128038A (ko) * | 2016-03-28 | 2018-11-30 | 가부시키가이샤 니혼 마이크로닉스 | 시트 지그, 스테이지, 제조 장치 및 2 차 전지의 제조 방법 |
| KR102123399B1 (ko) * | 2016-03-28 | 2020-06-16 | 가부시키가이샤 니혼 마이크로닉스 | 시트 지그, 스테이지, 제조 장치 및 2 차 전지의 제조 방법 |
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