JP2003218163A - 半導体装置及びその製造方法 - Google Patents
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 117
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims abstract description 111
- 239000003566 sealing material Substances 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 20
- 238000007789 sealing Methods 0.000 claims description 11
- 229910000679 solder Inorganic materials 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 4
- 238000003825 pressing Methods 0.000 claims description 3
- 238000005452 bending Methods 0.000 claims description 2
- 238000009413 insulation Methods 0.000 abstract 1
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 11
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 239000011651 chromium Substances 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011889 copper foil Substances 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229920002457 flexible plastic Polymers 0.000 description 1
- CJRQAPHWCGEATR-UHFFFAOYSA-N n-methyl-n-prop-2-ynylbutan-2-amine Chemical compound CCC(C)N(C)CC#C CJRQAPHWCGEATR-UHFFFAOYSA-N 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920000728 polyester Polymers 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
- 229920002050 silicone resin Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/4985—Flexible insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/27—Manufacturing methods
- H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
- H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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- H01—ELECTRIC ELEMENTS
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/83009—Pre-treatment of the layer connector or the bonding area
- H01L2224/83051—Forming additional members, e.g. dam structures
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83385—Shape, e.g. interlocking features
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01024—Chromium [Cr]
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
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- H01L2924/01074—Tungsten [W]
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/01082—Lead [Pb]
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
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- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3511—Warping
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Abstract
る際の熱及び圧力により基板が変形し、基板上の配線と
半導体素子とが接触するエッジショートの発生を防止す
る。 【解決手段】 基板3及び配線4を被覆する絶縁膜5を
半導体素子1の下側にまで配置する。
Description
製造方法に関するもので、特に基板と半導体素子とがフ
リップフロップ方式により接続するCOF(Chip On Fi
lm)構造と呼ばれる半導体パッケージに関するものであ
る。
体素子の下面図で、図7(a)、(b)は従来例のCO
F構造における基板の上面図と、A−A´における断面
図である。図8は従来例における基板と半導体素子との
接続状態を示すA−A´における断面図で、図9は従来
例のCOF構造における封止状態を示すA−A´におけ
る断面図である。従来のCOF構造を以下に示す。
はバンプ電極2が形成されている。通常、バンプ電極2
は半導体素子1内の周辺部に形成されている。
上には複数の配線4が形成され、基板3及び配線4は絶
縁膜5により被覆されている。基板3には通常、25μ
m又は40μm厚の可撓性を有するポリイミド系フィル
ムが使用されているが、ここで言う基板3の厚さは適
宜、設定できる。配線4は基板3表面にバリアメタル6
(ニッケル[Ni]及びクロム[Cr]、又はニッケル[N
i]及び銅[Cu])をスパッタリングし、バリアメタル
6上にメッキ法で銅を析出させ銅箔を形成し、フォトリ
ソ、エッチングすることにより複数形成される。また、
少なくともバンプ電極接続位置7の配線4はスズメッキ
されている。配線4は基板3の周囲から半導体素子搭載
領域8まで延在し、バンプ電極接続位置7の配線4は半
導体素子搭載領域8内で、半導体素子1のバンプ電極2
に対応するように位置している。絶縁膜5は少なくとも
半導体素子搭載領域8を露出するように形成されてい
る。これは図9に示すように、基板3と半導体素子1と
の間の空間を封止材料9を用いて封止する際、封止材料
9の注入口である基板3と半導体素子1の端部との間の
空間の広さを保ち、封止材料9の注入を容易にするため
である。
接続位置7の配線4と半導体素子1に形成されたバンプ
電極2とは、ボンディング装置により位置合わせされ、
電気的に接続されている。接続の方法としては通常、熱
圧着方式等が用いられている。熱圧着方式とはバンプ電
極接続位置7の配線4とバンプ電極2に熱及び圧力を加
え、バンプ電極接続位置7の配線4上にメッキされてい
るスズを溶融させてバンプ電極2と接続する方式であ
る。
との間の空間は、基板3と半導体素子1の端部との間か
ら注入された封止材料9により封止されている。通常、
封止材料9には樹脂が用いられている。
トが発生した際の従来例におけるCOF構造のA−A´
における断面図である。図10に示すように、従来例に
おけるCOF構造では、配線4とバンプ電極2とを熱圧
着する際、熱や圧力により基板3が符号10で示すよう
に変形する場合がある。この場合、半導体素子1の下側
や、その周囲に位置する配線4は、絶縁膜5で被覆され
ていないので、配線4は半導体素子1と符号10で示さ
れた箇所で接触し、配線4と半導体素子1とがショート
するエッジショートという問題が起きる可能性がある。
上の配線を被覆する絶縁膜を半導体素子の下側にまで延
在させることにより、熱圧着によって基板が変形し、配
線が半導体素子とバンプ電極以外の部位で接触しても、
配線は絶縁膜で被覆されているのでエッジショートが発
生する可能性は低くなる。
の実施の形態について以下に説明する。COF構造と
は、配線基板上に半導体素子が形成され、基板と半導体
素子とが導電体により電気的に接続され、導電体を保護
するために配線基板と半導体素子との間の空間が樹脂に
より封止されている構造を言う。
構造における半導体素子の下面図で、図2(a)、
(b)は本発明の第1の実施の形態のCOF構造におけ
る基板の上面図と、A−A´における断面図で、図3
(a)、(b)は本発明の第1の実施の形態のCOF構
造において、基板と半導体素子とが接続され、封止され
た状態のA−A´、B−B´における断面図で、図4は
本発明の第1の実施の形態のCOF構造において基板が
折れ曲がった際のCOF構造のA−A´における断面図
である。
はバンプ電極2が形成されている。
上、基板3を図2(a)、(b)に示すように3つの領
域に分ける。半導体素子1が搭載される領域を第1の領
域8aとし、その周囲を第2の領域8bとし、第1の領
域8aの中央部を第3の領域8c(この第3の領域8c
は、以降に説明される通り、配線が露出される領域であ
るので、配線露出領域と称する場合もある。)と定義す
る。
上には第2の領域8bから第3の領域8cまで延在し、
バンプ電極接続位置7の配線4が第3の領域8cに位置
するように、複数の配線4が形成される。基板3には例
えば、可撓性を有するポリイミドやポリエステル等のプ
ラスティック絶縁フィルムが用いられるが、基板3の厚
さ、材質は適宜、設定できる。配線4はバリアメタル6
層を介して基板3上に形成される。基板3表面にバリア
メタル6(ニッケル[Ni]及びクロム[Cr]、又はニッ
ケル[Ni]及び銅[Cu])をスパッタリングし、バ
リアメタル6上にメッキ法で銅を析出させ銅箔を形成
し、フォトリソ、エッチングすることにより、複数の配
線4が所定のピッチで互いに近接して形成される。ま
た、少なくともバンプ電極接続位置7の配線4はスズメ
ッキされている。
ーレジスト、エポキシ樹脂)5により被覆されている。
絶縁膜5は、配線4に外部から異物が侵入する可能性を
低くする為と、配線4が半導体素子1等と、所定の部位
以外の場所で接触し、ショートする可能性を低くする為
に設けられている。また、基板3と半導体素子1との間
の空間を封止する際、封止材料の注入が容易となるよう
に、絶縁膜5の所定部には、封止材料を注入するための
切り欠き部11が設けられている。
11を除いた第1の領域8a及び第2の領域8bに形成
されている。ここで、絶縁膜5は、上述したように、そ
の目的から、少なくとも配線4を被覆していれば良い
が、基板3の強度を向上させる為、第3の領域8cを除
いた配線4上を含む基板3上全域を覆うことが望まし
い。すなわち、この配線4を被覆する絶縁膜5は、配線
4を周囲から絶縁するという機能と同時に、基板3をサ
ポートする補強板としての機能も有する。さらに、この
場合、この絶縁膜5を従来の工程でも用いられているソ
ルダーレジストで構成すれば、従来のソルダーレジスト
の開口領域(第3の領域8cに相当する領域)の大きさ
を変えることのみで本実施の形態に適用することが可能
となる。従って、従来の工程を大幅に変更することな
く、すなわち、コストを大幅に増大させることなく本発
明を実現することができる。
8´cから第2の領域8bまで延在するように、絶縁膜
5の配線4上以外の領域に設けられている。切り欠き部
11は基板3と半導体素子1との間の空間を封止するた
めに、封止材料を注入するための注入口、又は基板3と
半導体素子1との間の空気を排出するための排気口とし
て機能する。注入された封止材料の流れ易さを考慮する
と、封止材料が注入された際、基板3と半導体素子1と
の間の空間の空気が排出され易い構造が好ましいので、
切り欠き部11は少なくとも2箇所以上で、注入口とな
る切り欠き部から、できるだけ離間した位置に排気口と
なる切り欠き部がくるように、それぞれの切り欠き部を
設けるのが好ましい。例えば、基板3の中心部に対して
対称となるように、基板3の長手方向に設けられた切り
欠き部11、又は基板3の中心部に対して対角になるよ
うに設けられた切り欠き部11等が好ましい。また、封
止材料の注入を円滑にするため、境界線8´cにおける
切り欠き部の幅は、配線4のピッチ内で、できるだけ長
い幅を有することが好ましい。すなわち、注入口の大き
さをできるだけ広くするということである。図2(a)
に示す切り欠き部11は、好ましい位置、形状の切り欠
き部11の一例である。
上の第3領域8c内の配線4と半導体素子1に形成され
たバンプ電極2とはボンディング装置により位置合わせ
され、熱圧着方式により電気的に接続され、半導体素子
1は基板3上の第1の領域8aに搭載されている。基板
3と半導体素子1との間の空間は、切り欠き部11から
注入された封止材料(例えばエポキシ樹脂、シリコーン
樹脂等)9により封止されている。
おいては、絶縁膜5が半導体素子1の下側まで延在して
いるので、配線4とバンプ電極2とを熱圧着する際の熱
及び圧力により基板3が、図4の符号10に示すように
変形し、配線4が半導体素子1の端部と接触した場合で
も、配線4は絶縁膜5で被覆されているので、エッジシ
ョートの発生は減少し、品質の信頼性が向上する。ま
た、エッジショートの発生を防止するための構造とし
て、配線4が一本一本絶縁被覆されたものも考えられる
が、それに比べて第1の実施の形態では、絶縁膜5にソ
ルダーレジストを用いているので、基板3の強度が大き
く基板3が曲がり難い。また、従来の工程を大幅に変更
することなく絶縁膜5を形成することができるので、大
幅なコストアップを伴わずに実現できる。また、基板3
上面の第3の領域は、絶縁膜5で取り囲まれているた
め、基板3と半導体素子1との間の空間に注入された封
止材料9は、第3の領域の周囲の絶縁膜5によって堰き
止められ、基板3の周囲に流れ出難くなるため、適量の
封止材料で所定の箇所を封止することができる。
体素子1の端部との間が、図3(b)の符号12に示す
ように、絶縁膜5の厚さ分だけ広がり、封止材料9の注
入が容易となり、流動性の低い封止材料でも封止が可能
となるため、選択できる封止材料9の幅が広がり、設計
の自由度が高くなる。また、広がった間は、絶縁膜5の
厚さ分だけ厚く封止材料9で封止でき、その部位で基板
3は曲がり難くなるので、切り欠き部11をエッジショ
ートが発生する可能性のある部位に設けることで、エッ
ジショートを防止することができる。
の半導体装置の他の製造方法に関するものである。図5
は本発明の第2の実施の形態における半導体装置の製造
方法の封止の際の工程を示した断面図である。
子1との間の空間を封止材料9を用いて封止する際、基
板3の周囲に応力を加えて基板3の周囲を下側に反ら
せ、基板3と半導体素子1の端部との間を広げる。
る一つ目の方法は、中央部が周囲に比べ高さのある支持
台(例えば凸型の支持台等)13に、基板3の下側の中
央部が支持台13の中央部(あるいは頂部、又は凸部と
も呼ぶ)に位置するように半導体装置を載置し、押圧冶
具(例えばピン等)で基板3の周囲を支持台13の周囲
に押さえ付けることにより、基板3と支持台13を固定
して基板3を反らせ、基板3と半導体素子1の端部との
間を広げる方法である。
3に、基板3を載置し、基板3の周囲に応力を加えるこ
とで、支持台13を撓ませ基板3の周囲を下側に反ら
せ、基板3と半導体素子1の端部との間を広げる方法で
ある。
示す箇所)から封止材料9を注入し、基板3と半導体素
子1との間の空間を封止する。ここで、支持台13の形
状によっては基板3の中央部が持ち上がり、基板3と半
導体素子1との間が多少狭まるが、基板3と半導体素子
1の端部との間から注入された封止材料9は基板3と半
導体素子1との間を毛細管現象で容易に広がり、所定の
領域を封止できるので、封止を妨げる要因とはならな
い。
は、封止の際、基板3と半導体素子1の端部との間を広
げることで、封止材料9の注入が容易となり、流動性の
低い封止材料9でも封止が可能となるため、選択できる
封止材料の幅が広がり、設計の自由度が高くなる。
の第1の実施の形態におけるCOF構造の半導体装置に
も用いることができる。
ることにより、熱圧着時の熱及び圧力により基板が折れ
曲がり、配線が半導体素子の端部と接触しても、配線は
絶縁膜で被覆されているので、エッジショートの発生は
減少し、品質の信頼性が向上する。更に、絶縁膜に封止
材料注入のための切り欠き部を設けること、また、基板
と半導体素子との間を封止する際、基板を反らせ基板と
半導体素子の端部との間を広げることにより封止材料の
注入が容易となり、流動性の低い封止材料でも封止が可
能となるため、選択できる封止材料の幅が広がり設計の
自由度が高くなる。
の下面図である。
における基板の上面図とA−A´における断面図であ
る。
において、基板と半導体素子とが接続され封止された状
態のA−A´、B−B´における断面図である。
れ曲がった際のCOF構造のA−A´における断面図で
ある。
の製造方法の封止の際の工程を示した断面図である。
図と、A−A´における断面図である。
を示すA−A´における断面図である。
−A´における断面図である。
トが発生した際のA−A´における断面図である。
Claims (20)
- 【請求項1】 半導体素子が搭載される第1の領域と、
前記第1の領域を包囲する第2の領域と、前記第1の領
域の中央部に位置する第3の領域とを備えた基板と、 前記第2の領域から前記第3の領域に延在し、前記基板
上に形成された配線と、 前記第3の領域を露出するように前記第1及び第2の領
域に形成され、前記基板及び前記配線を被覆する絶縁膜
と、 前記第3の領域内で前記配線に電気的に接続され、前記
第1の領域と等しい大きさを有し、前記絶縁膜と所定間
隔離間するように前記第1の領域上に搭載される半導体
素子とを有することを特徴とする半導体装置。 - 【請求項2】 前記基板は可撓性を有する基板であるこ
とを特徴とする請求項1記載の半導体装置。 - 【請求項3】 前記絶縁膜はソルダーレジストであるこ
とを特徴とする請求項1又は2記載の半導体装置。 - 【請求項4】 前記第3の領域の外周から前記第2の領
域まで延在するような切り欠き部が設けられた前記絶縁
膜を有することを特徴とする請求項1〜3いずれか記載
の半導体装置。 - 【請求項5】 前記配線は複数の配線から構成され、こ
れら複数の配線は所定のピッチで互いに近接して配置さ
れ、前記切り欠き部の幅は前記所定ピッチより狭いこと
を特徴とする請求項4記載の半導体装置。 - 【請求項6】 前記絶縁膜は前記第3の領域及び前記切
り欠き部を除いた残りの第1の領域及び第2の領域の全
域に形成されていることを特徴とする請求項4又は5記
載の半導体装置。 - 【請求項7】 前記基板と前記半導体素子との間に前記
所定間隔離間して形成された空間は、封止材料を用いて
封止されていることを特徴とする請求項1〜6いずれか
記載の半導体装置。 - 【請求項8】 請求項4〜6いずれか記載の半導体装置
の前記切り欠き部から封止材料を注入し、前記基板と前
記半導体素子との間に前記所定間隔離間して形成された
空間を封止する工程を有することを特徴とする半導体装
置の製造方法。 - 【請求項9】 複数の配線が周囲から半導体素子が搭載
される中央部まで延在して形成された基板と、前記基板
及び前記配線を被覆する絶縁膜と、前記中央部に載置さ
れた前記半導体素子とを備える半導体装置において、 前記配線の一端は前記中央部内の配線露出領域に位置
し、前記絶縁膜は前記半導体素子と所定間隔離間するよ
うに、前記周囲から前記半導体素子の下側にまで延在
し、前記配線露出領域内の前記配線と前記半導体素子と
は電気的に接続されていることを特徴とする半導体装
置。 - 【請求項10】 前記基板は可撓性を有する基板である
ことを特徴とする請求項9記載の半導体装置。 - 【請求項11】 前記絶縁膜はソルダーレジストである
ことを特徴とする請求項9又は10記載の半導体装置。 - 【請求項12】 前記配線露出領域から前記中央部の外
側まで延在するような切り欠き部が前記配線上以外の領
域に設けられた前記絶縁膜を有することを特徴とする請
求項9〜11いずれか記載の半導体装置。 - 【請求項13】 前記配線は所定のピッチで互いに近接
して配置され、前記切り欠き部の幅は前記所定ピッチよ
り狭いことを特徴とする請求項12記載の半導体装置。 - 【請求項14】 前記配線露出領域及び前記切り欠き部
を除いた残りの全領域に前記絶縁膜が形成されているこ
とを特徴とする請求項12又は13記載の半導体装置。 - 【請求項15】 前記基板と前記半導体素子との間に前
記所定間隔離間して形成された空間は封止材料を用いて
封止されていることを特徴とする請求項9〜14いずれ
か記載の半導体装置。 - 【請求項16】 請求項12〜14いずれか記載の半導
体装置の前記切り欠き部から封止材料を注入し、前記基
板と前記半導体素子との間に前記所定間隔離間して形成
された空間を封止する工程を有することを特徴とする半
導体装置の製造方法。 - 【請求項17】 表面に複数の配線が周囲から中央部ま
で延在して形成された可撓性を有する基板と、前記中央
部に載置された半導体素子と前記配線とを電気的に接続
し、前記半導体素子の下側に形成される導電体と、前記
基板及び前記配線を前記導電体を露出するように被覆
し、前記半導体素子と所定間隔離間する絶縁膜とを備え
る半導体装置の製造方法において、 前記基板の前記周囲を前記半導体素子が搭載された側と
は反対側に反らせ、前記基板と前記半導体素子の端との
間の空間を広げる工程と、 広がった前記空間から封止材料を注入し、前記基板と前
記半導体素子との間に前記所定間隔離間して形成された
空間を封止する工程とを有することを特徴とする半導体
装置の製造方法。 - 【請求項18】 前記基板の裏面において前記中央部と
対向する部分が、凸型の支持台の頂部上にくるように前
記基板を前記支持台上に載置する工程と、 前記基板の前記周囲に応力を加え前記周囲を前記半導体
素子が搭載された側とは反対側に反らせ、前記空間を広
げる工程とを有することを特徴とする請求項17記載の
半導体装置の製造方法。 - 【請求項19】 前記周囲を押圧冶具により固定して前
記支持台と前記基板とを密着させることにより、前記空
間を広げることを特徴とする請求項18記載の半導体装
置の製造方法。 - 【請求項20】 前記基板の裏面において前記周囲と対
向する部分が、可撓性を有する支持台の上面と接するよ
うに前記基板を前記支持台上に載置する工程と、 前記基板の前記周囲に応力を加え前記周囲を前記半導体
素子が搭載された側とは反対側に反らせ、前記空間を広
げる工程とを有することを特徴とする請求項17記載の
半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002010255A JP3727273B2 (ja) | 2002-01-18 | 2002-01-18 | 半導体装置及びその製造方法 |
US10/345,319 US6873058B2 (en) | 2002-01-18 | 2003-01-16 | Semiconductor device with chip-on-film package having insulating film that resists edge shorts |
US11/068,452 US7101732B2 (en) | 2002-01-18 | 2005-02-28 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002010255A JP3727273B2 (ja) | 2002-01-18 | 2002-01-18 | 半導体装置及びその製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005237761A Division JP4182963B2 (ja) | 2005-08-18 | 2005-08-18 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003218163A true JP2003218163A (ja) | 2003-07-31 |
JP3727273B2 JP3727273B2 (ja) | 2005-12-14 |
Family
ID=19191584
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002010255A Expired - Lifetime JP3727273B2 (ja) | 2002-01-18 | 2002-01-18 | 半導体装置及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US6873058B2 (ja) |
JP (1) | JP3727273B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006030260A (ja) * | 2004-07-12 | 2006-02-02 | Seiko Epson Corp | 半導体素子実装基板、半導体素子実装基板の製造方法、実装装置、実装方法、電気光学装置、電子機器 |
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JP2010153495A (ja) * | 2008-12-24 | 2010-07-08 | Shinko Electric Ind Co Ltd | 半導体装置 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4786976B2 (ja) * | 2005-09-13 | 2011-10-05 | パナソニック株式会社 | 配線基板及びその製造方法、並びに半導体装置 |
JP5036614B2 (ja) * | 2008-04-08 | 2012-09-26 | 東京応化工業株式会社 | 基板用ステージ |
CN104022098B (zh) * | 2014-05-29 | 2016-11-16 | 京东方科技集团股份有限公司 | 一种覆晶薄膜及显示装置 |
CN107463013A (zh) * | 2017-09-19 | 2017-12-12 | 武汉华星光电半导体显示技术有限公司 | 一种cof压着精度自动补偿方法及***、cof绑定机 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3501316B2 (ja) * | 1995-06-16 | 2004-03-02 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
JP3026205B1 (ja) | 1998-09-25 | 2000-03-27 | セイコーインスツルメンツ株式会社 | 電子回路装置及び表示装置 |
JP2001358170A (ja) | 2000-06-15 | 2001-12-26 | Hitachi Ltd | 半導体装置及びその製造方法 |
SG121707A1 (en) * | 2002-03-04 | 2006-05-26 | Micron Technology Inc | Method and apparatus for flip-chip packaging providing testing capability |
-
2002
- 2002-01-18 JP JP2002010255A patent/JP3727273B2/ja not_active Expired - Lifetime
-
2003
- 2003-01-16 US US10/345,319 patent/US6873058B2/en not_active Expired - Fee Related
-
2005
- 2005-02-28 US US11/068,452 patent/US7101732B2/en not_active Expired - Fee Related
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JP2006030260A (ja) * | 2004-07-12 | 2006-02-02 | Seiko Epson Corp | 半導体素子実装基板、半導体素子実装基板の製造方法、実装装置、実装方法、電気光学装置、電子機器 |
JP4613536B2 (ja) * | 2004-07-12 | 2011-01-19 | セイコーエプソン株式会社 | 半導体素子実装基板、電気光学装置、電子機器 |
JP2010153495A (ja) * | 2008-12-24 | 2010-07-08 | Shinko Electric Ind Co Ltd | 半導体装置 |
JP2010010693A (ja) * | 2009-07-31 | 2010-01-14 | Seiko Epson Corp | 実装装置、及び半導体素子実装基板の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP3727273B2 (ja) | 2005-12-14 |
US7101732B2 (en) | 2006-09-05 |
US6873058B2 (en) | 2005-03-29 |
US20050151257A1 (en) | 2005-07-14 |
US20030137034A1 (en) | 2003-07-24 |
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|
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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R350 | Written notification of registration of transfer |
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