JP2004186316A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】不揮発性メモリのセルアレイと周辺回路部の高電圧系回路と低電圧系回路の各領域のトランジスタのゲート絶縁膜の製造工程数を削減し、各領域のトランジスタの機能を向上させる。
【解決手段】不揮発性メモリのセルアレイと周辺回路部の高電圧系回路と低電圧系回路の三領域でゲート絶縁膜２１ａ 、２１ｂ の厚さを２種類にした。
【選択図】 図１
【解決手段】不揮発性メモリのセルアレイと周辺回路部の高電圧系回路と低電圧系回路の三領域でゲート絶縁膜２１ａ 、２１ｂ の厚さを２種類にした。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に係り、特に浮遊ゲートを有する不揮発性メモリのセルアレイ領域と周辺回路領域のトランジスタのゲート酸化膜の構造およびその形成方法に関するもので、例えばＮＯＲ 型フラッシュメモリに使用されるものである。
【０００２】
【従来の技術】
従来、浮遊ゲートを有する不揮発性メモリ、例えばＮＯＲ 型フラッシュメモリにおいては、セルアレイのセルトランジスタと周辺回路部のトランジスタにそれぞれ要求される特性が異なることから、それぞれのゲート絶縁膜の厚さが異なっている。また、周辺回路部は、高電圧（書込み電圧など）が印加される高電圧系回路のトランジスタとそれ以外の低電圧系回路のトランジスタとで、それぞれのゲート絶縁膜の厚さが異なっている。
【０００３】
図３７は、従来のＮＯＲ 型フラッシュメモリにおけるセルアレイ領域と周辺回路部の高電圧系回路領域と低電圧系回路領域とでそれぞれのゲート酸化膜の厚さが異なる様子を示す断面図である。
【０００４】
ここで、１０はシリコン基板、１１はｎウェル、１２はｐウェル、１３は素子分離膜、２１ａ，２１ｂ，２１ｃ はそれぞれ厚さが異なるゲート酸化膜（シリコン酸化膜）、２２、２３、２４はそれぞれの厚さが異なる第１層多結晶シリコン膜、２６は第２層多結晶シリコン膜、２７はセルトランジスタのゲート間絶縁膜（ＯＮＯ膜）、２８は第３層多結晶シリコン膜である。
【０００５】
しかし、上記したように厚さの異なる３種のゲート酸化膜２１ａ，２１ｂ，２１ｃ を有する従来のＮＯＲ 型フラッシュメモリには、次のような問題点がある。
【０００６】
第１の問題点は、厚さの異なる３種のゲート酸化膜２１ａ，２１ｂ，２１ｃ を形成するので、複雑で多くの工程を必要とする。
【０００７】
第２の問題点は、ゲート酸化膜を形成するための熱工程が多い（３工程）ので、ウェル領域１１，１２ やチャネル領域にドープした不純物が上記熱工程で拡散し、所望の不純物プロファイルが得られなくなり、チャネルの制御が困難になり、トランジスタのチャネル長の微細化を阻害する原因となっていた。
【０００８】
第３の問題点は、周辺回路部の高電圧系回路のトランジスタのゲート酸化膜２１ｃ が厚い（１４ｎｍ以上）ので、ゲート酸化膜形成用の熱酸化時間が長くなり、ウェル領域１１，１２ やチャネル領域にドープした不純物が拡散し、所望の不純物プロファイルが得られなり、チャネルの制御が困難になり、トランジスタのチャネル長の微細化を阻害する原因となっていた。
【０００９】
【発明が解決しようとする課題】
上記したように従来の浮遊ゲートを有する不揮発性メモリは、セルアレイと高電圧系回路と低電圧系回路におけるそれぞれのゲート酸化膜の厚さが異なることに伴う様々な問題があった。
【００１０】
本発明は上記の問題点を解決すべくなされたもので、不揮発性メモリのセルアレイと周辺回路部の高電圧系回路と低電圧系回路の各領域のトランジスタのゲート絶縁膜の製造工程数の削減および各領域のトランジスタの機能を向上させることが可能となる半導体装置およびその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の第１の半導体装置は、不揮発性メモリのセルアレイ領域、周辺回路トランジスタが形成された高電圧系回路領域および低電圧系回路領域を有する半導体装置において、前記セルアレイ領域のトランジスタのゲート絶縁膜および前記高電圧系回路領域のトランジスタのゲート絶縁膜として同時に形成された第１のゲート絶縁膜と、前記低電圧系回路領域のトランジスタのゲート絶縁膜として形成され、前記第１のゲート絶縁膜よりは膜厚が薄い第２のゲート絶縁膜とを具備することを特徴とする。
【００１２】
本発明の第２の半導体装置は、半導体基板と、前記半導体基板に形成された溝に埋め込まれた素子分離絶縁膜と、前記半導体基板上に浮遊ゲートと制御ゲートが積層された電気的書き換え可能な不揮発性メモリセルが配列形成されたセルアレイ領域と、前記半導体基板のセルアレイ領域の周辺に形成され、高電圧系の周辺回路トランジスタが形成された高電圧系回路領域および低電圧系の周辺回路トランジスタが形成された低電圧系回路領域とを具備し、前記セルアレイ領域のトランジスタと高電圧系回路領域のトランジスタは、同じ膜厚の第１のゲート酸化膜を有し、前記低電圧系回路領域のトランジスタは、前記第１のゲート酸化膜よりは膜厚が薄い第２のゲート酸化膜を有することを特徴とする。
【００１３】
なお、本発明の半導体装置の製造方法は、様々な実施態様がある。
【００１４】
第１の実施態様は、素子分離領域の形成前にセルトランジスタの浮遊ゲートの最下層および周辺回路トランジスタのゲート電極の最下層を形成する素子分離領域後作り工程と、低電圧系回路領域のシリコン酸化膜を剥離するためにセルアレイ領域および高電圧系回路領域を覆うリソグラフィ工程に際してそのゲート酸化膜上にレジストを直接に塗布しない工程を採用することを特徴とする。
【００１５】
第２の実施態様は、素子分離領域後作り工程と、浮遊ゲートのメモリセル毎の分離を素子分離絶縁膜により自己整合的に行い、かつ、浮遊ゲートの側面の上部に制御ゲートを対向させる状態に形成する工程を採用することを特徴とする。
【００１６】
第３の実施態様は、素子分離領域後作り工程と、浮遊ゲートのメモリセル毎の分離を自己整合的に行うようにし、かつ、浮遊ゲートの側面の上部に制御ゲートを対向させない状態に形成する工程を採用することを特徴とする。
【００１７】
第４の実施態様は、素子分離領域の形成後にセルトランジスタの浮遊ゲートおよび周辺回路トランジスタのゲート電極を形成する素子分離領域先作り工程と、低電圧系回路領域のシリコン酸化膜を剥離するためにセルアレイ領域および高電圧系回路領域を覆うリソグラフィ工程に際してそのゲート酸化膜上にレジストを直接に塗布しない工程を採用することを特徴とする。
【００１８】
第５の実施態様は、素子分離領域後作り工程と、低電圧系回路領域のシリコン酸化膜を剥離するために他の領域を覆うリソグラフィ工程に際して他の領域のゲート酸化膜上にレジストを直接に塗布する工程を採用することを特徴とする。
【００１９】
第６の実施態様は、素子分離領域後作り工程と、低電圧系回路領域のシリコン酸化膜を剥離するために他の領域を覆うリソグラフィ工程に際して他の領域のゲート酸化膜上にレジストを直接に塗布する工程と、浮遊ゲートのメモリセル毎の分離を素子分離絶縁膜により自己整合的に行うように、かつ、浮遊ゲートの側面の上部に制御ゲートを対向させる状態に形成する工程を採用することを特徴とする。
【００２０】
第７の実施態様は、素子分離領域後作り工程と、低電圧系回路領域のシリコン酸化膜を剥離するために他の領域を覆うリソグラフィ工程に際して他の領域のゲート酸化膜上にレジストを直接に塗布する工程と、浮遊ゲートのメモリセル毎の分離を素子分離絶縁膜により自己整合的に行うように、かつ、浮遊ゲートの側面の上部に制御ゲートを対向させない状態に形成する工程を採用することを特徴とする。
【００２１】
第８の実施態様は、素子分離領域先作り方式と、低電圧系回路領域のシリコン酸化膜を剥離するために他の領域を覆うリソグラフィ工程に際して他の領域のゲート酸化膜上にレジストを直接に塗布する工程を採用することを特徴とする。
【００２２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２３】
本発明は、例えばＮＯＲ 型フラッシュメモリにおいて、データの書込み電圧を下げることにより、周辺回路部の高電圧系回路のトランジスタのゲート酸化膜をセルトランジスタのゲート酸化膜と同一厚さまで薄膜化することが可能になる。
【００２４】
これにより、高電圧系回路のゲート酸化膜をセルアレイのゲート酸化膜と同種にすることが可能になり、工程数の削減および高電圧系回路のトランジスタの機能の向上が可能となる。
【００２５】
以下、ゲート電極と素子分離領域（本例では、ＳＴＩ；Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ構造）の形成工程との前後関係、低電圧系回路領域のシリコン酸化膜を剥離するために他の領域（セルアレイ領域および高電圧系回路領域）を覆うリソグラフィ工程に際して他の領域のゲート酸化膜上にレジストを直接に塗布するか否か、浮遊ゲートのメモリセル毎の分離を自己整合的に行うか否かなどの組み合わせによる複数の実施形態を説明する。
【００２６】
＜第１の実施形態＞
第１の実施形態は、素子分離領域の形成前にセルトランジスタの浮遊ゲートの最下層および周辺回路トランジスタのゲート電極の最下層を形成する工程（ＳＴＩ後作り方式）、低電圧系回路領域のシリコン酸化膜を剥離するためにセルアレイ領域および高電圧系回路領域を覆うリソグラフィ工程に際してそのゲート酸化膜上にレジストを直接に塗布しない工程を採用したものである。
【００２７】
図１は、本発明の第１の実施形態に係るＮＯＲ 型フラッシュメモリの製造工程におけるセルアレイ領域、周辺回路部の高電圧系回路領域および低電圧系回路領域の断面を示す。
【００２８】
図１において、１０はシリコン基板、１１はｎウェル、１２はｐウェル、１４は拡散層、２１ａ，２１ｂ はそれぞれ厚さが異なるゲート酸化膜（シリコン酸化膜）、２２、２４はそれぞれの厚さが異なる第１層多結晶シリコン膜、２６ａ は不純物としてＰがドープされた第２層多結晶シリコン膜、２７はセルトランジスタのゲート間絶縁膜（ＯＮＯ膜）、２８は第３層多結晶シリコン膜である。
【００２９】
図２〜図１２は、図１のＮＯＲ 型フラッシュメモリの製造工程におけるセルアレイ領域、周辺回路部の高電圧系回路領域および低電圧系回路領域について、図１の紙面に直交する方向の断面を示す。
【００３０】
まず、図２に示すように、素子分離領域の形成前に、各回路領域（セルアレイ領域、高電圧系回路領域および低電圧系回路領域）のシリコン基板１０に対して、ｎ型不純物（例えばＡｓ、Ｐ）をドープしてｎ型ウェル１１を形成し、さらに、ｐ型不純物（例えばＢ、ＢＦ２ ）をドープしてｐ型ウェル１２を選択的に形成し、セルアレイおよび周辺回路部のチャネル領域を形成する。
【００３１】
次に、素子分離領域形成前に、基板全面に、セルアレイ領域および高電圧系回路領域に必要な例えば１１ｎｍ程度の第１のゲート酸化膜２１ａ を形成する。
【００３２】
次に、図３に示すように、不純物がドープされていない第１の多結晶シリコン膜２２およびシリコン酸化膜２３を全面に順次堆積した後、リソグラフィ技術を用いてセルアレイ領域および高電圧系回路領域を覆い、低電圧系回路領域のシリコン酸化膜２３、多結晶シリコン膜２２とゲート絶縁膜２１ａ をエッチング除去する。これにより、第１の多結晶シリコン膜２２は、セルアレイ領域および高電圧系回路領域に第１層多結晶シリコン膜として残り、セルアレイ領域では、浮遊ゲートの最下層となり、高電圧系回路領域ではゲート電極の最下層となる。
【００３３】
なお、上記リソグラフィ工程に際して、仮にセルアレイ領域のゲート酸化膜２１ａ 上にレジストを直接に塗布すると、ゲート酸化膜２１ａ の信頼性が低下するおそれがあるので、図３に示したように、レジスト塗布前に、ゲート酸化膜２１ａ 上に多結晶シリコン膜２２とシリコン酸化膜２３を堆積しておく。
【００３４】
次に、図４に示すように、熱酸化を行って低電圧系回路領域のゲート酸化膜２１ｂ を例えば７ｎｍ程度形成する。次に、図５に示すように、不純物がドープされていない第２の多結晶シリコン膜２４を全面に堆積する。
【００３５】
次に、図６に示すように、リソグラフィ技術またはＣＭＰ（化学的機械研磨）技術を用いて、セルアレイ領域および高電圧系回路領域に積層されている第２の多結晶シリコン膜２４とその下のシリコン酸化膜２３を除去する。これにより、第２の多結晶シリコン膜２４は、低電圧系回路領域に第１層多結晶シリコン膜として残り、低電圧系回路領域のゲート電極の最下層となる。
【００３６】
ここまでの製造工程によれば、従来必要であった３種のゲート酸化膜形成用の３つの熱酸化工程を、２種のゲート酸化膜形成用の２つの熱酸化工程に削減でき、工程数を削減することができる。また、ウェル領域１１，１２ やチャネル不純物の拡散の抑制を実現でき、各回路のトランジスタの性能を向上させることができる。
【００３７】
次に、図７に示すように、シリコン窒化膜２５とシリコン酸化膜（図示せず）を堆積した後、リソグラフィ技術を用いて素子分離溝を形成し、素子分離絶縁膜１３を埋め込む。その後、素子分離絶縁膜１３をＣＭＰ技術を用いて平坦化する。
【００３８】
上記素子分離溝を形成する際、その断面が逆テーパ状になると、後で素子分離絶縁膜１３を完全に埋め込むことが困難になるので、素子分離溝の側面が垂直になるように（後で埋め込む素子分離絶縁膜１３の側面が垂直になるように）形成することが好ましい。
【００３９】
次に、図８に示すように、シリコン窒化膜２５を剥離し、不純物（例えばＰ）をドープした第２層多結晶シリコン膜２６ａ を埋め込む。
【００４０】
次に、図９に示すように、リソグラフィ技術を用いて、セルアレイ領域において第３の多結晶シリコン膜（第３層多結晶シリコン膜）２６ａ を素子分離領域上で分離エッチングを行う。セルアレイ領域では、第１層多結晶シリコン膜２２と第２層多結晶シリコン膜２６ａ の積層膜が浮遊ゲートとなるが、この段階では図面に直交する方向については、浮遊ゲートのメモリセル毎の分離は行わない。
【００４１】
次に、図１０に示すように、メモリセルの浮遊ゲートとその上に形成される制御ゲートを分離するゲート間絶縁膜（例えばＯＮＯ膜）２７を基板全面に形成する。
【００４２】
次に、図１１に示すように、リソグラフィ技術を用いて周辺回路領域のゲート間絶縁膜２７の全て（一部でもよい）をエッチング除去した後、第４の多結晶シリコン膜（第３層多結晶シリコン膜）２８を全面に堆積する。この第４の多結晶シリコン膜２８は、セルアレイ領域では制御ゲートになり、周辺回路領域ではゲート電極の最上層となる。但し、前記した周辺回路領域のゲート間絶縁膜２７のエッチング除去は、第２層多結晶シリコン膜２６ａ に直接にゲート電極のコンタクトを形成することで省略可能である。
【００４３】
続いて、図１２およびその図面に直交する方向の断面に相当する図１に示すように、各部のゲート電極のパターン加工を行う。この際、セルアレイ領域では、第３層多結晶シリコン膜２８をワード線として連続する制御ゲートとしてパターン加工し、これに自己整合的に第２層多結晶シリコン膜２６ａ および第１層多結晶シリコン膜２２をパターン加工し、図１に示すように、各メモリセル毎の浮遊ゲートを分離する。また、周辺回路領域では、第３層多結晶シリコン膜２８、第２層多結晶シリコン膜２６ａ および第１層多結晶シリコン膜２２あるいは２４をパターン加工して各ゲート電極を形成する。
【００４４】
その後、ドレイン・ソース用の不純物濃度を最適に設定した拡散層１４をｐ型ウェル１２に選択的に形成した後、制御ゲート、ゲート電極および拡散層１４にコンタクトを形成する。
【００４５】
上記した第１の実施形態のＮＯＲ 型フラッシュメモリによれば、セルアレイ領域のゲート酸化膜と高電圧系回路領域のゲート酸化膜を同種のものとすることにより、従来必要であった３種以上のゲート酸化膜形成用の熱酸化工程を最低で２種に削減することができる。したがって、不揮発性メモリのセルアレイと周辺回路部の高電圧系回路と低電圧系回路の各領域のトランジスタのゲート絶縁膜の製造工程数を削減することが可能になる。
【００４６】
また、ゲート酸化膜の形成に付随した熱工程を削減することができるので、ウェル領域やチャネル領域の不純物の拡散を抑えることができ、各回路領域のトランジスタの性能を向上させることが可能になる、つまり、高性能の周辺回路を搭載することが可能になる。
【００４７】
＜第２の実施形態＞（図１３〜図１８）
第２の実施形態は、第１の実施形態の工程の一部を変形し、浮遊ゲートのメモリセル毎の分離を素子分離絶縁膜により自己整合的に行い、かつ、浮遊ゲートの側面の上部に制御ゲートを対向させる状態に形成した例を示す。
【００４８】
まず、第１の実施形態で説明した図２〜図６までの工程と同様の工程を実施し、図１３に示すように、第１層多結晶シリコン膜２２、２４を形成する。この際、図１３中に示す第１層多結晶シリコン膜２２、２４を、図６中に示した第１層多結晶シリコン膜２２、２４に比べて厚く形成する。
【００４９】
次に、図１４に示すように、セルアレイ領域の第１層多結晶シリコン膜２２のメモリセル毎の分離を素子分離絶縁膜１３により完全に自己整合的に行う。このためには、まず、第１の実施形態で説明した図７に示した工程と同様に、シリコン窒化膜（図示せず）とシリコン酸化膜（図示せず）を堆積した後、リソグラフィ技術を用いて素子分離溝を形成し、素子分離絶縁膜１３を埋め込む。この際、素子分離溝をその側面が垂直になるように形成し、素子分離絶縁膜１３の側面が垂直状態になるように形成する。その後、素子分離絶縁膜１３をＣＭＰ技術を用いて平坦化する。このようにして、浮遊ゲートに対して自己整合的な構造（ＳＡ−ＳＴＩ 構造）の素子分離領域が形成される。
【００５０】
次に、リソグラフィ技術を用いて、セルアレイ領域を除く領域をレジスト（図示せず）で覆い、セルアレイ領域の浮遊ゲートとなる第１層多結晶シリコン膜２２に不純物イオン（例えばＰ）を注入する。ここで、Ｐがドープされた第１層多結晶シリコン膜を２２ａ で表わす。
【００５１】
次に、図１５に示すように、セルアレイ領域の素子分離絶縁膜１３を全面エッチングし、第１層多結晶シリコン膜２２ａ の側面の上部を露出させる。
【００５２】
次に、図１６に示すように、全面にゲート間絶縁膜（ＯＮＯ膜）２７を形成する。
【００５３】
次に、図１７に示すように、リソグラフィ技術を用いて周辺回路領域のゲート間絶縁膜２７をエッチング除去する。
【００５４】
次に、図１８に示すように、第２層ゲート電極材料膜である多結晶シリコン膜２８を全面に堆積する。この多結晶シリコン膜２８は、セルアレイ領域の制御ゲートとなり、周辺回路領域では第１層多結晶シリコン膜２２または２４と共にゲート電極となるものであり、その後は、第１の実施形態と同様の工程に従う。
【００５５】
上記した第２の実施形態によれば、セルアレイ領域において第１層多結晶シリコン膜２２ａ のみによる浮遊ゲートが自己整合的に分離されるので、セルサイズの縮小が可能になる。また、第１層多結晶シリコン膜２２ａ による浮遊ゲートは、素子分離絶縁膜１３には延在してないが、その側面の上部にも制御ゲート２８が対向するように形成されているので、制御ゲート２８と浮遊ゲート２２の間の結合容量を大きく確保することができる。
【００５６】
＜第３の実施形態＞（図１９〜図２０）
第３の実施形態は、第１の実施形態の工程の一部を変形し、浮遊ゲートのメモリセル毎の分離を自己整合的に行うようにし、かつ、浮遊ゲートの側面の上部に制御ゲートを対向させない状態に形成した例を示す。
【００５７】
まず、第１の実施形態で説明した図２〜図８までの工程と同様の工程を実施し、図１９に示すように、Ｐを含有した第２層多結晶シリコン膜２６ａ を形成する。
【００５８】
次に、図２０に示すように、ＣＭＰ法を用いて第２層多結晶シリコン膜２６ａ を平坦化する。これにより、セルアレイ領域において素子分離絶縁膜１３に挟まれたメモリセル領域のみに自己整合的に第２層多結晶シリコン膜２６ａ を残して第１層多結晶シリコン膜２２と共に浮遊ゲートを形成することができる。
【００５９】
その後は、第１の実施形態と同様の工程に従う。
【００６０】
＜第４の実施形態＞（図２１〜図２８）
第４の実施形態は、第１の実施形態と比べて、素子分離領域の形成後にセルトランジスタの浮遊ゲートおよび周辺回路トランジスタのゲート電極を形成するように変更したＳＴＩ 先作り方式の一例を示す。
【００６１】
まず、図２１に示すように、基板全面にシリコン酸化膜２１ｄ を形成後、素子分離領域形成前に各回路領域のシリコン基板１０に対して、ｎ型不純物（例えばＡｓ、Ｐ）をドープしてｎ型ウェル１１を形成し、さらに、ｐ型不純物（例えばＢ、ＢＦ２ ）をドープしてｐ型ウェル１２を選択的に形成し、セルアレイおよび周辺回路のチャネル領域を形成する。
【００６２】
次に、図２２に示すように、リソグラフィ技術を用いて素子分離溝を形成し、素子分離膜１３を埋め込む。その後、素子分離絶縁膜１３をＣＭＰ技術を用いて平坦化する。
【００６３】
なお、この段階で形成された素子分離溝および素子分離絶縁膜１３は、第１の実施形態の図７に示した工程で形成された素子分離溝および素子分離絶縁膜１３と比べて浅いので、製造が容易である。
【００６４】
次に、図２３に示すように、前記シリコン酸化膜２１ｄ を剥離した後、基板全面に、セルアレイ領域および高電圧系回路領域に必要な例えば１１ｎｍ程度の第１のゲート酸化膜２１ａ を形成する。
【００６５】
次に、図２４に示すように、基板全面に、Ｐを含有した第１層多結晶シリコン膜２２とシリコン酸化膜２３を順次堆積した後、リソグラフィ技術を用いて低電圧系回路領域のシリコン酸化膜２３、多結晶シリコン膜２２およびゲート絶縁膜２１ａ をエッチング除去する。ここで、Ｐを含有した多結晶シリコン膜２２は、セルアレイ領域では浮遊ゲートとなり、高電圧系回路領域ではゲート電極の最下層となる。
【００６６】
次に、図２５に示すように、熱酸化を行って、低電圧系回路のゲート酸化膜２１ｂ を７ｎｍ程度形成する。
【００６７】
次に、図２６に示すように、基板全面に第２層多結晶シリコン膜２４を堆積する。この時、低電圧系回路に堆積された多結晶シリコン膜２４はゲート電極の最下層となるが、セルアレイ領域および高電圧系回路の酸化膜２３上に積層された多結晶シリコン膜２４は不要である。
【００６８】
そこで、図２７に示すように、リソグラフィ技術またはＣＭＰ技術を用いて、セルアレイ領域と高電圧系回路領域に積層されている多結晶シリコン膜２４およびその下の酸化膜２３上を除去する。
【００６９】
ここまでの製造工程によれば、従来必要であった３種のゲート酸化膜形成用の３つの熱酸化工程を、２種のゲート酸化膜形成用の２つの熱酸化工程に削減でき、工程数を削減することができる。また、ウェル領域１１，１２ やチャネル不純物の拡散の抑制を実現でき、各回路のトランジスタの性能を向上させることができる。
【００７０】
次に、図２８に示すように、リソグラフィ技術を用いて、セルアレイ領域において第１層多結晶シリコン膜２２を素子分離領域上で分離エッチングを行う。セルアレイ領域では、第１層多結晶シリコン膜２２が浮遊ゲートとなるが、この段階では図面に直行する方向については、浮遊ゲートのメモリセル毎の分離は行わない。その後は、第１の実施形態と同様の工程に従う。
【００７１】
＜第５の実施形態＞（図２９〜図３２）
第５の実施形態は、第１〜第３の実施形態と同様にＳＴＩ 後作り方式を採用し、低電圧系回路領域のシリコン酸化膜を剥離するために他の領域を覆うリソグラフィ工程に際して他の領域のゲート酸化膜上にレジストを直接に塗布する工程を採用した（第１〜第３の実施形態とは異なる）例を示す。
【００７２】
まず、図２９に示すように、基板全面にシリコン酸化膜２１ｄ を形成後、素子分離領域形成前に各回路領域のシリコン基板１０に対して、ｎ型不純物（例えばＡｓ、Ｐ）をドープしてｎ型ウェル１１を形成し、さらに、ｐ型不純物（例えばＢ、ＢＦ２ ）をドープしてｐ型ウェル１２を選択的に形成し、セルアレイおよび周辺回路のチャネル領域を形成する。
【００７３】
次に、前記シリコン酸化膜２１ｄ を剥離した後、図３０に示すように、基板全面に５ｎｍ程度のゲート絶縁膜２１ｅ を形成した後、リソグラフィ技術を用いて低電圧系回路領域のシリコン酸化膜をエッチング除去し、セルアレイ領域および高電圧系回路領域にゲート絶縁膜２１ｅ を残す。この際、セルアレイ領域および高電圧系回路領域のシリコン酸化膜２１ｄ を覆うようにレジスト（図示せず）を直接に塗布して行うので、第１の実施形態のようにシリコン酸化膜２１ｄ 上に多結晶シリコン膜を介してレジストを塗布する場合よりも工程が簡単である。
【００７４】
次に、前記レジストを除去した後、図３１に示すように、熱酸化を行い、低電圧系回路領域に第２のゲート酸化膜２１ｂ を７ｎｍ程度形成する。この時、セルアレイ領域および高電圧系回路領域のシリコン酸化膜２１ｅ は、追加酸化されて１１ｎｍ程度の第１のゲート酸化膜２１ａ になる。
【００７５】
次に、図３２に示すように、全面に多結晶シリコン膜２２を堆積し、さらに、シリコン窒化膜２５とシリコン酸化膜（図示せず）を順次堆積した後、リソグラフィ技術を用いて素子分離溝を形成し、素子分離絶縁膜１３を埋め込む。その後、素子分離絶縁膜１３をＣＭＰ技術を用いて平坦化する。その後は、第１の実施形態と同様の工程に従う。
【００７６】
＜第６の実施形態＞
第６の実施形態は、第５の実施形態に係る図２９〜図３１に示した工程と、第２の実施形態に係る図１３〜図１８に示した工程を組み合わせたものである。
【００７７】
したがって、ＳＴＩ 後作り方式と、低電圧系回路領域のシリコン酸化膜を剥離するために他の領域を覆うリソグラフィ工程に際して、他の領域のゲート酸化膜上にレジストを直接に塗布する工程を採用し、第２の実施形態と同様に、浮遊ゲートのメモリセル毎の分離を素子分離絶縁膜により自己整合的に行うように、かつ、浮遊ゲートの側面の上部に制御ゲートを対向させる状態に形成することが可能になる。
【００７８】
＜第７の実施形態＞
第７の実施形態は、第５の実施形態に係る図２９〜図３１に示した工程と、第３の実施形態に係る図１９〜図２０に示した工程を組み合わせたものである。
【００７９】
したがって、ＳＴＩ 後作り方式と、低電圧系回路領域のシリコン酸化膜を剥離するために他の領域を覆うリソグラフィ工程に際して、他の領域のゲート酸化膜上にレジストを直接に塗布する工程を採用し、浮遊ゲートのメモリセル毎の分離を素子分離絶縁膜により自己整合的に行うように、かつ、浮遊ゲートの側面の上部に制御ゲートを対向させない状態に形成することが可能になる。
【００８０】
＜第８の実施形態＞（図３３〜図３６）
第８の実施形態は、第４の実施形態中の図２１〜図２２に示した工程と、第５の実施形態中の図３０〜図３２に示した工程を組み合わせたものである。
【００８１】
即ち、ＳＴＩ 先作り方式と、低電圧系回路領域のシリコン酸化膜を剥離するためにセルアレイ領域および高電圧系回路領域を覆うリソグラフィ工程に際して、セルアレイ領域および高電圧系回路領域のゲート酸化膜上にレジストを直接に塗布する工程を採用したものである。
【００８２】
まず、図３３に示すように、第４の実施形態に係る図２２に相当するＳＴＩ 形成工程までを実施する。続いて、基板全面のシリコン酸化膜を剥離し、基板全面に５ｎｍ程度のゲート絶縁膜２１ｅ を形成する。
【００８３】
次に、図３４に示すように、リソグラフィ技術を用いて、低電圧系回路領域のシリコン酸化膜２１ｅ をエッチング除去し、セルアレイ領域および高電圧系回路領域にゲート絶縁膜２１ｅ を残す。この際、セルアレイ領域および高電圧系回路領域のシリコン酸化膜２１ｄ を覆うようにレジスト（図示せず）を直接に塗布して行う。
【００８４】
次に、前記レジストを除去した後、図３５に示すように、熱酸化を行い、低電圧系回路領域に第２のゲート酸化膜２１ｂ を７ｎｍ程度形成する。この時、セルアレイ領域および高電圧系回路領域のシリコン酸化膜２１ｄ は、追加酸化されて１１ｎｍ程度の第１のゲート酸化膜２１ａ になる。
【００８５】
次に、図３６に示すように、Ｐを含有した第１層多結晶シリコン膜２２を堆積する。この多結晶シリコン膜２２は、低電圧系回路領域ではゲート電極の最下層となるものであり、セルアレイ領域では浮遊ゲートとなり、高電圧系回路領域および低電圧系回路領域ではゲート電極の最下層となる。その後は、第４の実施形態と同様の工程に従う。
【００８６】
【発明の効果】
上述したように本発明の半導体装置によれば、不揮発性メモリのセルアレイと周辺回路部の高電圧系回路と低電圧系回路の各領域のトランジスタのゲート絶縁膜の製造工程数を削減し、各領域のトランジスタの機能を向上させることが可能となる。また、ゲート酸化膜の形成に付随した熱工程を削減することができるので、ウェルやチャネル領域の不純物の拡散を抑えることができ、各回路領域のトランジスタの性能を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＮＯＲ 型フラッシュメモリの製造工程におけるセルアレイ領域、周辺回路部の高電圧系回路領域および低電圧系回路領域を示す断面図。
【図２】図１のＮＯＲ 型フラッシュメモリの製造工程の一部についてセルアレイ領域、周辺回路部の高電圧系回路領域および低電圧系回路領域を図１の紙面に直交する方向から見て示す断面図。
【図３】図２の工程に続く工程を示す断面図。
【図４】図３の工程に続く工程を示す断面図。
【図５】図４の工程に続く工程を示す断面図。
【図６】図５の工程に続く工程を示す断面図。
【図７】図６の工程に続く工程を示す断面図。
【図８】図７の工程に続く工程を示す断面図。
【図９】図８の工程に続く工程を示す断面図。
【図１０】図９の工程に続く工程を示す断面図。
【図１１】図１０の工程に続く工程を示す断面図。
【図１２】図１１の工程に続く工程を示す断面図。
【図１３】本発明の第２の実施形態に係るＮＯＲ 型フラッシュメモリの製造工程の一部についてセルアレイ領域、周辺回路部の高電圧系回路領域および低電圧系回路領域を示す断面図。
【図１４】図１３の工程に続く工程を示す断面図。
【図１５】図１４の工程に続く工程を示す断面図。
【図１６】図１５の工程に続く工程を示す断面図。
【図１７】図１６の工程に続く工程を示す断面図。
【図１８】図１７の工程に続く工程を示す断面図。
【図１９】本発明の第３の実施形態に係るＮＯＲ 型フラッシュメモリの製造工程の一部についてセルアレイ領域、周辺回路部の高電圧系回路領域および低電圧系回路領域を示す断面図。
【図２０】図１９の工程に続く工程を示す断面図。
【図２１】本発明の第４の実施形態に係るＮＯＲ 型フラッシュメモリの製造工程の一部についてセルアレイ領域、周辺回路部の高電圧系回路領域および低電圧系回路領域を示す断面図。
【図２２】図２１の工程に続く工程を示す断面図。
【図２３】図２２の工程に続く工程を示す断面図。
【図２４】図２３の工程に続く工程を示す断面図。
【図２５】図２４の工程に続く工程を示す断面図。
【図２６】図２５の工程に続く工程を示す断面図。
【図２７】図２６の工程に続く工程を示す断面図。
【図２８】図２７の工程に続く工程を示す断面図。
【図２９】本発明の第５の実施形態に係るＮＯＲ 型フラッシュメモリの製造工程の一部についてセルアレイ領域、周辺回路部の高電圧系回路領域および低電圧系回路領域を示す断面図。
【図３０】図２９の工程に続く工程を示す断面図。
【図３１】図３０の工程に続く工程を示す断面図。
【図３２】図３１の工程に続く工程を示す断面図。
【図３３】本発明の第６の実施形態に係るＮＯＲ 型フラッシュメモリの製造工程の一部についてセルアレイ領域、周辺回路部の高電圧系回路領域および低電圧系回路領域を示す断面図。
【図３４】図３３の工程に続く工程を示す断面図。
【図３５】図３４の工程に続く工程を示す断面図。
【図３６】図３５の工程に続く工程を示す断面図。
【図３７】従来のＮＯＲ 型フラッシュメモリのセルアレイ領域、周辺回路部の高電圧系回路領域および低電圧系回路領域の一例を示す断面図。
【符号の説明】
１０…シリコン基板、１１…ｎウェル、１２…ｐウェル、１３…素子分離膜、１４…拡散層、２１ａ …第１のゲート酸化膜、２１ｂ …第２のゲート酸化膜、２２…第１層多結晶シリコン膜（セルアレイ領域、高電圧系回路領域）、２４…第１層多結晶シリコン膜（低電圧系回路領域）、２６ａ …第２層多結晶シリコン膜、２７…ゲート間絶縁膜（ＯＮＯ膜）、２８…第３層多結晶シリコン膜。
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に係り、特に浮遊ゲートを有する不揮発性メモリのセルアレイ領域と周辺回路領域のトランジスタのゲート酸化膜の構造およびその形成方法に関するもので、例えばＮＯＲ 型フラッシュメモリに使用されるものである。
【０００２】
【従来の技術】
従来、浮遊ゲートを有する不揮発性メモリ、例えばＮＯＲ 型フラッシュメモリにおいては、セルアレイのセルトランジスタと周辺回路部のトランジスタにそれぞれ要求される特性が異なることから、それぞれのゲート絶縁膜の厚さが異なっている。また、周辺回路部は、高電圧（書込み電圧など）が印加される高電圧系回路のトランジスタとそれ以外の低電圧系回路のトランジスタとで、それぞれのゲート絶縁膜の厚さが異なっている。
【０００３】
図３７は、従来のＮＯＲ 型フラッシュメモリにおけるセルアレイ領域と周辺回路部の高電圧系回路領域と低電圧系回路領域とでそれぞれのゲート酸化膜の厚さが異なる様子を示す断面図である。
【０００４】
ここで、１０はシリコン基板、１１はｎウェル、１２はｐウェル、１３は素子分離膜、２１ａ，２１ｂ，２１ｃ はそれぞれ厚さが異なるゲート酸化膜（シリコン酸化膜）、２２、２３、２４はそれぞれの厚さが異なる第１層多結晶シリコン膜、２６は第２層多結晶シリコン膜、２７はセルトランジスタのゲート間絶縁膜（ＯＮＯ膜）、２８は第３層多結晶シリコン膜である。
【０００５】
しかし、上記したように厚さの異なる３種のゲート酸化膜２１ａ，２１ｂ，２１ｃ を有する従来のＮＯＲ 型フラッシュメモリには、次のような問題点がある。
【０００６】
第１の問題点は、厚さの異なる３種のゲート酸化膜２１ａ，２１ｂ，２１ｃ を形成するので、複雑で多くの工程を必要とする。
【０００７】
第２の問題点は、ゲート酸化膜を形成するための熱工程が多い（３工程）ので、ウェル領域１１，１２ やチャネル領域にドープした不純物が上記熱工程で拡散し、所望の不純物プロファイルが得られなくなり、チャネルの制御が困難になり、トランジスタのチャネル長の微細化を阻害する原因となっていた。
【０００８】
第３の問題点は、周辺回路部の高電圧系回路のトランジスタのゲート酸化膜２１ｃ が厚い（１４ｎｍ以上）ので、ゲート酸化膜形成用の熱酸化時間が長くなり、ウェル領域１１，１２ やチャネル領域にドープした不純物が拡散し、所望の不純物プロファイルが得られなり、チャネルの制御が困難になり、トランジスタのチャネル長の微細化を阻害する原因となっていた。
【０００９】
【発明が解決しようとする課題】
上記したように従来の浮遊ゲートを有する不揮発性メモリは、セルアレイと高電圧系回路と低電圧系回路におけるそれぞれのゲート酸化膜の厚さが異なることに伴う様々な問題があった。
【００１０】
本発明は上記の問題点を解決すべくなされたもので、不揮発性メモリのセルアレイと周辺回路部の高電圧系回路と低電圧系回路の各領域のトランジスタのゲート絶縁膜の製造工程数の削減および各領域のトランジスタの機能を向上させることが可能となる半導体装置およびその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の第１の半導体装置は、不揮発性メモリのセルアレイ領域、周辺回路トランジスタが形成された高電圧系回路領域および低電圧系回路領域を有する半導体装置において、前記セルアレイ領域のトランジスタのゲート絶縁膜および前記高電圧系回路領域のトランジスタのゲート絶縁膜として同時に形成された第１のゲート絶縁膜と、前記低電圧系回路領域のトランジスタのゲート絶縁膜として形成され、前記第１のゲート絶縁膜よりは膜厚が薄い第２のゲート絶縁膜とを具備することを特徴とする。
【００１２】
本発明の第２の半導体装置は、半導体基板と、前記半導体基板に形成された溝に埋め込まれた素子分離絶縁膜と、前記半導体基板上に浮遊ゲートと制御ゲートが積層された電気的書き換え可能な不揮発性メモリセルが配列形成されたセルアレイ領域と、前記半導体基板のセルアレイ領域の周辺に形成され、高電圧系の周辺回路トランジスタが形成された高電圧系回路領域および低電圧系の周辺回路トランジスタが形成された低電圧系回路領域とを具備し、前記セルアレイ領域のトランジスタと高電圧系回路領域のトランジスタは、同じ膜厚の第１のゲート酸化膜を有し、前記低電圧系回路領域のトランジスタは、前記第１のゲート酸化膜よりは膜厚が薄い第２のゲート酸化膜を有することを特徴とする。
【００１３】
なお、本発明の半導体装置の製造方法は、様々な実施態様がある。
【００１４】
第１の実施態様は、素子分離領域の形成前にセルトランジスタの浮遊ゲートの最下層および周辺回路トランジスタのゲート電極の最下層を形成する素子分離領域後作り工程と、低電圧系回路領域のシリコン酸化膜を剥離するためにセルアレイ領域および高電圧系回路領域を覆うリソグラフィ工程に際してそのゲート酸化膜上にレジストを直接に塗布しない工程を採用することを特徴とする。
【００１５】
第２の実施態様は、素子分離領域後作り工程と、浮遊ゲートのメモリセル毎の分離を素子分離絶縁膜により自己整合的に行い、かつ、浮遊ゲートの側面の上部に制御ゲートを対向させる状態に形成する工程を採用することを特徴とする。
【００１６】
第３の実施態様は、素子分離領域後作り工程と、浮遊ゲートのメモリセル毎の分離を自己整合的に行うようにし、かつ、浮遊ゲートの側面の上部に制御ゲートを対向させない状態に形成する工程を採用することを特徴とする。
【００１７】
第４の実施態様は、素子分離領域の形成後にセルトランジスタの浮遊ゲートおよび周辺回路トランジスタのゲート電極を形成する素子分離領域先作り工程と、低電圧系回路領域のシリコン酸化膜を剥離するためにセルアレイ領域および高電圧系回路領域を覆うリソグラフィ工程に際してそのゲート酸化膜上にレジストを直接に塗布しない工程を採用することを特徴とする。
【００１８】
第５の実施態様は、素子分離領域後作り工程と、低電圧系回路領域のシリコン酸化膜を剥離するために他の領域を覆うリソグラフィ工程に際して他の領域のゲート酸化膜上にレジストを直接に塗布する工程を採用することを特徴とする。
【００１９】
第６の実施態様は、素子分離領域後作り工程と、低電圧系回路領域のシリコン酸化膜を剥離するために他の領域を覆うリソグラフィ工程に際して他の領域のゲート酸化膜上にレジストを直接に塗布する工程と、浮遊ゲートのメモリセル毎の分離を素子分離絶縁膜により自己整合的に行うように、かつ、浮遊ゲートの側面の上部に制御ゲートを対向させる状態に形成する工程を採用することを特徴とする。
【００２０】
第７の実施態様は、素子分離領域後作り工程と、低電圧系回路領域のシリコン酸化膜を剥離するために他の領域を覆うリソグラフィ工程に際して他の領域のゲート酸化膜上にレジストを直接に塗布する工程と、浮遊ゲートのメモリセル毎の分離を素子分離絶縁膜により自己整合的に行うように、かつ、浮遊ゲートの側面の上部に制御ゲートを対向させない状態に形成する工程を採用することを特徴とする。
【００２１】
第８の実施態様は、素子分離領域先作り方式と、低電圧系回路領域のシリコン酸化膜を剥離するために他の領域を覆うリソグラフィ工程に際して他の領域のゲート酸化膜上にレジストを直接に塗布する工程を採用することを特徴とする。
【００２２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２３】
本発明は、例えばＮＯＲ 型フラッシュメモリにおいて、データの書込み電圧を下げることにより、周辺回路部の高電圧系回路のトランジスタのゲート酸化膜をセルトランジスタのゲート酸化膜と同一厚さまで薄膜化することが可能になる。
【００２４】
これにより、高電圧系回路のゲート酸化膜をセルアレイのゲート酸化膜と同種にすることが可能になり、工程数の削減および高電圧系回路のトランジスタの機能の向上が可能となる。
【００２５】
以下、ゲート電極と素子分離領域（本例では、ＳＴＩ；Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ構造）の形成工程との前後関係、低電圧系回路領域のシリコン酸化膜を剥離するために他の領域（セルアレイ領域および高電圧系回路領域）を覆うリソグラフィ工程に際して他の領域のゲート酸化膜上にレジストを直接に塗布するか否か、浮遊ゲートのメモリセル毎の分離を自己整合的に行うか否かなどの組み合わせによる複数の実施形態を説明する。
【００２６】
＜第１の実施形態＞
第１の実施形態は、素子分離領域の形成前にセルトランジスタの浮遊ゲートの最下層および周辺回路トランジスタのゲート電極の最下層を形成する工程（ＳＴＩ後作り方式）、低電圧系回路領域のシリコン酸化膜を剥離するためにセルアレイ領域および高電圧系回路領域を覆うリソグラフィ工程に際してそのゲート酸化膜上にレジストを直接に塗布しない工程を採用したものである。
【００２７】
図１は、本発明の第１の実施形態に係るＮＯＲ 型フラッシュメモリの製造工程におけるセルアレイ領域、周辺回路部の高電圧系回路領域および低電圧系回路領域の断面を示す。
【００２８】
図１において、１０はシリコン基板、１１はｎウェル、１２はｐウェル、１４は拡散層、２１ａ，２１ｂ はそれぞれ厚さが異なるゲート酸化膜（シリコン酸化膜）、２２、２４はそれぞれの厚さが異なる第１層多結晶シリコン膜、２６ａ は不純物としてＰがドープされた第２層多結晶シリコン膜、２７はセルトランジスタのゲート間絶縁膜（ＯＮＯ膜）、２８は第３層多結晶シリコン膜である。
【００２９】
図２〜図１２は、図１のＮＯＲ 型フラッシュメモリの製造工程におけるセルアレイ領域、周辺回路部の高電圧系回路領域および低電圧系回路領域について、図１の紙面に直交する方向の断面を示す。
【００３０】
まず、図２に示すように、素子分離領域の形成前に、各回路領域（セルアレイ領域、高電圧系回路領域および低電圧系回路領域）のシリコン基板１０に対して、ｎ型不純物（例えばＡｓ、Ｐ）をドープしてｎ型ウェル１１を形成し、さらに、ｐ型不純物（例えばＢ、ＢＦ２ ）をドープしてｐ型ウェル１２を選択的に形成し、セルアレイおよび周辺回路部のチャネル領域を形成する。
【００３１】
次に、素子分離領域形成前に、基板全面に、セルアレイ領域および高電圧系回路領域に必要な例えば１１ｎｍ程度の第１のゲート酸化膜２１ａ を形成する。
【００３２】
次に、図３に示すように、不純物がドープされていない第１の多結晶シリコン膜２２およびシリコン酸化膜２３を全面に順次堆積した後、リソグラフィ技術を用いてセルアレイ領域および高電圧系回路領域を覆い、低電圧系回路領域のシリコン酸化膜２３、多結晶シリコン膜２２とゲート絶縁膜２１ａ をエッチング除去する。これにより、第１の多結晶シリコン膜２２は、セルアレイ領域および高電圧系回路領域に第１層多結晶シリコン膜として残り、セルアレイ領域では、浮遊ゲートの最下層となり、高電圧系回路領域ではゲート電極の最下層となる。
【００３３】
なお、上記リソグラフィ工程に際して、仮にセルアレイ領域のゲート酸化膜２１ａ 上にレジストを直接に塗布すると、ゲート酸化膜２１ａ の信頼性が低下するおそれがあるので、図３に示したように、レジスト塗布前に、ゲート酸化膜２１ａ 上に多結晶シリコン膜２２とシリコン酸化膜２３を堆積しておく。
【００３４】
次に、図４に示すように、熱酸化を行って低電圧系回路領域のゲート酸化膜２１ｂ を例えば７ｎｍ程度形成する。次に、図５に示すように、不純物がドープされていない第２の多結晶シリコン膜２４を全面に堆積する。
【００３５】
次に、図６に示すように、リソグラフィ技術またはＣＭＰ（化学的機械研磨）技術を用いて、セルアレイ領域および高電圧系回路領域に積層されている第２の多結晶シリコン膜２４とその下のシリコン酸化膜２３を除去する。これにより、第２の多結晶シリコン膜２４は、低電圧系回路領域に第１層多結晶シリコン膜として残り、低電圧系回路領域のゲート電極の最下層となる。
【００３６】
ここまでの製造工程によれば、従来必要であった３種のゲート酸化膜形成用の３つの熱酸化工程を、２種のゲート酸化膜形成用の２つの熱酸化工程に削減でき、工程数を削減することができる。また、ウェル領域１１，１２ やチャネル不純物の拡散の抑制を実現でき、各回路のトランジスタの性能を向上させることができる。
【００３７】
次に、図７に示すように、シリコン窒化膜２５とシリコン酸化膜（図示せず）を堆積した後、リソグラフィ技術を用いて素子分離溝を形成し、素子分離絶縁膜１３を埋め込む。その後、素子分離絶縁膜１３をＣＭＰ技術を用いて平坦化する。
【００３８】
上記素子分離溝を形成する際、その断面が逆テーパ状になると、後で素子分離絶縁膜１３を完全に埋め込むことが困難になるので、素子分離溝の側面が垂直になるように（後で埋め込む素子分離絶縁膜１３の側面が垂直になるように）形成することが好ましい。
【００３９】
次に、図８に示すように、シリコン窒化膜２５を剥離し、不純物（例えばＰ）をドープした第２層多結晶シリコン膜２６ａ を埋め込む。
【００４０】
次に、図９に示すように、リソグラフィ技術を用いて、セルアレイ領域において第３の多結晶シリコン膜（第３層多結晶シリコン膜）２６ａ を素子分離領域上で分離エッチングを行う。セルアレイ領域では、第１層多結晶シリコン膜２２と第２層多結晶シリコン膜２６ａ の積層膜が浮遊ゲートとなるが、この段階では図面に直交する方向については、浮遊ゲートのメモリセル毎の分離は行わない。
【００４１】
次に、図１０に示すように、メモリセルの浮遊ゲートとその上に形成される制御ゲートを分離するゲート間絶縁膜（例えばＯＮＯ膜）２７を基板全面に形成する。
【００４２】
次に、図１１に示すように、リソグラフィ技術を用いて周辺回路領域のゲート間絶縁膜２７の全て（一部でもよい）をエッチング除去した後、第４の多結晶シリコン膜（第３層多結晶シリコン膜）２８を全面に堆積する。この第４の多結晶シリコン膜２８は、セルアレイ領域では制御ゲートになり、周辺回路領域ではゲート電極の最上層となる。但し、前記した周辺回路領域のゲート間絶縁膜２７のエッチング除去は、第２層多結晶シリコン膜２６ａ に直接にゲート電極のコンタクトを形成することで省略可能である。
【００４３】
続いて、図１２およびその図面に直交する方向の断面に相当する図１に示すように、各部のゲート電極のパターン加工を行う。この際、セルアレイ領域では、第３層多結晶シリコン膜２８をワード線として連続する制御ゲートとしてパターン加工し、これに自己整合的に第２層多結晶シリコン膜２６ａ および第１層多結晶シリコン膜２２をパターン加工し、図１に示すように、各メモリセル毎の浮遊ゲートを分離する。また、周辺回路領域では、第３層多結晶シリコン膜２８、第２層多結晶シリコン膜２６ａ および第１層多結晶シリコン膜２２あるいは２４をパターン加工して各ゲート電極を形成する。
【００４４】
その後、ドレイン・ソース用の不純物濃度を最適に設定した拡散層１４をｐ型ウェル１２に選択的に形成した後、制御ゲート、ゲート電極および拡散層１４にコンタクトを形成する。
【００４５】
上記した第１の実施形態のＮＯＲ 型フラッシュメモリによれば、セルアレイ領域のゲート酸化膜と高電圧系回路領域のゲート酸化膜を同種のものとすることにより、従来必要であった３種以上のゲート酸化膜形成用の熱酸化工程を最低で２種に削減することができる。したがって、不揮発性メモリのセルアレイと周辺回路部の高電圧系回路と低電圧系回路の各領域のトランジスタのゲート絶縁膜の製造工程数を削減することが可能になる。
【００４６】
また、ゲート酸化膜の形成に付随した熱工程を削減することができるので、ウェル領域やチャネル領域の不純物の拡散を抑えることができ、各回路領域のトランジスタの性能を向上させることが可能になる、つまり、高性能の周辺回路を搭載することが可能になる。
【００４７】
＜第２の実施形態＞（図１３〜図１８）
第２の実施形態は、第１の実施形態の工程の一部を変形し、浮遊ゲートのメモリセル毎の分離を素子分離絶縁膜により自己整合的に行い、かつ、浮遊ゲートの側面の上部に制御ゲートを対向させる状態に形成した例を示す。
【００４８】
まず、第１の実施形態で説明した図２〜図６までの工程と同様の工程を実施し、図１３に示すように、第１層多結晶シリコン膜２２、２４を形成する。この際、図１３中に示す第１層多結晶シリコン膜２２、２４を、図６中に示した第１層多結晶シリコン膜２２、２４に比べて厚く形成する。
【００４９】
次に、図１４に示すように、セルアレイ領域の第１層多結晶シリコン膜２２のメモリセル毎の分離を素子分離絶縁膜１３により完全に自己整合的に行う。このためには、まず、第１の実施形態で説明した図７に示した工程と同様に、シリコン窒化膜（図示せず）とシリコン酸化膜（図示せず）を堆積した後、リソグラフィ技術を用いて素子分離溝を形成し、素子分離絶縁膜１３を埋め込む。この際、素子分離溝をその側面が垂直になるように形成し、素子分離絶縁膜１３の側面が垂直状態になるように形成する。その後、素子分離絶縁膜１３をＣＭＰ技術を用いて平坦化する。このようにして、浮遊ゲートに対して自己整合的な構造（ＳＡ−ＳＴＩ 構造）の素子分離領域が形成される。
【００５０】
次に、リソグラフィ技術を用いて、セルアレイ領域を除く領域をレジスト（図示せず）で覆い、セルアレイ領域の浮遊ゲートとなる第１層多結晶シリコン膜２２に不純物イオン（例えばＰ）を注入する。ここで、Ｐがドープされた第１層多結晶シリコン膜を２２ａ で表わす。
【００５１】
次に、図１５に示すように、セルアレイ領域の素子分離絶縁膜１３を全面エッチングし、第１層多結晶シリコン膜２２ａ の側面の上部を露出させる。
【００５２】
次に、図１６に示すように、全面にゲート間絶縁膜（ＯＮＯ膜）２７を形成する。
【００５３】
次に、図１７に示すように、リソグラフィ技術を用いて周辺回路領域のゲート間絶縁膜２７をエッチング除去する。
【００５４】
次に、図１８に示すように、第２層ゲート電極材料膜である多結晶シリコン膜２８を全面に堆積する。この多結晶シリコン膜２８は、セルアレイ領域の制御ゲートとなり、周辺回路領域では第１層多結晶シリコン膜２２または２４と共にゲート電極となるものであり、その後は、第１の実施形態と同様の工程に従う。
【００５５】
上記した第２の実施形態によれば、セルアレイ領域において第１層多結晶シリコン膜２２ａ のみによる浮遊ゲートが自己整合的に分離されるので、セルサイズの縮小が可能になる。また、第１層多結晶シリコン膜２２ａ による浮遊ゲートは、素子分離絶縁膜１３には延在してないが、その側面の上部にも制御ゲート２８が対向するように形成されているので、制御ゲート２８と浮遊ゲート２２の間の結合容量を大きく確保することができる。
【００５６】
＜第３の実施形態＞（図１９〜図２０）
第３の実施形態は、第１の実施形態の工程の一部を変形し、浮遊ゲートのメモリセル毎の分離を自己整合的に行うようにし、かつ、浮遊ゲートの側面の上部に制御ゲートを対向させない状態に形成した例を示す。
【００５７】
まず、第１の実施形態で説明した図２〜図８までの工程と同様の工程を実施し、図１９に示すように、Ｐを含有した第２層多結晶シリコン膜２６ａ を形成する。
【００５８】
次に、図２０に示すように、ＣＭＰ法を用いて第２層多結晶シリコン膜２６ａ を平坦化する。これにより、セルアレイ領域において素子分離絶縁膜１３に挟まれたメモリセル領域のみに自己整合的に第２層多結晶シリコン膜２６ａ を残して第１層多結晶シリコン膜２２と共に浮遊ゲートを形成することができる。
【００５９】
その後は、第１の実施形態と同様の工程に従う。
【００６０】
＜第４の実施形態＞（図２１〜図２８）
第４の実施形態は、第１の実施形態と比べて、素子分離領域の形成後にセルトランジスタの浮遊ゲートおよび周辺回路トランジスタのゲート電極を形成するように変更したＳＴＩ 先作り方式の一例を示す。
【００６１】
まず、図２１に示すように、基板全面にシリコン酸化膜２１ｄ を形成後、素子分離領域形成前に各回路領域のシリコン基板１０に対して、ｎ型不純物（例えばＡｓ、Ｐ）をドープしてｎ型ウェル１１を形成し、さらに、ｐ型不純物（例えばＢ、ＢＦ２ ）をドープしてｐ型ウェル１２を選択的に形成し、セルアレイおよび周辺回路のチャネル領域を形成する。
【００６２】
次に、図２２に示すように、リソグラフィ技術を用いて素子分離溝を形成し、素子分離膜１３を埋め込む。その後、素子分離絶縁膜１３をＣＭＰ技術を用いて平坦化する。
【００６３】
なお、この段階で形成された素子分離溝および素子分離絶縁膜１３は、第１の実施形態の図７に示した工程で形成された素子分離溝および素子分離絶縁膜１３と比べて浅いので、製造が容易である。
【００６４】
次に、図２３に示すように、前記シリコン酸化膜２１ｄ を剥離した後、基板全面に、セルアレイ領域および高電圧系回路領域に必要な例えば１１ｎｍ程度の第１のゲート酸化膜２１ａ を形成する。
【００６５】
次に、図２４に示すように、基板全面に、Ｐを含有した第１層多結晶シリコン膜２２とシリコン酸化膜２３を順次堆積した後、リソグラフィ技術を用いて低電圧系回路領域のシリコン酸化膜２３、多結晶シリコン膜２２およびゲート絶縁膜２１ａ をエッチング除去する。ここで、Ｐを含有した多結晶シリコン膜２２は、セルアレイ領域では浮遊ゲートとなり、高電圧系回路領域ではゲート電極の最下層となる。
【００６６】
次に、図２５に示すように、熱酸化を行って、低電圧系回路のゲート酸化膜２１ｂ を７ｎｍ程度形成する。
【００６７】
次に、図２６に示すように、基板全面に第２層多結晶シリコン膜２４を堆積する。この時、低電圧系回路に堆積された多結晶シリコン膜２４はゲート電極の最下層となるが、セルアレイ領域および高電圧系回路の酸化膜２３上に積層された多結晶シリコン膜２４は不要である。
【００６８】
そこで、図２７に示すように、リソグラフィ技術またはＣＭＰ技術を用いて、セルアレイ領域と高電圧系回路領域に積層されている多結晶シリコン膜２４およびその下の酸化膜２３上を除去する。
【００６９】
ここまでの製造工程によれば、従来必要であった３種のゲート酸化膜形成用の３つの熱酸化工程を、２種のゲート酸化膜形成用の２つの熱酸化工程に削減でき、工程数を削減することができる。また、ウェル領域１１，１２ やチャネル不純物の拡散の抑制を実現でき、各回路のトランジスタの性能を向上させることができる。
【００７０】
次に、図２８に示すように、リソグラフィ技術を用いて、セルアレイ領域において第１層多結晶シリコン膜２２を素子分離領域上で分離エッチングを行う。セルアレイ領域では、第１層多結晶シリコン膜２２が浮遊ゲートとなるが、この段階では図面に直行する方向については、浮遊ゲートのメモリセル毎の分離は行わない。その後は、第１の実施形態と同様の工程に従う。
【００７１】
＜第５の実施形態＞（図２９〜図３２）
第５の実施形態は、第１〜第３の実施形態と同様にＳＴＩ 後作り方式を採用し、低電圧系回路領域のシリコン酸化膜を剥離するために他の領域を覆うリソグラフィ工程に際して他の領域のゲート酸化膜上にレジストを直接に塗布する工程を採用した（第１〜第３の実施形態とは異なる）例を示す。
【００７２】
まず、図２９に示すように、基板全面にシリコン酸化膜２１ｄ を形成後、素子分離領域形成前に各回路領域のシリコン基板１０に対して、ｎ型不純物（例えばＡｓ、Ｐ）をドープしてｎ型ウェル１１を形成し、さらに、ｐ型不純物（例えばＢ、ＢＦ２ ）をドープしてｐ型ウェル１２を選択的に形成し、セルアレイおよび周辺回路のチャネル領域を形成する。
【００７３】
次に、前記シリコン酸化膜２１ｄ を剥離した後、図３０に示すように、基板全面に５ｎｍ程度のゲート絶縁膜２１ｅ を形成した後、リソグラフィ技術を用いて低電圧系回路領域のシリコン酸化膜をエッチング除去し、セルアレイ領域および高電圧系回路領域にゲート絶縁膜２１ｅ を残す。この際、セルアレイ領域および高電圧系回路領域のシリコン酸化膜２１ｄ を覆うようにレジスト（図示せず）を直接に塗布して行うので、第１の実施形態のようにシリコン酸化膜２１ｄ 上に多結晶シリコン膜を介してレジストを塗布する場合よりも工程が簡単である。
【００７４】
次に、前記レジストを除去した後、図３１に示すように、熱酸化を行い、低電圧系回路領域に第２のゲート酸化膜２１ｂ を７ｎｍ程度形成する。この時、セルアレイ領域および高電圧系回路領域のシリコン酸化膜２１ｅ は、追加酸化されて１１ｎｍ程度の第１のゲート酸化膜２１ａ になる。
【００７５】
次に、図３２に示すように、全面に多結晶シリコン膜２２を堆積し、さらに、シリコン窒化膜２５とシリコン酸化膜（図示せず）を順次堆積した後、リソグラフィ技術を用いて素子分離溝を形成し、素子分離絶縁膜１３を埋め込む。その後、素子分離絶縁膜１３をＣＭＰ技術を用いて平坦化する。その後は、第１の実施形態と同様の工程に従う。
【００７６】
＜第６の実施形態＞
第６の実施形態は、第５の実施形態に係る図２９〜図３１に示した工程と、第２の実施形態に係る図１３〜図１８に示した工程を組み合わせたものである。
【００７７】
したがって、ＳＴＩ 後作り方式と、低電圧系回路領域のシリコン酸化膜を剥離するために他の領域を覆うリソグラフィ工程に際して、他の領域のゲート酸化膜上にレジストを直接に塗布する工程を採用し、第２の実施形態と同様に、浮遊ゲートのメモリセル毎の分離を素子分離絶縁膜により自己整合的に行うように、かつ、浮遊ゲートの側面の上部に制御ゲートを対向させる状態に形成することが可能になる。
【００７８】
＜第７の実施形態＞
第７の実施形態は、第５の実施形態に係る図２９〜図３１に示した工程と、第３の実施形態に係る図１９〜図２０に示した工程を組み合わせたものである。
【００７９】
したがって、ＳＴＩ 後作り方式と、低電圧系回路領域のシリコン酸化膜を剥離するために他の領域を覆うリソグラフィ工程に際して、他の領域のゲート酸化膜上にレジストを直接に塗布する工程を採用し、浮遊ゲートのメモリセル毎の分離を素子分離絶縁膜により自己整合的に行うように、かつ、浮遊ゲートの側面の上部に制御ゲートを対向させない状態に形成することが可能になる。
【００８０】
＜第８の実施形態＞（図３３〜図３６）
第８の実施形態は、第４の実施形態中の図２１〜図２２に示した工程と、第５の実施形態中の図３０〜図３２に示した工程を組み合わせたものである。
【００８１】
即ち、ＳＴＩ 先作り方式と、低電圧系回路領域のシリコン酸化膜を剥離するためにセルアレイ領域および高電圧系回路領域を覆うリソグラフィ工程に際して、セルアレイ領域および高電圧系回路領域のゲート酸化膜上にレジストを直接に塗布する工程を採用したものである。
【００８２】
まず、図３３に示すように、第４の実施形態に係る図２２に相当するＳＴＩ 形成工程までを実施する。続いて、基板全面のシリコン酸化膜を剥離し、基板全面に５ｎｍ程度のゲート絶縁膜２１ｅ を形成する。
【００８３】
次に、図３４に示すように、リソグラフィ技術を用いて、低電圧系回路領域のシリコン酸化膜２１ｅ をエッチング除去し、セルアレイ領域および高電圧系回路領域にゲート絶縁膜２１ｅ を残す。この際、セルアレイ領域および高電圧系回路領域のシリコン酸化膜２１ｄ を覆うようにレジスト（図示せず）を直接に塗布して行う。
【００８４】
次に、前記レジストを除去した後、図３５に示すように、熱酸化を行い、低電圧系回路領域に第２のゲート酸化膜２１ｂ を７ｎｍ程度形成する。この時、セルアレイ領域および高電圧系回路領域のシリコン酸化膜２１ｄ は、追加酸化されて１１ｎｍ程度の第１のゲート酸化膜２１ａ になる。
【００８５】
次に、図３６に示すように、Ｐを含有した第１層多結晶シリコン膜２２を堆積する。この多結晶シリコン膜２２は、低電圧系回路領域ではゲート電極の最下層となるものであり、セルアレイ領域では浮遊ゲートとなり、高電圧系回路領域および低電圧系回路領域ではゲート電極の最下層となる。その後は、第４の実施形態と同様の工程に従う。
【００８６】
【発明の効果】
上述したように本発明の半導体装置によれば、不揮発性メモリのセルアレイと周辺回路部の高電圧系回路と低電圧系回路の各領域のトランジスタのゲート絶縁膜の製造工程数を削減し、各領域のトランジスタの機能を向上させることが可能となる。また、ゲート酸化膜の形成に付随した熱工程を削減することができるので、ウェルやチャネル領域の不純物の拡散を抑えることができ、各回路領域のトランジスタの性能を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＮＯＲ 型フラッシュメモリの製造工程におけるセルアレイ領域、周辺回路部の高電圧系回路領域および低電圧系回路領域を示す断面図。
【図２】図１のＮＯＲ 型フラッシュメモリの製造工程の一部についてセルアレイ領域、周辺回路部の高電圧系回路領域および低電圧系回路領域を図１の紙面に直交する方向から見て示す断面図。
【図３】図２の工程に続く工程を示す断面図。
【図４】図３の工程に続く工程を示す断面図。
【図５】図４の工程に続く工程を示す断面図。
【図６】図５の工程に続く工程を示す断面図。
【図７】図６の工程に続く工程を示す断面図。
【図８】図７の工程に続く工程を示す断面図。
【図９】図８の工程に続く工程を示す断面図。
【図１０】図９の工程に続く工程を示す断面図。
【図１１】図１０の工程に続く工程を示す断面図。
【図１２】図１１の工程に続く工程を示す断面図。
【図１３】本発明の第２の実施形態に係るＮＯＲ 型フラッシュメモリの製造工程の一部についてセルアレイ領域、周辺回路部の高電圧系回路領域および低電圧系回路領域を示す断面図。
【図１４】図１３の工程に続く工程を示す断面図。
【図１５】図１４の工程に続く工程を示す断面図。
【図１６】図１５の工程に続く工程を示す断面図。
【図１７】図１６の工程に続く工程を示す断面図。
【図１８】図１７の工程に続く工程を示す断面図。
【図１９】本発明の第３の実施形態に係るＮＯＲ 型フラッシュメモリの製造工程の一部についてセルアレイ領域、周辺回路部の高電圧系回路領域および低電圧系回路領域を示す断面図。
【図２０】図１９の工程に続く工程を示す断面図。
【図２１】本発明の第４の実施形態に係るＮＯＲ 型フラッシュメモリの製造工程の一部についてセルアレイ領域、周辺回路部の高電圧系回路領域および低電圧系回路領域を示す断面図。
【図２２】図２１の工程に続く工程を示す断面図。
【図２３】図２２の工程に続く工程を示す断面図。
【図２４】図２３の工程に続く工程を示す断面図。
【図２５】図２４の工程に続く工程を示す断面図。
【図２６】図２５の工程に続く工程を示す断面図。
【図２７】図２６の工程に続く工程を示す断面図。
【図２８】図２７の工程に続く工程を示す断面図。
【図２９】本発明の第５の実施形態に係るＮＯＲ 型フラッシュメモリの製造工程の一部についてセルアレイ領域、周辺回路部の高電圧系回路領域および低電圧系回路領域を示す断面図。
【図３０】図２９の工程に続く工程を示す断面図。
【図３１】図３０の工程に続く工程を示す断面図。
【図３２】図３１の工程に続く工程を示す断面図。
【図３３】本発明の第６の実施形態に係るＮＯＲ 型フラッシュメモリの製造工程の一部についてセルアレイ領域、周辺回路部の高電圧系回路領域および低電圧系回路領域を示す断面図。
【図３４】図３３の工程に続く工程を示す断面図。
【図３５】図３４の工程に続く工程を示す断面図。
【図３６】図３５の工程に続く工程を示す断面図。
【図３７】従来のＮＯＲ 型フラッシュメモリのセルアレイ領域、周辺回路部の高電圧系回路領域および低電圧系回路領域の一例を示す断面図。
【符号の説明】
１０…シリコン基板、１１…ｎウェル、１２…ｐウェル、１３…素子分離膜、１４…拡散層、２１ａ …第１のゲート酸化膜、２１ｂ …第２のゲート酸化膜、２２…第１層多結晶シリコン膜（セルアレイ領域、高電圧系回路領域）、２４…第１層多結晶シリコン膜（低電圧系回路領域）、２６ａ …第２層多結晶シリコン膜、２７…ゲート間絶縁膜（ＯＮＯ膜）、２８…第３層多結晶シリコン膜。
Claims (18)
- 不揮発性メモリのセルアレイ領域、周辺回路トランジスタが形成された高電圧系回路領域および低電圧系回路領域を有する半導体装置において、
前記セルアレイ領域のトランジスタのゲート絶縁膜および前記高電圧系回路領域のトランジスタのゲート絶縁膜として同時に形成された第１のゲート絶縁膜と、
前記低電圧系回路領域のトランジスタのゲート絶縁膜として形成され、前記第１のゲート絶縁膜よりは膜厚が薄い第２のゲート絶縁膜
とを具備することを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板に形成された溝に埋め込まれた素子分離絶縁膜と、
前記半導体基板上に浮遊ゲートと制御ゲートが積層された電気的書き換え可能な不揮発性メモリセルが配列形成されたセルアレイ領域と、
前記半導体基板のセルアレイ領域の周辺に形成され、高電圧系の周辺回路トランジスタが形成された高電圧系回路領域および低電圧系の周辺回路トランジスタが形成された低電圧系回路領域
とを具備し、前記セルアレイ領域のトランジスタと高電圧系回路領域のトランジスタは、同じ膜厚の第１のゲート酸化膜を有し、前記低電圧系回路領域のトランジスタは、前記第１のゲート酸化膜よりは膜厚が薄い第２のゲート酸化膜を有することを特徴とする半導体装置。 - 前記素子分離絶縁膜は、前記ゲート酸化膜、不揮発性メモリセルの浮遊ゲートの少なくとも最下層および前記周辺回路トランジスタのゲート電極の少なくとも最下層を形成した後に埋め込み形成されていることを特徴とする請求項２記載の半導体装置。
- 前記セルアレイ領域のトランジスタの浮遊ゲートの少なくとも最下層は、前記素子分離絶縁膜に自己整合されて形成されている
ことを特徴とする請求項３記載の半導体装置。 - 前記セルアレイ領域のトランジスタの浮遊ゲートは、前記素子分離絶縁膜に完全に自己整合されて形成された第１層ゲート電極材料膜により形成され、
前記周辺回路トランジスタのゲート電極は、前記第１層ゲート電極材料膜と、これに積層された第２層ゲート電極材料膜の２層積層構造により形成されていることを特徴とする請求項４記載の半導体装置。 - 前記セルアレイ領域のトランジスタの浮遊ゲートは、前記素子分離絶縁膜に自己整合されて形成された第１層ゲート電極材料膜と、これに積層された第２層ゲート電極材料膜の２層積層構造により形成され、
前記周辺回路トランジスタのゲート電極は、前記第１層ゲート電極材料膜と、これに積層された第２層ゲート電極材料膜と、これに積層された第３層ゲート電極材料膜の３層積層構造により形成されている
ことを特徴とする請求項４記載の半導体装置。 - 前記素子分離絶縁膜は、前記ゲート酸化膜、前記不揮発性メモリセルの浮遊ゲートの少なくとも最下層および前記周辺回路トランジスタのゲート電極の少なくとも最下層を形成する前に埋め込み形成されていることを特徴とする請求項２記載の半導体装置。
- 前記セルアレイ領域のトランジスタの浮遊ゲートは、第１層ゲート電極材料膜により形成され、
前記周辺回路トランジスタのゲート電極は、前記第１層ゲート電極材料膜と、これに積層された第２層ゲート電極材料膜の２層積層構造により形成されていることを特徴とする請求項８記載の半導体装置。 - 前記セルアレイ領域のトランジスタの制御ゲートは、前記浮遊ゲート上に堆積されたゲート間絶縁膜を介して浮遊ゲートに対向するように積層されて形成され、
前記周辺回路トランジスタのゲート電極は、前記ゲート間絶縁膜と同時に堆積された絶縁膜の少なくとも一部が積層ゲート電極材料間に残存していることを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。 - 半導体基板と、前記半導体基板に形成された溝に埋め込まれた素子分離絶縁膜と、前記半導体基板上に浮遊ゲートと制御ゲートが積層された電気的書き換え可能な不揮発性メモリセルが配列形成されたセルアレイ領域と、前記セルアレイ領域の周辺に形成され、高電圧系の周辺回路トランジスタが形成された高電圧系回路領域および低電圧系の周辺回路トランジスタが形成された低電圧系回路領域とを具備し、前記セルアレイ領域のトランジスタと高電圧系回路領域のトランジスタは同じ膜厚のゲート酸化膜を有する半導体装置を製造する際、
前記半導体基板の全面に第１のゲート酸化膜を形成する工程と、
次に、不純物がドープされていない第１の多結晶シリコン膜を全面に堆積した後、リソグラフィ技術を用いて低電圧系回路領域の第１の多結晶シリコン膜および第１のゲート酸化膜をエッチング除去することにより、前記セルアレイ領域と高電圧系回路領域に前記第１の多結晶シリコン膜および第１のゲート酸化膜を残す工程と、
次に、熱酸化を行って低電圧系回路領域に前記第１のゲート酸化膜より膜厚が薄い第２のゲート酸化膜を形成する工程と、
次に、不純物がドープされていない第２の多結晶シリコン膜を全面に堆積した後、リソグラフィ技術またはＣＭＰ技術を用いて、セルアレイ領域および高電圧系回路領域の第２の多結晶シリコン膜を除去することにより、前記第２の多結晶シリコン膜を低電圧系回路領域に残す工程と、
次に、リソグラフィ技術を用いて素子分離溝を半導体基板中に達する深さで形成し、この素子分離溝に素子分離絶縁膜を埋め込んだ後、素子分離絶縁膜をＣＭＰ技術を用いて平坦化する工程と、
次に、不純物がドープされた第３の多結晶シリコン膜を全面に堆積する工程と、
次に、リソグラフィ技術を用いて、セルアレイ領域において素子分離領域上で第３の多結晶シリコン膜を第１の方向に分離するようにエッチングを行うことにより、セルアレイ領域において第１の多結晶シリコン膜と第３の多結晶シリコン膜の積層膜からなる浮遊ゲートを形成する工程と、
次に、ゲート間絶縁膜を全面に堆積した後、セルアレイ領域の制御ゲートおよび周辺回路領域のゲート電極の最上層となる第４の多結晶シリコン膜を全面に堆積する工程と、
次に、前記セルアレイ領域における第４の多結晶シリコン膜、ゲート間絶縁膜、第３の多結晶シリコン膜および第１の多結晶シリコン膜を前記第１の方向に直交する第２の方向にパターン加工して制御ゲート兼ワード線および浮遊ゲートを形成し、前記高電圧系回路領域と低電圧系回路領域における積層された多結晶シリコン膜をパターン加工してゲート電極あるいはゲート配線を形成する工程と、
次に、前記半導体基板にドレイン・ソース領域となる拡散層を選択的に形成した後、前記制御ゲート、ゲート電極および拡散層にコンタクトを形成する工程
とを具備することを特徴とする半導体装置の製造方法。 - 半導体基板と、前記半導体基板に形成された溝に埋め込まれた素子分離絶縁膜と、前記半導体基板上に浮遊ゲートと制御ゲートが積層された電気的書き換え可能な不揮発性メモリセルが配列形成されたセルアレイ領域と、前記セルアレイ領域の周辺に形成され、高電圧系の周辺回路トランジスタが形成された高電圧系回路領域および低電圧系の周辺回路トランジスタが形成された低電圧系回路領域とを具備し、前記セルアレイ領域のトランジスタと高電圧系回路領域のトランジスタは同じ膜厚のゲート酸化膜を有する半導体装置を製造する際、
前記半導体基板の全面に第１のゲート酸化膜を形成する工程と、
次に、不純物がドープされていない第１の多結晶シリコン膜を全面に堆積した後、リソグラフィ技術を用いて低電圧系回路領域の第１の多結晶シリコン膜および第１のゲート酸化膜をエッチング除去することにより、前記セルアレイ領域と高電圧系回路領域に前記第１の多結晶シリコン膜および第１のゲート酸化膜を残す工程と、
次に、熱酸化を行って低電圧系回路領域に前記第１のゲート絶縁膜より膜厚が薄い第２のゲート酸化膜を形成する工程と、
次に、不純物がドープされていない第２の多結晶シリコン膜を全面に堆積した後、リソグラフィ技術またはＣＭＰ技術を用いて、セルアレイ領域および高電圧系回路領域の第２の多結晶シリコン膜を除去することにより、前記第２の多結晶シリコン膜を低電圧系回路領域に残す工程と、
次に、リソグラフィ技術を用いて素子分離溝を半導体基板中に達する深さで形成し、この素子分離溝に素子分離絶縁膜を埋め込んだ後、素子分離絶縁膜をＣＭＰ技術を用いて平坦化することにより、セルアレイ領域の第１の多結晶シリコン膜を素子分離絶縁膜に完全に自己整合させて第１の方向にメモリセル毎に分離する工程と、
次に、セルアレイ領域の第１の多結晶シリコン膜に不純物イオンを注入する工程と、
次に、セルアレイ領域の素子分離絶縁膜を全面エッチングし、第１の多結晶シリコン膜の側面の上部を露出させる工程と、
次に、ゲート間絶縁膜を全面に形成した後、第２の多結晶シリコン膜を全面に堆積する工程と、
次に、前記セルアレイ領域における第２の多結晶シリコン膜、ゲート間絶縁膜、および第１の多結晶シリコン膜を前記第１の方向に直交する第２の方向にパターン加工して制御ゲート兼ワード線および浮遊ゲートを形成し、前記高電圧系回路領域および低電圧系回路領域における積層された多結晶シリコン膜をパターン加工してゲート電極あるいはゲート配線を形成する工程と、
次に、前記半導体基板にドレイン・ソース領域となる拡散層を選択的に形成した後、前記制御ゲート、ゲート電極および拡散層にコンタクトを形成する工程とを具備することを特徴とする半導体装置の製造方法。 - 半導体基板と、前記半導体基板に形成された溝に埋め込まれた素子分離絶縁膜と、前記半導体基板上に浮遊ゲートと制御ゲートが積層された電気的書き換え可能な不揮発性メモリセルが配列形成されたセルアレイ領域と、前記セルアレイ領域の周辺に形成され、高電圧系の周辺回路トランジスタが形成された高電圧系回路領域および低電圧系の周辺回路トランジスタが形成された低電圧系回路領域とを具備し、前記セルアレイ領域のトランジスタと高電圧系回路領域のトランジスタは同じ膜厚のゲート酸化膜を有する半導体装置を製造する際、
前記半導体基板の全面に第１のゲート酸化膜を形成する工程と、
次に、不純物がドープされていない第１の多結晶シリコン膜を全面に堆積した後、リソグラフィ技術を用いて低電圧系回路領域の第１の多結晶シリコン膜および第１のゲート酸化膜をエッチング除去することにより、前記セルアレイ領域と高電圧系回路領域に前記第１の多結晶シリコン膜および第１のゲート酸化膜を残す工程と、
次に、熱酸化を行って低電圧系回路領域に前記第１のゲート絶縁膜より膜厚が薄い第２のゲート酸化膜を形成する工程と、
次に、不純物がドープされていない第２の多結晶シリコン膜を全面に堆積した後、リソグラフィ技術またはＣＭＰ技術を用いて、セルアレイ領域および高電圧系回路領域の第２の多結晶シリコン膜を除去することにより、前記第２の多結晶シリコン膜を低電圧系回路領域に残す工程と、
次に、エッチングマスクとなる絶縁膜を全面に堆積した後、リソグラフィ技術を用いて素子分離溝を半導体基板中に達する深さで形成し、この素子分離溝に素子分離絶縁膜を埋め込んだ後、素子分離絶縁膜をＣＭＰ技術を用いて平坦化する工程と、
次に、前記エッチングマスクとなる絶縁膜を除去し、不純物がドープされた第３の多結晶シリコン膜を堆積した後、ＣＭＰ技術を用いて平坦化することにより、セルアレイ領域において素子分離絶縁膜に挟まれたメモリセル領域のみに自己整合された第３の多結晶シリコン膜を残して第１層の多結晶シリコン膜と共に第１の方向にメモリセル毎に分離した浮遊ゲートを形成する工程と、
次に、ゲート間絶縁膜を全面に形成した後、セルアレイ領域の制御ゲートおよび周辺回路領域のゲート電極の最上層となる第４の多結晶シリコン膜を全面に堆積する工程と、
次に、前記セルアレイ領域における第４の多結晶シリコン膜、ゲート間絶縁膜、第３の多結晶シリコン膜および第１の多結晶シリコン膜を前記第１の方向に直交する第２の方向にパターン加工して制御ゲート兼ワード線および浮遊ゲートを形成し、前記高電圧系回路領域および低電圧系回路領域における積層された多結晶シリコン膜をパターン加工してゲート電極あるいはゲート配線を形成する工程と、
次に、前記半導体基板にドレイン・ソース領域となる拡散層を選択的に形成した後、前記制御ゲート、ゲート電極および拡散層にコンタクトを形成する工程
とを具備することを特徴とする半導体装置の製造方法。 - 半導体基板と、前記半導体基板に形成された溝に埋め込まれた素子分離絶縁膜と、前記半導体基板上に浮遊ゲートと制御ゲートが積層された電気的書き換え可能な不揮発性メモリセルが配列形成されたセルアレイ領域と、前記セルアレイ領域の周辺に形成され、高電圧系の周辺回路トランジスタが形成された高電圧系回路領域および低電圧系の周辺回路トランジスタが形成された低電圧系回路領域とを具備し、前記セルアレイ領域のトランジスタと高電圧系回路領域のトランジスタは同じ膜厚のゲート酸化膜を有する半導体装置を製造する際、
リソグラフィ技術を用いて素子分離溝を半導体基板中に達する深さで形成し、この素子分離溝に素子分離膜を埋め込んだ後、素子分離絶縁膜をＣＭＰ技術を用いて平坦化する工程と、
次に、前記半導体基板の全面に第１のゲート酸化膜を形成する工程と、
次に、不純物がドープされた第１の多結晶シリコン膜を全面に堆積した後、リソグラフィ技術を用いて低電圧系回路領域の第１の多結晶シリコン膜および第１のゲート酸化膜をエッチング除去することにより、前記セルアレイ領域と高電圧系回路領域に前記第１の多結晶シリコン膜および第１のゲート酸化膜を残す工程と、
次に、熱酸化を行って低電圧系回路領域に前記第１のゲート酸化膜より膜厚が薄い第２のゲート酸化膜を形成する工程と、
次に、不純物がドープされた第２の多結晶シリコン膜を全面に堆積した後、リソグラフィ技術またはＣＭＰ技術を用いて、セルアレイ領域および高電圧系回路の酸化膜上に積層されている第２の多結晶シリコン膜を除去することにより、前記低電圧系回路領域に第２の多結晶シリコン膜を残す工程と、
次に、リソグラフィ技術を用いて、セルアレイ領域において第１の多結晶シリコン膜を素子分離領域上で第１の方向に分離するようにエッチングを行うことにより、セルアレイ領域において第１の多結晶シリコン膜からなる浮遊ゲートを形成する工程と、
次に、ゲート間絶縁膜を全面に形成した後、セルアレイ領域の制御ゲートおよび周辺回路領域のゲート電極の最上層となる第２の多結晶シリコン膜を全面に堆積する工程と、
次に、前記セルアレイ領域における第２の多結晶シリコン膜、ゲート間絶縁膜および第１の多結晶シリコン膜を前記第１の方向に直交する第２の方向にパターン加工してワード線および浮遊ゲートを形成し、周辺回路領域における積層された多結晶シリコン膜をパターン加工してゲート電極あるいはゲート配線を形成する工程と、
次に、前記半導体基板にドレイン・ソース領域となる拡散層を選択的に形成した後、前記制御ゲート、ゲート電極および拡散層にコンタクトを形成する工程とを具備することを特徴とする半導体装置の製造方法。 - 半導体基板と、前記半導体基板に形成された溝に埋め込まれた素子分離絶縁膜と、前記半導体基板上に浮遊ゲートと制御ゲートが積層された電気的書き換え可能な不揮発性メモリセルが配列形成されたセルアレイ領域と、前記セルアレイ領域の周辺に形成され、高電圧系の周辺回路トランジスタが形成された高電圧系回路領域および低電圧系の周辺回路トランジスタが形成された低電圧系回路領域とを具備し、前記セルアレイ領域のトランジスタと高電圧系回路領域のトランジスタは同じ膜厚のゲート酸化膜を有する半導体装置を製造する際、
前記半導体基板の全面にシリコン酸化膜を形成した後、セルアレイ領域および高電圧系回路領域のシリコン酸化膜を覆うようにレジストを直接に塗布するリソグラフィ技術を用いて低電圧系回路領域のシリコン酸化膜をエッチング除去し、セルアレイ領域および高電圧系回路領域にシリコン酸化膜を残す工程と、
次に、前記レジストを除去した後、熱酸化を行うことにより、低電圧系回路領域に第２のゲート酸化膜を形成するとともに、セルアレイ領域および高電圧系回路領域のシリコン酸化膜が追加酸化されてなる第１のゲート酸化膜を形成する工程と、
次に、不純物がドープされていない第１の多結晶シリコン膜を全面に堆積する工程と、
次に、リソグラフィ技術を用いて素子分離溝を半導体基板中に達する深さで形成し、この素子分離溝に素子分離絶縁膜を埋め込んだ後、素子分離絶縁膜をＣＭＰ技術を用いて平坦化する工程と、
次に、不純物がドープされた第２の多結晶シリコン膜を全面に堆積する工程と、 次に、リソグラフィ技術を用いて、セルアレイ領域における第２の多結晶シリコン膜を素子分離領域上で第１の方向に分離するようにエッチングを行うことにより、セルアレイ領域において第１の多結晶シリコン膜と第２の多結晶シリコン膜の積層膜からなる浮遊ゲートを形成する工程と、
次に、ゲート間絶縁膜を全面に形成した後、セルアレイ領域の制御ゲートおよび周辺回路領域のゲート電極の最上層となる第３の多結晶シリコン膜を全面に堆積する工程と、
次に、前記セルアレイ領域における第３の多結晶シリコン膜、ゲート間絶縁膜、第２の多結晶シリコン膜および第１の多結晶シリコン膜を前記第１の方向に直交する第２の方向にパターン加工してワード線および浮遊ゲートを形成し、周辺回路領域における積層された多結晶シリコン膜をパターン加工してゲート電極あるいはゲート配線を形成する工程と、
次に、前記半導体基板にドレイン・ソース領域となる拡散層を選択的に形成した後、前記制御ゲート、ゲート電極および拡散層にコンタクトを形成する工程
とを具備することを特徴とする半導体装置の製造方法。 - 半導体基板と、前記半導体基板に形成された溝に埋め込まれた素子分離絶縁膜と、前記半導体基板上に浮遊ゲートと制御ゲートが積層された電気的書き換え可能な不揮発性メモリセルが配列形成されたセルアレイ領域と、前記セルアレイ領域の周辺に形成され、高電圧系の周辺回路トランジスタが形成された高電圧系回路領域および低電圧系の周辺回路トランジスタが形成された低電圧系回路領域とを具備し、前記セルアレイ領域のトランジスタと高電圧系回路領域のトランジスタは同じ膜厚のゲート酸化膜を有する半導体装置を製造する際、
前記半導体基板の全面にシリコン酸化膜を形成した後、セルアレイ領域および高電圧系回路領域のシリコン酸化膜を覆うようにレジストを直接に塗布するリソグラフィ技術を用いて低電圧系回路領域のシリコン酸化膜をエッチング除去し、セルアレイ領域および高電圧系回路領域にシリコン酸化膜を残す工程と、
次に、前記レジストを除去した後、熱酸化を行うことにより、低電圧系回路領域に第２のゲート酸化膜を形成するとともに、セルアレイ領域および高電圧系回路領域のシリコン酸化膜が追加酸化されてなる第１のゲート酸化膜を形成する工程と、
次に、不純物がドープされていない第１の多結晶シリコン膜を全面に堆積する工程と、
次に、リソグラフィ技術を用いて素子分離溝を半導体基板中に達する深さで形成し、この素子分離溝に素子分離絶縁膜を埋め込んだ後、素子分離絶縁膜をＣＭＰ技術を用いて平坦化することにより、セルアレイ領域の第１の多結晶シリコン膜を素子分離絶縁膜により完全に自己整合された状態で第１の方向にメモリセル毎に分離する工程と、
次に、リソグラフィ技術を用いて、セルアレイ領域の第１の多結晶シリコン膜に不純物イオンを注入する工程と、
次に、セルアレイ領域の素子分離絶縁膜を全面エッチングし、第１の多結晶シリコン膜の側面の上部を露出させる工程と、
次に、ゲート間絶縁膜を全面に形成した後、第２の多結晶シリコン膜を全面に堆積する工程と、
次に、前記セルアレイ領域における第２の多結晶シリコン膜、ゲート間絶縁膜および第１の多結晶シリコン膜を前記第１の方向に直交する第２の方向にパターン加工してワード線および浮遊ゲートを形成し、周辺回路領域における積層された多結晶シリコン膜をパターン加工してゲート電極あるいはゲート配線を形成する工程と、
次に、前記半導体基板にドレイン・ソース領域となる拡散層を選択的に形成した後、前記制御ゲート、ゲート電極および拡散層にコンタクトを形成する工程とを具備することを特徴とする半導体装置の製造方法。 - 半導体基板と、前記半導体基板に形成された溝に埋め込まれた素子分離絶縁膜と、前記半導体基板上に浮遊ゲートと制御ゲートが積層された電気的書き換え可能な不揮発性メモリセルが配列形成されたセルアレイ領域と、前記セルアレイ領域の周辺に形成され、高電圧系の周辺回路トランジスタが形成された高電圧系回路領域および低電圧系の周辺回路トランジスタが形成された低電圧系回路領域とを具備し、前記セルアレイ領域のトランジスタと高電圧系回路領域のトランジスタは同じ膜厚のゲート酸化膜を有する半導体装置を製造する際、
前記半導体基板の全面にシリコン酸化膜を形成した後、セルアレイ領域および高電圧系回路領域のシリコン酸化膜を覆うようにレジストを直接に塗布するリソグラフィ技術を用いて低電圧系回路領域のシリコン酸化膜をエッチング除去し、セルアレイ領域および高電圧系回路領域にシリコン酸化膜を残す工程と、
次に、前記レジストを除去した後、熱酸化を行うことにより、低電圧系回路領域に第２のゲート酸化膜を形成するとともに、セルアレイ領域および高電圧系回路領域のシリコン酸化膜が追加酸化されてなる第１のゲート酸化膜を形成する工程と、
次に、不純物がドープされていない第１の多結晶シリコン膜を全面に堆積する工程と、
次に、リソグラフィ技術を用いて素子分離溝を半導体基板中に達する深さで形成し、この素子分離溝に素子分離絶縁膜を埋め込んだ後、素子分離絶縁膜をＣＭＰ技術を用いて平坦化する工程と、
次に、不純物がドープされた第２の多結晶シリコン膜を堆積した後、ＣＭＰ技術を用いて平坦化することにより、セルアレイ領域において素子分離絶縁膜に挟まれたメモリセル領域のみに自己整合された状態で第２の多結晶シリコン膜を残して第１の多結晶シリコン膜と共に第１の方向にメモリセル毎に分離した浮遊ゲートを形成する工程と、
次に、ゲート間絶縁膜を全面に形成した後、セルアレイ領域の制御ゲートおよび周辺回路領域のゲート電極の最上層となる第３の多結晶シリコン膜を全面に堆積する工程と、
次に、前記セルアレイ領域における第３の多結晶シリコン膜、ゲート間絶縁膜、第２の多結晶シリコン膜および第１の多結晶シリコン膜を前記第１の方向に直交する第２の方向にパターン加工してワード線および浮遊ゲートを形成し、周辺回路領域における第３の多結晶シリコン膜、第２の多結晶シリコン膜および第１の多結晶シリコン膜をパターン加工してゲート電極あるいはゲート配線を形成する工程と、
次に、前記半導体基板にドレイン・ソース領域となる拡散層を選択的に形成した後、前記制御ゲート、ゲート電極および拡散層にコンタクトを形成する工程とを具備することを特徴とする半導体装置の製造方法。 - 半導体基板と、前記半導体基板に形成された溝に埋め込まれた素子分離絶縁膜と、前記半導体基板上に浮遊ゲートと制御ゲートが積層された電気的書き換え可能な不揮発性メモリセルが配列形成されたセルアレイ領域と、前記セルアレイ領域の周辺に形成され、高電圧系の周辺回路トランジスタが形成された高電圧系回路領域および低電圧系の周辺回路トランジスタが形成された低電圧系回路領域とを具備し、前記セルアレイ領域のトランジスタと高電圧系回路領域のトランジスタは同じ膜厚のゲート酸化膜を有する半導体装置を製造する際、
リソグラフィ技術を用いて素子分離溝を半導体基板中に達する深さで形成し、この素子分離溝に素子分離膜を埋め込んだ後、素子分離絶縁膜をＣＭＰ技術を用いて平坦化する工程と、
次に、半導体基板の全面にシリコン酸化膜を形成した後、セルアレイ領域および高電圧系回路領域のシリコン酸化膜を覆うようにレジストを直接に塗布するリソグラフィ技術を用いて低電圧系回路領域のシリコン酸化膜をエッチング除去し、セルアレイ領域および高電圧系回路領域にシリコン酸化膜を残す工程と、
次に、前記レジストを除去した後、熱酸化を行うことにより、低電圧系回路領域に第２のゲート酸化膜を形成するとともに、セルアレイ領域および高電圧系回路領域のシリコン酸化膜が追加酸化されてなる第１のゲート酸化膜を形成する工程と、
次に、不純物がドープされた第１の多結晶シリコン膜を全面に堆積する工程と、
次に、リソグラフィ技術を用いて、セルアレイ領域における第１の多結晶シリコン膜を素子分離領域上で第１の方向に分離するようにエッチングを行うことにより、セルアレイ領域において第１の多結晶シリコン膜からなる浮遊ゲートを形成する工程と、
次に、ゲート間絶縁膜を全面に形成した後、セルアレイ領域の制御ゲートおよび周辺回路領域のゲート電極の最上層となる第２の多結晶シリコン膜を全面に堆積する工程と、
次に、前記セルアレイ領域における第２の多結晶シリコン膜、ゲート間絶縁膜および第１の多結晶シリコン膜を前記第１の方向に直交する第２の方向にパターン加工してワード線および浮遊ゲートを形成し、周辺回路領域におおける第２の多結晶シリコン膜および第１の多結晶シリコン膜をパターン加工してゲート電極あるいはゲート配線を形成する工程と、
次に、前記半導体基板にドレイン・ソース領域となる拡散層を選択的に形成した後、前記制御ゲート、ゲート電極および拡散層にコンタクトを形成する工程
とを具備することを特徴とする半導体装置の製造方法。 - 前記ゲート間絶縁膜を全面に堆積してから多結晶シリコン膜を堆積するまでの間に、リソグラフィ技術を用いて周辺回路領域のゲート間絶縁膜の全てまたは一部をエッチング除去する工程をさらに具備することを特徴とする請求項１１乃至１８のいずれか１項に記載の半導体装置の製造方法。
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