JP2004171753A - ページ長を変換できる構造を有する半導体メモリ装置及びそのページ長の変換方法 - Google Patents

ページ長を変換できる構造を有する半導体メモリ装置及びそのページ長の変換方法 Download PDF

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Abstract

【課題】 ページ長を変換できる構造を有する半導体メモリ装置及びそのページ長の変換方法を提供する。
【解決手段】 半導体メモリ装置は多数のバンクを備え、それぞれのバンクは多数のメモリセルアレイブロックを有し、それぞれのブロックは多数のサブメモリセルアレイブロックと、該ブロックにそれぞれ対応し、対応するブロックのワードラインを活性化する多数のワードラインドライバと、カラムブロックアドレス及び所定の制御信号を受信して前記カラムブロックアドレス及び前記制御信号に応答して前記ワードラインドライバのうち１つまたはそれ以上を選択的に活性化させるページ長の制御回路を具備する。
【選択図】 図３

Description

本発明は、半導体メモリ装置に係り、特にページ長を変換できる構造を有する半導体メモリ装置及びそのページ長の変換方法に関する。
最近の半導体メモリ装置の活用分野は過去に比べて拡大されている。したがって、多様な動作モードを支援する半導体メモリ装置が登場している。モードレジスタセット（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ：ＭＲＳ）の操作によってＣＡＳレイテンシ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ Ｌａｔｅｎｃｙ：ＣＬ）及びバースト長（Ｂｕｒｓｔ Ｌｅｎｇｔｈ：ＢＬ）を多様に支援する同期式半導体メモリ装置がこのような例の１つである。
半導体メモリ装置がこのような多様なモードを支援するために、半導体メモリ装置は過去のＰＣまたはサーバのメインメモリとしての用途以外にネットワーク、通信、制御、マルチメディアなど多様な電子装置に応用されている。
図１(Ａ)ないし図１(Ｃ)は、半導体メモリ装置の階層的構造を概略的に示した図である。図１(Ａ)に示されたように、半導体メモリ装置１００は多数のバンク１００Ａ、１００Ｂ、１００Ｃ、１００Ｄを具備し、それぞれのバンク１００Ａ〜１００Ｄは図１(Ｂ)に示されたように多数のメモリセルアレイブロック１００ａ、１００ｂ、１００ｃ、１００ｄを具備する。
所定のバンクアドレス（図示せず）に応答して多数のバンク１００Ａ、１００Ｂ、１００Ｃ、１００Ｄのうち所定のバンクが選択され、所定のロウアドレス（図示せず）に応答して選択されたバンクの多数のメモリセルアレイブロック１００ａ、１００ｂ、１００ｃ、１００ｄのうち１つまたはそれ以上のメモリセルアレイブロックが同時に選択されることによってメモリアクセス動作が遂行される。
図１(Ｃ)に示されたメモリセルアレイブロック１００ａは多数のサブメモリセルアレイブロック１１０、１２０、１３０、１４０、サブメモリセルアレイブロック１１０、１２０、１３０、１４０に相応するワードラインドライバ１１１、１２１、１３１、１４１、多数のサブデコーダ１１２、１２２、１３２、１４２及びロウデコーダ１５０を具備する。
図１(Ｃ)に示されたメモリセルアレイブロック１００ａで、カラムブロックアドレス（Ｃｏｌｕｍｎ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ：ＣＢＡ）の組合せによって多数のサブメモリセルアレイブロック１１０、１２０、１３０、１４０のうち１つのサブメモリセルアレイブロックが選択される。図１では２個のＣＢＡが使われた。
データの書込み動作または読出し動作時、第２ロウアドレス（図示せず）が入力されれば、ロウデコーダ１５０は入力される第２ロウアドレスをデコーディングし、デコーディング結果に相応して前記第２ロウアドレスに対応するノーマルワードラインイネーブルラインＮＷＥを活性化させる。
サブデコーダ１１２、１２２、１３２、１４２は第１ロウアドレス（図示せず）に応答して所定のブースティングレベルの内部電源信号をイネーブルさせ、前記内部電源信号は第２ロウアドレスに応答して活性化されたノーマルワードラインイネーブルラインＮＷＥ及び所定のスイッチング回路（図示せず）を通じてワードラインＷＬ０＿０、ＷＬ０＿１、ＷＬ０＿２、ＷＬ０＿３を活性化させる。
ここで、前記第１ロウアドレスは多数のブースティングレベルの内部電源信号のうち１つの内部電源信号を選択するのに使われ、前記第２ロウアドレスは多数のノーマルワードラインイネーブルラインＮＷＥのうち１つのノーマルワードラインイネーブルラインＮＷＥを選択するのに使われる。
図１(Ｃ)に示されたメモリセルアレイブロック１００ａで、入力される全体のアドレスの数をｎ個とする時、それぞれのサブメモリセルアレイブロックのカラム選択ラインを選択するために使われるカラムアドレスはｎ−２となる。２個のカラムアドレスは４個のサブメモリセルアレイブロック１１０、１２０、１３０、１４０のうち１つのサブメモリセルアレイブロックを選択するのに使われたためである。したがって、前記１つのサブメモリセルアレイブロック当たり活性化されるワードラインに相応するページ長は２ｎ―２となる。
しかし、多数のサブメモリセルアレイブロックを具備するが、前記サブメモリセルアレイブロックが部分的に活性化されていない構造を有する通常の半導体メモリ装置では、同じ第２ロウアドレスを有する全体のワードラインＷ／Ｌ０−０、Ｗ／Ｌ０−１、Ｗ／Ｌ０−２、Ｗ／Ｌ０−３がイネーブルされたノーマルワードラインイネーブルラインＮＷＥにスイッチングされることによって同時に活性化される。したがって、図１(Ｃ)のような場合、ページ長は２ｎ−２×２２＝２ｎとなる。
もし、それぞれのメモリ装置が相異なるページ長を有しているならば、これらは相互互換されないため、ページ長を流動的に調整できる半導体メモリ装置が要求される。
本発明が解決しようとする技術的課題は、サブメモリセルアレイブロックを選択的に活性化させうる半導体メモリ装置で、制御信号に応答してページ長を変換できる構造を有する半導体メモリ装置を提供することにある。
本発明が解決しようとする他の技術的課題は、制御信号に応答してページ長を変換する方法を提供することにある。
前記技術的課題を達成するための本発明の一面は半導体メモリ装置に関する。本発明による半導体メモリ装置は多数のバンクを具備し、前記それぞれのバンクは多数のメモリセルアレイブロックを具備し、前記それぞれのメモリセルアレイブロックは多数のサブメモリセルアレイブロックと、前記サブメモリセルアレイブロックにそれぞれ対応し、対応するそれぞれの前記サブメモリセルアレイブロックのワードラインを活性化する多数のワードラインドライバと、カラムブロックアドレス（ＣＢＡ）及び所定の制御信号を受信し、前記ＣＢＡ及び前記制御信号に応答して前記ワードラインドライバのうち１つまたはそれ以上を選択的に活性化させるページ長の制御回路を具備し、前記サブメモリセルアレイブロックのワードラインは対応する前記ワードラインドライバの活性化に応答して活性化されることを特徴とする。
望ましくは、前記ページ長の制御回路は前記ＣＢＡを受信して前記制御信号に応答して前記ＣＢＡを組合せた多数の出力信号を出力する制御回路と、第１ロウアドレス及び前記制御回路の多数の出力信号を受信して前記第１ロウアドレス及び前記制御回路の出力信号に応答して前記ワードラインドライバのうち１つまたはそれ以上を選択的に活性化させる多数のサブデコーダとを具備することを特徴とする。
前記技術的課題を達成するための本発明の他の一面は、半導体メモリ装置に関する。本発明による半導体メモリ装置は多数のバンクを具備し、前記それぞれのバンクは多数のメモリセルアレイブロックを具備し、前記それぞれのメモリセルアレイブロックは多数のサブメモリセルアレイブロックと、前記サブメモリセルアレイブロックにそれぞれ対応し、対応するそれぞれの前記サブメモリセルアレイブロックのワードラインを活性化する多数のワードラインドライバと、コマンド及びアドレスを受信して前記コマンド及び前記アドレスに応答する所定の制御信号を出力する制御信号発生回路と、カラムブロックアドレス（ＣＢＡ）及び所定の制御信号を受信し、前記ＣＢＡ及び前記制御信号に応答して前記ワードラインドライバのうち１つまたはそれ以上を選択的に活性化させるページ長の制御回路を具備し、前記サブメモリセルアレイブロックのワードラインは対応する前記ワードラインドライバの活性化に応答して活性化されることを特徴とする。
望ましくは、前記制御信号が非活性化される場合、前記ＣＢＡの組合せによって選択されたサブメモリセルアレイブロックに対応するワードラインドライバが活性化されることを特徴とする。
さらに望ましくは、前記制御信号が活性化される場合、前記ＣＢＡに関係なく前記制御信号によって選択されたサブメモリセルアレイブロックに対応するワードラインドライバが活性化されることを特徴とする。
前記技術的課題を達成するための本発明のさらに他の一面は半導体メモリ装置に関する。本発明による半導体メモリ装置は多数のバンクを具備し、前記それぞれのバンクは多数のメモリセルアレイブロックを具備し、前記それぞれのメモリセルアレイブロックは第１サブメモリセルアレイブロックないし第４サブメモリセルアレイブロックと、前記第１サブメモリセルアレイブロックないし前記第４サブメモリセルアレイブロックにそれぞれ対応し、対応する前記第１サブメモリセルアレイブロックないし前記第４サブメモリセルアレイブロックのワードラインを活性化する第１ワードラインドライバないし第４ワードラインドライバと、コマンド及びアドレスを受信し、前記コマンド及び前記アドレスに応答する第１制御信号及び第２制御信号を出力する制御信号発生回路と、カラムブロックアドレス（ＣＢＡ）、前記第１制御信号及び前記第２制御信号を受信して前記ＣＢＡ、前記第１制御信号及び前記第２制御信号に応答して前記ワードラインドライバのうち１つまたはそれ以上を選択的に活性化させるページ長の制御回路を具備する。
前記技術的課題を達成するための本発明のさらに他の一面は、半導体メモリ装置に関する。本発明による半導体メモリ装置は多数のバンクを具備し、前記それぞれのバンクは多数のメモリセルアレイブロックを具備し、前記それぞれのメモリセルアレイブロックは多数のサブメモリセルアレイブロックと、前記サブメモリセルアレイブロックにそれぞれ対応し、対応するそれぞれの前記サブメモリセルアレイブロックのワードラインを活性化する多数のワードラインドライバと、カラムブロックアドレス（ＣＢＡ）及び所定の制御信号を受信し、前記ＣＢＡ及び前記制御信号に応答して前記ワードラインドライバのうち１つまたはそれ以上を選択的に活性化させることによって、前記半導体メモリ装置のページ長を制御するページ長の制御回路を具備し、前記制御信号は前記半導体メモリ装置のモードを制御するモードレジスタセット（ＭＲＳ）の出力信号であることを特徴とする。
前記技術的課題を達成するための本発明のさらに他の一面は、半導体メモリ装置のページ長を変換する方法に関する。本発明による半導体メモリ装置のページ長の変換方法は外部からコマンド及びアドレスを入力し前記コマンド及びアドレスに対応する所定の制御信号を生成する段階と、カラムブロックアドレス（ＣＢＡ）及び前記制御信号に応答して前記半導体メモリ装置のページ長を制御する信号を生成する段階と、前記ページ長を制御する信号に応答して前記半導体メモリ装置のページ長を変換する段階と、を具備し、前記変換する段階は、前記ページ長を制御する信号によって前記半導体メモリ装置の活性化される１つまたはそれ以上のサブメモリセルアレイブロックに対応するワードラインドライバが１つまたはそれ以上選択的に活性化されることを特徴とする。
前記技術的課題を達成するための本発明のさらに他の一面は、半導体メモリ装置のページ長を変換する方法に関する。本発明による半導体メモリ装置のページ長の変換方法はカラムブロックアドレス（ＣＢＡ）及び所定の制御信号を受信し、前記ＣＢＡ及び前記制御信号に応答して半導体メモリ装置のページ長を制御する信号を生成する段階と、前記ページ長を制御する信号に応答して前記半導体メモリ装置のページ長を変換する段階と、を具備し、前記変換する段階は前記ページ長を制御する信号によって前記半導体メモリ装置の活性化される１つまたはそれ以上のサブメモリセルアレイブロックに対応するワードラインドライバが１つまたはそれ以上選択的に活性化されることを特徴とする。
本発明による半導体メモリ装置及びページ長の変換方法は第１ロウアドレス及び所定の制御信号に応答してメモリセルアレイブロックの内部に存在する多数のサブメモリセルブロックを１つまたはそれ以上を選択的に活性化させることによって、半導体メモリ装置のページ長を変換できる効果がある。
すなわち、ページ長を変換可能にすることによってページ長の異なるメモリ装置を互換可能にして既存の半導体メモリ装置を効率的に使用できる効果がある。
以下、図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図に提示された同じ参照符号は同じ部分を示す。
図２は、本発明によるページ長が変換できる半導体メモリ装置のメモリセルアレイブロックを概略的に示したブロック図である。図２に示されたメモリセルアレイブロック２００は、多数のサブメモリセルアレイブロック１１０、１２０、１３０、１４０、このサブメモリセルアレイブロック１１０、１２０、１３０、１４０にそれぞれ対応する多数のワードラインドライバ１１１、１２１、１３１、１４１、多数のサブデコーダ２１２、２２２、２３２、２４２、制御回路２５０及びロウデコーダ１５０を具備する。
サブメモリセルアレイブロック１１０、１２０、１３０、１４０は対応するワードラインドライバ１１１、１２１、１３１、１４１の活性化に応答して活性化される。制御回路２５０はカラムブロックアドレス（ＣＢＡ）及び制御信号を受信してＣＢＡ及び制御信号に相応する信号をサブデコーダ２１２、２２２、２３２、２４２に出力する。
ロウデコーダ１５０は入力される第２ロウアドレスＲＡｉ（ｉ＝２,３,...,ｎ）を受信し、デコーディングされた結果に相応してノーマルワードラインイネーブルラインＮＷＥを活性化させる。サブデコーダ２１２、２２２、２３２、２４２は制御回路２５０の出力信号及び第１ロウアドレスＲＡｉ（ｉ＝０,１）を受信してデコーディングしてワードラインドライバ１１１、１２１、１３１、１４１を選択的に活性化させる。
ワードラインドライバ１１１、１２１、１３１、１４１は相応するサブデコーダ２１２、２２２、２３２、２４２の出力信号を受信してノーマルワードラインイネーブルラインＮＷＥとサブメモリセルアレイブロック１１０、１２０、１３０、１４０のワードラインＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３とをスイッチングする。
制御信号は半導体メモリ装置のモードレジスタセット（ＭＲＳ）によって生成させることが望ましい。ＭＲＳの出力信号はユーザが任意に設定して制御できる信号である。したがって、ＭＲＳの出力信号を調整して前記出力信号を制御信号とすることによって、半導体メモリ装置のページ長を調整できる。しかし、後述するように、制御信号は他の色々な方法によって生成できる。
制御信号を生成し、前記制御信号及びＣＢＡの組合せによってワードラインドライバ１１１、１２１、１３１、１４１を選択的に駆動させ、それによって、同じロウアドレスを有するワードラインが活性化される数を調節することによって半導体メモリ装置のページ長を調整できる。
図３は、本発明の望ましい実施形態によるページ長を変換できる半導体メモリ装置のメモリセルアレイブロックを示した図である。図３に示されたメモリセルアレイブロック３００は多数のサブメモリセルアレイブロック１１０、１２０、１３０、１４０、ワードラインドライバ１１１、１２１、１３１、１４１、サブデコーダ３１２、３２２、３３２、３４２、ロウデコーダ１５０、制御信号発生回路３５０及び制御回路３６０を具備する。
またメモリセルアレイブロック３００はプリデコーダ３７５、多数のカラムデコーダ３７１、３７２、３７３、３７４及び多数の論理回路３８１、３８２、３８３、３８４、３９１、３９２、３９３、３９４、３９５、３９６、３９７、３９８を具備する。
ワードラインドライバ１１１、１２１、１３１、１４１はサブメモリセルアレイブロック１１０、１２０、１３０、１４０にそれぞれ対応し、サブメモリセルアレイブロック１１０、１２０、１３０、１４０は対応するワードラインドライバ１１１、１２１、１３１、１４１の活性化に応答して活性化される。
制御信号発生回路３５０はコマンドバッファ３５１、アドレスバッファ３５２及びＭＲＳ ３５３を具備する。コマンドバッファ３５１は所定のコマンドを受信してバッファリングし、アドレスバッファ３５２はアドレスを受信してバッファリングする。ＭＲＳ ３５３はコマンドバッファ３５１の出力信号及びアドレスバッファ３５２の出力信号を受信してコマンド及びアドレスに対応する所定の制御信号ＰＬ０Ｂ、Ｐ０１Ｂを出力する。
制御回路３６０はＣＢＡ ＣＢＡ０、ＣＢＡ１及び制御信号ＰＬ０Ｂ、ＰＬ１Ｂを受信し、これらＣＢＡ ＣＢＡ０、ＣＢＡ１及び制御信号ＰＬ０Ｂ、ＰＬ１Ｂに応答して多数の出力信号を多数のサブデコーダ３１２、３２２、３３２、３４２に出力する。サブデコーダ３１２、３２２、３３２、３４２は第１ロウアドレスＲＡｉ（ｉ＝０,１）及び制御回路３６０の出力を受信して第１ロウアドレスＲＡｉ（ｉ＝０,１）及び制御回路３６０の出力信号に応答してワードラインドライバ１１１、１２１、１３１、１４１のうち１つまたはそれ以上を選択的に活性化させる。
本実施形態で制御回路３６０は多数の反転回路３６１、３６２、３６５、３６６及び多数のＮＡＮＤ回路３６３、３６４、３６７、３６８で具現される。反転回路３６１はＣＢＡ ＣＢＡ０Ｂを受信して反転してから出力し、反転回路３６２はＣＢＡ ＣＢＡ０を受信して反転してから出力する。ＮＡＮＤ回路３６３は反転回路３６１の出力信号及び制御信号ＰＬ０Ｂ、ＰＬ１Ｂを受信して否定論理積してから出力する。ＮＡＮＤ回路３６４は反転回路３６２の出力信号と制御信号ＰＬ０Ｂ、ＰＬ１Ｂとを受信して否定論理積してから出力する。
反転回路３６５はＣＢＡ ＣＢＡ１Ｂを受信して反転してから出力し、反転回路３６６はＣＢＡ ＣＢＡ１を受信して反転してから出力する。ＮＡＮＤ回路３６７は反転回路３６５の出力信号と制御信号ＰＬ１Ｂとを受信して否定論理積してから出力する。ＮＡＮＤ回路３６８は反転回路３６６の出力信号と制御信号ＰＬ１Ｂとを受信して否定論理積してから出力する。
プリデコーダ３７５はカラムアドレスを受信してプリデコーディングする。ここでのカラムアドレスはＣＢＡを除外したカラムアドレスであるので、本実施形態で全体のアドレスの数がｎである場合、ｎ−２のアドレスがプリデコーダ３７５に入力される。
論理回路３９２はＣＢＡ ＣＢＡ０Ｂ、ＣＢＡ１Ｂを受信して否定論理積してから出力し、論理回路３９４はＣＢＡ ＣＢＡ０、ＣＢＡ１Ｂを受信して否定論理積してから出力し、論理回路３９６はＣＢＡ ＣＢＡ０Ｂ、ＣＢＡ１を受信して否定論理積してから出力し、論理回路３９８はＣＢＡ ＣＢＡ０、ＣＢＡ１を受信して否定論理積してから出力する。
論理回路３９１は論理回路３９２の出力信号を受信して反転する。論理回路３９３は論理回路３９４の出力信号を受信して反転する。論理回路３９５は論理回路３９６の出力信号を受信して反転する。論理回路３９７は論理回路３９８の出力信号を受信して反転する。
論理回路３８１は論理回路３９１の出力信号及びプリデコーダ３７５の出力信号を受信して否定論理積してカラムデコーダ３７１に出力し、論理回路３８２は論理回路３９３の出力信号及びプリデコーダ３７５の出力信号を受信して否定論理積してからカラムデコーダ３７２に出力する。論理回路３８３は論理回路３９５の出力信号及びプリデコーダ３７５の出力信号を受信して否定論理積してからカラムデコーダ３７３に出力し、論理回路３８４は論理回路３９７の出力信号及びプリデコーダ３７５の出力信号を受信して否定論理積してからカラムデコーダ３７４に出力する。
図４(Ａ)は、制御信号ＰＬ０Ｂ、ＰＬ１Ｂが非活性化される時の、ＣＢＡとページ長との関係を示した表であり、図４(Ｂ)及び図４(Ｃ)は、それぞれ制御信号ＰＬ０Ｂ及び制御信号ＰＬ１Ｂが活性化される時の、ＣＢＡとページ長との関係を示した表である。
図３及び図４(Ａ)ないし図４(Ｃ)を参照して本発明による半導体メモリ装置の動作を説明すれば、次の通りである。制御信号発生回路３５０はコマンド及びアドレスを受信し、前記コマンド及び前記アドレスに応答する所定の制御信号ＰＬ０Ｂ、ＰＬ１Ｂを生成する。制御信号ＰＬ０Ｂ、ＰＬ１Ｂは入力されるコマンド及びアドレスの組合せによって生成される。
制御回路３６０はＣＢＡ ＣＢＡ０、ＣＢＡ１及び制御信号ＰＬ０Ｂ、ＰＬ１Ｂを受信し、これらＣＢＡ ＣＢＡ０、ＣＢＡ１及び制御信号ＰＬ０Ｂ、ＰＬ１Ｂに応答して所定の出力信号を多数のサブデコーダ３１２、３２２、３３２、３４２に出力する。そして、ワードラインドライバ１１１、１２１、１３１、１４１のうち１つまたはそれ以上を選択的に活性化させる。
サブデコーダ３１２、３２２、３３２、３４２は制御回路３６０の出力信号及び第１ロウアドレスＲＡｉ（ｉ＝０,１）を受信してその出力信号を対応するワードラインドライバ１１１、１２１、１３１、１４１に出力する。
ワードラインドライバ１１１、１２１、１３１、１４１は対応するサブデコーダ３１２、３２２、３３２、３４２の出力信号に応答してノーマルワードラインイネーブルラインＮＷＥと活性化されるワードラインとをスイッチングすることによってそれぞれのサブメモリセルアレイブロックのワードラインを活性化する。
もし制御信号ＰＬ０Ｂ、ＰＬ１Ｂが何れも非活性化されるならば（例えば、図３の場合、論理ハイの状態）、制御回路３６０はＣＢＡ ＣＢＡ０、ＣＢＡ１の組合せによって４個のサブデコーダ３１２、３２２、３３２、３４２のうち１つのサブデコーダを活性化させ、活性化されたサブデコーダは対応するワードラインドライバを活性化させ、活性化されたワードラインドライバによってノーマルワードラインイネーブルラインＮＷＥと活性化されるワードラインとがスイッチングされる。
図４(Ａ)は、制御信号ＰＬ０Ｂ、ＰＬ１Ｂが非活性化された場合の、ＣＢＡ ＣＢＡ０、ＣＢＡ１のそれぞれの論理状態と活性化されるサブメモリセルアレイブロック、そして、この時の半導体メモリ装置のページ長を示した表である。図４(Ａ)に示されたように、制御信号ＰＬ０Ｂ、ＰＬ１Ｂが何れも非活性化された状態でＣＢＡ ＣＢＡ０、ＣＢＡ１が何れも論理ローである場合には制御回路３６０及びサブデコーダ３１２の動作によってサブメモリセルアレイブロック０ １１０のワードラインだけが活性化される。
図４(Ａ)に示されたように、制御信号ＰＬ０Ｂ、ＰＬ１Ｂが何れも非活性化されている場合にはサブメモリセルアレイブロック１１０、１２０、１３０、１４０のうち１つのサブメモリセルアレイブロックだけが活性化されるので、活性化された任意のロウアドレスに対するページ長は図４(Ａ)で示されたように２ｎ−２となる。
もし、制御信号ＰＬ０Ｂが活性化されて（例えば、論理ロー）制御信号ＰＬ１Ｂが非活性化されれば（例えば、論理ハイ）、制御信号ＰＬ０Ｂが入力される制御回路３６０のＮＡＮＤ回路３６３、３６４はＣＢＡ ＣＢＡ０Ｂ、ＣＢＡ０の論理状態に関係なく論理ハイの論理状態を出力する。したがって、この時はＣＢＡ ＣＢＡ１Ｂ、ＣＢＡ１の論理状態に対応して２個のサブメモリセルアレイブロックが活性化される。
図４(Ｂ)は、制御信号ＰＬ０Ｂが活性化された場合の、ＣＢＡ ＣＢＡ０、ＣＢＡ１のそれぞれの論理状態と活性化されるサブメモリセルアレイブロック、そして、この時の半導体メモリ装置のページ長を示した表である。図４(Ｂ)に示されたようにＣＢＡ ＣＢＡ１が論理ローの論理状態を有するようになれば、ＣＢＡ ＣＢＡ０の論理状態に関係なくサブメモリセルアレイブロック０ １１０及びサブメモリセルアレイブロック１ １２０のワードラインが活性化される。
この場合、活性化された任意のロウアドレスに対するページ長は図４(Ａ)の場合に比べて倍増したので、２ｎー１になる。すなわち、ユーザが２ｎ−１のページ長を有する半導体メモリ装置を必要とすれば、制御信号発生回路３５０から活性化された制御信号ＰＬ０Ｂを発生して制御回路３６０に入力することによって、半導体メモリ装置のページ長を変換できる。
次に、制御信号ＰＬ１Ｂが活性化される場合を考える。制御信号ＰＬ１Ｂが活性化されれば（例えば、論理ロー）、制御信号ＰＬ１Ｂを受信する制御回路３６０のＮＡＮＤ回路３６３、３６４、３６７、３６８は何れもＣＢＡ ＣＢＡ０Ｂ、ＣＢＡ０、ＣＢＡ１Ｂ、ＣＢＡ１の論理状態に関係なく論理ハイの論理状態を出力する。
図４(Ｃ)は、制御信号ＰＬ１Ｂが活性化される場合の、ＣＢＡ ＣＢＡ０、ＣＢＡ１のそれぞれの論理状態と活性化されるサブメモリセルアレイブロック、そして、この時の半導体メモリ装置のページ長を示した表である。図４(Ｃ)に示されたように、ＣＢＡ ＣＢＡ０Ｂ、ＣＢＡ０、ＣＢＡ１Ｂ、ＣＢＡ１の論理状態に関係なく４個のサブメモリセルアレイブロック１１０、１２０、１３０、１４０が何れも活性化される。したがって、活性化された任意のロウアドレスに対するページ長は図４(Ｃ)に示されたように２ｎになる。
図３のカラムデコーダ３７１、３７２、３７３、３７４と関連して制御信号ＰＬ０Ｂ、ＰＬ１Ｂに対応するページ長の変化を図３及び図４を参照して説明すれば、次の通りである。制御信号ＰＬ０Ｂ、ＰＬ１Ｂが何れも非活性化される場合、図４(Ａ)に示されたようにＣＢＡ ＣＢＡ０、ＣＢＡ１の論理状態に相応してカラムデコーダ３７１、３７２、３７３、３７４のうち１つのカラムデコーダが活性化される。
例えば、ＣＢＡ ＣＢＡ０及びＣＢＡ１が論理ローである場合には論理回路３９２、３９１、３８１だけが動作するようになってカラムデコーダ３７１を活性化させる。すなわち、カラムデコーダ３７１はプリデコーダ３７５のカラムアドレス情報を受信してサブメモリセルアレイブロック０ １１０のｎ−２個のカラムアドレスのうち１つのカラムアドレスを選択する。すなわち、活性化されているサブメモリセルアレイブロック０ １１０に対応するので、２ ｎ−２のページ長を有する。
もし、制御信号ＰＬ０Ｂが活性化されれば、図４(Ｂ)に示されたように制御回路３６０はＣＢＡ ＣＢＡ０、ＣＢＡ０Ｂの論理状態に関係なくＣＢＡ ＣＢＡ１Ｂ、ＣＢＡ１の論理状態によってサブメモリセルアレイブロックを活性化させる。この時はＣＢＡ ＣＢＡ１Ｂ、ＣＢＡ１の論理状態に応答して活性化されたサブメモリセルアレイブロックを選択し、ＣＢＡ ＣＢＡ０Ｂ、ＣＢＡ０の論理状態に応答して活性化されたサブメモリセルアレイブロックのうちから活性化されるカラムアドレスが位置するサブメモリセルアレイブロックを決定するようになる。
例えば、図４(Ａ)でＣＢＡ１が論理ローである場合には、サブメモリセルアレイブロック０ １１０及びサブメモリセルアレイブロック１ １２０が活性化されるために、この時はカラムデコーダ３７１またはカラムデコーダ３７２が活性化されねばならない。これはＣＢＡ１を論理ローにすることによって可能である。
その後、サブメモリセルアレイブロック０ １１０でカラムアドレスが活性化されるか、サブメモリセルアレイブロック１ １２０でカラムアドレスが活性化されるかはＣＢＡ０の論理状態によって決定できる。例えば、図３で、ＣＢＡ０が論理ローである場合にはサブメモリセルアレイブロック０ １１０でカラムデコーダ３７１が活性化され、プリデコーダ３７５の出力信号に応答してサブメモリセルアレイブロック０ １１０のカラムアドレスのうち１つのカラムアドレスが選択される。
したがって、制御信号ＰＬ０Ｂが活性化された場合は非活性化された場合に比べてページ長が倍増したのでページ長は２ｎ−１になる。
最後に制御信号ＰＬ１Ｂが活性化された場合にはあらゆるサブメモリセルアレイブロック１１０、１２０、１３０、１４０がＣＢＡ ＣＢＡ０、ＣＢＡ１の論理状態に関係なく活性化される。したがって、この場合には活性化されたあらゆるサブメモリセルアレイブロックのうちから如何なるブロックに存在するカラムアドレスを活性化させるかをＣＢＡ ＣＢＡ０、ＣＢＡ１の論理組合せによって決定する。したがって、この時、半導体メモリ装置は２ｎのページ長を有する。
制御信号発生回路３５０は半導体メモリ装置のＭＲＳ ３５３で具現することが望ましい。ＭＲＳ３５３は半導体メモリ装置の動作モードを決定する信号を出力し、前記動作モードはアドレス及びコマンドによって制御できる。
しかし、図３に示されたように制御信号発生回路３５０及びＭＲＳ ３５３がコマンド及びアドレスを受信して制御信号ＰＬ０Ｂ、ＰＬ１Ｂを発生する実施形態に限定されるものではない。ＭＲＳ３５３から発生する制御信号はコマンド及びアドレスの組合せによって発生するものに限定されず、他の方法で発生できる。すなわち、制御信号は如何なる他の形態でも発生できる。これに関する他の例示的な実施形態は後述する。
図５は、図３に示されたサブデコーダの一実施形態を示した回路図であり、図６は、１つのワードラインに対応するワードラインドライバの一実施形態を示した回路図である。図５に示されたサブデコーダ３１２はＮＡＮＤ回路５１０及び第１反転回路５２０及び第２反転回路５３０を具備する。
ＮＡＮＤ回路５１０は第１ロウアドレスＲＡｉ（ｉ＝０,１）及び図３のＮＡＮＤ回路３６３、３６７の出力信号を否定論理積して出力し、ＮＡＮＤ回路５１０の出力信号は第２ゲーティング信号ＰＸＩＢとなる。
第１反転回路５２０はＮＡＮＤ回路５１０の出力信号を受信し、ＮＡＮＤ回路５１０の出力信号を反転して第１ゲーティング信号ＰＸＩＤＧを生成する。第２反転回路５３０はＮＡＮＤ回路５１０の出力信号を受信し、ＮＡＮＤ回路５１０の出力信号を反転して外部電源を昇圧したブースティングレベルの内部電源信号ＰＸＩを生成する。
図５に示されたように、サブデコーダ３１２は第１ロウアドレスＲＡｉ（ｉ＝０,１）及び図３のＮＡＮＤ回路３６３、３６７の出力信号を受信し、第１ゲーティング信号ＰＸＩＤＧ、第２ゲーティング信号ＰＸＩＢ及び内部電源信号ＰＸＩを出力する。第１ゲーティング信号ＰＸＩＤＧと内部電源信号ＰＸＩとは相互同相であり、第１ゲーティング信号ＰＸＩＤＧと第２ゲーティング信号ＰＸＩＢとは１８０度の位相差を有する。
図６に示されたワードラインドライバ６００は多数のＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４を具備する。ＭＯＳトランジスタＭＮ１のゲートに電源電圧ＶＣＣが接続され、ドレインはノーマルワードラインイネーブルラインＮＷＥとしてＭＯＳトランジスタＭＮ３のドレインと接続され、ソースはＭＯＳトランジスタＭＮ２のゲートと接続される。
ＭＯＳトランジスタＭＮ２のドレインは内部電源信号ＰＸＩと接続され、ソースは第１ノードＮ１と接続される。ＭＯＳトランジスタＭＮ３のゲートは第１ゲーティング信号ＰＸＩＤＧと接続され、ソースは第１ノードＮ１と接続される。ＭＯＳトランジスタＭＮ４のゲートは第２ゲーティング信号ＰＸＩＢと接続され、ドレインは第１ノード１Ｎ１と接続され、ソースは接地電源と接続される。ワードラインＷＬは第１ノードＮ１と接続される。
図３に示されたワードラインドライバ１１１はそれぞれのサブメモリセルアレイブロックに備わったワードラインなどの数と同数のワードラインドライバ６００を具備する。
図５及び図６を参照してサブデコーダ３１２及びワードラインドライバ６００の動作を説明すれば、次の通りである。サブデコーダ３１２は第１ロウアドレスＲＡｉ（ｉ＝０,１）及び図３のＮＡＮＤ回路３６３、３６７の出力信号を受信して第１ゲーティング信号ＰＸＩＤＧ、第２ゲーティング信号ＰＸＩＢ及び内部電源信号ＰＸＩを生成する。
ここで第１ゲーティング信号ＰＸＩＤＧ及び内部電源信号ＰＸＩは入力される第１ロウアドレスＲＡｉ（ｉ＝０、１）及び図３のＮＡＮＤ回路３６３、３６７の出力信号が何れも論理ハイの論理状態を有する場合にだけ論理ハイの論理状態を有し、第２ゲーティング信号ＰＸＩＢはこれとは反対である。
図６のワードラインドライバ６００の場合、ＭＯＳトランジスタＭＮ１はゲートに電源電圧ＶＣＣが印加されるためにいつもターンオンになっており、ノーマルワードラインイネーブルラインＮＷＥも活性化されていてＭＯＳトランジスタＭＮ２もターンオンになっている。図６で、第１ゲーティング信号ＰＸＩＤＧ及び内部電源信号ＰＸＩが論理ハイの論理状態を有し、第２ゲーティング信号ＰＸＩＢが論理ローの論理状態を有する場合、ＭＯＳトランジスタＭＮ３はターンオンになり、ＭＯＳトランジスタＭＮ４はターンオフになる。したがって、この場合にはノーマルワードラインイネーブルラインＮＷＥとワードラインＷＬとが相互接続されて、ワードラインＷＬが活性化される。
一方、第１ゲーティング信号ＰＸＩＤＧ及び内部電源信号ＰＸＩが論理ローの論理状態を有し、第２ゲーティング信号ＰＸＩＢが論理ハイの論理状態を有する場合、ＭＯＳトランジスタＭＮ３はターンオフになり、ＭＯＳトランジスタＭＮ４はターンオンになる。したがって、この場合にはノーマルワードラインイネーブルラインＮＷＥとワードラインＷＬとが相互接続されず、ワードラインＷＬは非活性化される。
すなわち、サブデコーダ３１２及びワードラインドライバ６００は第１ロウアドレスＲＡｉ（ｉ＝０,１）及び制御回路３６０の出力信号に応答してワードラインＷＬを活性化させる。
図７は、本発明による制御信号発生回路の他の一例を示した図である。図７に示された制御信号発生回路７００は多数のボンディングパッド７１０ａ、７１０ｂ、７１０ｃ、７２０ａ、７２０ｂ、７２０ｃ及び反転回路７１１、７２１を具備する。
ボンディングパッド７１０ａ、７２０ａは電源電圧ＶＣＣと接続され、ボンディングパッド７１０ｂ、７２０ｂは接地電圧と接続される。反転回路７１１の入力端はボンディングパッド７１０ｃと接続され、反転回路７２１の入力端はボンディングパッド７２０ｃと接続される。反転回路７１１、７２１の出力はそれぞれ第１制御信号ＰＬ０Ｂ及び第２制御信号ＰＬ１Ｂとなる。
ボンディングパッド７１０ｃ、７２０ｃがボンディングパッド７１０ａ、７２０ａと接続されるかまたはボンディングパッド７１０ｂ、７２０ｂと接続されるかはあらかじめ半導体メモリ装置の製造段階で決定される。このような接続関係によって第１制御信号ＰＬ０Ｂ及び第２制御信号ＰＬ１Ｂの論理状態が決定される。
図７ではボンディングパッド７１０ｃがボンディングパッド７１０ｂと接続され、ボンディングパッド７２０ｃがボンディングパッド７２０ａと接続され、したがって、第１制御信号ＰＬ０Ｂは論理ローの論理状態を有し、第２制御信号ＰＬ１Ｂは論理ハイの論理状態を有する。したがって、図３及び図４を参照すれば、図７は半導体メモリ装置のページ長が２ｎ−１を示した場合である。もちろん図７に示された制御信号発生回路７００はボンディングパッド間の接続状態によって異なる論理状態を有する制御信号を生成できる。
図８は、本発明による制御信号発生回路のさらに他の一例を示した図である。図８に示された制御信号発生回路８００はダイオード結合されたＭＯＳトランジスタＭＰ１、ＭＰ２、レーザヒューズ８１２、８２２及び反転回路８１３、８２３を具備する。
ＭＯＳトランジスタＭＰ１はゲートとドレインとが相互接続されたダイオード結合形態を有し、ソースには電源電圧ＶＣＣが接続される。ＭＯＳトランジスタＭＰ１のドレインと接地電源間にレーザヒューズ８１２が接続され、反転回路８１３はＭＯＳトランジスタＭＰ１のドレイン端子の信号を反転して第２制御信号ＰＬ１Ｂを出力する。
一方、ＭＯＳトランジスタＭＰ２はゲートとドレインとが相互接続されたダイオード結合形態を有し、ソースには電源電圧ＶＣＣが接続される。ＭＯＳトランジスタＭＰ２のドレインと接地電源間にレーザヒューズ８２２が接続され、反転回路８２３はＭＯＳトランジスタＭＰ２のドレイン端子の信号を反転して第１制御信号ＰＬ０Ｂを出力する。
第１制御信号ＰＬ０Ｂ及び第２制御信号ＰＬ１Ｂの論理状態はレーザヒューズ８２２、８１２の切断の如何によって左右される。すなわち、レーザヒューズ８１２または８２２が切断された場合、制御信号は論理ローの論理状態を有し、レーザヒューズ８１２または８２２が切断されていない場合、制御信号は論理ハイの論理状態を有する。
図８で、もしレーザヒューズ８１２が切断されず、レーザヒューズ８２２が切断されれば、第１制御信号ＰＬ０Ｂは論理ローの論理状態になり、第２制御信号ＰＬ１Ｂは論理ハイの論理状態になり、図３及び図４を参照すれば、半導体メモリ装置のページ長が２ｎー１になる。もちろん制御信号発生回路８００はレーザヒューズ８１２、８２２の切断の如何によって他の論理状態を有する制御信号を発生できる。
このように、制御信号発生回路は、図３に示された制御信号発生回路３５０だけでなく、上述したような他の例の制御信号発生回路７００、８００も使用できる。
図９は、本発明による半導体メモリ装置のページ長の変換方法を示したフローチャートである。図９に示された半導体メモリ装置のページ長の変換方法は制御信号を生成する段階（９１０段階）、半導体メモリ装置のページ長を制御する信号を生成する段階（９２０段階）及び前記ページ長を制御する信号に応答してページ長を変換する段階（９３０段階）を具備する。
図９及び図３を参照して本発明による半導体メモリ装置のページ長の変換方法を説明すれば、次の通りである。まず、外部からコマンド及びアドレスを入力して前記コマンド及び前記アドレスに対応する制御信号を生成する段階が遂行される（９１０段階）。このような段階は図３に示された制御信号発生回路３５０によって遂行される。
前記制御信号が生成された後で、ＣＢＡ及び前記制御信号に応答して半導体メモリ装置のページ長を制御する信号を生成する段階が遂行される（９２０段階）。このような段階は図３に示された制御回路３６０によって遂行される。
ページ長を制御する信号が生成された以後には、前記ページ長を制御する信号に応答して半導体メモリ装置のページ長を変換する段階が遂行される（９３０段階）。前記変換段階は半導体メモリ装置の多数のサブメモリセルアレイブロックのうち１つまたはそれ以上のサブメモリセルアレイブロックを選択的に活性化させることによって行なわれ、その際、このようなサブメモリセルアレイブロックは対応するワードラインドライバを活性化させることによって活性化できる。
図９に示された半導体メモリ装置のページ長の変換方法において、前記制御信号はＭＲＳによって発生することが望ましい。しかし、前記制御信号はコマンド及びアドレスに依存せずに、他のルートによって生成されうることは明らかである。またＭＲＳはコマンド及びアドレスを入力して制御信号を生成することに限定されない。
図１０は、本発明が具現できるメモリシステムを示す概略的なブロック図である。メモリシステム１０００はＣＰＵ １００１、メモリ制御器１００２及び多数のメモリモジュール１００３を含む。各メモリモジュール１００３は本発明により具現される多数の半導体メモリ装置１００４を含む。ＣＰＵ １００１はマイクロプロセッサユニットＭＰＵまたはネットワークプロセッシングユニットＮＰＵなどでありうる。ＣＰＵ １００１は第１バスシステムＢ１（例えば、制御バス、データバス、アドレスバス）を通じてメモリ制御器１００２に連結され、メモリ制御器１００２は第２バスシステムＢ２（制御バス、データバス、アドレスバス）を通じてメモリモジュール１００３に連結される。図１０の例示的な構成で、ＣＰＵ １００１はメモリ制御器１００２を制御し、メモリ制御器１００２はメモリ装置１００４を制御する（しかし、別途のメモリ制御器なしに、ＣＰＵがメモリ装置を直接制御できるように具現することもできる）。
図１０の例示的な実施形態で、各メモリモジュール１００３は、例えばメモリバンクとして表現でき、メモリモジュール１００３に与えられた各メモリ装置１００４は本発明が具現するメモリ装置として表現できる。この場合、各メモリ装置１００４は多数のサブメモリブロックに論理的に区分でき、ページ長を変換させるために前述したように制御される。メモリアクセスを遂行するための及び／またはページ長を変換させるための制御回路はメモリ装置１００４内に位置できる。
望ましい一実施形態で、一メモリモジュールのメモリ装置はｘ８構成を有することができ、他のメモリモジュールのメモリ装置はｘ１６構成を有しうる。すなわち、他のメモリモジュールは他のビット構成で動作できる。
望ましい他の実施形態で、メモリシステムは１つ以上の分離された半導体メモリ装置（図１０に示された多数の半導体メモリ装置を有するメモリモジュールの代わりに）、中央プロセッシングユニット（メモリ制御器は省略）で構成することができる。この実施形態で、メモリ装置は中央プロセッシングユニットと直接通信する。また、１つの半導体メモリ装置はｘ８ビット構成を有し、他の半導体メモリ装置はｘ１６ビット構成を有しうる。すなわち、２つのメモリ装置が異なるビット構成を有しうる。
さらに他の実施形態で、本発明によるメモリシステムはメモリ制御器（ＣＰＵではない）と直接通信する１つ以上の分離された半導体メモリ装置（図１０に示された多数の半導体メモリ装置を有するメモリモジュールの代りに）で構成することができる。この実施形態で、１つのメモリ装置はｘ８ビット構成を有し、他のメモリ装置はｘ１６ビット構成を有しうる。
以上、本発明の最適な実施形態が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、本技術分野の当業者であれば、これによって多様な変形及び均等な他の実施形態が可能であることが理解できるであろう。したがって、本発明の真の技術的な保護範囲は特許請求の範囲の技術的思想によって定められねばならない。
上記実施形態で説明されたページ長を変換できる構造を有し、他のメモリ装置との互換性を有する半導体メモリ装置はＰＤＡのメモリ、携帯電話のメモリ装置、デジタルカメラ及びＭＰ３プレーヤの貯蔵装置及びコンピュータのメモリシステムに使用できる。
半導体メモリ装置の階層的構造を概略的に示した図である。 半導体メモリ装置の階層的構造を概略的に示した図である。 半導体メモリ装置の階層的構造を概略的に示した図である。 本発明によるページ長を変換できる半導体メモリ装置のメモリセルアレイブロックを概略的に示したブロック図である。 本発明の望ましい実施形態によるページ長を変換できる半導体メモリ装置のメモリセルアレイブロックを示した図である。 制御信号が非活性化される時のＣＢＡとページ長との関係を示した図である。 制御信号ＰＬ０Ｂが活性化される時のＣＢＡとページ長との関係を示した図である。 制御信号ＰＬ１Ｂが活性化される時のＣＢＡとページ長との関係を示した図である。 図３に示されたサブデコーダの一実施形態を示した回路図である。 ワードラインドライバの一実施形態を示した回路図である。 本発明による制御信号発生回路の他の一例を示した図である。 本発明による制御信号発生回路のさらに他の一例を示した図である。 本発明による半導体メモリ装置のページ長の変換方法を示したフローチャートである。 本発明が具現できるメモリシステムを示す概略的なブロック図である。
符号の説明
１１０、１２０、１３０、１４０ サブメモリセルアレイブロック
１１１、１２１、１３１、１４１ ワードラインドライバ
１５０ ロウデコーダ
３００ メモリセルアレイブロック
３１２、３２２、３３２、３４２ サブデコーダ
３５０ 制御信号発生回路
３５１ コマンドバッファ
３５２ アドレスバッファ
３５３ モードレジスタセット
３６０ 制御回路
３６１、３６２、３６５、３６６ 反転回路
３６３、３６４、３６７、３６８ ＮＡＮＤ回路
３７１、３７２、３７３、３７４ カラムデコーダ
３７５ プリデコーダ
３８１、３８２、３８３、３８４、３９１、３９２、３９３、３９４、３９５、３９６、３９７、３９８ 論理回路
ＣＢＡ０、ＣＢＡ１、ＣＢＡ０Ｂ、ＣＢＡ１Ｂ カラムブロックアドレス
ＮＷＥ ノーマルワードラインイネーブルライン
ＰＬ０Ｂ、ＰＬ１Ｂ 制御信号
ＷＬ＿０、ＷＬ＿１、ＷＬ＿２、ＷＬ＿３ ワードライン

Claims (29)

  1. 多数のメモリブロックに論理的に区分され、前記各メモリブロックは対応するブロックアドレスによって指定されるメモリセルアレイと、
    それぞれのワードライン制御回路が前記対応するメモリブロックのワードラインを活性化するために前記メモリブロックのうち１つと対応する多数のワードライン制御回路と、
    半導体メモリ装置のページ長を変換させるために同じロウアドレスを有する１つ以上の対応ワードラインを活性化して前記ワードライン制御回路を選択的に制御するための制御回路と、を具備することを特徴とする半導体メモリ装置。
  2. 前記制御回路はカラムブロックアドレス及び第１制御信号を入力信号として受信し、１つ以上の前記ワードライン制御回路を選択的に活性化するための第２制御信号を生成することを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記半導体メモリ装置は、外部コマンド及び外部アドレスを受信し、前記外部コマンド及び前記外部アドレスに基づいて前記第１制御信号を生成する制御信号発生回路をさらに含むことを特徴とする請求項２に記載の半導体メモリ装置。
  4. 前記制御信号発生回路は、
    前記外部アドレスを受信し、内部アドレスを生成するためのアドレスバッファと、
    前記外部コマンドを受信し、内部コマンドを生成するためのコマンドバッファと、
    前記内部アドレス及び前記内部コマンドに基づいて前記第１制御信号を生成するためのモードレジスタセットと、を含むことを特徴とする請求項３に記載の半導体メモリ装置。
  5. 前記各ワードライン制御回路はサブデコーダ回路及び対応するワードラインドライバ回路を含むことを特徴とする請求項２に記載の半導体メモリ装置。
  6. 前記サブデコーダ回路はロウアドレス及び前記対応するワードラインドライバ回路を選択的に活性化するために前記制御回路から出力された前記第２制御信号を受信することを特徴とする請求項５に記載の半導体メモリ装置。
  7. 前記ブロックアドレスはロウアドレスまたはカラムアドレスを含むことを特徴とする請求項１に記載の半導体メモリ装置。
  8. 前記半導体メモリ装置は、前記第１制御信号を生成するための制御信号発生回路をさらに含み、
    前記制御信号発生回路はワイヤボンディング、メタルオプション及びヒューズオプションのうち１つを通じて前記第１制御信号を生成するように構成されることを特徴とする請求項２に記載の半導体メモリ装置。
  9. 前記第１制御信号が非活性化されれば、１つのワードラインが前記多数のメモリブロックのうち１つのメモリブロックでイネーブルされ、
    前記第１制御信号が活性化されれば、同じロウアドレスを有する２つ以上のワードラインが前記多数のメモリブロックのうち２つ以上のメモリブロックでイネーブルされることを特徴とする請求項２に記載の半導体メモリ装置。
  10. 多数のコマンド及びアドレス信号を生成するためのメモリ制御器と、
    前記コマンド及びアドレス信号を受信し、第１メモリ装置を含んで多数のメモリ装置を具備する第１メモリモジュールと、を含み、
    前記第１メモリ装置は、
    多数のメモリブロックに論理的に区分され、前記それぞれのメモリブロックは対応するブロックアドレスによって指定されるメモリセルアレイと、
    それぞれのワードライン制御回路が前記対応するメモリブロックのワードラインを活性化するために前記メモリブロックのうち１つと対応する多数のワードライン制御回路と、
    前記第１メモリ装置のページ長を変換させるために同じロウアドレスを有する１つ以上の対応ワードラインを活性化して前記ワードライン制御回路を選択的に制御するための制御回路と、を含むことを特徴とするメモリシステム。
  11. 前記メモリシステムは、前記メモリ制御器によって生成される前記コマンド及びアドレス信号を受信する第２メモリモジュールをさらに含み、
    前記第２メモリモジュールは第２メモリ装置を含んで多数のメモリ装置を含み、前記第２メモリ装置は多数のメモリブロックに論理的に区分されるメモリセルアレイを含み、
    前記第１メモリ装置は第１ビット構成を有し、前記第２メモリ装置は第２ビット構成を有するが、前記第１ビット構成及び前記第２ビット構成は相異なることを特徴とする請求項１０に記載のメモリシステム。
  12. 前記制御回路はカラムブロックアドレス及び第１制御信号を入力信号として受信し、１つ以上のワードライン制御回路を選択的に活性化するための第２制御信号を生成することを特徴とする請求項１０に記載のメモリシステム。
  13. 前記メモリシステムは制御信号発生回路をさらに含み、
    前記制御信号発生回路は、
    前記メモリ制御器から生成されたアドレス信号を受信して内部アドレスを生成するためのアドレスバッファと、
    前記メモリ制御器から生成されたコマンドを受信して内部コマンドを生成するためのコマンドバッファと、
    前記内部アドレス及び前記内部コマンドに基づいて前記第１制御信号を生成するためのモードレジスタセットと、を含むことを特徴とする請求項１２に記載のメモリシステム。
  14. 前記第１制御信号が非活性化されれば、１つのワードラインが前記多数のメモリブロックのうち１つのメモリブロックでイネーブルされ、
    前記第１制御信号が活性化されれば、同じロウアドレスを有する２つ以上のワードラインが前記多数のメモリブロックのうち２つ以上のメモリブロックでイネーブルされることを特徴とする請求項１３に記載のメモリシステム。
  15. 多数のコマンド及びアドレス信号を生成するための中央プロセッシングユニットと、
    前記コマンド及びアドレス信号を受信し、第１メモリ装置を含んで多数のメモリ装置を具備する第１メモリモジュールと、を含み、
    前記第１メモリ装置は、
    多数のメモリブロックに論理的に区分され、前記それぞれのメモリブロックは対応するブロックアドレスによって指定されるメモリセルアレイと、
    それぞれのワードライン制御回路が前記対応するメモリブロックのワードラインを活性化するために前記メモリブロックのうち１つと対応する多数のワードライン制御回路と、
    前記第１メモリ装置のページ長を変換させるために同じロウアドレスを有する１つ以上の対応ワードラインを活性化して前記ワードライン制御回路を選択的に制御するための制御回路と、を含むことを特徴とするメモリシステム。
  16. 前記メモリシステムは、前記中央プロセッシングユニットによって生成される前記コマンド及びアドレス信号を受信する第２メモリモジュールをさらに含み、
    前記第２メモリモジュールは第２メモリ装置を含んで多数のメモリ装置を含み、前記第２メモリ装置は多数のメモリブロックに論理的に区分されるメモリセルアレイを含み、
    前記第１メモリ装置は第１ビット構成を有し、前記第２メモリ装置は第２ビット構成を有するが、前記第１ビット構成及び前記第２ビット構成は相異なることを特徴とする請求項１５に記載のメモリシステム。
  17. 前記第１メモリ装置は、制御信号発生回路をさらに含み、
    前記制御信号発生回路は、
    前記中央プロセッシングユニットから生成されたアドレス信号を受信して内部アドレスを生成するためのアドレスバッファと、
    前記中央プロセッシングユニットから生成されたコマンドを受信して内部コマンドを生成するためのコマンドバッファと、
    前記内部アドレス及び前記内部コマンドに基づいて前記第１制御信号を生成するためのモードレジスタセットと、を含むことを特徴とする請求項１５に記載のメモリシステム。
  18. 前記第１制御信号が非活性化されれば、１つのワードラインが前記多数のメモリブロックのうち１つのメモリブロックでイネーブルされ、
    前記第１制御信号が活性化されれば、同じロウアドレスを有する２つ以上のワードラインが前記多数のメモリブロックのうち２つ以上のメモリブロックでイネーブルされることを特徴とする請求項１７に記載のメモリシステム。
  19. 前記中央プロセッシングユニットはネットワークプロセッシングユニットであることを特徴とする請求項１５に記載のメモリシステム。
  20. 多数のコマンド及びアドレス信号を生成するためのメモリ制御器と、
    前記コマンド及びアドレス信号を受信する第１メモリ装置と、を含み、
    前記第１メモリ装置は、
    多数のメモリブロックに論理的に区分され、前記それぞれのメモリブロックは対応するブロックアドレスによって指定されるメモリセルアレイと、
    それぞれのワードライン制御回路が前記対応するメモリブロックのワードラインを活性化するために前記メモリブロックのうち１つと対応する多数のワードライン制御回路と、
    前記第１メモリ装置のページ長を変換させるために同じロウアドレスを有する１つ以上の対応ワードラインを活性化して前記ワードライン制御回路を選択的に制御するための制御回路と、を含むことを特徴とするメモリシステム。
  21. 前記メモリシステムは、前記メモリ制御器によって生成される前記コマンド及びアドレス信号を受信する第２メモリ装置をさらに含み、
    前記第２メモリ装置は多数のメモリブロックに論理的に区分されるメモリセルアレイを含み、
    前記第１メモリ装置は第１ビット構成を有し、前記第２メモリ装置は第２ビット構成を有するが、前記第１ビット構成及び前記第２ビット構成は相異なることを特徴とする請求項２０に記載のメモリシステム。
  22. 多数のコマンド及びアドレス信号を生成するための中央プロセッシングユニットと、
    前記コマンド及びアドレス信号を受信する第１メモリ装置と、を含み、
    前記第１メモリ装置は、
    多数のメモリブロックに論理的に区分され、前記それぞれのメモリブロックは対応するブロックアドレスによって指定されるメモリセルアレイと、
    それぞれのワードライン制御回路が前記対応するメモリブロックのワードラインを活性化するために前記メモリブロックのうち１つと対応する多数のワードライン制御回路と、
    前記第１メモリ装置のページ長を変換させるために同じロウアドレスを有する１つ以上の対応ワードラインを活性化して前記ワードライン制御回路を選択的に制御するための制御回路と、を含むことを特徴とするメモリシステム。
  23. 前記メモリシステムは、前記中央プロセッシングユニットによって生成される前記コマンド及びアドレス信号を受信する第２メモリ装置をさらに含み、
    前記第２メモリ装置は多数のメモリブロックに論理的に区分されるメモリセルアレイを含み、
    前記第１メモリ装置は第１ビット構成を有し、前記第２メモリ装置は第２ビット構成を有するが、前記第１ビット構成及び前記第２ビット構成は相異なることを特徴とする請求項２２に記載のメモリシステム。
  24. 前記中央プロセッシングユニットはネットワークプロセッシングユニットであることを特徴とする請求項２２に記載のメモリシステム。
  25. 前記中央プロセッシングユニットはマイクロプロセッサユニットであることを特徴とする請求項２２に記載のメモリシステム。
  26. 多数のメモリブロックに論理的に区分されるメモリセルアレイを含み、前記それぞれのメモリブロックは対応するブロックアドレスによって指定される、半導体メモリ装置のページ長を変換させる方法において、
    多数のページ長の動作モードのうち１つを特定する第１制御信号を生成する段階と、
    前記第１制御信号及びブロックアドレスに基づいて第２制御信号を生成する段階と、
    前記第２制御信号に応答し、前記特定ページ長の動作モードに対応する前記半導体メモリ装置のページ長を提供するために同一ロウアドレスを有する前記メモリブロックの１つ以上のワードラインを選択的に活性化する段階と、を含むことを特徴とする方法。
  27. 前記第１制御信号生成段階は、
    コマンド信号及びアドレス信号を受信する段階と、
    前記コマンド信号及び前記アドレス信号に基づいて前記第１制御信号を生成する段階と、を含むことを特徴とする請求項２６に記載の方法。
  28. 前記第１制御信号はモードレジスタセットによって生成されることを特徴とする請求項２７に記載の方法。
  29. 前記メモリブロックなどの１つ以上のワードラインを活性化する段階は、
    前記第２制御信号及びロウアドレスを多数のサブデコーダに入力する段階と、
    前記サブデコーダによって生成されるワードライン電源供給信号に基づいて前記メモリブロックに対応する１つ以上のワードラインドライバを活性化する段階と、を含むことを特徴とする請求項２６に記載の方法。
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