JP2937205B2 - 高速動作が可能なアドレスデコーダを有する半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明は、半導体記憶装置に関し、特に、アドレス信
号をデコードしてメモリセルを選択する高速動作が可能
なアドレスデコーダを有する半導体記憶装置に関する。

背景技術 近年、半導体メモリには、アクセスの高速化と各種の
動作モード等の高付加価値化が要求されている。例え
ば、ダイナミック・ランダムアクセスメモリ（DRAM）で
は、外部アドレス信号に基づいた通常の読出し書込み動
作と、チップ内に設けたアドレスカウンタからの内部ア
ドレス信号に基づいたリフレッシュ動作との２種類の動
作モードがある。そのため、各種動作モードでの使用ア
ドレス信号のデコード結果を速くすることが要望されて
いる。

具体的に、例えば、DRAMは、メモリセル，センスアン
プ，コラムデコーダ，ワードドライバ，ロウアドレスバ
ッファ，クロックジェネレータ，モード判定回路，およ
び，スイッチ回路等を備えている。

このようなDRAMにおいて、まず、通常の読み出し書込
み動作時には、クロックジェネレータからの制御信号に
基づいて、バッファセルのアドレスラッチ回路により、
その入力端子に供給されている外部アドレス信号がラッ
チされ、その後、モード判定回路による動作モードの判
定結果に基づいて、アドレスラッチ回路にラッチされた
外部アドレス信号のデータがアドレスバスを介してロウ
デコーダに転送される。そして、転送されたデータがロ
ウデコーダによりデコードされ、デコードアドレスがワ
ードドライバに転送されて所定のワード線が選択され
る。次に、リフレッシュ動作時には、上述したのと同様
に、クロックジェネレータからの制御信号に基づいて、
バッファセルのアドレスラッチ回路により、入力端子に
供給されている内部アドレス信号のデータがラッチさ
れ、その後、モード判定回路による動作モードの判定結
果に基づいて、内部アドレス信号のデータがロウデコー
ダに転送される。そして、上述したのと同様にして、所
定のワード線が選択される。

ここで、チップをリセットする場合には、選択してい
るワード線をリセット信号によりリセットした後、クロ
ックジェネレータ86の制御信号が変化し、この制御信号
の遷移に基づいて、モード判定回路のモード信号が所定
のレベルに復帰する。このモード信号の所定レベルへの
復帰により、スイッチ回路の両スイッチ制御信号が変化
すると共に、アドレスバスの各信号線がリセットされ、
これによりデコードアドレスもリセットされることにな
る。

このように、従来のロウ系コントローラでは、外部ア
ドレス信号または内部アドレス信号がアドレスバスに出
力される時期は、ロウアドレスストローブ信号およびコ
ラムアドレスストローブ信号に基づいてモード判定回路
により動作モードが判定され、モード信号（動作モード
信号）のいずれか一方が所定レベルに決まってからとな
る。そのため、従来の半導体記憶装置では、デコード時
間が遅くなり、アクセスを高速化できないという課題が
ある。また、チップのリセット時には、そのとき選択し
ているワード線のディスチャージが完了するまで、該ワ
ード線を選択しているアドレスバスおよびデコードアド
レスをリセットすることができず、リセット時間の短縮
が困難なため、サイクルタイムを高速化できないことに
なっていた。

発明の開示 本発明は、アドレスデコーダのデコード時間を短縮し
てメモリセルのアクセス時間を高速化することを目的と
する。さらに、さらに、本発明は、チップのリセット時
間を短縮してサイクルタイムを高速化することも目的と
する。

本発明によれば、外部アドレス信号に基づいてメモリ
セルをアクセスする動作モードであるか、或いは、内部
アドレス信号に基づいてメモリセルをアクセスする動作
モードであるかを判定するコントローラと、前記外部ア
ドレス信号および前記内部アドレス信号をデコードする
アドレスデコーダとを具備し、前記アドレスデコーダ
は、前記外部アドレス信号を受ける第１のデコード部
と、前記内部アドレス信号を受ける第２のデコード部
と、前記コントローラによる判定が完了してから、該判
定された動作モードに基づいて前記第１のデコード部ま
たは前記第２のデコード部のいずれか一方の選択する切
換部とを有することを特徴とする半導体記憶装置が提供
される。

さらに、本発明によれば、外部アドレス信号に基づい
てメモリセルをアクセスする動作モードであるか、或い
は、内部アドレス信号に基づいてメモリセルをアクセス
する動作モードであるかを判定し、該判定された動作モ
ードに対応する第１のスイッチ制御信号および第２のス
イッチ制御信号を生成するコントローラと、前記外部ア
ドレス信号および前記内部アドレス信号をデコードする
アドレスデコーダとを具備し、前記アドレスデコーダ
は、前記外部アドレス信号を受ける複数のデコード用ト
ランジスタを含む第１のデコード部と、前記内部アドレ
ス信号を受ける複数のデコード用トランジスタを含む第
２のデコード部と、デコード出力ノードをチャージする
チャージ用トランジスタと、前記第１のデコード部およ
び前記デコード出力ノードの間に接続され、前記第１の
スイッチ制御信号に応答する第１のスイッチと、前記第
２のデコード部および前記デコード出力ノードの間に接
続され、前記第２のスイッチ制御信号に応答する第２の
スイッチとを有し、前記コントローラによる判定が完了
してから、該判定された動作モードに基づいて前記第１
のデコード部または前記第２のデコード部のいずれか一
方を前記第１のスイッチまたは前記第２のスイッチを介
して前記デコード出力ノードに接続することを特徴とす
る半導体記憶装置も提供される。

図面の簡単な説明 第１図は従来の半導体記憶装置の一例を示すブロック
回路図、 第２図は第１図の半導体記憶装置のチップレイアウト
を示す図、 第３図は第１図に示す半導体記憶装置の動作を説明す
るためのタイミング図、 第４図は従来の半導体記憶装置の他の例を示すブロッ
ク回路図、 第５図は、第４図に示す半導体記憶装置の動作を説明
するためのタイミング図、 第６図は本発明に係る半導体記憶装置の第１の形態を
示す原理ブロック図、 第７図は本発明に係る半導体記憶装置の第２の形態を
示す原理ブロック図、 第８図は本発明に係る半導体記憶装置の第３の形態を
示す原理ブロック図、 第９図は本発明の半導体記憶装置の一実施例を示すブ
ロック回路図、 第10図は第９図の半導体記憶装置におけるロウ系コン
トローラの一例を示す回路図、 第11図は第９図の半導体記憶装置におけるデコード部
およびラッチ部の一例を示す回路図、 第12図は半導体記憶装置の一例を概略的に示すブロッ
ク図、 第13図は第９図に示す半導体記憶装置の動作を説明す
るためのタイミング図、 第14図は第９図の半導体記憶装置のチップレイアウト
を示す図、 第15図は本発明の半導体記憶装置の他の実施例を示す
ブロック回路図、 第16図は第15図の半導体記憶装置におけるデコーダセ
ルを示す回路図、および、 第17図は第16図のデコーダセルをプリデコーダとして
適用したロウデコーダおよびワードドライバを示す回路
図である。

発明を実施するための最良の形態 最初に、本発明に係る半導体記憶装置の実施例を詳述
する前に、従来のDRAMにおけるロウ系のコントローラお
よびアドレスバッファ（ロウアドレスバッファ）を第１
図〜第５図を参照して説明する。

第１図は従来の半導体記憶装置の一例を示すブロック
回路図であり、第２図は第１図の半導体記憶装置のチッ
プレイアウトの示す図である。第２図において、コア部
1110は、メモリセル，センスアンプ，コラムデコーダ，
ワードドライバ（91），および，ロウ（アドレス）メイ
ンデコーダを含んでいる。

第１図に示されるように、ロウアドレスバッファ80
は、３つのバッファセル81A〜81Cからなり、各バッファ
セル81A〜81CはnMOSトランジスタよりなる第１および第
２のスイッチ82,83と、アドレスラッチ回路84とを備え
て構成されている。各バッファセル81A〜81Cの第１のス
イッチ82には３ビットの外部アドレス信号EAの各ビット
EA0〜EA2が供給されることともに、第２のスイッチ83に
はチップ内に設けたアドレスカウンタ85から３ビットの
内部アドレス信号CAの各ビットCA0〜CA2が供給されるよ
うになっている。

クロックジェネレータ86は、ロウアドレスストローブ
信号▲▼に基づいて制御信号RASXをモード判定回
路87に出力すると共に、制御信号RASXを遅延回路88を介
して前記各バッファセル81A〜81Cのアドレスラッチ回路
84に出力する。

モード判定回路87は、ロウアドレスストローブ信号▲
▼がＬレベル（低レベル）となった時、コラムア
ドレスストローブ信号▲▼がＨレベル（高レベ
ル）であると、通常の読出し書込み動作であると判定
し、モード信号MODEをＨレベルに、また、モード信号▲
▼をＬレベルに保持する。また、モード判定回
路87は、ロウアドレスストローブ信号▲▼がＬレ
ベルとなった時、コラムアドレスストローブ信号▲
▼がＬレベルであると、メモリセルアレイ（第２図中
のコア部110に含まれている）のリフレッシュ動作であ
ると判定し、モード信号MODEをＨレベルに、また、モー
ド信号▲▼をＬレベルに保持する。

スイッチ回路89は、モード判定回路87からのモード信
号MODE,▲▼がそれぞれH,Lレベルであると、ス
イッチ制御信号NORZ,REFZをそれぞれH,Lレベルとし、ま
た、モード信号MODE,▲▼がそれぞれL,Hレベル
であると、スイッチ制御信号NORZ,REFZをそれぞれL,Hレ
ベルとする。

第３図は第１図に示す半導体記憶装置の動作を説明す
るためのタイミング図である。

まず、通常の読出し書込み動作時には、第３図中に実
線で示すように、スイッチ回路89のスイッチ制御信号NO
RZがＨレベルとなってロウアドレスバッファ80の各バッ
ファセル81A〜81Cのスイッチ82がオンすると、アドレス
ラッチ回路84の入力端子Ainに外部アドレス信号EAの各
ビットEA0〜EA2が供給され、クロックジェネレータ86か
らの制御信号RASXに基づいて各バッファセル81A〜81Cの
アドレスラッチ回路84により入力端子Ainに供給されて
いるアドレスデータがラッチされる。この後、各アドレ
スラッチ回路84にラッチされたビットデータEA0〜EA2
は、アドレスバスRAの各信号線RA0〜RA2を介してロウデ
コーダ90に転送される。そして、ロウデコーダ90によっ
て各信号線RA0〜RA2のビットデータがデコードされ、デ
コードアドレスが信号線を介してワードドライバ91に転
送されて所定のワード線が選択されることになる。

次に、リフレッシュ動作時には、スイッチ回路89のス
イッチ制御信号REFZがＨレベルとなって各バッファセル
81A〜81Cのスイッチ83がオンすると、アドレスラッチ回
路84の入力端子Ainに内部アドレス信号CAの各ビットCA0
〜ECA2が供給とされ、前記と同様にして所定のワード線
が選択される。第３図中における二点鎖線の部分は、各
信号のリフレッシュ動作時の状態を示すものである。

ここで、チップをリセットする場合には、第３図に示
すように、リセット信号SR0により選択しているワード
線をリセットした後、クロックジェネレータ86の制御信
号RASXがＨレベルになり、この制御信号RASXのＨレベル
への遷移に基づいてモード判定回路87のモード信号MODE
または▲▼がＨレベルに復帰する。このモード
信号MODEまたは▲▼のＨレベルへの復帰によっ
て、スイッチ回路89の両スイッチ制御信号NORZ,REFZが
Ｌレベルになるとともに、アドレスバスRAの各信号線RA
0〜RA2がリセットされ、これによりデコードアドレスも
リセットされる。

第４図は従来の半導体記憶装置の他の例を示すブロッ
ク回路図である。

第４図に示されるように、ロウアドレスバッファ92を
構成する３つのバッファセル93A〜93Cは、入力端子Ain
に外部アドレス信号EAの各ビットデータEA0〜EA2が供給
されるアドレスラッチ回路94、アドレスラッチ回路94の
出力端子に接続された第１のスイッチ95およびチップ内
に設けたアドレスカウンタ85から内部アドレス信号CAの
各ビットCA0〜CA2が供給される第２のスイッチ96で構成
されている。

第５図は第４図に示す半導体記憶装置の動作を説明す
るためのタイミング図である。

まず、通常の読出し書込み動作時には、第５図に実線
で示すように、クロックジェネレータ86からの制御信号
RASXに基づいて、各バッファセル93A〜93Cのアドレスラ
ッチ回路94により、その入力端子Ainに供給されている
外部アドレス信号EAの各ビットデータEA0〜EA2がラッチ
される。この後、モード判定回路87による動作モードの
判定結果に基づいて、スイッチ回路89のスイッチ制御信
号NORZがＨレベルとなって各バッファセル93A〜93Cのス
イッチ95がオンすると、各アドレスラッチ回路94にラッ
チされたビットデータEA0〜EA2がアドレスバスRAの各信
号線RA0〜RA2を介してロウデコーダ90に転送される。そ
して、ロウデコーダ90によって各信号線RA0〜RA2のビッ
トデータがデコードされ、デコードアドレスが信号線を
介してワードドライバ91に転送されて所定のワード線が
選択されることになる。

次に、リフレッシュ動作時には、上述したのと同様
に、クロックジェネレータ86からの制御信号RASXに基づ
いて、各バッファセル93A〜93Cのアドレスラッチ回路94
により、入力端子Ainに供給されている外部アドレス信
号EAの各ビットデータEA0〜EA2がラッチされる。この
後、モード判定回路87による動作モードの判定結果に基
づいてスイッチ回路89のスイッチ制御信号REFZがＨレベ
ルとなって、各バッファセル93A〜93Cのスイッチ96がオ
ンすると、内部アドレス信号CAの各ビットデータCA0〜C
A2がアドレスバスRAの各信号線RA0〜RA2を介してロウデ
コーダ90に転送され、上述したのと同様にして、所定の
ワード線が選択されことになる。第５図中における二点
鎖線の部分は、各信号のリフレッシュ動作時の状態を示
すものである。

ここで、チップをリセットする場合には、第５図に示
すように、選択しているワード線をリセット信号RS0に
よりリセットした後、クロックジェネレータ86の制御信
号RASXがＨレベルになり、この制御信号RASXのＨレベル
への遷移に基づいて、モード判定回路87のモード信号MO
DEまたは▲▼がＨレベルに復帰する。このモー
ド信号MODEまたは▲▼のＨレベルへの復帰によ
り、スイッチ回路89の両スイッチ制御信号NORZ,REFZが
Ｌレベルになると共に、アドレスバスRAの各信号線RA0
〜RA2がリセットされ、これによりデコードアドレスも
リセットされることになる。

上述したように、従来のロウ系コントローラでは、外
部アドレス信号または内部アドレス信号がアドレスバス
RAに出力される時期は、ロウアドレスストローブ信号▲
▼およびコラムアドレスストローブ信号▲
▼に基づいてモード判定回路87により動作モードが判定
され、モード信号（動作モード信号）MODE,▲
▼のいずれか一方がＬレベルに決まってからとなる。そ
のため、従来の半導体記憶装置では、デコード時間が遅
くなり、アクセスを高速化できないという課題がある。

また、チップのリセット時には、そのとき選択してい
るワード線のディスチャージが完了するまで、該ワード
線を選択しているアドレスバスおよびデコードアドレス
をリセットすることができず、リセット時間の短縮が困
難なため、サイクルタイムを高速化できない。

次に、本発明に係る半導体記憶装置の原理を第６図〜
第８図を参照して説明する。

第６図は本発明に係る半導体記憶装置の第１の形態を
示す原理ブロック図である。

第６図に示されるように、本発明に係る半導体記憶装
置の第１の形態において、第１のアドレスバス２はアド
レス活性化信号に基づいて外部アドレス信号を転送し、
第２のアドレスバス３は内部アドレス信号を転送する。

アドレスデコーダ（ロウデコーダ）４は、デコード部
4A,切換部4B,および，ラッチ部4Cを備えている。デコー
ド部4Aは、入力されたアドレス信号をデコードしてメモ
リセルアレイ１の所定のワード線を選択する。また、切
換部4Bは、第１または第２のアドレスバス2,3のいずれ
か一方を選択してデコード部4Aに入力するアドレス信号
を外部アドレス信号または内部アドレス信号に切換え
る。そして、ラッチ部4Cは、デコード部4Aのデコード結
果をラッチする。

コントローラ５は、アドレス活性化信号に基づいて動
作モードを判定し、ロウデコーダ４の切換部4Bを制御す
る。

以上の構成を有する本発明に係る半導体記憶装置の第
１の形態によれば、外部アドレス信号および内部アドレ
ス信号は、アドレス活性化信号に基づくコントローラ５
による動作モードの判定を待たずに、アドレス活性化信
号に基づいてそれぞれ第１および第２のアドレスバス2,
3を介してロウデコーダ４まで転送される。そして、コ
ントローラ５による動作モードの判定結果に従って、切
換部4Bが制御されて第１または第２のアドレスバス2,3
のいずれか一方が選択され、外部アドレス信号または内
部アドレス信号のうち動作モードに応じたアドレス信号
がデコード部4Aに入力されてデコードされる。このデコ
ード結果に基づいて、メモリセルアレイ１の所定のワー
ド線が選択される。これにより、デコード時間が速くな
り、メモリセルのアクセスが高速化されることになる。

さらに、デコード部4Aのデコード結果がラッチ部4Cに
ラッチされて所定のワード線が選択されるので、チップ
のリセット時において、選択しているワード線のリセッ
トとは関係なく第１および第２のアドレスバス2,3のリ
セット時期を早めることが可能となり、リセット時間の
短縮化が可能となる。

第７図は本発明に係る半導体記憶装置の第２の形態を
示す原理ブロック図である。

第７図に示されるように、本発明に係る半導体記憶装
置の第２の形態において、第１のアドレスバス７はアド
レス活性化信号に基づいて外部アドレス信号を転送し、
第２のアドレスバス８は内部アドレス信号を転送する。

アドレスデコーダ（ロウデコーダ）９は、第１および
第２のデコード部9A,9,B,切換部9C,および，ラッチ部9D
を備えている。第１のデコード部9Aは、第１のアドレス
バス７を介して入力された外部アドレス信号をデコード
し、また、第２のデコード部9Bは第２のアドレスバス８
を介して入力された内部アドレス信号をデコードする。
さらに、切換部9Cは、第１または第２のデコード部9A,9
Bのデコード結果のいずれか一方を選択してメモリセル
アレイ６の所定のワード線を選択する。そして、ラッチ
部9Dは切換部9Cの出力をラッチする。

コントローラ10は、アドレス活性化信号に基づいて動
作モードを判定し、ロウデコーダ９の切換部9Cを制御す
る。

以上の構成を有する本発明に係る半導体記憶装置を第
２の形態によれば、外部アドレス信号および内部アドレ
ス信号は、アドレス活性化信号に基づくコントローラ10
による動作モードの判定を待たずに、アドレス活性化信
号に基づいてそれぞれ第１および第２のアドレスバス7,
8を介してロウデコーダ９の第１および第２のデコード
部9A,9Bに転送され、デコードされる。そして、コント
ローラ10による動作モードの判定結果に従って、切換部
9Cが制御されて第１または第２のデコード部9A,9Bのデ
コード結果のいずれか一方が選択され、メモリセルアレ
イ６の所定のワード線が選択される。このため、デコー
ド時間が速くなり、メモリセルのアクセスが高速化され
る。

さらに、切換部9Cの出力がラッチ部9Dにラッチされて
所定のワード線が選択されるので、チップのリセット時
において、選択しているワード線のリセットとは関係な
く第１および第２のアドレスバス7,8のリセット時期を
早めることが可能となり、リセット時間の短縮化が可能
となる。

第８図は本発明に係る半導体記憶装置の第３の形態を
示す原理ブロック図である。

第８図に示されるように、本発明に係る半導体記憶装
置の第３の形態において、アドレスデコーダ（ロウデコ
ーダ）12は、アドレス信号をデコードし、ラッチ部12A
は、そのデコード結果をラッチしてメモリセルアレイ11
の所定のメモリセルを選択する。

以上の構成を有する本発明に係る半導体記憶装置の第
３の形態によれば、アドレスデコーダ12におけるデコー
ド結果がラッチ部12Aにラッチされてメモリセルアレイ1
1の所定のメモリセルが選択されるので、チップのリセ
ット時において、選択しているメモリセルのリセットと
は関係なくアドレス信号のリセット時期を早めることが
可能となり、リセット時間の短縮化が可能となる。

以下、第９図〜第17図を参照して、本発明に係る半導
体記憶装置の実施例を詳述する。

第12図は半導体記憶装置の一例を概略的に示すブロッ
ク図であり、第９図は本発明の半導体記憶装置の一実施
例を示すブロック回路図である。

第12図に示されるように、メモリセルアレイ21は多数
のメモリセルで構成され、該メモリセルアレイ21には、
ワードドライバ22,ロウデコーダ23,センスアンプおよび
入出力ゲート24,および，コラムデコーダ25接続されて
いる。

ロウデコーダ23には、第１のアドレスバスREAを介し
てロウアドレスバッファ26が接続されると共に、第２の
アドレスバスRCAを介してリフレッシュアドレスカウン
タ27が接続されている。ロウアドレスバッファ26は、図
示しない制御装置からの複数ビット（本実施例では３ビ
ット）からなる外部アドレス信号EAをロウデコーダ23に
供給し、また、リフレッシュアドレスカウンタ27は、複
数ビット（本実施例では３ビット）からなる内部アドレ
ス信号CAをロウデコーダ23に供給するようになってい
る。

ロウ系コントローラ28は、アドレス活性化信号として
のロウアドレスストローブ信号▲▼およびコラム
アドレスストローブ信号▲▼のレベルに基づい
て、前記ワードドライバ22,ロウデコーダ23,ロウアドレ
スバッファ26,および，リフレッシュアドレスカウンタ2
7を制御する。

コラムデコーダ25には、アドレスバス29を介してコラ
ムアドレスバッファ30が接続され、同バッファ30は、前
記制御装置から入力された複数ビット（本実施例では３
ビット）からなる外部アドレス信号EAをコラムデコーダ
25に供給するようになっている。

コラム系コントローラ31は、前記ロウ系コントローラ
28の制御信号RASZとコラムアドレスストローブ信号▲
▼とを入力するAND回路32の出力信号のレベルに基
づいて、前記センスアップおよび入出力ゲート24,コラ
ムデコーダ25,および，コラムアドレスバッファ30を制
御する。また、コラム系コントローラ31は、読出し動作
時にデータ出力バッファ33を制御してメモリセルアレイ
21から読出しデータDoutを出力させる。

ライトクロックジェネレータ34は、前記コラム系コン
トローラ31からの出力信号と外部からの書込み制御信号
▲▼とを入力し、書込み動作時にデータ入力バッフ
ァ35を制御して書込みデータDinを入力させる。

第９図に示すように、ロウアドレスバッファ36は、バ
ッファセルとしての３つのアドレスラッチ回路37A〜37C
で構成され、各アドレスラッチ回路37A〜37Cには３ビッ
トの外部アドレス信号EAの各ビットEA0〜EA2が入力され
ると共に、後述するクロックジェネレータ38からの制御
信号RASXが入力されている。そして、各アドレスラッチ
回路37A〜37Cは、制御信号RASXがＬレベルのとき、その
入力端子Ainに供給されている各ビットデータEA0〜EA2
をラッチし、アドレスバスREAの各信号線REA0〜REA2を
介してロウデコーダ23に転送する。

ロウ系コントローラ28は、第９図に示すように、クロ
ックジェネレータ38,モード判定回路39,および，スイッ
チ回路40で構成されている。

第14図は第９図の半導体記憶装置の実際のチップレイ
アウトを示す図である。同図において、コア部100は、
メモリセル，センスアンプ，コラムデコーダ，ワードド
ライバ（22），および，ロウ（アドレス）メインデコー
ダを含んで構成されている。ここで、第14図と第２図と
を比較すると、第２図に示す従来の半導体記憶装置で
は、モード判定回路87の出力信号（モード信号）MODE,
▲▼を受け取るスイッチ回路89が該モード判定
回路87に近接して設けられ、このスイッチ回路89の出力
信号が各バッファセル93A,93B,…に供給されるようにな
っているのに対して、第14図に示す本発明の半導体記憶
装置では、モード判定回路39の出力信号（モード信号）
MODE,▲▼を受け取るスイッチ回路40がロウデ
コーダ70（23）に近接して設けられ、このスイッチ回路
40の出力信号がロウデコーダ70（23）の各デコーダセル
に供給されている。

第10図は第９図の半導体記憶装置におけるロウ系コン
トローラ28の一例を示す回路図である。

第10図に示されるように、クロックジェネレータ38
は、２段のインバータ41を備えており、ロウアドレスス
トローブ信号▲▼に基づいて、制御信号RASXをモ
ード判定回路39,スイッチ回路40,および，前記ロウアド
レスバッファ36（第９図参照）に出力する。

モード判定回路39をNAND回路44には、インバータ42,4
3を介してロウアドレスストローブ信号▲▼およ
びコラムアドレスストローブ信号▲▼が入力され
ている。NAND回路45には、インバータ42を介してロウア
ドレスストローブ信号▲▼が入力されると共に、
コラムアドレスストローブ信号▲▼が入力される
ようになっている。ラッチ回路48,49は、それぞれ２つ
のインバータで構成され、各ラッチ回路48,49の入力端
子は、ゲート端子に前記制御信号RASXが入力されるnMOS
トランジスタ46,47を介して、それぞれNAND回路44,45に
接続され、各出力端子にはそれぞれインバータ50,51が
接続されている。

そして、モード判定回路39は、ロウアドレスストロー
ブ信号▲▼がＬレベルに遷移した時に、コラムア
ドレスストローブ信号▲▼がＨレベルであると、
通常の読出し書込み動作と判定してモード信号MODEをＨ
レベルとし、モード信号▲▼をＬレベルとす
る。すなわち、ロウアドレスストローブ信号▲▼
がＬレベルに遷移した時点ではNAND回路44の出力はＨレ
ベル、且つ、NAND回路45を出力はＬレベルとなる。この
とき、クロックジェネレータ38の制御信号RASXはまだＨ
レベルであるため、nMOSトランジスタ46,47がオンし、N
AND回路44,45の出力がラッチ回路48,49に転送されてラ
ッチされ、そして、モード信号MODEはＨレベル、モード
信号▲▼はＬレベルとなる。

また、モード判定回路39は、ロウアドレスストローブ
信号▲▼がＬレベルに遷移した時、コラムアドレ
スストローブ信号▲▼がＬレベルであると、メモ
リセルアレイ21のリフレッシュ動作であると判定してモ
ード信号MODEをＬレベルとし、モード信号▲▼
をＨレベルとする。すなわち、クロックジェネレータ38
の制御信号RASXがＬレベルとなる直前には、NAND回路44
の出力はＬレベル、且つ、NAND回路45の出力はＨレベル
となるため、NAND回路44,45の出力がラッチ回路48,49に
転送されてラッチされ、そして、モード信号MODEはＬレ
ベル、モード信号▲▼はＨレベルとなる。

尚、モード判定回路39は、ロウアドレスストローブ信
号▲▼とコラムアドレスストローブ信号▲
▼が共にＨレベルのときには、モード信号MODE,▲
▼を共にＨレベルとする。

スイッチ回路40は、NAND回路52〜54とインバータ55〜
57とで構成され、２入力NAND回路52には、前記両モード
信号（相補信号）MODE,▲▼が入力されてい
る。また、３入力NAND回路53には、モード信号MODE,NAN
D回路52の出力信号，および，インバータ55を介して前
記制御信号RASXが入力され、出力端子にはインバータ56
が接続されている。さらに、３入力NAND回路54には、モ
ード信号▲▼,NAND回路52の出力信号，およ
び，前記インバータ55を介して制御信号RASXが入力さ
れ、出力端子にはインバータ57が接続されている。

そして、スイッチ回路40は、通常の読出し書込み動作
時、すなわち、モード信号MODEがＨレベルでモード信号
▲▼がＬレベルのとき、スイッチ制御信号NORZ
をＨレベル、スイッチ制御信号REFZをＬレベルとしてロ
ウデコーダ23に出力する。また、スイッチ回路40は、リ
フレッシュ動作時、すなわち、モード信号MODEがＬレベ
ルでモード信号▲▼がＨレベルのとき、スイッ
チ制御信号NORZをＬレベル、スイッチ制御信号REFZをＨ
レベルとしてロウデコーダ23に出力する。尚、スイッチ
回路40は、モード信号MODE,▲▼が共にＨレベ
ルのときには、スイッチ制御信号NORZ,REFZを共にＬレ
ベルとするようになっている。

第９図に示すように、ロウデコーダ23は、８つのデコ
ーダセル58A〜58Hで構成されている。各デコーダセル58
A〜58Hは、切換部としてのnMOSトランジスタよりなる３
つの第１スイッチ59a〜59c,同じく切換部としてのnMOS
トランジスタよりなる３つの第２スイッチ60a〜60c,デ
コード部61,および，ラッチ部62で構成されている。各
第１スイッチ59a〜59cのドレイン端子は、それぞれ前記
第１のアドレスバスREAの各信号線REA0〜REA2に接続さ
れて外部アドレス信号EAの各ビットEA0〜EA2が供給さ
れ、各ソース端子は、それぞれデコード部61の３つの入
力線61a〜61cに接続され、そして、各ゲート端子には、
前記スイッチ回路40のスイッチ制御信号NORZが印加され
ている。また、各第２スイッチ60a〜60cのドレイン端子
は、それぞれ前記第２のアドレスバスRCAの各信号線RCA
0〜RCA2に接続されて前記リフレッシュアドレスカウン
タ27から内部アドレス信号CAの各ビットCA0〜CA2が供給
され、各ソース端子は、それぞれデコード部61の３つの
入力線61a〜61cに接続され、そして、各ゲート端子に
は、前記スイッチ回路40のスイッチ制御信号REFZが印加
されている。

従って、通常の読出し書込み動作時、すなわち、スイ
ッチ制御信号NORZがＨレベルのときには、各デコーダセ
ル58A〜58Hの３つの第１スイッチ59a〜59cがオンして第
１のアドレスバスREAが選択され、外部アドレス信号EA
の各ビットデータEA0〜EA2が各デコード部61に入力され
る。また、リフレッシュ動作時、すなわち、スイッチ制
御信号REFZがＨレベルのときには、各デコーダセル58A
〜58Hの３つの第２スイッチ60a〜60cがオンして第２の
アドレスバスRCAが選択され、内部アドレス信号CAの各
ビットデータCA0〜CA2が各デコード部61に入力される。

第11図は第９図の半導体記憶装置におけるデコード部
61およびラッチ部62の一例を示す回路図である。

第11図に示されるように、デコード部61は、高電圧電
源Vccと低電圧電源GNDとの間に直列に設けられたpMOSト
ランジスタよりなるチャージ用トランジスタ63と、３つ
のnMOSトランジスタよりなるデコード用トランジスタ64
a〜64cで構成されている。チャージ用トランジスタ63の
ゲート端子には、リセット信号▲▼が印加されて
いる。ここで、リセット信号▲▼は、待機状態、
すなわち、読出し書込み動作でないまたはリフレッシュ
動作でないときにのみＬレベルにされ、チャージ用トラ
ンジスタ63をオンさせてノードαをＨレベルとするよう
になっている。各デコード用トランジスタ64a〜64cのゲ
ート端子には、読出し書込み動作時またはリフレッシュ
動作時において、前記入力線61a〜61cを介して外部アド
レス信号EAの各ビットデータEA0〜EA2、または、内部ア
ドレス信号CAの各ビットデータCA0〜CA2が入力されるよ
うになっており、全てのデコード用トランジスタ64a〜6
4cがオンすると、ノードαがＬレベルにされてデコード
できたことになる。すなわち、デコード部61の各入力線
61a〜61cのビットデータが全て「１」（高レベルＨ）の
場合には、デコーダセル58Aにてデコードされることに
なる。

尚、デコーダセル58B〜58Hにおけるデコード部61は、
３つのデコード用トランジスタ64a〜64cがpMOSトランジ
スタとnMOSトランジスタとの組合わせである点におい
て、デコーダセル58Aのデコード部60と異なっている。

ラッチ部62は、高電圧電源Vccと低電圧電源GNDとの間
に直列に設けられたpMOSトランジスタ65,nMOSトランジ
スタ66,67,および，インバータ68で構成されている。pM
OSトランジスタ65のドレイン端子は、インバータ68の入
力端子に接続されると共に、前記デコード部61のノード
αに接続されている。pMOSトランジスタ65およびnMOSト
ランジスタ67は、各ゲート端子がインバータ68の出力端
子に接続されてインバータを構成している。また、nMOS
トランジスタ66のゲート端子には、前記リセット信号▲
▼が印加され、該トランジスタ66は、読出し書込
み動作時またはリフレッシュ動作時においてオンされ、
待機状態においてオフされるようになっている。

従って、読出し書込み動作時またはリフレッシュ動作
時において、デコード部61のノードαのレベルがインバ
ータ68とpMOSおよびnMOSトランジスタ65,67とによりラ
ッチされると共に、ノードαのレベルが反転されてデコ
ードアドレスとして前記ワードドライバ22に出力され
る。また、待機状態には、インバータ68の入力がＨレベ
ルとなるため、デコードアドレスとして「０」（低レベ
ルＬ）が出力される。

次に上記のように構成された半導体記憶装置の作用に
ついて説明する。

第13図は第９図に示す半導体記憶装置の動作を説明す
るためのタイミング図である。同図に示されるように、
ロウアドレスストローブ信号▲▼がＬレベルに遷
移した時、コラムアドレスストローブ信号▲▼が
Ｈレベルであると、通常の読出し書込み動作となる。ま
た、ロウアドレスストローブ信号▲▼がＬレベル
に遷移すると、クロックジェネレータ38からの制御信号
RASXがＬレベルとなり、これに同期してロウアドレスバ
ッファ36の各アドレスラッチ回路37A〜37Cの入力端子Ai
nに外部アドレス信号EAの各ビットデータEA0〜EA2が供
給される（第９図参照）。これにより、各アドレスラッ
チ回路37A〜37Cに各ビットデータEA0〜EA2がラッチさ
れ、そして、該データEA0〜EA2が第１のアドレスバスRE
Aの各信号線REA0〜REA2を介してロウデコーダ23に転送
される。

ロウアドレスストローブ信号▲▼がＬレベルに
遷移した時、コラムアドレスストローブ信号▲▼
がＨレベルであると、モード判定回路39により読出し書
込み動作であると判定されてモード信号▲▼が
Ｌレベルとなる。これにより、スイッチ回路40のスイッ
チ制御信号NORZがＨレベルとなってロウデコーダ23の各
デコーダセル58A〜58Hの第１スイッチ59a〜59cがオンす
る。これにより、第１のアドレスバスREAの各信号線REA
0〜REA2が選択されて外部アドレス信号EAの各ビットデ
ータEA0〜EA2がデコード部61に入力される。そして、各
デコーダセル58A〜58Hのいずれか一つのデコード部61に
よって外部アドレス信号EAがデコードされ、デコードア
ドレスが信号線を介してワードドライバ22に転送されて
所定のワード線が選択される。

また、第13図中の二点鎖線で示されるように、ロウア
ドレスストローブ信号▲▼がＬレベルに遷移した
時、コラムアドレスストローブ信号▲▼がＬレベ
ルであるとリフレッシュ動作となる。そして、クッロク
ジェネレータ38の制御信号RASXがＬレベルとなるのに同
期してロウアドレスバッファ36の各アドレスラッチ回路
37A〜37Cの入力端子Ainに外部アドレス信号EAの各ビッ
トデータEA0〜EA2が供給され、各アドレスラッチ回路37
A〜37Cに各ビットデータEA0〜EA2がラッチされる。

一方、モード判定回路39によりリフレッシュ動作であ
ると判定されてモード信号MODEが二点鎖線で示すように
Ｌレベルとなると、スイッチ回路40のスイッチ制御回路
REFZが二点鎖線で示すようにＨレベルとなる。これによ
り、ロウデコーダ23の各デコーダセル58A〜58Hの第２ス
イッチ60a〜60cがオンし、第２のアドレスバスRCAの各
信号線RCA0〜RCA2が選択されて、内部アドレス信号CAの
各ビットデータCA0〜CA2がデコード部61に入力される。
そして、各デコーダセル58A〜58Hのいずれか一つのデコ
ード部61によって内部アドレス信号CAがデコードされ、
デコードアドレスが信号線を介してワードドライバ22に
転送され、前述したのと同様にして所定のワード線が選
択されることになる。

また、チップをリセットする場合は、デコード部61の
デコード結果がラッチ部62にラッチされて所定のワード
線が選択されているので、第13図に示すように、ロウア
ドレスストローブ信号▲▼のＨレベルへの遷移に
基づくクロックジェネレータ38の制御信号RASXのＨレベ
ルへの遷移により、モード判定回路39のモード信号MODE
または▲▼をＨレベルに復帰させると共に、第
１および第２のアドレスバスREA,RCAをリセットする。
尚、ロウアドレスストローブ信号▲▼のＨレベル
への遷移に基づくクロックジェネレータ38の制御信号RA
SXのＨレベルへの遷移により、スイッチ回路40のスイッ
チ制御信号NORZ,REFZもＬレベルになる。

この後、選択しているワード線をリセット信号SR1に
よりリセットした後、リセット信号▲▼により各
デコーダセル58A〜58Hのデコード部61およびラッチ部62
をリセットすれば、チップのリセットが完了する。

このように、本実施例では第１および第２のアドレス
バスREA,RCAを設け、外部アドレス信号EAおよびリフレ
ッシュアドレスカウンタ27からの内部アドレス信号CAを
クロックジェネレータ38の制御信号RASXに基づいてロウ
デコーダ23まで転送するように構成したので、ロウデコ
ーダ23までのアドレス信号の転送時間を速めることがで
き、これによりデコード時間を速くして、メモリセルの
アクセスを高速化することができる。

ここで、本実施例では、デコード部61のデコード結果
をラッチ部62にラッチして所定のワード線を選択するよ
うにしているので、チップのリセット時において選択し
ているワード線のリセットとは関係なく、第１および第
２のアドレスバスREA,RCAのリセット時期を早めてリセ
ット時間の短縮化を図ることができ、これによって、サ
イクルタイムの高速化を図ることができる。

第15図は本発明の半導体記憶装置の他の実施例を示す
ブロック回路図であり、第16図は第15図の半導体記憶装
置におけるデコーダセルを示す回路図である。尚、説明
の便宜上、第９図〜第12図で説明した実施例と同じ構成
については、同一の符号を付して説明を一部省略する。

第15図に示されるように、本実施例におけるロウデコ
ーダ70は、８つのデコーダセル71A〜71Hからなり、各デ
コーダセル71A〜71Hは第１および第２のデコード部72A,
72B、切換部73および前記ラッチ部62で構成されてい
る。

第16図に示されるように、第１のデコード部72Aは、
直列に設けられた３つのnMOSトランジスタよりなるデコ
ード用トランジスタ74a〜74cで構成され、各デコード用
トランジスタ74a〜74cのゲート端子は、前記第１のアド
レスバスREAの各信号線REA0〜REA2に接続されている。
そして、第１のデコード部72Aは、読出し書込み動作時
またはリフレッシュ動作時において、外部アドレス信号
EAをデコードするようになっている。第２のデコード部
72Bは、直列に設けられた３つのnMOSトランジスタより
なるデコード用トランジスタ75a〜75cで構成され、各デ
コード用トランジスタ75a〜75cのゲート端子は、前記第
２のアドレスバスRCAの各信号線RCA0〜RCA2に接続され
ている。そして、第２のデコード部72Bは、読出し書込
み動作時またはリフレッシュ動作時において、内部アド
レス信号CAをデコードするようになっている。

切換部73は、第１のデコード部72Aおよびチャージ用
トランジスタ63間に設けられたnMOSトランジスタ76と、
第２のデコード部72Bおよびチャージ用トランジスタ63
間に設けられたnMOSトランジスタ77とから構成され、nM
OSトランジスタ76,77の各ゲート端子には、前記スイッ
チ回路40のスイッチ制御信号NORZ,REFZが入力されてい
る。従って、通常の読出し書込み動作時、すなわち、ス
イッチ制御信号NORZがＨレベルのときには、nMOSトラン
ジスタ76がオンして第１のデコード部72Aのデコード結
果がラッチ部62に出力され、また、リフレッシュ動作
時、すなわち、スイッチ制御信号REFZがＨレベルのとき
には、nMOSトランジスタ77がオンして第２のデコード部
72Bのデコード結果がラッチ部62に出力されるようにな
っている。

尚、デコーダセル71B〜71Hにおける第１および第２の
デコード部72A,72Bは、各３つのでデコード用トランジ
スタ74a〜74c,75a〜75cがpMOSトランジスタとnMOSトラ
ンジスタとの組合せである点において、デコーダセル71
Aの第１および第２のデコード部72A,72Bと異なってい
る。

このように、本実施例においても、第１および第２の
アドレスバスREA,RCAを設け、外部アドレス信号EAおよ
びリフレッシュアドレスカウンタ27からの内部アドレス
信号CAをクッロクジェネレータ38の制御信号RASXに基づ
いてロウデコーダ70に転送し、外部アドレス信号EAおよ
び内部アドレス信号CAをそれぞれ第１および第２のデコ
ード部72A,72Bにてデコードした後、いずれか一方のデ
コード結果を選択するようにし構成されている。これに
より、デコード時間が速くなり、メモリセルのアクセス
を高速化することができる。

また、本実施例では、切換部73により選択された第１
または第２のデコード部72A,72Bのデコード結果をラッ
チ部62にラッチして所定のワード線を選択するように構
成しているため、チップのリセット時において、選択し
ているワード線のリセットとは関係なく第１および第２
のアドレスバスREA,RCAのリセット時期を早めてリセッ
ト時間の短縮化を図ることができ、これによって、サイ
クルタイムの高速化を図ることができる。

第17図は第16図のデコーダセルをプリデコーダとして
適用したロウデコーダおよびワードドライバを示す回路
図である。同図に示されるように、本実施例の半導体記
憶装置は、アドレスプリデコーダ（ロウプリデコーダ）
71A′と、ブロックデコーダ120と、メインデコーダ（ロ
ウメインデコーダ）130と、ワードドライバ140とを具備
している。

ロウプリデコーダ71A′は、第16図に示すデコーダセ
ル71Aと同様な構成とされているが、第17図に示すロウ
プリデコーダ71A′では、所定の出力レベルを獲得する
ために２段のインバータ101および102が設けられてい
る。すなわち、第14図において、ロウメインデコーダ13
0は、ワードドライバ22（140）の近接に設けられている
ため、ロウデコーダ70（ロウプリデコーダ71A′）から
ワードドライバ22に近接して設けられているロウメイン
デコーダ（130）まで必要とされる電位を確保するため
にに、ロウプリデコーダ71A′の出力段にインバータ101
および102が設けられている。尚、ブロックデコーダ120
の出力段にも、同様に、２段のインバータが設けられて
いる。

第17図に示すように、本発明に係るデコーダセルは、
半導体記憶装置（DRAM）のプリデコーダとして適用する
ことができる。

ここで、ロウプリデコーダ71A′におけるチャージ用
トランジスタ63のゲート端子には、リセット信号▲
▼が印加されている。このリセット信号▲▼
は、待機状態、すなわち、読出し書込み動作でないまた
はリフレッシュ動作でないときにのみにＬレベルにさ
れ、チャージ用トランジスタ63をオンさせてノードαを
Ｈレベルとするようになっている。また、リセット信号
▲▼は、nMOSトランジスタ66のゲート端子にも印
加され、該トランジスタ66は、読出し書込み動作時また
はリフレッシュ動作時においてオンされ、待機状態にお
いてオフされるようになっている。また、メインデコー
ダ130のトランジスタ131のゲートにはリセット信号RESE
Tが供給されるようになっている。尚、メインデコーダ1
30のトランジスタ132および133のゲートには、ロウプリ
デコーダ（71A′）からのプリデコードアドレスが供給
されるようになっている。

具体的に、第17図に示す半導体記憶装置は、例えば、
4MビットのDRAMであり、ブロックデコーダ120により4M
ビット中の1Mビット分が選択され、この1Mビット中にお
いて、３ビット入力のロウプリデコーダ（71A′）によ
り８通りの選択が行われる。そして、メインデコーダ13
0による２系統のロウプリデコーダにより1Mビット中の6
4Kビットが選択されるようになている。尚、ワードドラ
イバ140で４通りの選択を行うように構成して、メイン
デコーダ130による選択ビット数を16Kビットにすること
もできる。

上述した本発明に係る半導体記憶装置の各実施例にお
いては、ロウデコーダ23,70の各デコーダセルにデコー
ド結果をラッチするラッチ部を設けたものについて述べ
たが、コラムデコーダ25にラッチ部を設けることもでき
る。このように、コラムデコーダ25にラッチ部を設ける
と、アドレスデコーダ（ロウデコーダおよびコラムデコ
ーダ）におけるデコード結果をラッチ部にラッチしてメ
モリセルアレイ21の所定のメモリセルを選択できるの
で、チップのリセット時において、選択しているメモリ
セルのリセットとは関係なくアドレス信号のリセット時
期を早めることが可能となり、リセット時間の短縮化が
可能となる。

以上詳述したように、本発明の半導体記憶装置の第１
に形態によれば、外部アドレス信号および内部アドレス
信号を、動作モードの判定を待たずに、アドレス活性化
信号に基づいてそれぞれ第１および第２のアドレスバス
を介してロウデコーダまで転送するようにしたので、転
送時間を速めることができ、これによりデコード時間を
速くして、メモリセルのアクセスを高速化することがで
きる。さらに、デコード部のデコード結果をラッチ部に
ラッチして所定のワード線を選択するようにしているの
で、チップのリセット時において、選択しているワード
線のリセットとは関係なく第１および第２のアドレスバ
スのリセット時期を早めてリセット時間の短縮化を図る
ことができ、これによってサイクルタイムの高速化を図
ることができる。

また、本発明に係る半導体記憶装置の第２の形態によ
れば、外部アドレス信号および内部アドレス信号を、動
作モードの判定を待たずに、アドレス活性化信号に基づ
いてそれぞれ第１および第２のアドレスバスを介してロ
ウデコーダの第１および第２のデコード部に転送してデ
コードするようにしたので、デコード時間を速くして、
メモリセルのアクセスを高速化できる。さらに、切換部
の出力をラッチ部にラッチして所定のワード線を選択す
るようにしたので、チップのリセット時において、選択
しているワード線のリセットとは関係なく第１および第
２のアドレスバスのリセット時期を早めてリセット時間
の短縮化を図ることができ、これによってサイクルタイ
ムの高速化を図ることができる。

そして、本発明の半導体記憶装置の第３の形態によれ
ば、アドレスデコーダにおけるデコード結果がラッチ部
にラッチされてメモルセルアレイの所定のメモリセルが
選択されるので、チップのリセット時において、選択し
ているメモリセルのリセットとは関係なくアドレス信号
のリセット時期を早めることが可能となり、リセット時
間の短縮化が可能となる。

フロントページの続き (56)参考文献 特開 昭55−4797（ＪＰ，Ａ) 特開 昭55−150192（ＪＰ，Ａ) 特開 昭61−126687（ＪＰ，Ａ) 特開 昭60−167194（ＪＰ，Ａ) 特開 昭61−17292（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 11/40 - 11/419

Claims (16)

(57)【特許請求の範囲】
1. 【請求項１】外部アドレス信号に基づいてメモリセルを
   アクセスする動作モードであるか、或いは、内部アドレ
   ス信号に基づいてメモリセルをアクセスする動作モード
   であるかを判定するコントローラと、 前記外部アドレス信号および前記内部アドレス信号をデ
   コードするアドレスデコーダとを具備し、 前記アドレスデコーダは、 前記外部アドレス信号を受ける第１のデコード部と、 前記内部アドレス信号を受ける第２のデコード部と、 前記コントローラによる判定が完了してから、該判定さ
   れた動作モードに基づいて前記第１のデコード部または
   前記第２のデコード部のいずれか一方を選択する切換部
   とを有することを特徴とする半導体記憶装置。
2. 【請求項２】前記アドレスデコーダは、さらに、前記切
   換部により選択された前記第１のデコード部または前記
   第２のデコード部によるアドレスデコード情報を保持す
   るラッチ部を有することを特徴とする請求の範囲第１項
   に記載の半導体記憶装置。
3. 【請求項３】前記アドレスデコーダは、ロウデコーダと
   して構成されていることを特徴とする請求の範囲第１項
   に記載の半導体記憶装置。
4. 【請求項４】前記アドレスデコーダは、プリデコーダお
   よび該プリデコーダの出力に応答するメインデコーダを
   含み、且つ、前記プリデコーダは、前記第１のデコード
   部および前記第２のデコード部を含むことを特徴とする
   請求の範囲第１項に記載の半導体記憶装置。
5. 【請求項５】前記アドレスデコーダは、ダイナミック・
   ランダムアクセスメモリのロウデコーダとして構成さ
   れ、且つ、前記内部アドレス信号は、前記メモリセルを
   リフレッシュするためのリフレッシュアドレス記号であ
   ることを特徴とする請求の範囲第１項に記載の半導体記
   憶装置。
6. 【請求項６】前記コントローラは、ダイナミック・ラン
   ダムアクセスメモリにおけるロウアドレス信号とコラム
   アドレスストローブ信号の遷移に基づいて前記動作モー
   ドを判定することを特徴とする請求の範囲第１項に記載
   の半導体記憶装置。
7. 【請求項７】前記外部アドレス信号は、アドレスラッチ
   回路から供給され、且つ、前記内部アドレス信号は、リ
   フレッシュアドレスカウンタから供給されることを特徴
   とする請求の範囲第１項に記載の半導体記憶装置。
8. 【請求項８】外部アドレス信号に基づいてメモリセルを
   アクセスする動作モードであるか、或いは、内部アドレ
   ス信号に基づいてメモリセルをアクセスする動作モード
   であるかを判定し、該判定された動作モードに対応する
   第１のスイッチ制御信号および第２のスイッチ制御信号
   を生成するコントローラと、 前記外部アドレス信号および前記内部アドレス信号をデ
   コードするアドレスデコーダとを具備し、 前記アドレスデコーダは、 前記外部アドレス信号を受ける複数のデコード用トラン
   ジスタを含む第１のデコード部と、 前記内部アドレス信号を受ける複数のデコード用トラン
   ジスタを含む第２のデコード部と、 デコード出力ノードをチャージするチャージ用トランジ
   スタと、 前記第１のデコード部および前記デコード出力ノードの
   間に接続され、前記第１のスイッチ制御信号に応答する
   第１のスイッチと、 前記第２のデコード部および前記デコード出力ノードの
   間に接続され、前記第２のスイッチ制御信号に応答する
   第２のスイッチとを有し、 前記コントローラによる判定が完了してから、該判定さ
   れた動作モードに基づいて前記第１のデコード部または
   前記第２のデコード部のいずれか一方を前記第１のスイ
   ッチまたは前記第２のスイッチを介して前記デコード出
   力ノードに接続することを特徴とする半導体記憶装置。
9. 【請求項９】前記複数のデコード用トランジスタは、前
   記出力ノードおよび接地電位ラインの間に直列接続され
   ていることを特徴とする請求の範囲第８項に記載の半導
   体記憶装置。
10. 【請求項１０】前記アドレスデコーダは、さらに、前記
    アドレスデコーダによりデコードされたアドレス情報を
    保持するラッチ部を有することを特徴とする請求の範囲
    第８項に記載の半導体記憶装置。
11. 【請求項１１】前記アドレスデコーダは、ダイナミック
    ・ランダムアクセスメモリのロウデコーダとして構成さ
    れ、且つ、前記内部アドレス信号は、前記メモリセルを
    リフレッシュするためのリフレッシュアドレス信号であ
    ることを特徴とするセ請求の範囲第８項に記載の半導体
    記憶装置。
12. 【請求項１２】前記コントローラは、前記第１の動作モ
    ードまたは前記第２の動作モードが判定されるまでは、
    前記第１のスイッチおよび前記第２のスイッチをオフさ
    せ、そして、判定完了後に、該判定された動作モードに
    対応する前記第１のスイッチおよび前記第２のスイッチ
    のいずれか一方をオンさせるように前記第１のスイッチ
    制御信号および前記第２のスイッチ制御信号を生成する
    ことを特徴とする請求の範囲第８項に記載の半導体記憶
    装置。
13. 【請求項１３】前記コントローラは、ロウアドレススト
    ーローブ信号およびコラムアドレスストーローブ信号に
    基づいて前記第１のスイッチ制御信号および前記第２の
    スイッチ制御信号を生成することを特徴とする請求の範
    囲第８項に記載の半導体記憶装置。
14. 【請求項１４】前記アドレスデコーダは、プリデコーダ
    および該プリデコーダの出力に応答するメインデコーダ
    を含み、且つ、前記プリデコーダは、前記第１のデコー
    ド部，前記第２のデコード部，前記チャージ用トランジ
    スタ，前記第１のスイッチ，および，前記第２のスイッ
    チを含むことを特徴とする請求の範囲第８項に記載の半
    導体記憶装置。
15. 【請求項１５】前記アドレスデコーダは、さらに、前記
    プリデコーダおよび前記メインデコーダの間に設けら
    れ、プリデコードされたアドレス情報を保持するラッチ
    部を有することを特徴とする請求の範囲第14項に記載の
    半導体記憶装置。
16. 【請求項１６】前記コントローラは、ロウアドレススト
    ローブ信号を遅延して出力するクロックジェネレータ
    と、前記ロウアドレスストローブ信号とコラムアドレス
    ストローブ信号に基づいて動作モードを判定するモード
    判定回路と、前記クロックジェネレータの出力と前記モ
    ード判定回路の出力を受けて前記第１のスイッチ制御信
    号および前記第２のスイッチ制御信号を出力するスイッ
    チ回路とを具備し、前記スイッチ回路は、前記ロウアド
    レスストローブ信号が非活性のときには前記第１のスイ
    ッチ制御信号および前記第２のスイッチ制御信号をいず
    れも非活性とし、且つ、前記ロウアドレスストローブ信
    号が活性化されてから前記クロックジェネレータによる
    遅延時間経過後に、前記モード判定回路の出力に基づい
    て前記第１のスイッチ制御信号および前記第２のスイッ
    チ制御信号のいずれか一方を活性化させることを特徴と
    する請求の範囲第８項に記載の半導体記憶装置。