JP2004158758A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】ＣＳＰと呼ばれる半導体装置において、いわゆるイオンマイグレーションによるショートが発生しにくいようにする。
【解決手段】酸化シリコンからなる絶縁膜３の上面にはポリイミドからなる保護膜５が設けられている。保護膜５の上面に設けられた凹部７内には銅からなる再配線８が設けられている。この場合、凹部７の深さは再配線８の厚さよりも深くなっている。再配線８の接続パッド部上面には銅からなる柱状電極１０が設けられている。再配線８を含む保護膜５の上面にはエポキシ系樹脂からなる封止膜１１が設けられている。柱状電極１０の上面には半田ボール１２が設けられている。そして、柱状電極１０の下部を含む再配線８間に再配線８の上面よりも高い保護膜５が存在することにより、いわゆるイオンマイグレーションによるショートが発生しにくいようにすることができる。
【選択図】 図１
【解決手段】酸化シリコンからなる絶縁膜３の上面にはポリイミドからなる保護膜５が設けられている。保護膜５の上面に設けられた凹部７内には銅からなる再配線８が設けられている。この場合、凹部７の深さは再配線８の厚さよりも深くなっている。再配線８の接続パッド部上面には銅からなる柱状電極１０が設けられている。再配線８を含む保護膜５の上面にはエポキシ系樹脂からなる封止膜１１が設けられている。柱状電極１０の上面には半田ボール１２が設けられている。そして、柱状電極１０の下部を含む再配線８間に再配線８の上面よりも高い保護膜５が存在することにより、いわゆるイオンマイグレーションによるショートが発生しにくいようにすることができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、再配線を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来の半導体装置には、ＣＳＰ（ｃｈｉｐ ｓｉｚｅ ｐａｃｋａｇｅ）と呼ばれるもので、上面に接続パッドを有する半導体基板上に絶縁膜を介して銅からなる再配線を前記接続パッドに接続させて設け、前記再配線の接続パッド部上に銅からなる柱状電極を設け、前記再配線を含む前記絶縁膜上に封止膜をその上面が前記柱状電極の上面と面一となるように設けたものがある（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開２０００−２２０５２号公報（図８）
【０００４】
【発明が解決しようとする課題】
ところで、上記従来の半導体装置では、絶縁膜のほぼ平坦な上面に再配線を設けているので、使用環境中の水分が封止膜に浸透すると、プラス電圧が印加されている再配線あるいは柱状電極から溶け出した銅イオンが絶縁膜と封止膜との界面を移動してマイナス電圧が印加されている再配線あるいは柱状電極に析出し、いわゆるイオンマイグレーションによるショートが発生することがあるという問題があった。
そこで、この発明は、いわゆるイオンマイグレーションによるショートが発生しにくいようにすることができる半導体装置およびその製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
請求項１に記載の発明は、上面に接続パッドが設けられた半導体基板上に絶縁膜を介して再配線が前記接続パッドに接続されて設けられた半導体装置において、前記再配線は前記絶縁膜の上面に設けられた凹部内に設けられていることを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記再配線の接続パッド部上に柱状電極が設けられ、前記再配線を含む前記絶縁膜の上面の前記柱状電極間に封止膜が設けられていることを特徴とするものである。
請求項３に記載の発明は、請求項１に記載の発明において、前記再配線は前記接続パッド上に設けられた接続パッド部からなり、該接続パッド部上に柱状電極が設けられ、前記絶縁膜の上面の前記柱状電極間に封止膜が設けられていることを特徴とするものである。
請求項４に記載の発明は、請求項１に記載の発明において、前記再配線は前記凹部の底面のみに設けられていることを特徴とするものである。
請求項５に記載の発明は、請求項１に記載の発明において、前記絶縁膜は有機樹脂からなることを特徴とするものである。
請求項６に記載の発明は、請求項１に記載の発明において、前記凹部の深さは前記再配線の厚さとほぼ同じかそれよりも深く形成されていることを特徴とするものである。
請求項７に記載の発明は、請求項６に記載の発明において、前記絶縁膜の厚さは１０〜３０μｍ程度であることを特徴とするものである。
請求項８に記載の発明は、請求項７に記載の発明において、前記凹部の深さは５〜１５μｍ程度であることを特徴とするものである。
請求項９に記載の発明は、請求項７に記載の発明において、前記凹部の部分における前記絶縁膜の厚さは１μｍ以上であることを特徴とするものである。
請求項１０に記載の発明は、上面に接続パッドが設けられた半導体基板上に、前記接続パッドに対応する部分に開口部を有し、且つ、上面の再配線形成領域に凹部を有する絶縁膜を形成する工程と、前記絶縁膜の凹部内に再配線を前記開口部を介して前記接続パッドに接続させて形成する工程とを有することを特徴とするものである。
請求項１１に記載の発明は、請求項１０に記載の発明において、前記再配線を前記凹部の底面のみに形成することを特徴とするものである。
請求項１２に記載の発明は、請求項１０に記載の発明において、前記凹部の深さを形成すべき再配線の厚さとほぼ同じかそれより深く形成することを特徴とするものである。
請求項１３に記載の発明は、請求項１０に記載の発明において、前記再配線の接続パッド部上に柱状電極を形成する工程と、前記再配線を含む前記絶縁膜の上面の前記柱状電極間に封止膜を形成する工程とを有することを特徴とするものである。
請求項１４に記載の発明は、請求項１３に記載の発明において、前記柱状電極の上面に半田ボールを形成する工程を有することを特徴とするものである。
そして、この発明によれば、絶縁膜の上面に設けられた凹部内に再配線を設けているので、再配線間に絶縁膜が存在することとなり、これによりいわゆるイオンマイグレーションによるショートが発生しにくいようにすることができる。
【０００６】
【発明の実施の形態】
図１はこの発明の第１実施形態としての半導体装置の断面図を示したものである。この半導体装置はシリコン基板（半導体基板）１を備えている。シリコン基板１の上面中央部には集積回路（図示せず）が設けられ、上面周辺部にはアルミニウム系金属からなる複数の接続パッド２が集積回路に接続されて設けられている。接続パッド２の中央部を除くシリコン基板１の上面には酸化シリコンからなる絶縁膜３が設けられ、接続パッド２の中央部は絶縁膜３に設けられた開口部４を介して露出されている。
【０００７】
絶縁膜３の上面にはポリイミド等の有機樹脂からなる保護膜（絶縁膜）５が設けられている。保護膜５の絶縁膜３の開口部４に対応する部分には開口部６が設けられている。保護膜５の上面の再配線形成領域には凹部７が設けられている。凹部７は開口部６に連通されている。
【０００８】
両開口部４、６を介して露出された接続パッド２の上面から保護膜５の凹部７内の上面の所定の箇所にかけて下地金属層８ａおよび該下地金属層８ａ上に設けられた上層金属層８ｂからなる再配線８が設けられている。この場合、下地金属層８ａは、詳細には図示していないが、下から順に、チタン層と銅層との２層構造となっている。上層金属層８ｂは銅層のみからなっている。また、凹部７の深さは再配線８の厚さよりも深くなっている。さらに、再配線８と凹部７の内壁面との間には若干の隙間９が設けられている。
【０００９】
再配線８の接続パッド部上面には銅からなる柱状電極１０が設けられている。再配線８を含む保護膜５の上面にはエポキシ系樹脂等の有機樹脂からなる封止膜１１がその上面が柱状電極１０の上面と面一となるように設けられている。したがって、柱状電極１０の上面は露出されている。柱状電極１０の上面には半田ボール１２が設けられている。
【００１０】
次に、この半導体装置の製造方法の一例について説明する。まず、図２に示すように、ウエハ状態のシリコン基板１の上面にアルミニウム系金属からなる接続パッド２が形成され、その上面の接続パッド２の中央部を除く部分に酸化シリコンからなる絶縁膜３が形成され、接続パッド２の中央部が絶縁膜３に形成された開口部４を介して露出されたものを用意する。
【００１１】
次に、開口部４を介して露出された接続パッド２の上面を含む絶縁膜３の上面全体に有機樹脂からなる保護膜５を塗布法により形成する。次に、保護膜５の上面において凹部７（つまり再配線８）形成領域以外の領域にレジスト膜２１を形成する。次に、レジスト膜２１をマスクとして保護膜５をハーフエッチングすると、図３に示すように、レジスト膜２１下以外の領域における保護膜２１の上面に凹部７が形成される。次に、レジスト膜２１を剥離する。
【００１２】
次に、図４に示すように、保護膜５の上面にレジスト膜２２をパターン形成する。この場合、絶縁膜３の開口部４に対応する部分におけるレジスト膜２２には開口部２３が形成されている。次に、レジスト膜２２をマスクとして保護膜５をエッチングすると、図５に示すように、レジスト膜２２の開口部２３に対応する部分つまり絶縁膜３の開口部４に対応する部分における保護膜５に開口部６が形成される。次に、レジスト膜２２を剥離する。
【００１３】
次に、図６に示すように、両開口部４、６を介して露出された接続パッド２の上面を含む保護膜５の上面全体に下地金属層８ａを形成する。この場合、下地金属層８ａは、詳細には図示していないが、スパッタにより形成されたチタン層上にスパッタにより銅層を形成したものである。なお、下地金属層８ａは、無電解メッキにより形成された銅層のみであってもよい。
【００１４】
次に、下地金属層８ａの上面にメッキレジスト膜２４をパターン形成する。この場合、再配線８形成領域に対応する部分におけるメッキレジスト膜２４には開口部２５が形成されている。また、保護膜５の凹部７の内壁面に形成された下地金属層８ａはメッキレジスト膜２４によって覆われている。次に、下地金属層８ａをメッキ電流路として銅の電解メッキを行うことにより、メッキレジスト膜２４の開口部２５内の下地金属層８ａの上面に上層金属層８ｂを形成する。次に、メッキレジスト膜２４を剥離する。
【００１５】
次に、図７に示すように、上層金属層８ｂを含む下地金属層８ａの上面にメッキレジスト膜２７をパターン形成する。この場合、上層金属層８ｂの接続パッド部に対応する部分におけるメッキレジスト膜２７には開口部２８が形成されている。また、上層金属層８ｂの周囲において保護膜５の凹部７の内壁面に形成された下地金属層８ａはメッキレジスト膜２７によって覆われている。次に、下地金属層８ａをメッキ電流路として銅の電解メッキを行うことにより、メッキレジスト膜２７の開口部２８内の上層金属層８ｂの接続パッド部上面に柱状電極１０を形成する。
【００１６】
次に、メッキレジスト膜２７を剥離し、次いで、柱状電極１０および上層金属層８ｂをマスクとして下地金属層８ａの不要な部分をエッチングして除去すると、図８に示すように、上層金属層８ｂ下にのみ下地金属層８ａが残存され、この残存された下地金属層８ａおよびその上面全体に形成された上層金属層８ｂにより再配線８が形成される。また、再配線８と凹部７の内壁面との間には若干の隙間９が形成される。
【００１７】
この隙間９は、メッキレジスト膜２７を印刷する際の位置ずれ量であり、通常、数μｍあるいはそれ以下となる。また、上記において、下地金属層８ａは、後述する如く、上層金属層８ｂに比し遙かに薄いので、表面全体にエッチング液を短時間噴射すれば、下地金属層８ａの柱状電極１０および上層金属層８ｂから露出した部分のみが除去されるのである。
【００１８】
次に、図９に示すように、柱状電極１０および再配線８を含む保護膜５の上面に有機樹脂からなる封止膜１１をその厚さが柱状電極１０の高さよりもやや厚くなるように形成する。この状態では、隙間７を含む凹部７内にも封止膜１１が形成されている。また、柱状電極１０の上面は封止膜１１によって覆われている。
【００１９】
次に、封止膜１１および柱状電極１０の上面側を適宜に研磨することにより、図１０に示すように、柱状電極１０の上面を露出させる。次に、図１１に示すように、柱状電極１０の上面に半田ボール１２を形成する。次に、ダイシング工程を経ると、図１に示す半導体装置が複数個得られる。
【００２０】
このようにして得られた半導体装置では、保護膜５の上面に設けられた凹部７内に再配線８を設け、凹部７の深さを再配線８の厚さよりも深くしているので、柱状電極１０の下部を含む再配線８間に再配線８の上面よりも高い保護膜５が存在することとなり、これによりいわゆるイオンマイグレーションによるショートが発生しにくいようにすることができる。
【００２１】
ここで、寸法の一例について説明する。下地金属層８ａの厚さは４００〜８００ｎｍ程度である。上層金属層８ｂの厚さは１〜１０μｍ程度である。保護膜５の厚さは１０〜３０μｍ程度であり、凹部７の深さは５〜１５μｍ程度（ただし、再配線８の厚さよりも深い。）であり、凹部７の部分における保護膜５の厚さは１μｍ程度以上である。柱状電極１０の高さは８０〜１５０μｍ程度である。
【００２２】
再配線８の幅等は、それぞれの半導体装置の端子数や引き回し等により所望の値に設定されるものであるが、一例をあげれば、再配線８の幅は２０〜４０μｍ程度、開口部４、６の直径は再配線８の幅よりも大きく３０〜６０程度である。また、再配線８の接続パッド部およびその上に設けられた柱状電極１０の直径は、参考として２００〜４００μｍ程度を、一例とする。また、再配線８間の間隔および再配線８とその近傍の別の再配線８の接続パッド部との間の間隔は１０μｍ程度またはそれ以下にすることが可能である。
【００２３】
次に、保護膜４２の他の形成方法について説明する。図１２に示すように、絶縁膜３の上面に有機樹脂からなる第１の保護膜５Ａを塗布し、フォトリソグラフィ法により開口部６ａを形成する。次に、第１の保護膜５Ａの上面に、スクリーン印刷法により、開口部（つまり凹部）７ａを有する有機樹脂からなる第２の保護膜５Ｂを形成する。なお、開口部６ａを有する第１の保護膜５Ａをスクリーン印刷法により形成するようにしてもよい。
【００２４】
なお、上記実施形態では、図１に示すように、凹部７の深さを再配線８の厚さよりも深くした場合について説明したが、これに限ることなく、例えば図１３に示すこの発明の第２実施形態のように、凹部７の深さを再配線８の厚さとほぼ同じとなるようにしてもよい。
【００２５】
また、上記実施形態では、図１に示すように、柱状電極１０の配置位置を接続パッド２の配置位置と異ならせた場合について説明したが、これに限ることなく、例えば図１４に示すこの発明の第３実施形態のように、接続パッド２上にそれよりも平面サイズが大きい接続パッド部のみからなる再配線８を設け、その上に、横断面サイズが接続パッド２の平面サイズよりも大きい柱状電極１０を設けるようにしてもよい。
【００２６】
この場合、図１における再配線８は、図１５においては柱状電極１０のバリア層および接着層の機能を有する台座として形成されており、隣接の柱状電極１０およびその台座とは、凹部７において隙間分離間しているので、イオンマイグレーションを防止することができる。
【００２７】
図１４に示す実施形態の場合、上層金属層８ｂと柱状電極１０が同じ材料であれば、図１５に示すこの発明の第４実施形態のように、柱状電極１０の台座を下地金属層８ａのみとし、この下地金属層８ａ上に直接柱状電極１０を形成するようにしてもよい。
【００２８】
なお、図１４および図１５に示す実施形態と、図１の実施形態とを組み合わせ、一部の接続パッド２上には図１の如く再配線８を延出してこの延出部上に柱状電極１０を形成し、残りの接続パッド２上には、図１４および図１５に示すように当該接続パッド２上のみに再配線（台座）を形成し、この再配線上に柱状電極１０を形成するようにしてもよい。
【００２９】
【発明の効果】
以上説明したように、この発明によれば、絶縁膜の上面に設けられた凹部内に再配線を設けているので、再配線間に絶縁膜が存在することとなり、これによりいわゆるイオンマイグレーションによるショートが発生しにくいようにすることができる。
【図面の簡単な説明】
【図１】この発明の第１実施形態としての半導体装置の断面図。
【図２】図１に示す半導体装置の製造に際し、当初の製造工程の断面図。
【図３】図２に続く製造工程の断面図。
【図４】図３に続く製造工程の断面図。
【図５】図４に続く製造工程の断面図。
【図６】図５に続く製造工程の断面図。
【図７】図６に続く製造工程の断面図。
【図８】図７に続く製造工程の断面図。
【図９】図８に続く製造工程の断面図。
【図１０】図９に続く製造工程の断面図。
【図１１】図１０に続く製造工程の断面図。
【図１２】保護膜の他の形成方法を説明するために示す断面図。
【図１３】この発明の第２実施形態としての半導体装置の断面図。
【図１４】この発明の第３実施形態としての半導体装置の断面図。
【図１５】この発明の第４実施形態としての半導体装置の断面図。
【符号の説明】
１ シリコン基板
２ 接続パッド
３ 絶縁膜
４ 開口部
５ 保護膜
６ 開口部
７ 凹部
８ 再配線
８ａ 下地金属層
８ｂ 上層金属層
９ 隙間
１０ 柱状電極
１１ 封止膜
１２ 半田ボール
【発明の属する技術分野】
この発明は、再配線を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来の半導体装置には、ＣＳＰ（ｃｈｉｐ ｓｉｚｅ ｐａｃｋａｇｅ）と呼ばれるもので、上面に接続パッドを有する半導体基板上に絶縁膜を介して銅からなる再配線を前記接続パッドに接続させて設け、前記再配線の接続パッド部上に銅からなる柱状電極を設け、前記再配線を含む前記絶縁膜上に封止膜をその上面が前記柱状電極の上面と面一となるように設けたものがある（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開２０００−２２０５２号公報（図８）
【０００４】
【発明が解決しようとする課題】
ところで、上記従来の半導体装置では、絶縁膜のほぼ平坦な上面に再配線を設けているので、使用環境中の水分が封止膜に浸透すると、プラス電圧が印加されている再配線あるいは柱状電極から溶け出した銅イオンが絶縁膜と封止膜との界面を移動してマイナス電圧が印加されている再配線あるいは柱状電極に析出し、いわゆるイオンマイグレーションによるショートが発生することがあるという問題があった。
そこで、この発明は、いわゆるイオンマイグレーションによるショートが発生しにくいようにすることができる半導体装置およびその製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
請求項１に記載の発明は、上面に接続パッドが設けられた半導体基板上に絶縁膜を介して再配線が前記接続パッドに接続されて設けられた半導体装置において、前記再配線は前記絶縁膜の上面に設けられた凹部内に設けられていることを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記再配線の接続パッド部上に柱状電極が設けられ、前記再配線を含む前記絶縁膜の上面の前記柱状電極間に封止膜が設けられていることを特徴とするものである。
請求項３に記載の発明は、請求項１に記載の発明において、前記再配線は前記接続パッド上に設けられた接続パッド部からなり、該接続パッド部上に柱状電極が設けられ、前記絶縁膜の上面の前記柱状電極間に封止膜が設けられていることを特徴とするものである。
請求項４に記載の発明は、請求項１に記載の発明において、前記再配線は前記凹部の底面のみに設けられていることを特徴とするものである。
請求項５に記載の発明は、請求項１に記載の発明において、前記絶縁膜は有機樹脂からなることを特徴とするものである。
請求項６に記載の発明は、請求項１に記載の発明において、前記凹部の深さは前記再配線の厚さとほぼ同じかそれよりも深く形成されていることを特徴とするものである。
請求項７に記載の発明は、請求項６に記載の発明において、前記絶縁膜の厚さは１０〜３０μｍ程度であることを特徴とするものである。
請求項８に記載の発明は、請求項７に記載の発明において、前記凹部の深さは５〜１５μｍ程度であることを特徴とするものである。
請求項９に記載の発明は、請求項７に記載の発明において、前記凹部の部分における前記絶縁膜の厚さは１μｍ以上であることを特徴とするものである。
請求項１０に記載の発明は、上面に接続パッドが設けられた半導体基板上に、前記接続パッドに対応する部分に開口部を有し、且つ、上面の再配線形成領域に凹部を有する絶縁膜を形成する工程と、前記絶縁膜の凹部内に再配線を前記開口部を介して前記接続パッドに接続させて形成する工程とを有することを特徴とするものである。
請求項１１に記載の発明は、請求項１０に記載の発明において、前記再配線を前記凹部の底面のみに形成することを特徴とするものである。
請求項１２に記載の発明は、請求項１０に記載の発明において、前記凹部の深さを形成すべき再配線の厚さとほぼ同じかそれより深く形成することを特徴とするものである。
請求項１３に記載の発明は、請求項１０に記載の発明において、前記再配線の接続パッド部上に柱状電極を形成する工程と、前記再配線を含む前記絶縁膜の上面の前記柱状電極間に封止膜を形成する工程とを有することを特徴とするものである。
請求項１４に記載の発明は、請求項１３に記載の発明において、前記柱状電極の上面に半田ボールを形成する工程を有することを特徴とするものである。
そして、この発明によれば、絶縁膜の上面に設けられた凹部内に再配線を設けているので、再配線間に絶縁膜が存在することとなり、これによりいわゆるイオンマイグレーションによるショートが発生しにくいようにすることができる。
【０００６】
【発明の実施の形態】
図１はこの発明の第１実施形態としての半導体装置の断面図を示したものである。この半導体装置はシリコン基板（半導体基板）１を備えている。シリコン基板１の上面中央部には集積回路（図示せず）が設けられ、上面周辺部にはアルミニウム系金属からなる複数の接続パッド２が集積回路に接続されて設けられている。接続パッド２の中央部を除くシリコン基板１の上面には酸化シリコンからなる絶縁膜３が設けられ、接続パッド２の中央部は絶縁膜３に設けられた開口部４を介して露出されている。
【０００７】
絶縁膜３の上面にはポリイミド等の有機樹脂からなる保護膜（絶縁膜）５が設けられている。保護膜５の絶縁膜３の開口部４に対応する部分には開口部６が設けられている。保護膜５の上面の再配線形成領域には凹部７が設けられている。凹部７は開口部６に連通されている。
【０００８】
両開口部４、６を介して露出された接続パッド２の上面から保護膜５の凹部７内の上面の所定の箇所にかけて下地金属層８ａおよび該下地金属層８ａ上に設けられた上層金属層８ｂからなる再配線８が設けられている。この場合、下地金属層８ａは、詳細には図示していないが、下から順に、チタン層と銅層との２層構造となっている。上層金属層８ｂは銅層のみからなっている。また、凹部７の深さは再配線８の厚さよりも深くなっている。さらに、再配線８と凹部７の内壁面との間には若干の隙間９が設けられている。
【０００９】
再配線８の接続パッド部上面には銅からなる柱状電極１０が設けられている。再配線８を含む保護膜５の上面にはエポキシ系樹脂等の有機樹脂からなる封止膜１１がその上面が柱状電極１０の上面と面一となるように設けられている。したがって、柱状電極１０の上面は露出されている。柱状電極１０の上面には半田ボール１２が設けられている。
【００１０】
次に、この半導体装置の製造方法の一例について説明する。まず、図２に示すように、ウエハ状態のシリコン基板１の上面にアルミニウム系金属からなる接続パッド２が形成され、その上面の接続パッド２の中央部を除く部分に酸化シリコンからなる絶縁膜３が形成され、接続パッド２の中央部が絶縁膜３に形成された開口部４を介して露出されたものを用意する。
【００１１】
次に、開口部４を介して露出された接続パッド２の上面を含む絶縁膜３の上面全体に有機樹脂からなる保護膜５を塗布法により形成する。次に、保護膜５の上面において凹部７（つまり再配線８）形成領域以外の領域にレジスト膜２１を形成する。次に、レジスト膜２１をマスクとして保護膜５をハーフエッチングすると、図３に示すように、レジスト膜２１下以外の領域における保護膜２１の上面に凹部７が形成される。次に、レジスト膜２１を剥離する。
【００１２】
次に、図４に示すように、保護膜５の上面にレジスト膜２２をパターン形成する。この場合、絶縁膜３の開口部４に対応する部分におけるレジスト膜２２には開口部２３が形成されている。次に、レジスト膜２２をマスクとして保護膜５をエッチングすると、図５に示すように、レジスト膜２２の開口部２３に対応する部分つまり絶縁膜３の開口部４に対応する部分における保護膜５に開口部６が形成される。次に、レジスト膜２２を剥離する。
【００１３】
次に、図６に示すように、両開口部４、６を介して露出された接続パッド２の上面を含む保護膜５の上面全体に下地金属層８ａを形成する。この場合、下地金属層８ａは、詳細には図示していないが、スパッタにより形成されたチタン層上にスパッタにより銅層を形成したものである。なお、下地金属層８ａは、無電解メッキにより形成された銅層のみであってもよい。
【００１４】
次に、下地金属層８ａの上面にメッキレジスト膜２４をパターン形成する。この場合、再配線８形成領域に対応する部分におけるメッキレジスト膜２４には開口部２５が形成されている。また、保護膜５の凹部７の内壁面に形成された下地金属層８ａはメッキレジスト膜２４によって覆われている。次に、下地金属層８ａをメッキ電流路として銅の電解メッキを行うことにより、メッキレジスト膜２４の開口部２５内の下地金属層８ａの上面に上層金属層８ｂを形成する。次に、メッキレジスト膜２４を剥離する。
【００１５】
次に、図７に示すように、上層金属層８ｂを含む下地金属層８ａの上面にメッキレジスト膜２７をパターン形成する。この場合、上層金属層８ｂの接続パッド部に対応する部分におけるメッキレジスト膜２７には開口部２８が形成されている。また、上層金属層８ｂの周囲において保護膜５の凹部７の内壁面に形成された下地金属層８ａはメッキレジスト膜２７によって覆われている。次に、下地金属層８ａをメッキ電流路として銅の電解メッキを行うことにより、メッキレジスト膜２７の開口部２８内の上層金属層８ｂの接続パッド部上面に柱状電極１０を形成する。
【００１６】
次に、メッキレジスト膜２７を剥離し、次いで、柱状電極１０および上層金属層８ｂをマスクとして下地金属層８ａの不要な部分をエッチングして除去すると、図８に示すように、上層金属層８ｂ下にのみ下地金属層８ａが残存され、この残存された下地金属層８ａおよびその上面全体に形成された上層金属層８ｂにより再配線８が形成される。また、再配線８と凹部７の内壁面との間には若干の隙間９が形成される。
【００１７】
この隙間９は、メッキレジスト膜２７を印刷する際の位置ずれ量であり、通常、数μｍあるいはそれ以下となる。また、上記において、下地金属層８ａは、後述する如く、上層金属層８ｂに比し遙かに薄いので、表面全体にエッチング液を短時間噴射すれば、下地金属層８ａの柱状電極１０および上層金属層８ｂから露出した部分のみが除去されるのである。
【００１８】
次に、図９に示すように、柱状電極１０および再配線８を含む保護膜５の上面に有機樹脂からなる封止膜１１をその厚さが柱状電極１０の高さよりもやや厚くなるように形成する。この状態では、隙間７を含む凹部７内にも封止膜１１が形成されている。また、柱状電極１０の上面は封止膜１１によって覆われている。
【００１９】
次に、封止膜１１および柱状電極１０の上面側を適宜に研磨することにより、図１０に示すように、柱状電極１０の上面を露出させる。次に、図１１に示すように、柱状電極１０の上面に半田ボール１２を形成する。次に、ダイシング工程を経ると、図１に示す半導体装置が複数個得られる。
【００２０】
このようにして得られた半導体装置では、保護膜５の上面に設けられた凹部７内に再配線８を設け、凹部７の深さを再配線８の厚さよりも深くしているので、柱状電極１０の下部を含む再配線８間に再配線８の上面よりも高い保護膜５が存在することとなり、これによりいわゆるイオンマイグレーションによるショートが発生しにくいようにすることができる。
【００２１】
ここで、寸法の一例について説明する。下地金属層８ａの厚さは４００〜８００ｎｍ程度である。上層金属層８ｂの厚さは１〜１０μｍ程度である。保護膜５の厚さは１０〜３０μｍ程度であり、凹部７の深さは５〜１５μｍ程度（ただし、再配線８の厚さよりも深い。）であり、凹部７の部分における保護膜５の厚さは１μｍ程度以上である。柱状電極１０の高さは８０〜１５０μｍ程度である。
【００２２】
再配線８の幅等は、それぞれの半導体装置の端子数や引き回し等により所望の値に設定されるものであるが、一例をあげれば、再配線８の幅は２０〜４０μｍ程度、開口部４、６の直径は再配線８の幅よりも大きく３０〜６０程度である。また、再配線８の接続パッド部およびその上に設けられた柱状電極１０の直径は、参考として２００〜４００μｍ程度を、一例とする。また、再配線８間の間隔および再配線８とその近傍の別の再配線８の接続パッド部との間の間隔は１０μｍ程度またはそれ以下にすることが可能である。
【００２３】
次に、保護膜４２の他の形成方法について説明する。図１２に示すように、絶縁膜３の上面に有機樹脂からなる第１の保護膜５Ａを塗布し、フォトリソグラフィ法により開口部６ａを形成する。次に、第１の保護膜５Ａの上面に、スクリーン印刷法により、開口部（つまり凹部）７ａを有する有機樹脂からなる第２の保護膜５Ｂを形成する。なお、開口部６ａを有する第１の保護膜５Ａをスクリーン印刷法により形成するようにしてもよい。
【００２４】
なお、上記実施形態では、図１に示すように、凹部７の深さを再配線８の厚さよりも深くした場合について説明したが、これに限ることなく、例えば図１３に示すこの発明の第２実施形態のように、凹部７の深さを再配線８の厚さとほぼ同じとなるようにしてもよい。
【００２５】
また、上記実施形態では、図１に示すように、柱状電極１０の配置位置を接続パッド２の配置位置と異ならせた場合について説明したが、これに限ることなく、例えば図１４に示すこの発明の第３実施形態のように、接続パッド２上にそれよりも平面サイズが大きい接続パッド部のみからなる再配線８を設け、その上に、横断面サイズが接続パッド２の平面サイズよりも大きい柱状電極１０を設けるようにしてもよい。
【００２６】
この場合、図１における再配線８は、図１５においては柱状電極１０のバリア層および接着層の機能を有する台座として形成されており、隣接の柱状電極１０およびその台座とは、凹部７において隙間分離間しているので、イオンマイグレーションを防止することができる。
【００２７】
図１４に示す実施形態の場合、上層金属層８ｂと柱状電極１０が同じ材料であれば、図１５に示すこの発明の第４実施形態のように、柱状電極１０の台座を下地金属層８ａのみとし、この下地金属層８ａ上に直接柱状電極１０を形成するようにしてもよい。
【００２８】
なお、図１４および図１５に示す実施形態と、図１の実施形態とを組み合わせ、一部の接続パッド２上には図１の如く再配線８を延出してこの延出部上に柱状電極１０を形成し、残りの接続パッド２上には、図１４および図１５に示すように当該接続パッド２上のみに再配線（台座）を形成し、この再配線上に柱状電極１０を形成するようにしてもよい。
【００２９】
【発明の効果】
以上説明したように、この発明によれば、絶縁膜の上面に設けられた凹部内に再配線を設けているので、再配線間に絶縁膜が存在することとなり、これによりいわゆるイオンマイグレーションによるショートが発生しにくいようにすることができる。
【図面の簡単な説明】
【図１】この発明の第１実施形態としての半導体装置の断面図。
【図２】図１に示す半導体装置の製造に際し、当初の製造工程の断面図。
【図３】図２に続く製造工程の断面図。
【図４】図３に続く製造工程の断面図。
【図５】図４に続く製造工程の断面図。
【図６】図５に続く製造工程の断面図。
【図７】図６に続く製造工程の断面図。
【図８】図７に続く製造工程の断面図。
【図９】図８に続く製造工程の断面図。
【図１０】図９に続く製造工程の断面図。
【図１１】図１０に続く製造工程の断面図。
【図１２】保護膜の他の形成方法を説明するために示す断面図。
【図１３】この発明の第２実施形態としての半導体装置の断面図。
【図１４】この発明の第３実施形態としての半導体装置の断面図。
【図１５】この発明の第４実施形態としての半導体装置の断面図。
【符号の説明】
１ シリコン基板
２ 接続パッド
３ 絶縁膜
４ 開口部
５ 保護膜
６ 開口部
７ 凹部
８ 再配線
８ａ 下地金属層
８ｂ 上層金属層
９ 隙間
１０ 柱状電極
１１ 封止膜
１２ 半田ボール
Claims (14)
- 上面に接続パッドが設けられた半導体基板上に絶縁膜を介して再配線が前記接続パッドに接続されて設けられた半導体装置において、前記再配線は前記絶縁膜の上面に設けられた凹部内に設けられていることを特徴とする半導体装置。
- 請求項１に記載の発明において、前記再配線の接続パッド部上に柱状電極が設けられ、前記再配線を含む前記絶縁膜の上面の前記柱状電極間に封止膜が設けられていることを特徴とする半導体装置。
- 請求項１に記載の発明において、前記再配線は前記接続パッド上に設けられた接続パッド部からなり、該接続パッド部上に柱状電極が設けられ、前記絶縁膜の上面の前記柱状電極間に封止膜が設けられていることを特徴とする半導体装置。
- 請求項１に記載の発明において、前記再配線は前記凹部の底面のみに設けられていることを特徴とする半導体装置。
- 請求項１に記載の発明において、前記絶縁膜は有機樹脂からなることを特徴とする半導体装置。
- 請求項１に記載の発明において、前記凹部の深さは前記再配線の厚さとほぼ同じかそれよりも深く形成されていることを特徴とする半導体装置。
- 請求項６に記載の発明において、前記絶縁膜の厚さは１０〜３０μｍ程度であることを特徴とする半導体装置。
- 請求項７に記載の発明において、前記凹部の深さは５〜１５μｍ程度であることを特徴とする半導体装置。
- 請求項７に記載の発明において、前記凹部の部分における前記絶縁膜の厚さは１μｍ以上であることを特徴とする半導体装置。
- 上面に接続パッドが設けられた半導体基板上に、前記接続パッドに対応する部分に開口部を有し、且つ、上面の再配線形成領域に凹部を有する絶縁膜を形成する工程と、
前記絶縁膜の凹部内に再配線を前記開口部を介して前記接続パッドに接続させて形成する工程とを有することを特徴とする半導体装置の製造方法。 - 請求項１０に記載の発明において、前記再配線を前記凹部の底面のみに形成することを特徴とする半導体装置。
- 請求項１０に記載の発明において、前記凹部の深さを形成すべき再配線の厚さとほぼ同じかそれより深く形成することを特徴とする半導体装置。
- 請求項１０に記載の発明において、前記再配線の接続パッド部上に柱状電極を形成する工程と、前記再配線を含む前記絶縁膜の上面の前記柱状電極間に封止膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
- 請求項１３に記載の発明において、前記柱状電極の上面に半田ボールを形成する工程を有することを特徴とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002324973A JP3945380B2 (ja) | 2002-11-08 | 2002-11-08 | 半導体装置およびその製造方法 |
| US10/700,136 US7285867B2 (en) | 2002-11-08 | 2003-11-03 | Wiring structure on semiconductor substrate and method of fabricating the same |
| TW092131167A TWI235439B (en) | 2002-11-08 | 2003-11-07 | Wiring structure on semiconductor substrate and method of fabricating the same |
| KR1020030078524A KR100595885B1 (ko) | 2002-11-08 | 2003-11-07 | 반도체장치 및 그 제조방법 |
| CNB200310103500XA CN100375255C (zh) | 2002-11-08 | 2003-11-10 | 半导体装置及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002324973A JP3945380B2 (ja) | 2002-11-08 | 2002-11-08 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004158758A true JP2004158758A (ja) | 2004-06-03 |
| JP3945380B2 JP3945380B2 (ja) | 2007-07-18 |
Family
ID=32804352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002324973A Expired - Fee Related JP3945380B2 (ja) | 2002-11-08 | 2002-11-08 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3945380B2 (ja) |
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| US9704799B2 (en) | 2013-02-28 | 2017-07-11 | Murata Manufacturing Co., Ltd. | Semiconductor device |
| US9741709B2 (en) | 2013-04-05 | 2017-08-22 | Murata Manufacturing Co., Ltd. | ESD protection device |
-
2002
- 2002-11-08 JP JP2002324973A patent/JP3945380B2/ja not_active Expired - Fee Related
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| US10020298B2 (en) | 2013-04-05 | 2018-07-10 | Murata Manufacturing Co., Ltd. | ESD protection device |
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| Publication number | Publication date |
|---|---|
| JP3945380B2 (ja) | 2007-07-18 |
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| JP2008210828A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050317 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060208 |
|
| RD04 | Notification of resignation of power of attorney |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060801 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061212 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070208 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070320 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070402 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110420 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120420 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120420 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120420 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120420 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130420 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130420 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
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|
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