JP2004158697A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】短チャネル効果に影響を与えずシリサイド形成ストレスで発生する欠陥による微小リークを低減できる半導体装置及びその製造方法を提供する。
【解決手段】単結晶Siの基板にゲート酸化膜13を介してゲート電極14が設けられている。ゲート電極14両側部に絶縁性の第1スペーサ161、さらにその外側に第2スペーサ162が設けられている。チャネル領域12を隔てたソース・ドレイン領域17は、低濃度のN型不純物領域(N−領域)171及び高濃度のN型不純物領域(N+領域)172を含む。N−領域171はチャネル領域12を隔ててゲート電極14の両端部下から第1のペーサ161下に亘って配され、N+領域172は、ソース・ドレイン領域として第2のペーサ162下にも延在している。シリサイド層18がソース・ドレイン領域、つまりN+領域172上において第2スペーサに隣接した形態で設けられている。
【選択図】 図1
【解決手段】単結晶Siの基板にゲート酸化膜13を介してゲート電極14が設けられている。ゲート電極14両側部に絶縁性の第1スペーサ161、さらにその外側に第2スペーサ162が設けられている。チャネル領域12を隔てたソース・ドレイン領域17は、低濃度のN型不純物領域(N−領域)171及び高濃度のN型不純物領域(N+領域)172を含む。N−領域171はチャネル領域12を隔ててゲート電極14の両端部下から第1のペーサ161下に亘って配され、N+領域172は、ソース・ドレイン領域として第2のペーサ162下にも延在している。シリサイド層18がソース・ドレイン領域、つまりN+領域172上において第2スペーサに隣接した形態で設けられている。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、微細化された絶縁ゲート型のトランジスタを含む半導体装置に係り、特にLDD(Lightly Doped Drain )構造、すなわちエクステンション領域を有するMOS(Metal Oxide Semiconductor)型トランジスタのシリサイド構造を含んだ半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
半導体集積回路の大規模集積化、縮小化が進み、低電源電圧−昇圧動作が要求される。このような状況の中、MOS型トランジスタ(電界効果型MOSトランジスタ;MOSFET)は、LDD構造が採用されるのが一般的である。
【0003】
LDD構造は、ソース・ドレインのエクステンション領域とも呼ばれる。周知のように、ゲート電極側壁のスペーサ形成前に予めゲート電極の領域をマスクにソース・ドレインの低濃度領域を不純物イオン注入により形成するものである。MOS型トランジスタの微細化に伴い、この低濃度のエクステンション領域は浅層化され、浅接合化が図れるようになる。
【0004】
また、微細化に際し、MOSFETにおけるポリシリコンゲート電極を低抵抗化するために、ポリシリコンゲート電極上部をシリサイド化することが知られている。すなわち、ポリシリコンゲート電極上に高融点金属の例えばCo薄膜をスパッタ法にて形成し、Co薄膜に対してシリサイド化のための熱処理を行う。その後、未反応のCoを除去して再度熱処理を行うことによって安定な低抵抗シリサイド層を形成する。
【0005】
ゲート電極上部のシリサイド化に伴ない、ゲート電極側壁のスペーサが分離領域になり、ソース・ドレインのシリコン基板上にも自己整合的にCo薄膜形成→シリサイド化→低抵抗シリサイド層形成が可能である。これがいわゆるサリサイドプロセスであり、低抵抗化、性能向上を図るMOSFETとして周知技術である。
【0006】
図7(a),(b)は、それぞれ従来のMOSFETの製造方法を工程順に示す断面図である。ソース・ドレイン領域上及びゲート電極上部をシリサイド構造とする手順が示されている。
【0007】
図7(a)に示すように、Si基板の素子領域71上にゲート酸化膜72を介してポリシリコンゲート電極73を形成する。ゲート側部にはシリコン酸化膜またはシリコン窒化膜で構成されるスペーサ(サイドウォール)74を形成する。ソース・ドレイン領域75は、LDD構造、いわゆるエクステンション領域751を有する。すなわち、基板71にはポリシリコンゲート電極73をマスクに低濃度、さらに、サイドウォール74をマスクに高濃度の不純物がイオン注入される。このような構成において、全面に例えばCo膜76をスパッタ法にて形成する。
【0008】
次に、図7(b)に示すように、Co膜76に対してシリサイド化のための熱処理を行う(第1次アニール)。その後、未反応のCoを除去して再度熱処理を行うことによって安定な低抵抗のシリサイド層77を形成する(第2次アニール)。サイドウォール74はポリシリコンゲート電極73側部のシリサイド化を抑え、ソース・ドレイン領域75との短絡を防止する。
【0009】
上記構成によれば、シリサイド層77は同一工程でポリシリコンゲート電極73上及びソース・ドレイン領域75上に形成される(自己整合的シリサイド(サリサイドプロセス))。
【0010】
【発明が解決しようとする課題】
サリサイドプロセス時におけるソース・ドレイン領域75上へのシリサイド層77の形成はストレスがかかる。これにより、破線で示されるような欠陥DFが生じる。このような欠陥DFは、シリサイド層77がエクステンション領域751に近いためジャンクションを横切る微小リークを発生させる。この微小リーク電流は低消費電力デバイスにおいては無視できない。従来の対策としてダブルドレイン構造などでジャンクションを横切る欠陥を出さないようにする技術がある。しかし、短チャネル効果の影響が懸念されるため微細化には適していない。
【0011】
本発明は上記のような事情を考慮してなされたもので、短チャネル効果に影響を与えずに、シリサイド形成ストレスで発生する欠陥による微小リークを低減することのできる半導体装置及びその製造方法を提供しようとするものである。
【0012】
【課題を解決するための手段】
本発明の[請求項1]に係る半導体装置は、
第1導電型のシリコンの半導体素子領域に形成された所定のチャネル領域と、
前記チャネル領域を有する半導体素子領域上にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極側部の第1スペーサ及びその外側の第2スペーサと、
前記チャネル領域を隔てて半導体素子領域に設けられる第2導電型不純物領域であって、少なくともゲート電極両端部下から第1のペーサ下に亘って配されたソース・ドレイン領域の低濃度エクステンション領域と、
前記チャネル領域を隔てて半導体素子領域に設けられる第2導電型不純物領域であって、少なくとも前記第2スペーサ下に延在する前記エクステンション領域より高濃度のソース・ドレイン領域と、
少なくとも前記第2スペーサに隣接して設けられる前記ソース・ドレイン領域上のシリサイド層と、
を具備したことを特徴とする。
【0013】
上記本発明に係る半導体装置によれば、高濃度のソース・ドレイン領域は第2スペーサ下にも延在する。そして、ソース・ドレイン領域上のシリサイド層は第2スペーサから外側に形成されている。これにより、欠陥の発生ポイントが素子に悪影響が及ばない位置、つまり、ジャンクションを横切るリークが出難い位置に変更される。この位置変更によってジャンクションの位置は変更されない。
【0014】
本発明の[請求項2]に係る半導体装置は、[請求項1]に従属され、
前記ゲート電極は少なくとも上部がシリサイド層であることを特徴とする。サリサイド構造に有効である。
【0015】
本発明の[請求項3]に係る半導体装置の製造方法は、
第1導電型のシリコンの半導体素子領域における所定のチャネル領域上にゲート絶縁膜を介してゲート用の導電部材を形成する工程と、
前記導電部材をマスクにして前記半導体素子領域に第1の濃度の第2導電型不純物を導入する工程と、
前記導電部材側部に対し絶縁性の第1スペーサを形成する工程と、
前記導電部材及び第1スペーサをマスクにして前記半導体素子領域に前記第1の濃度より高い第2の濃度の第2導電型不純物を導入する工程と、
前記第1スペーサ側部に対し第2スペーサを形成する工程と、
少なくとも前記第2スペーサに隣接して前記ソース・ドレイン領域上にシリサイド層を形成する工程と、
を具備したことを特徴とする。
【0016】
上記本発明に係る半導体装置の製造方法によれば、ソース・ドレイン領域上にシリサイド層を形成しても第2スペーサのマスク効果によって、欠陥の発生ポイントが素子に悪影響が及ばない位置、つまり、ジャンクションを横切るリークが出難い位置に変更される。この位置変更によってジャンクションの位置は変更されない。
【0017】
本発明の[請求項4]に係る半導体装置の製造方法は、[請求項3]に従属され、
前記シリサイド層を形成する工程は、少なくとも前記ソース・ドレイン領域上を含んでシリサイド化のための金属膜を堆積する工程と、
熱処理により暫定的なシリサイド層を形成する第1次熱処理工程と、
シリサイド化しない未反応の金属を除去するウェット工程と、
再度熱処理し所定のシリサイド層を形成する第2次熱処理工程と、
を具備したことを特徴とする。
本発明の[請求項5]に係る半導体装置の製造方法は、[請求項3]または[請求項4]に従属され、
前記シリサイド層を形成する工程は、前記ゲート用の導電部材上にも前記金属膜を堆積し、シリサイド層を形成する工程を含むことを特徴とする。すなわち、サリサイド構造の形成にも有効である。
【0018】
【発明の実施の形態】
図1は、本発明の第1実施形態に係る半導体装置の構成であり、集積回路における比較的短いチャネル長を有する微細なMOSFETの要部の構成を示す断面図である。
【0019】
単結晶Siの基板における例えばP型の素子領域11のチャネル領域12上にゲート酸化膜13を介してゲート電極14が設けられている。ゲート電極14両側部に絶縁性の第1スペーサ161、さらにその外側に第2スペーサ162が設けられている。チャネル領域12を隔てたソース・ドレイン領域17は、低濃度のN型不純物領域(N−領域)171及び高濃度のN型不純物領域(N+領域)172を含む。
【0020】
N−領域171はLDD構造すなわちエクステンション領域として、チャネル領域12を隔ててゲート電極14の両端部下から第1のペーサ161下に亘って配されている。また、N+領域172は、ソース・ドレイン領域として第2のペーサ162下にも延在している。
【0021】
さらに、シリサイド層18がソース・ドレイン領域、つまりN+領域172上において第2スペーサ162に隣接した形態で設けられている。このシリサイド層18はゲート電極14上部にも形成されていてもよい(サリサイド構造)。これはゲート電極14がポリシリコンゲート電極である場合であって、ゲート電極14がメタルゲートである場合は、この限りではない。
【0022】
上記本発明に係る半導体装置によれば、高濃度のソース・ドレイン領域、つまりN+領域172は、第2スペーサ162下にも延在する。そして、ソース・ドレイン領域上のシリサイド層18は第2スペーサ162から外側に形成されている。これにより、欠陥の発生ポイント(破線DF)が素子に悪影響が及ばない位置、つまり、ジャンクションを横切るリークが出難い位置に変更される。これにより、素子の信頼性が向上する。また、この位置変更によってジャンクションの位置は変更されないので、特性は維持でき、微細化、低消費電力の両立が可能である。
【0023】
図2〜図6は、それぞれ上記図1で示したような形態における微細なMOSFETの製造方法の要部を工程順に示す断面図である。
まず、図2に示すように、単結晶Siの基板における例えばP型の素子領域11上の所定領域に、しきい値制御用のドープを伴うチャネル領域12を形成し、2nm程度のゲート酸化膜13、その上に200nm程度のポリシリコン層を形成して幅100nm程度のゲート電極14をパターニングする。その後、ゲート電極14を後酸化(熱酸化)し、後酸化膜15を形成する。
【0024】
次に、このようなゲート電極14の領域をマスクに、LDD構造いわゆるエクステンション領域のためのソース・ドレインの低濃度N型不純物領域(N−領域)171をイオン注入により形成する。このN−領域171は、例えば砒素を加速電圧5keV程度、ドーズ量1×1014〜1×1015cm−2程度でもって形成する。
【0025】
次に、図3に示すように、ゲート電極14上を覆う絶縁膜(例えばシリコン窒化膜)をおよそ90nm以上厚く堆積し、RIE(Reactive Ion Etching)法等により異方性エッチングすることによってゲート電極14の第1スペーサ161を形成する。
【0026】
次に、図4に示すように、ゲート電極14から第1スペーサ161に亘る領域をマスクにソース・ドレイン領域を形成する高濃度のN型不純物領域(N+領域)172をイオン注入により形成する。このN+領域172は、全面に図示しない薄い酸化膜を形成し、この酸化膜越しに例えば砒素を加速電圧70keV程度、ドーズ量を2×1015〜4×1015cm−2程度でもって形成する。
【0027】
さらに、ゲート電極14及び第1スペーサ161上を覆う絶縁膜(例えばシリコン酸化膜)を90nm以上厚く堆積し、RIE(Reactive Ion Etching)法等により異方性エッチングすることによって、第1スペーサ161に隣接する第2スペーサ162を形成する。
【0028】
次に、図5に示すように、ゲート電極14上部及びソース・ドレインのN+領域172を覆うように全面に金属膜181を堆積する。金属膜181としては例えばCoであり、スパッタ法を利用して堆積する。
【0029】
金属膜(ここではCo)181の厚みは、後にソース・ドレインの高濃度領域17に形成されるシリサイド層の厚みに影響する。スパイキングなどジャンクションリークの原因を与えないよう厚みを制御すべきである。
【0030】
次に、金属膜(Co)181に対するシリサイド化を促す熱処理、いわゆる第1次アニール工程を経る。これは、500℃程度で30秒くらいの熱処理であり、これにより、少なくともゲート電極14上部及びのN+領域172上部には暫定的なシリサイド層182が形成される。このシリサイド層182は高抵抗のCoSi膜(Co2Si膜も含む)で構成される。
【0031】
次に、図6に示すように、ウェハは塩酸+過酸化水素水を含む溶液に漬浸され、シリサイド化しない未反応の金属(Coを含む)を除去する第1次ウェット工程を経る。さらに、アンモニア+過酸化水素を含む溶液を用いて再度洗浄除去し、水洗処理する第2次ウェット工程を経る。金属(Coを含む)の残留物は一掃除去される。
【0032】
ウェハ乾燥後、再度アニール処理することにより、シリサイド層182を安定させる(第2次アニール工程の実施)。これは、850℃程度で30秒くらいの熱処理であり、これにより、自己整合的に低抵抗のシリサイド層(CoSi2膜)18を形成することができる(サリサイド構造)。
【0033】
上記実施形態の方法によれば、ソース・ドレイン領域(N+領域172)上にシリサイド層18を形成しても第2スペーサ162のマスク効果によって、欠陥の発生ポイントが素子に悪影響が及ばない位置、つまり、ジャンクションを横切るリークが出難い位置に変更される(図1の破線DF参照)。これにより、素子の信頼性が向上する。また、この位置変更によってジャンクションの位置は変更されないので、特性は維持でき、微細化、低消費電力の両立が可能である。
【0034】
なお、上記実施形態及び方法において、第1、第2スペーサ161,162をそれぞれシリコン窒化膜、シリコン酸化膜としたが、これに限らない。シリサイド層18がソース・ドレイン領域及びゲート電極上に形成されるサリサイド構造を示したが、ゲート電極にメタルゲートを利用した構造にも本発明は有効である。シリサイド層18を形成する金属としてCoを利用したが、これに限らない。シリサイド層18を形成する金属として、Ti、Ni、Moやその他の高融点金属を利用してもよい。また、N型の素子領域上にPチャネルMOSトランジスタを形成する場合も同様に構成できる。
【0035】
すなわち、本発明に係る第1、第2スペーサ161,162の構成により、シリサイド形成時の欠陥の発生ポイントを位置変更することができる。これにより、ダブルドレイン構造など不要となり、不純物イオン注入に関し濃度制限も緩和される。また、パンチスルー防止能力を高め、ソース・ドレイン間のリーク電流が抑えられる。
【0036】
【発明の効果】
以上説明したように、本発明によれば、第2スペーサを設けたことにより、シリサイド形成時のストレスによる欠陥の発生ポイントが素子に悪影響が及ばない位置、つまり、ジャンクションを横切るリークが出難い位置に変更される。しかも、ジャンクション位置は変更されずに、特性を維持できる。この結果、短チャネル効果に影響を与えずに、シリサイド形成ストレスで発生する欠陥による微小リークを低減することのできる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図1】本発明の第1実施形態に係る半導体装置の構成であり、集積回路における比較的短いチャネル長を有する微細なMOSFETの要部の構成を示す断面図である。
【図2】図1におけるMOS型トランジスタの製造方法の要部を工程順に示す第1の断面図である。
【図3】図2に続く第2の断面図である。
【図4】図3に続く第3の断面図である。
【図5】図4に続く第4の断面図である。
【図6】図5に続く第5の断面図である。
【図7】(a),(b)は、それぞれ従来のMOSFETの製造方法を工程順に示す断面図である。
【符号の説明】
11,71…素子領域、12…チャネル領域、13,72…ゲート酸化膜、14,73…ゲート電極、15…後酸化膜、161…第1スペーサ、162…第2スペーサ、17,75…ソース・ドレイン領域、171…N−領域、172…N+領域、18,182,77…シリサイド層、181…シリサイド化させる金属膜、74…スペーサ(サイドウォール)、751…エクステンション領域、76…Co膜、DF…欠陥。
【発明の属する技術分野】
本発明は、微細化された絶縁ゲート型のトランジスタを含む半導体装置に係り、特にLDD(Lightly Doped Drain )構造、すなわちエクステンション領域を有するMOS(Metal Oxide Semiconductor)型トランジスタのシリサイド構造を含んだ半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
半導体集積回路の大規模集積化、縮小化が進み、低電源電圧−昇圧動作が要求される。このような状況の中、MOS型トランジスタ(電界効果型MOSトランジスタ;MOSFET)は、LDD構造が採用されるのが一般的である。
【0003】
LDD構造は、ソース・ドレインのエクステンション領域とも呼ばれる。周知のように、ゲート電極側壁のスペーサ形成前に予めゲート電極の領域をマスクにソース・ドレインの低濃度領域を不純物イオン注入により形成するものである。MOS型トランジスタの微細化に伴い、この低濃度のエクステンション領域は浅層化され、浅接合化が図れるようになる。
【0004】
また、微細化に際し、MOSFETにおけるポリシリコンゲート電極を低抵抗化するために、ポリシリコンゲート電極上部をシリサイド化することが知られている。すなわち、ポリシリコンゲート電極上に高融点金属の例えばCo薄膜をスパッタ法にて形成し、Co薄膜に対してシリサイド化のための熱処理を行う。その後、未反応のCoを除去して再度熱処理を行うことによって安定な低抵抗シリサイド層を形成する。
【0005】
ゲート電極上部のシリサイド化に伴ない、ゲート電極側壁のスペーサが分離領域になり、ソース・ドレインのシリコン基板上にも自己整合的にCo薄膜形成→シリサイド化→低抵抗シリサイド層形成が可能である。これがいわゆるサリサイドプロセスであり、低抵抗化、性能向上を図るMOSFETとして周知技術である。
【0006】
図7(a),(b)は、それぞれ従来のMOSFETの製造方法を工程順に示す断面図である。ソース・ドレイン領域上及びゲート電極上部をシリサイド構造とする手順が示されている。
【0007】
図7(a)に示すように、Si基板の素子領域71上にゲート酸化膜72を介してポリシリコンゲート電極73を形成する。ゲート側部にはシリコン酸化膜またはシリコン窒化膜で構成されるスペーサ(サイドウォール)74を形成する。ソース・ドレイン領域75は、LDD構造、いわゆるエクステンション領域751を有する。すなわち、基板71にはポリシリコンゲート電極73をマスクに低濃度、さらに、サイドウォール74をマスクに高濃度の不純物がイオン注入される。このような構成において、全面に例えばCo膜76をスパッタ法にて形成する。
【0008】
次に、図7(b)に示すように、Co膜76に対してシリサイド化のための熱処理を行う(第1次アニール)。その後、未反応のCoを除去して再度熱処理を行うことによって安定な低抵抗のシリサイド層77を形成する(第2次アニール)。サイドウォール74はポリシリコンゲート電極73側部のシリサイド化を抑え、ソース・ドレイン領域75との短絡を防止する。
【0009】
上記構成によれば、シリサイド層77は同一工程でポリシリコンゲート電極73上及びソース・ドレイン領域75上に形成される(自己整合的シリサイド(サリサイドプロセス))。
【0010】
【発明が解決しようとする課題】
サリサイドプロセス時におけるソース・ドレイン領域75上へのシリサイド層77の形成はストレスがかかる。これにより、破線で示されるような欠陥DFが生じる。このような欠陥DFは、シリサイド層77がエクステンション領域751に近いためジャンクションを横切る微小リークを発生させる。この微小リーク電流は低消費電力デバイスにおいては無視できない。従来の対策としてダブルドレイン構造などでジャンクションを横切る欠陥を出さないようにする技術がある。しかし、短チャネル効果の影響が懸念されるため微細化には適していない。
【0011】
本発明は上記のような事情を考慮してなされたもので、短チャネル効果に影響を与えずに、シリサイド形成ストレスで発生する欠陥による微小リークを低減することのできる半導体装置及びその製造方法を提供しようとするものである。
【0012】
【課題を解決するための手段】
本発明の[請求項1]に係る半導体装置は、
第1導電型のシリコンの半導体素子領域に形成された所定のチャネル領域と、
前記チャネル領域を有する半導体素子領域上にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極側部の第1スペーサ及びその外側の第2スペーサと、
前記チャネル領域を隔てて半導体素子領域に設けられる第2導電型不純物領域であって、少なくともゲート電極両端部下から第1のペーサ下に亘って配されたソース・ドレイン領域の低濃度エクステンション領域と、
前記チャネル領域を隔てて半導体素子領域に設けられる第2導電型不純物領域であって、少なくとも前記第2スペーサ下に延在する前記エクステンション領域より高濃度のソース・ドレイン領域と、
少なくとも前記第2スペーサに隣接して設けられる前記ソース・ドレイン領域上のシリサイド層と、
を具備したことを特徴とする。
【0013】
上記本発明に係る半導体装置によれば、高濃度のソース・ドレイン領域は第2スペーサ下にも延在する。そして、ソース・ドレイン領域上のシリサイド層は第2スペーサから外側に形成されている。これにより、欠陥の発生ポイントが素子に悪影響が及ばない位置、つまり、ジャンクションを横切るリークが出難い位置に変更される。この位置変更によってジャンクションの位置は変更されない。
【0014】
本発明の[請求項2]に係る半導体装置は、[請求項1]に従属され、
前記ゲート電極は少なくとも上部がシリサイド層であることを特徴とする。サリサイド構造に有効である。
【0015】
本発明の[請求項3]に係る半導体装置の製造方法は、
第1導電型のシリコンの半導体素子領域における所定のチャネル領域上にゲート絶縁膜を介してゲート用の導電部材を形成する工程と、
前記導電部材をマスクにして前記半導体素子領域に第1の濃度の第2導電型不純物を導入する工程と、
前記導電部材側部に対し絶縁性の第1スペーサを形成する工程と、
前記導電部材及び第1スペーサをマスクにして前記半導体素子領域に前記第1の濃度より高い第2の濃度の第2導電型不純物を導入する工程と、
前記第1スペーサ側部に対し第2スペーサを形成する工程と、
少なくとも前記第2スペーサに隣接して前記ソース・ドレイン領域上にシリサイド層を形成する工程と、
を具備したことを特徴とする。
【0016】
上記本発明に係る半導体装置の製造方法によれば、ソース・ドレイン領域上にシリサイド層を形成しても第2スペーサのマスク効果によって、欠陥の発生ポイントが素子に悪影響が及ばない位置、つまり、ジャンクションを横切るリークが出難い位置に変更される。この位置変更によってジャンクションの位置は変更されない。
【0017】
本発明の[請求項4]に係る半導体装置の製造方法は、[請求項3]に従属され、
前記シリサイド層を形成する工程は、少なくとも前記ソース・ドレイン領域上を含んでシリサイド化のための金属膜を堆積する工程と、
熱処理により暫定的なシリサイド層を形成する第1次熱処理工程と、
シリサイド化しない未反応の金属を除去するウェット工程と、
再度熱処理し所定のシリサイド層を形成する第2次熱処理工程と、
を具備したことを特徴とする。
本発明の[請求項5]に係る半導体装置の製造方法は、[請求項3]または[請求項4]に従属され、
前記シリサイド層を形成する工程は、前記ゲート用の導電部材上にも前記金属膜を堆積し、シリサイド層を形成する工程を含むことを特徴とする。すなわち、サリサイド構造の形成にも有効である。
【0018】
【発明の実施の形態】
図1は、本発明の第1実施形態に係る半導体装置の構成であり、集積回路における比較的短いチャネル長を有する微細なMOSFETの要部の構成を示す断面図である。
【0019】
単結晶Siの基板における例えばP型の素子領域11のチャネル領域12上にゲート酸化膜13を介してゲート電極14が設けられている。ゲート電極14両側部に絶縁性の第1スペーサ161、さらにその外側に第2スペーサ162が設けられている。チャネル領域12を隔てたソース・ドレイン領域17は、低濃度のN型不純物領域(N−領域)171及び高濃度のN型不純物領域(N+領域)172を含む。
【0020】
N−領域171はLDD構造すなわちエクステンション領域として、チャネル領域12を隔ててゲート電極14の両端部下から第1のペーサ161下に亘って配されている。また、N+領域172は、ソース・ドレイン領域として第2のペーサ162下にも延在している。
【0021】
さらに、シリサイド層18がソース・ドレイン領域、つまりN+領域172上において第2スペーサ162に隣接した形態で設けられている。このシリサイド層18はゲート電極14上部にも形成されていてもよい(サリサイド構造)。これはゲート電極14がポリシリコンゲート電極である場合であって、ゲート電極14がメタルゲートである場合は、この限りではない。
【0022】
上記本発明に係る半導体装置によれば、高濃度のソース・ドレイン領域、つまりN+領域172は、第2スペーサ162下にも延在する。そして、ソース・ドレイン領域上のシリサイド層18は第2スペーサ162から外側に形成されている。これにより、欠陥の発生ポイント(破線DF)が素子に悪影響が及ばない位置、つまり、ジャンクションを横切るリークが出難い位置に変更される。これにより、素子の信頼性が向上する。また、この位置変更によってジャンクションの位置は変更されないので、特性は維持でき、微細化、低消費電力の両立が可能である。
【0023】
図2〜図6は、それぞれ上記図1で示したような形態における微細なMOSFETの製造方法の要部を工程順に示す断面図である。
まず、図2に示すように、単結晶Siの基板における例えばP型の素子領域11上の所定領域に、しきい値制御用のドープを伴うチャネル領域12を形成し、2nm程度のゲート酸化膜13、その上に200nm程度のポリシリコン層を形成して幅100nm程度のゲート電極14をパターニングする。その後、ゲート電極14を後酸化(熱酸化)し、後酸化膜15を形成する。
【0024】
次に、このようなゲート電極14の領域をマスクに、LDD構造いわゆるエクステンション領域のためのソース・ドレインの低濃度N型不純物領域(N−領域)171をイオン注入により形成する。このN−領域171は、例えば砒素を加速電圧5keV程度、ドーズ量1×1014〜1×1015cm−2程度でもって形成する。
【0025】
次に、図3に示すように、ゲート電極14上を覆う絶縁膜(例えばシリコン窒化膜)をおよそ90nm以上厚く堆積し、RIE(Reactive Ion Etching)法等により異方性エッチングすることによってゲート電極14の第1スペーサ161を形成する。
【0026】
次に、図4に示すように、ゲート電極14から第1スペーサ161に亘る領域をマスクにソース・ドレイン領域を形成する高濃度のN型不純物領域(N+領域)172をイオン注入により形成する。このN+領域172は、全面に図示しない薄い酸化膜を形成し、この酸化膜越しに例えば砒素を加速電圧70keV程度、ドーズ量を2×1015〜4×1015cm−2程度でもって形成する。
【0027】
さらに、ゲート電極14及び第1スペーサ161上を覆う絶縁膜(例えばシリコン酸化膜)を90nm以上厚く堆積し、RIE(Reactive Ion Etching)法等により異方性エッチングすることによって、第1スペーサ161に隣接する第2スペーサ162を形成する。
【0028】
次に、図5に示すように、ゲート電極14上部及びソース・ドレインのN+領域172を覆うように全面に金属膜181を堆積する。金属膜181としては例えばCoであり、スパッタ法を利用して堆積する。
【0029】
金属膜(ここではCo)181の厚みは、後にソース・ドレインの高濃度領域17に形成されるシリサイド層の厚みに影響する。スパイキングなどジャンクションリークの原因を与えないよう厚みを制御すべきである。
【0030】
次に、金属膜(Co)181に対するシリサイド化を促す熱処理、いわゆる第1次アニール工程を経る。これは、500℃程度で30秒くらいの熱処理であり、これにより、少なくともゲート電極14上部及びのN+領域172上部には暫定的なシリサイド層182が形成される。このシリサイド層182は高抵抗のCoSi膜(Co2Si膜も含む)で構成される。
【0031】
次に、図6に示すように、ウェハは塩酸+過酸化水素水を含む溶液に漬浸され、シリサイド化しない未反応の金属(Coを含む)を除去する第1次ウェット工程を経る。さらに、アンモニア+過酸化水素を含む溶液を用いて再度洗浄除去し、水洗処理する第2次ウェット工程を経る。金属(Coを含む)の残留物は一掃除去される。
【0032】
ウェハ乾燥後、再度アニール処理することにより、シリサイド層182を安定させる(第2次アニール工程の実施)。これは、850℃程度で30秒くらいの熱処理であり、これにより、自己整合的に低抵抗のシリサイド層(CoSi2膜)18を形成することができる(サリサイド構造)。
【0033】
上記実施形態の方法によれば、ソース・ドレイン領域(N+領域172)上にシリサイド層18を形成しても第2スペーサ162のマスク効果によって、欠陥の発生ポイントが素子に悪影響が及ばない位置、つまり、ジャンクションを横切るリークが出難い位置に変更される(図1の破線DF参照)。これにより、素子の信頼性が向上する。また、この位置変更によってジャンクションの位置は変更されないので、特性は維持でき、微細化、低消費電力の両立が可能である。
【0034】
なお、上記実施形態及び方法において、第1、第2スペーサ161,162をそれぞれシリコン窒化膜、シリコン酸化膜としたが、これに限らない。シリサイド層18がソース・ドレイン領域及びゲート電極上に形成されるサリサイド構造を示したが、ゲート電極にメタルゲートを利用した構造にも本発明は有効である。シリサイド層18を形成する金属としてCoを利用したが、これに限らない。シリサイド層18を形成する金属として、Ti、Ni、Moやその他の高融点金属を利用してもよい。また、N型の素子領域上にPチャネルMOSトランジスタを形成する場合も同様に構成できる。
【0035】
すなわち、本発明に係る第1、第2スペーサ161,162の構成により、シリサイド形成時の欠陥の発生ポイントを位置変更することができる。これにより、ダブルドレイン構造など不要となり、不純物イオン注入に関し濃度制限も緩和される。また、パンチスルー防止能力を高め、ソース・ドレイン間のリーク電流が抑えられる。
【0036】
【発明の効果】
以上説明したように、本発明によれば、第2スペーサを設けたことにより、シリサイド形成時のストレスによる欠陥の発生ポイントが素子に悪影響が及ばない位置、つまり、ジャンクションを横切るリークが出難い位置に変更される。しかも、ジャンクション位置は変更されずに、特性を維持できる。この結果、短チャネル効果に影響を与えずに、シリサイド形成ストレスで発生する欠陥による微小リークを低減することのできる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図1】本発明の第1実施形態に係る半導体装置の構成であり、集積回路における比較的短いチャネル長を有する微細なMOSFETの要部の構成を示す断面図である。
【図2】図1におけるMOS型トランジスタの製造方法の要部を工程順に示す第1の断面図である。
【図3】図2に続く第2の断面図である。
【図4】図3に続く第3の断面図である。
【図5】図4に続く第4の断面図である。
【図6】図5に続く第5の断面図である。
【図7】(a),(b)は、それぞれ従来のMOSFETの製造方法を工程順に示す断面図である。
【符号の説明】
11,71…素子領域、12…チャネル領域、13,72…ゲート酸化膜、14,73…ゲート電極、15…後酸化膜、161…第1スペーサ、162…第2スペーサ、17,75…ソース・ドレイン領域、171…N−領域、172…N+領域、18,182,77…シリサイド層、181…シリサイド化させる金属膜、74…スペーサ(サイドウォール)、751…エクステンション領域、76…Co膜、DF…欠陥。
Claims (5)
- 第1導電型のシリコンの半導体素子領域に形成された所定のチャネル領域と、
前記チャネル領域を有する半導体素子領域上にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極側部の第1スペーサ及びその外側の第2スペーサと、
前記チャネル領域を隔てて半導体素子領域に設けられる第2導電型不純物領域であって、少なくともゲート電極両端部下から第1のペーサ下に亘って配されたソース・ドレイン領域の低濃度エクステンション領域と、
前記チャネル領域を隔てて半導体素子領域に設けられる第2導電型不純物領域であって、少なくとも前記第2スペーサ下に延在する前記エクステンション領域より高濃度のソース・ドレイン領域と、
少なくとも前記第2スペーサに隣接して設けられる前記ソース・ドレイン領域上のシリサイド層と、
を具備したことを特徴とする半導体装置。 - 前記ゲート電極は少なくとも上部がシリサイド層であることを特徴とする半導体装置。
- 第1導電型のシリコンの半導体素子領域における所定のチャネル領域上にゲート絶縁膜を介してゲート用の導電部材を形成する工程と、
前記導電部材をマスクにして前記半導体素子領域に第1の濃度の第2導電型不純物を導入する工程と、
前記導電部材側部に対し絶縁性の第1スペーサを形成する工程と、
前記導電部材及び第1スペーサをマスクにして前記半導体素子領域に前記第1の濃度より高い第2の濃度の第2導電型不純物を導入する工程と、
前記第1スペーサ側部に対し第2スペーサを形成する工程と、
少なくとも前記第2スペーサに隣接して前記ソース・ドレイン領域上にシリサイド層を形成する工程と、
を具備したことを特徴とする半導体装置の製造方法。 - 前記シリサイド層を形成する工程は、少なくとも前記ソース・ドレイン領域上を含んでシリサイド化のための金属膜を堆積する工程と、
熱処理により暫定的なシリサイド層を形成する第1次熱処理工程と、
シリサイド化しない未反応の金属を除去するウェット工程と、
再度熱処理し所定のシリサイド層を形成する第2次熱処理工程と、
を具備したことを特徴とする請求項1記載の半導体装置の製造方法。 - 前記シリサイド層を形成する工程は、前記ゲート用の導電部材上にも前記金属膜を堆積し、シリサイド層を形成する工程を含むことを特徴とする請求項3または4記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002323978A JP2004158697A (ja) | 2002-11-07 | 2002-11-07 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (1)
Publication Number | Publication Date |
---|---|
JP2004158697A true JP2004158697A (ja) | 2004-06-03 |
Family
ID=32803706
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002323978A Withdrawn JP2004158697A (ja) | 2002-11-07 | 2002-11-07 | 半導体装置及びその製造方法 |
Country Status (1)
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JP (1) | JP2004158697A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006148077A (ja) * | 2004-11-15 | 2006-06-08 | Taiwan Semiconductor Manufacturing Co Ltd | 延伸スペーサを利用した半導体デバイスおよびその形成方法 |
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WO2008156182A1 (ja) * | 2007-06-18 | 2008-12-24 | Nec Corporation | 半導体装置及びその製造方法 |
-
2002
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