JPH11284179A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ゲート電極の空乏化が生じることがなく、し
かもゲート絶縁膜特性を損なうことのない半導体装置お
よびその製造方法を提供する。 【解決手段】 ゲート絶縁膜１７の全面にＣＶＤ法によ
り薄い多結晶シリコン膜２２を形成する。この多結晶シ
リコン膜２２上にＣＶＤ法により保護膜を形成した後、
保護膜および多結晶シリコン膜２２をそれぞれ電極パタ
ーン形状に加工する。その後、多結晶シリコン膜２２お
よび保護膜の側面部にゲート側壁（サイドウォール）１
８を形成し、ゲート側壁１８、保護膜および素子分離膜
１３をマスクとして、ｎ型不純物、例えば砒素のイオン
注入を行い、ｎ⁺ 型ソース領域１４およびｎ⁺ 型ドレイ
ン領域１５を自己整合的に形成する。保護膜を除去した
後、例えばスパッタリング法によりコバルト膜２６をシ
リコン基板１１の全面に形成し、熱処理（ＲＴＡ）を行
う。これにより、多結晶シリコン膜２２は全体がシリサ
イド化され、これがゲート電極となる。同時に、ｎ⁺ 型
ソース領域１４およびｎ⁺ 型ドレイン領域１５の上にシ
リサイド層が形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＯＳ（Metal Ox
ide Semiconductor ) 型のトランジスタを備えた半導体
装置およびその製造方法に係り、特にサリサイド（self
-Aligned Siliside ）構造を有する半導体装置およびそ
の製造方法に関する。

【０００２】

【従来の技術】近年、ＬＳＩ（Large Scale Integrated
circuit) 等の半導体製造の分野では、スケーリング法
則に従って素子の微細化が進み、高集積化および高性能
化（高速化および低消費電力化）がなされている。しか
しながら、この素子の微細化に伴って、ＭＯＳ型電界効
果トランジスタ（ＦＥＴ；Field Effect Transistor ）
（以下，ＭＯＳＦＥＴという）では、新たな問題が種々
顕在化してきている。その問題の１つとしてＭＯＳＦＥ
Ｔのゲートの空乏化が挙げられる。

【０００３】ＭＯＳＦＥＴのゲート電極としては、従来
のアルミニウム（Ａｌ）によるＡｌゲートに代わり、導
電性のある多結晶シリコンによるＳｉゲートが用いられ
ている。このＳｉゲートを用いたＭＯＳＦＥＴでは、Ｃ
ＶＤ（Chemical Vapor Deposition:化学的気相成長 )法
によりＳｉゲート電極を形成した後、Ｓｉゲート電極を
直接マスクとしたイオン注入により、ソース・ドレイン
領域を自己整合的に形成することができる。これによっ
てＳｉゲートＭＯＳＦＥＴでは、ＡｌゲートＭＯＳＦＥ
Ｔのようにゲート電極とソース・ドレイン領域の一部が
重なることがなくなるので、寄生容量が減少しＡｌゲー
トＭＯＳＦＥＴよりも高速化が可能になる。

【０００４】ところで、このＳｉゲートＭＯＳＦＥＴで
は、多結晶シリコン膜中に不純物をイオン注入等の方法
により添加してＳｉゲートの低抵抗化を図っている。こ
こで、不純物のイオン注入量が多過ぎると、不純物イオ
ンが基板側へ突き抜ける虞れがあるため注入量は制限せ
ざるを得ない。しかしながら、注入量が少ないと、添加
された不純物は多結晶シリコン膜のゲート絶縁膜付近に
まで十分に拡散されず、不純物の濃度分布が不均一とな
る。すなわち、ゲート絶縁膜近傍は半導体状態のままで
あり、この状態では、ＳｉゲートＭＯＳＦＥＴの動作時
においてゲート電極に所定の電圧を印加したときにＳｉ
ゲートが空乏化して容量（空乏層容量）が発生する。こ
のゲート空乏化による空乏層容量の占める割合は、微細
化が進みゲート絶縁膜の膜厚が薄くなるにしたがって相
対的に大きくなる。そのためＭＯＳＦＥＴの電流駆動能
力が低下し、今日ではこれが大きな問題となっている。

【０００５】そこで、その対策の１つとして、高融点金
属からなるゲート電極を備えたメタルゲート構造のＭＯ
ＳＦＥＴが提案されている。このメタルゲートは、ゲー
ト電極全体が金属であるため、Ｓｉゲートの場合のよう
にゲート空乏化の問題が生じることはなく、しかもＳｉ
ゲートよりも低抵抗化を図ることができるという利点が
ある。メタルゲート構造のＭＯＳＦＥＴの製造方法とし
ては、ゲート酸化膜上に窒化チタン（ＴｉＮ）膜および
タングステン（Ｗ）膜をこの順で積層した後に電極形状
にパターニングし、次いで、このゲート電極をマスクと
してシリコン基板に不純物のイオン注入を行い、更に例
えば１０００℃のＲＴＡ（Rapid Thermal Annealing)に
よりソース領域およびドレイン領域を形成する方法（IE
DM97, p．825 〜828 ）や、シリコン基板内にソース領
域およびドレイン領域を形成すると共にゲート電極部に
多結晶シリコン膜を形成した後、多結晶シリコン膜を電
極形状に加工し、この多結晶シリコン膜上に窒化チタン
とタングステンとからなる金属膜をＣＶＤ法により形成
する方法が報告されている（IEDM97, p．821 〜824
）。

【０００６】

【発明が解決しようとする課題】しかしながら、上述の
メタルゲート構造のＭＯＳＦＥＴにおいては、いずれも
ゲート形成の際にゲート絶縁膜の特性が劣化するという
問題があった。すなわち、メタル（窒化チタンおよびタ
ングステン）からなるゲート電極を形成した後にイオン
注入およびＲＴＡによりソース領域およびドレイン領域
を形成する方法では、ＲＴＡの際に、ゲート電極とゲー
ト絶縁膜との間で相互拡散が起こるため、ゲート絶縁膜
の特性が劣化する。

【０００７】一方、ソース領域およびドレイン領域を形
成した後、多結晶シリコン膜をエッチングし、更にこの
多結晶シリコン膜上に金属膜のゲート電極を形成する方
法では、ゲ─ト電極を形成した後の熱処理は４５０℃の
比較的低温で行われるためにゲ─ト電極とゲ─ト絶縁膜
との間に相互拡散が生じる虞はない。しかし、この方法
では、多結晶シリコン膜をエッチングする際にゲート絶
縁膜が露出しゲート絶縁膜にダメージを与えるため、ゲ
ート絶縁膜特性が劣化するという問題があった。更に、
この方法では、上述の方法に比較して工程が長くなると
いう問題があった。

【０００８】ところで、微細化に伴う他の問題として、
ソースおよびドレインの不純物領域が浅くなり、そのシ
ート抵抗が高くなる結果、アルミニウム配線と不純物領
域との間の接触抵抗が増大してくるという問題がある。
このような接触抵抗の増大を抑制するためにサリサイド
構造のＭＯＳＦＥＴが実用化されている。このサリサイ
ド構造は、不純物領域上に金属例えばチタン（Ｔｉ）と
シリコン（Ｓｉ）との化合物（シリサイド）を形成した
ものであり、マスクプロセスを用いることなく自己整合
的に形成することができるために狭い領域への形成も可
能であり、微細化に好適な技術である。従って、前述の
ゲート電極を形成する際においても、ゲート空乏化を抑
制できるということだけではなく、このようなソース領
域およびドレイン領域へのシリサイド形成のプロセスに
適合できる方法が望まれる。

【０００９】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、ゲート電極の空乏化が生じることが
なく、しかもゲート絶縁膜の特性を損なうことのない半
導体装置およびその製造方法を提供することにある。

【００１０】本発明は、また、ゲート空乏化を抑制でき
るだけでなく、ソース領域およびドレイン領域を形成す
るためのサリサイド技術に適合でき、ソース領域および
ドレイン領域、更にはゲート電極の低抵抗化を実現でき
る半導体装置およびその製造方法を提供することを目的
とする。

【００１１】

【課題を解決するための手段】本発明による半導体装置
は、シリコン材料により形成されると共にソースおよび
ドレインとなる一対の不純物領域が形成された基板と、
この基板の上の不純物領域間に対応する領域に形成され
たゲート絶縁膜と、このゲート絶縁膜上に形成された全
体が金属シリサイドからなるゲート電極とを備えたもの
である。

【００１２】本発明による半導体装置の製造方法は、シ
リコン材料よりなる基板の上にゲート絶縁膜を形成する
工程と、ゲート絶縁膜の上にシリコン膜を形成した後、
このシリコン膜の上に高融点金属を堆積させると共に熱
処理を施し、シリコン膜全体をシリサイド化してゲート
電極を形成する工程とを含むものである。

【００１３】本発明による他の半導体装置の製造方法
は、シリコン材料よりなる基板の上にゲート絶縁膜を形
成する工程と、ゲート絶縁膜の上にシリコン膜および保
護膜をこの順に積層したのち、保護膜およびシリコン膜
をゲート電極のパターン形状に加工する工程と、加工さ
れたシリコン膜および保護膜の側面を覆うように絶縁材
料よりなるゲート側壁を形成する工程と、保護膜を選択
的に除去することによりシリコン膜の表面を露出させた
後、このシリコン膜上に高融点金属を堆積させると共に
熱処理を施し、シリコン膜全体をシリサイド化してゲー
ト電極を形成する工程とを含むものである。

【００１４】本発明による更に他の半導体装置の製造方
法は、シリコン材料よりなる基板の上にゲート絶縁膜を
形成する工程と、ゲート絶縁膜の上にシリコン膜および
保護膜をこの順に積層した後、保護膜およびシリコン膜
をゲート電極のパターン形状に加工する工程と、加工さ
れたシリコン膜および保護膜の壁面を覆うように絶縁材
料よりなるゲート側壁を形成する工程と、ゲート側壁お
よび保護膜をマスクとして基板に対して不純物を注入す
ることによりソースおよびドレインとなる一対の不純物
領域を形成する工程と、保護膜を選択的に除去してシリ
コン膜の表面を露出させた後、基板の全面に高融点金属
を堆積させ、次いで熱処理によりシリコン膜全体をシリ
サイド化させてゲート電極を形成すると共に、各不純物
領域上に選択的にシリサイド層を形成する工程とを含む
ものである。

【００１５】本発明による半導体装置では、ゲート電極
全体が金属シリサイドにより形成されているため、ゲー
ト空乏化を生じさせることなく、ゲート電極に電圧を印
加することができる。

【００１６】本発明による半導体装置の製造方法では、
ゲート絶縁膜上のシリコン膜の上に高融点金属が堆積さ
れた後、熱処理が施されることによりシリコン膜全体が
シリサイド化される。

【００１７】本発明による他の半導体装置の製造方法で
は、積層されたシリコン膜および保護膜の側面を覆うよ
うにゲート側壁が形成された後、保護膜が選択的に除去
されることによりシリコン膜が露出する。続いて、熱処
理によりシリコン膜全体がシリサイド化されることによ
りゲート電極が形成されると共に、ゲート電極よりも高
いゲート側壁が形成される。

【００１８】本発明による更に他の半導体装置の製造方
法では、ソースおよびドレインとなる不純物領域が形成
された後、基板の全面に高融点金属が堆積されると共に
熱処理が施される。その結果、不純物領域上にシリサイ
ド層が形成されると同時に、全体がシリサイド化された
ゲ─ト電極が形成される。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００２０】図１は本発明の一実施の形態に係るｎチャ
ネル型ＭＯＳＦＥＴ１０の構成を表すものである。この
ＭＯＳＦＥＴ１０はｎ型のシリコン基板１１の表面のｐ
型ウェル領域１２に形成されており、シリコン酸化膜
（ＳｉＯ₂ ）よりなる厚い素子分離膜１３によって隣接
する素子から絶縁分離されている。

【００２１】ＭＯＳＦＥＴ１０は、ｐ型ウェル領域１２
の表面に形成されたｎ⁺ 型ソース領域１４，ｎ⁺ 型ドレ
イン領域１５、およびｐ型ウェル領域１２上のｎ⁺ 型ソ
ース領域１４とｎ⁺ 型ドレイン領域１５との間の領域
（チャネル領域）に対向して設けられたゲート電極１６
により構成されている。

【００２２】ゲート電極１６は例えば膜厚３．５ｎｍの
シリコン酸化膜により形成されたゲート絶縁膜１７上に
形成されている。このゲート電極１６は、本実施の形態
では全体が高融点金属シリサイドにより形成されてお
り、その厚さは１０〜１５０ｎｍ、好ましくは１５〜１
００ｎｍの範囲内の値となっている。この高融点金属シ
リサイドからなるゲート電極１６は、後述のように例え
ばＣＶＤ（Chemical Vapor Deposition:化学的気相成長
)法によりシリコン膜を形成し、このシリコン膜の上に
高融点金属を堆積させた後、熱処理を施すことにより作
製されたものである。高融点金属シリサイドとしては、
高融点金属としてコバルト（Ｃｏ）を用いたコバルトシ
リサイド（ＣｏＳｉ₂ ）が好ましいが、その他、高融点
金属としてチタン（Ｔｉ），ニッケル（Ｎｉ），タング
ステン（Ｗ），白金（Ｐｔ），モリブデン（Ｍｏ）など
を用いて形成されたシリサイドでもよい。

【００２３】ゲート絶縁膜１７上のゲート電極１６の両
側面には例えば二酸化シリコン（ＳｉＯ₂ ）よりなるゲ
ート側壁（サイドウォール膜）１８が形成されている。
ｎ⁺型ソース領域１４およびｎ⁺ 型ドレイン領域１５は
それぞれこのゲート側壁１８を利用して自己整合的に形
成されたものである。ゲート側壁１８の高さは例えば３
５０ｎｍとなっている。すなわち、ゲート側壁１８はそ
の上端部がゲート電極１６の上端位置よりも高い位置に
ある所謂オフセット構造となっている。これはゲート電
極１６が薄くなると、このゲート電極１６の高さに合わ
せてゲート側壁１８を形成した場合、その分だけ後工程
においてソースおよびドレイン領域に対するコンタクト
部を形成する際に合わせずれが生じる可能性があるの
で、これを防止しプロセス余裕を持たせるためである。

【００２４】ｎ⁺ 型ソース領域１４とｎ⁺ 型ドレイン領
域１５との間のｐ型ウェル領域１２の表面には、ｎ⁺ 型
ソース領域１４およびｎ⁺ 型ドレイン領域１５よりも不
純物濃度が低濃度で浅いｎ^- 型ＬＤＤ（Lightly Doped
Drain ）領域１９，２０がｎ⁺ 型ソース領域１４および
ｎ⁺ 型ドレイン領域１５に隣接してそれぞれ形成されて
いる。ｎ^- 型ＬＤＤ領域１９，２０の不純物濃度は、ｎ
⁺ 型ソース領域１４およびｎ⁺ 型ドレイン領域１５がそ
れぞれ例えば１×１０¹⁵atoms/cm³ 程度であるのに対し
て１×１０¹⁴atoms/cm³ 程度となっており、これにより
ドレイン近傍での電界を低減しホットキャリア効果を抑
制している。

【００２５】ｎ⁺ 型ソース領域１４およびｎ⁺ 型ドレイ
ン領域１５上には、それぞれゲート電極１６と同一の高
融点金属シリサイド（ここではコバルトシリサイド）よ
りなる低抵抗のシリサイド層２１ａ，２１ｂが形成され
ている。

【００２６】このＭＯＳＦＥＴ１０では、ゲート電極１
６の全体が金属（高融点金属シリサイド）により形成さ
れているので、多結晶シリコンを用いたゲート電極のよ
うにゲート空乏化が発生することがなく、しかもゲート
電極１６においてもｎ⁺ 型ソース領域１４およびｎ⁺ 型
ドレイン領域１５と同様に低抵抗化を図ることができ
る。また、このＭＯＳＦＥＴ１０では、ゲート側壁１８
の高さがゲート電極１６の上端面よりも高く、その分ゲ
ート側壁１８の下端部における幅が相対的に広くなって
おり、ｎ⁺ 型ソース領域１４およびｎ⁺ 型ドレイン領域
１５へのコンタクト部の形成の際に合わせずれが生じる
ことがなくなる。

【００２７】次に、図２ないし図５および先の図１を参
照してこのＭＯＳＦＥＴ１０の製造方法について説明す
る。

【００２８】まず、図２（ａ）に示したように、ｎ型の
シリコン基板１１に例えばＬＯＣＯＳ（Local Oxidatio
n of Silicon）法によりシリコン酸化膜よりなる厚い素
子分離膜１３を選択的に形成する。次いで、シリコン基
板１１の素子分離膜１３により囲まれた領域に対してｐ
型不純物例えばホウ素（Ｂ）を選択的にイオン注入して
ｐ型ウェル領域１２を形成し、このｐ型ウェル領域１２
の表面に熱酸化法によりゲート酸化を行い、例えば厚さ
３．５ｎｍのシリコン酸化膜よりなるゲート絶縁膜１７
を形成する。

【００２９】続いて、このゲート絶縁膜１７の全面にモ
ノシランガス（ＳｉＨ₄ ）を用いたＣＶＤ（Chemical V
apor Deposition ）法により例えば膜厚３０ｎｍの多結
晶シリコン膜２２を形成する。このときＳｉＨ₄ の流量
は例えば４００ｓｃｃｍとし、雰囲気条件としては、温
度を例えば６２５℃、圧力を例えば２０Ｐａとする。な
お、多結晶シリコン膜２２の膜厚は、ここでは一例とし
て３０ｎｍとしたが、１０ｎｍ〜１００ｎｍの範囲であ
ればよい。この多結晶シリコン膜２２は後述のようにシ
リサイド化されゲート電極となる。多結晶シリコン膜２
２のシリサイド化は、時間と温度の制限がなければ、１
００ｎｍよりも厚くすることが可能であるが、一般的に
ＭＯＳＦＥＴに加えられる温度制限などを考慮すると上
限は１００ｎｍとすることが望ましい。一方、後工程で
シリサイド化した場合に、安定した低抵抗な膜を得るた
めには、多結晶シリコン膜２２の下限は１０ｎｍとする
ことが望ましい。

【００３０】次に、図２（ｂ）に示したように、多結晶
シリコン膜２２上に例えば温度４００℃のＣＶＤ法によ
り、例えば膜厚２００ｎｍの窒化シリコン（ＳｉＮ）よ
りなる保護膜２３を形成する。この保護膜２３は、後述
の工程において多結晶シリコン膜２２へイオン注入する
際に不純物イオンがシリコン基板１１側へ突き抜けるこ
とを阻止すると共に、ゲート側壁１８の形成工程におい
て、ゲート側壁１８をゲート電極１６よりも高く形成す
るために利用されるものである。

【００３１】続いて、図２（ｃ）に示したように保護膜
２３上に選択的に電極パターンのフォトレジスト膜２４
を塗布形成する。

【００３２】次に、図３（ａ）に示したように、フォト
レジスト膜２４をマスクとして例えばＲＩＥ（Reactive
Ion Etching）による異方性エッチングを行い、保護膜
２３および多結晶シリコン膜２２をそれぞれ電極パター
ン形状に加工する。

【００３３】次に、図３（ｂ）に示したように素子分離
膜１３および保護膜２３をマスクとして、例えばエネル
ギー１０ｋｅＶ、注入量８×１０¹⁴ｉｏｎｓ／ｃｍ² 条
件のもとでｎ型不純物、例えば砒素（Ａｓ）をイオン注
入（ＬＤＤ注入）し、ｎ^- 型ＬＤＤ領域１９，２０を形
成する。続いて、シリコン基板１１の全面に例えば７６
０℃の温度のプラズマＣＶＤ法により二酸化シリコン
（図示せず）を１５０ｎｍ堆積させた後、この窒化チタ
ン膜の異方性エッチング（エッチバック）を行い、多結
晶シリコン膜２２および保護膜２３の側面部に幅広のゲ
ート側壁（サイドウォール）１８を形成する。なお、本
実施の形態では、保護膜２３を構成する材料として窒化
シリコン、ゲート側壁１８を構成する材料として二酸化
シリコンを例示しているが、その他、保護膜２３として
はＰＳＧ（Phospho-Silicate Glass）膜，二酸化シリコ
ン膜または有機膜など、ゲート側壁１８としては窒化シ
リコン膜などの絶縁材料を適宜用いることができる。但
し、その組み合わせは、所望の形状のゲート側壁１８を
形成するために、ゲート側壁１８を保護膜２３を構成す
る材料よりエッチング速度の速い材料により形成する必
要がある。

【００３４】ゲート側壁１８を形成したのち、図３
（ｃ）に示したように、ゲート側壁１８、保護膜２３お
よび素子分離膜１３をマスクとして、ｎ型不純物、例え
ば砒素のイオン注入を行い、ｎ^- 型ＬＤＤ領域１９，２
０より深い接合深さを有する高濃度のｎ⁺ 型ソース領域
１４およびｎ⁺ 型ドレイン領域１５を自己整合的に形成
する。イオン注入は、例えばエネルギーを５０ｋｅＶ、
イオン注入量を３×１０¹⁵ｉｏｎｓ／ｃｍ² として行
う。続いて、ｎ⁺ 型ソース領域１４およびｎ⁺ 型ドレイ
ン領域１５に注入された不純物の活性化のために、例え
ば１０００℃で１０秒間の熱処理（ＲＴＡ）を施す。こ
のとき多結晶シリコン膜２２は保護膜２３により覆われ
ているため、不純物イオンがシリコン基板１１側に突き
抜けるようなことがない。

【００３５】続いて、図４（ａ）に示したように、シリ
コン基板１１の全面にフォトレジスト膜２５を形成した
後、このフォトレジスト膜２５を保護膜２３の表面のみ
が露出するようにエッチング（エッチバック）する。次
いで、このフォトレジスト膜２５をマスクとして、例え
ばフッ酸系エッチング液を用いたウェットエッチングを
行う。これにより図４（ｂ）に示したように多結晶シリ
コン膜２２の上から保護膜２３が選択的に除去される。

【００３６】次に、図５に示したように、ゲート絶縁膜
１７のうちのｎ⁺ 型ソース領域１４およびｎ⁺ 型ドレイ
ン領域１５それぞれの上の部分をフッ酸系エッチング液
を用いたウェットエッチングにより選択的に除去する。
次いで、例えばスパッタリング法により膜厚２０ｎｍの
コバルト膜２６をシリコン基板１１の全面に形成する。
なお、ここでは、前述のようにコバルト以外のチタン，
ニッケル等の高融点金属膜を形成するようにしてもよ
い。コバルト膜２６を形成した後、例えば５５０℃で３
０秒間の熱処理（ＲＴＡ）を行い、多結晶シリコン膜２
２、ｎ⁺ 型ソース領域１４およびｎ⁺ 型ドレイン領域１
５におけるシリコンとコバルトとを反応させる。これに
より、図１に示したように、多結晶シリコン膜２２は全
体がシリサイド化し、低抵抗で細線効果のないコバルト
シリサイドよりなるゲート電極１６が形成される。ま
た、同時に、ｎ⁺ 型ソース領域１４およびｎ⁺ 型ドレイ
ン領域１５の上にシリサイド層２１ａ，２１ｂが形成さ
れる。シリサイド化の後、硫酸過水等のエッチング液に
浸すことにより素子分離膜１３、ゲート側壁１８等の上
面における未反応のコバルトを選択的に除去する。

【００３７】その後、図示しないが、例えばＣＶＤ法に
よりシリコン酸化膜よりなる層間絶縁膜を形成し、続い
てドライエッチングにより層間絶縁膜のｎ⁺ 型ソース領
域１４およびｎ⁺ 型ドレイン領域１５に対向する領域に
それぞれシリサイド層２１ａ，２１ｂに達する接続孔
（コンタクトホール）を形成する。この接続孔の内壁お
よび底部（すなわち、シリサイド層２１ａ，２１ｂの表
面）に選択的に薄い窒化チタン膜およびチタン（Ｔｉ）
膜からなる積層膜（ＴｉＮ／Ｔｉ）を形成し、その後接
続孔内をタングステン層で埋め込む。続いて、接続孔を
含むシリコン基板１１上にチタン膜を形成し、更にこの
チタン膜上にシリコンを含むアルミニウム（Ａｌ）等の
アルミニウム系合金を成膜し、パターニングすることに
よりタングステン層と電気的に接続された配線層を形成
する。

【００３８】このように本実施の形態に係るＭＯＳＦＥ
Ｔ１０の製造方法では、厚さ３０ｎｍ程度の薄い多結晶
シリコン膜２２上にコバルト（高融点金属）を堆積さ
せ、シリコンとコバルトとを反応させてゲート電極１６
を形成するようにしたので、全体が低抵抗の高融点金属
シリサイドよりなるメタルゲートを自己整合的に得るこ
とができる。従って、従来の多結晶シリコンゲートのよ
うな空乏化の問題が生ずることがなくなる。

【００３９】また、本実施の形態では、このゲート電極
１６におけるシリサイド化を、ｎ⁺型ソース領域１４お
よびｎ⁺ 型ドレイン領域１５のシリサイド化と同時に行
うことができるので、ＭＯＳＦＥＴの製造プロセスが簡
略化される。

【００４０】更に、本実施の形態では、熱処理（ＲＴ
Ａ）によりｎ⁺ 型ソース領域１４およびｎ⁺ 型ドレイン
領域１５を形成した後に、シリサイド化を行うようにし
たので、ＲＴＡによってゲート絶縁膜１７中へシリサイ
ドが拡散するようなことがない。よって、ゲート電極１
６とゲート絶縁膜１７との界面特性の安定性を高めるこ
とができ、ゲート絶縁膜１７の特性が劣化するようなこ
とがなくなる。

【００４１】また、本実施の形態では、多結晶シリコン
膜２２上に保護膜２３を配設した状態でｎ⁺ 型ソース領
域１４およびｎ⁺ 型ドレイン領域１５形成のためのイオ
ン注入を行うようにしたので、シリコン注入の際に不純
物が多結晶シリコン膜２２を通過してシリコン基板１１
へ突き抜けたりすることを防止することができる。

【００４２】加えて、本実施の形態では、多結晶シリコ
ン膜２２および保護膜２３の積層膜の側面を覆うように
ゲート側壁１８を形成した後、保護膜２３を除去するよ
うにしたので、ゲート側壁１８の上端部は多結晶シリコ
ン膜２２（すなわち、ゲート電極１６）の上面よりも高
い位置にある構造となる。よって、ｎ⁺ 型ソース領域１
４およびｎ⁺ 型ドレイン領域１５に対するコンタクト部
を自己整合的に形成する際のプロセス余裕の拡大化を図
ることができる。

【００４３】以上要するに、本実施の形態では、低抵抗
で、かつ空乏化することのないゲート電極１６を自己整
合的に形成することができると同時に、ｎ⁺ 型ソース領
域１４およびｎ⁺ 型ドレイン領域１５のサリサイド構造
を実現することができ、更に、ｎ⁺ 型ソース領域１４お
よびｎ⁺ 型ドレイン領域１５に対するコンタクト部を自
己整合的に形成することも可能になる。

【００４４】以上、実施の形態を挙げて本発明を説明し
たが、本発明はこれらの実施の形態に限定されるもので
はなく種々変形可能である。例えば、上記実施の形態に
おいては、ゲート電極形成のためのシリコン膜を多結晶
シリコン膜として説明したが、非晶質シリコン膜をシリ
サイド化してゲート電極を形成するようにしてもよい。

【００４５】また、上記実施の形態においては、半導体
装置の一例としてｎチャネル型ＭＯＳＦＥＴについて説
明したが、ｐチャネル型ＭＯＳＦＥＴやＣＭＯＳ（Comp
lementary Metal Oxide Semiconductor)構造のＦＥＴに
ついても適用できることはいうまでもない。

【００４６】

【発明の効果】以上説明したように請求項１ないし請求
項６のいずれかに記載の半導体装置によれば、全体が金
属シリサイドよりなるゲート電極を備えるようにしたの
で、ゲート空乏化を阻止することができると共に低抵抗
化を図ることができ、電流駆動能力が著しく向上すると
いう効果を奏する。

【００４７】また、請求項７ないし請求項１３のいずれ
かに記載の半導体装置の製造方法によれば、薄いシリコ
ン膜の上に高融点金属を堆積させると共に熱処理により
シリコン膜全体をシリサイド化してゲート電極を形成す
るようにしたので、ゲ─ト電極の下地のゲ─ト絶縁膜を
侵すことなく、完全に金属化され空乏化することのない
ゲート電極を作製することができる。

【００４８】特に、請求項８ないし請求項１０のいずれ
かに記載の半導体装置の製造方法によれば、シリコン膜
および保護膜の積層構造の側面を覆うようにゲート側壁
を形成した後、保護膜を除去してシリコン膜を露出させ
るようにしたので、ゲート側壁がゲート電極よりも高く
形成される。従って、ソースおよびドレインの不純物領
域に対するコンタクト部を形成する際のプロセス余裕が
拡大化される。

【００４９】更に、請求項１２または請求項１３記載の
半導体装置の製造方法によれば、基板の全面に高融点金
属を堆積させた後、熱処理を施すことにより、ゲ─ト電
極と、ソ─スおよびドレインとなる一対の不純物領域上
のシリサイド層とを形成するようにしたので、全体が金
属シリサイドよりなるゲート電極とサリサイド構造を有
するソ─ス領域およびドレイン領域とが同時に形成さ
れ、製造工程が簡略化される。また、ソ─スおよびドレ
インとなる不純物領域を形成した後、高融点金属シリサ
イドよりなるゲ─ト電極を形成するようにしたので、ゲ
─ト電極形成後に熱処理を必要としない。よって、ゲ─
ト絶縁膜特性の劣化を阻止することができるという効果
を奏する。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係るｎチャネルＭＯＳ
ＦＥＴの構成を表す断面図である。

【図２】図１に示したＭＯＳＦＥＴの各製造工程を表す
断面図である。

【図３】図２に続く各製造工程を表す断面図である。

【図４】図３に続く各製造工程を表す断面図である。

【図５】図４に続く各製造工程を表す断面図である。

【符号の説明】

１１…シリコン基板、１２…ｐ型ウェル領域、１３…素
子分離膜、１４…ｎ⁺型ソース領域、１５…ｎ⁺ 型ドレ
イン領域、１６…ゲート電極、１７…ゲート絶縁膜、１
８…ゲート側壁、１９，２０…ｎ^- 型ＬＤＤ領域、２１
ａ，２１ｂ…シリサイド層、２２…多結晶シリコン膜、
２３…保護膜、２４，２５…フォトレジスト膜、２６…
コバルト膜

Claims (13)

【特許請求の範囲】
1. 【請求項１】 シリコン材料により形成されると共にソ
   ースおよびドレインとなる一対の不純物領域が形成され
   た基板と、 この基板の上の前記不純物領域間に対応する領域に形成
   されたゲート絶縁膜と、 このゲート絶縁膜上に形成された全体が金属シリサイド
   からなるゲート電極とを備えたことを特徴とする半導体
   装置。
2. 【請求項２】 前記ゲート電極は、前記ゲート絶縁膜上
   にシリコン膜を形成し、このシリコン膜上に高融点金属
   膜を形成した後、熱処理によりシリコン膜全体をシリサ
   イド化することにより形成されたものであることを特徴
   とする請求項１記載の半導体装置。
3. 【請求項３】 前記ゲート電極の側面に絶縁材料により
   形成されたゲート側壁が設けられたことを特徴とする請
   求項１記載の半導体装置。
4. 【請求項４】 前記ゲ─ト側壁は、その上端部が前記ゲ
   ─ト電極の表面よりも高い位置にあることを特徴とする
   請求項３記載の半導体装置。
5. 【請求項５】 前記ゲート電極の厚さは１０〜１５０ｎ
   ｍの範囲であることを特徴とする請求項１記載の半導体
   装置。
6. 【請求項６】 前記一対の不純物領域それぞれの上に金
   属シリサイド層が形成されたことを特徴とする請求項１
   記載の半導体装置。
7. 【請求項７】 シリコン材料よりなる基板の上にゲート
   絶縁膜を形成する工程と、 前記ゲート絶縁膜の上にシリコン膜を形成した後、この
   シリコン膜の上に高融点金属を堆積させると共に熱処理
   を施し、シリコン膜全体をシリサイド化してゲート電極
   を形成する工程とを含むことを特徴とする半導体装置の
   製造方法。
8. 【請求項８】 シリコン材料よりなる基板の上にゲート
   絶縁膜を形成する工程と、 前記ゲート絶縁膜の上にシリコン膜および保護膜をこの
   順に積層したのち、前記保護膜およびシリコン膜をゲー
   ト電極のパターン形状に加工する工程と、 前記加工されたシリコン膜および保護膜の側面を覆うよ
   うに絶縁材料よりなるゲート側壁を形成する工程と、 前記保護膜を選択的に除去することによりシリコン膜の
   表面を露出させた後、このシリコン膜上に高融点金属を
   堆積させると共に熱処理を施し、シリコン膜全体をシリ
   サイド化してゲート電極を形成する工程とを含むことを
   特徴とする半導体装置の製造方法。
9. 【請求項９】 前記ゲート側壁を保護膜を構成する材料
   に比べてエッチング速度の速い材料により形成すること
   を特徴とする請求項８記載の半導体装置の製造方法。
10. 【請求項１０】 前記保護膜を窒化シリコンにより形成
    すると共に、ゲート側壁を二酸化シリコンにより形成す
    ることを特徴とする請求項９記載の半導体装置の製造方
    法。
11. 【請求項１１】 前記シリコン膜の膜厚を１０〜１００
    ｎｍの範囲内の値とすることを特徴とする請求項８記載
    の半導体装置の製造方法。
12. 【請求項１２】 シリコン材料よりなる基板の上にゲー
    ト絶縁膜を形成する工程と、 前記ゲート絶縁膜の上にシリコン膜および保護膜をこの
    順に積層した後、前記保護膜およびシリコン膜をゲート
    電極のパターン形状に加工する工程と、 前記加工されたシリコン膜および保護膜の壁面を覆うよ
    うに絶縁材料よりなるゲート側壁を形成する工程と、 前記ゲート側壁および保護膜をマスクとして基板に対し
    て不純物を注入することによりソースおよびドレインと
    なる一対の不純物領域を形成する工程と、 前記保護膜を選択的に除去してシリコン膜の表面を露出
    させた後、前記基板の全面に高融点金属を堆積させ、次
    いで熱処理によりシリコン膜全体をシリサイド化させて
    ゲート電極を形成すると共に、各不純物領域上に選択的
    にシリサイド層を形成する工程とを含むことを特徴とす
    る半導体装置の製造方法。
13. 【請求項１３】 高融点金属としてコバルトを用い、ゲ
    ─ト電極および各不純物領域上のシリサイド層をコバル
    トシリサイドとすることを特徴とする請求項１２記載の
    半導体装置の製造方法。