JPH10283769A - Ｆｉｆｏ型メモリ - Google Patents

Abstract

(57)【要約】 【課題】 １ポートメモリを用いてＦＩＦＯ型メモリを
構成し、回路規模を小さくする。 【解決手段】 アドレス信号生成回路１０２により読出
アドレス信号と書込アドレス信号とを交互に切り換えて
メモリアドレス信号２０５として出力し、読出アドレス
信号がメモリアドレス信号２０５として出力されるとき
には読出イネーブル信号２０７をアクティブとし、書込
アドレス信号がメモリアドレス信号２０５として出力さ
れているときは書込イネーブル信号２０６をアクティブ
とする。そのため、入力データ２０８の順次書込と出力
データ２０９への順次読出を交互に行うことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データを順次書
込、書込を行った順番で順次読出を行うＦＩＦＯ（Ｆｉ
ｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）型メモリに関す
る。

【０００２】

【従来の技術】従来のＦＩＦＯ型メモリは、独立してデ
ータの書込／読出を行うことのできるポートを２つ有す
る２ポートメモリと、メモリ制御回路とで構成されてい
た。この場合、同一アドレスに同時に書込と読出が行な
われないように制御する必要がある。

【０００３】そのための発明が、特開平４−１７１８７
号公報と特開平７−２６１９８１号公報に記載されてい
る。

【０００４】特開平４−１７１８７号公報に記載されて
いる発明ではフラグ発生回路により書込と読出を行う際
のアドレスを比較し、それらのアドレスの一致が検出さ
れると書込動作または読出動作のどちらかの動作を優先
するためのフラグが出力されるようになっている。

【０００５】また、特開平７−２６１９８１号公報に記
載されている発明では、基準のトリガから書込動作のタ
イミングを２ビットシフトすることにより、読出動作と
の競合を回避している。

【０００６】図６は、このような従来のＦＩＦＯ型メモ
リの構成を示すブロック図である。

【０００７】このＦＩＦＯ型メモリは、２ポートメモリ
５１０と、書込アドレス信号生成回路５０１と、読出ア
ドレス信号生成回路５０２と、書込イネーブル信号スイ
ッチ回路５０３と、読出イネーブル信号スイッチ回路５
０４と、一致検出回路５０５とにより構成されている。

【０００８】書込アドレス信号生成回路５０１は、書込
クロック信号５１４により書込アドレス信号５１８を順
次生成し出力する。

【０００９】読出アドレス信号生成回路５０２は、読出
クロック信号５１３により読出アドレス信号５１７を順
次生成し出力する。

【００１０】一致検出回路５０５は、読出アドレス信号
５１７と書込アドレス信号５１８とが一致すると読出禁
止信号５２１または書込禁止信号５２２をアクティブと
する。

【００１１】ここで、読出禁止信号５２１と書込禁止信
号５２２のどちらをアクティブとするかは、読出動作と
書込動作のどちらを優先するかにより予め定められてい
る。

【００１２】書込イネーブル信号スイッチ回路５０３
は、書込禁止信号５２２がインアクティブのときに入力
した書込イネーブル信号５１２を出力する。

【００１３】読出イネーブル信号スイッチ回路５０４
は、読出禁止信号５２１がインアクティブのときに入力
した読出イネーブル信号５１１を出力する。

【００１４】２ポートメモリ５１０は、独立してデータ
の書込／読出を行うことのできる２つのポートを有し、
書込イネーブル信号スイッチ回路５０３から出力された
書込イネーブル信号５１２がアクティブとなると書込ア
ドレス信号５１８の指定するアドレスに入力データ５１
６を記憶し、読出イネーブル信号スイッチ回路５０４か
ら出力された読出イネーブル信号５１１がアクティブと
なると読出アドレス信号５１７の指定するアドレスに記
憶されているデータを出力データ５１５として出力す
る。

【００１５】次に、この従来のＦＩＦＯ型メモリの動作
について説明する。

【００１６】書込アドレス信号生成回路５０１は、書込
クロック信号５１４を入力し書込アドレス信号５１８を
順次生成し出力する。そして、書込禁止信号５２２はイ
ンアクティブなため、書込イネーブル信号スイッチ回路
５０３は、入力した書込イネーブル信号５１２をそのま
ま出力する。そのため、入力データ５１６は書込アドレ
ス信号５１８の指定するアドレスに順次記憶されてい
く。

【００１７】また、読出アドレス信号生成回路５０２
は、読出クロック信号５１３を入力し読出アドレス信号
５１７を順次生成し出力する。そして、読出禁止信号５
２１はインアクティブなため、読出イネーブル信号スイ
ッチ回路５０４は、入力した読出イネーブル信号５１１
をそのまま出力する。そのため、読出アドレス信号５１
７により指定されるアドレスに記憶されているデータは
出力データ５１５として順次出力される。

【００１８】ここで、一致検出回路５０５が書込アドレ
ス信号５１８と読出アドレス信号５１７の一致を検出す
ると、読出禁止信号５２１または書込禁止信号５２２を
出力する。

【００１９】読出禁止信号５２１が出力された場合は、
読出イネーブル信号スイッチ回路５０４は入力した読出
イネーブル信号５１１を出力せずインアクティブな信号
を出力するため、読出動作は行われない。

【００２０】書込禁止信号５２２が出力された場合は、
書込イネーブル信号スイッチ回路５０３は入力した書込
イネーブル信号５１２を出力せずインアクティブな信号
を出力するため、書込動作は行われない。

【００２１】そのため、書込動作と読み込み動作が同一
アドレスに対して同時に行われることを防ぐことができ
る。

【００２２】メモリは一般的にポート数が増えるほど回
路規模も増えるため、２ポートメモリは１ポートメモリ
に比べて回路規模が増える。そのため、２ポートメモリ
により構成されている上記従来のＦＩＦＯ型メモリは、
回路規模が大きくなる。

【００２３】また、２ポートメモリにより構成されてい
る上記従来のＦＩＦＯ型メモリでは、書込アドレス信号
と読出アドレス信号を比較する一致検出回路が必要とな
り、さらにこの一致検出回路はアドレス本数に比例して
回路規模も増加するためＦＩＦＯ型メモリ全体の回路規
模が大きくなる。

【００２４】

【発明が解決しようとする課題】上述した従来のＦＩＦ
Ｏ型メモリでは、下記のような問題点があった。 （１）２ポートメモリを使用しているため回路規模が大
きくなる。 （２）２ポートメモリを使用しているため同一アドレス
に同時に書込と読出が行えないよう制御する必要があ
り、回路規模が大きくなる。

【００２５】本発明の目的は、１ポートメモリを用いて
構成することにより、回路規模を小さくすることができ
るＦＩＦＯ型メモリを提供することである。

【００２６】

【課題を解決するための手段】本発明のＦＩＦＯ型メモ
リは、クロック信号を２分周しクロック２分周信号とし
て出力する分周回路と、前記クロック２分周信号により
書込アドレス信号と読出アドレス信号を順次生成し、前
記クロック２分周信号がハイレベルの時は前記書込アド
レス信号をメモリアドレス信号として出力し、前記クロ
ック２分周信号がロウレベルの時には前記読出アドレス
信号をメモリアドレス信号として出力するアドレス信号
生成回路と、前記クロック信号がロウレベルで前記クロ
ック２分周信号がハイレベルの時に書込イネーブル信号
をアクティブとする書込イネーブル信号生成回路と、前
記クロック信号がロウレベルで前記クロック２分周信号
がロウレベルの時に読出イネーブル信号をアクティブと
する読出イネーブル信号生成回路と、データの書込／読
出を行うことのできる１つのポートを有し、前記書込イ
ネーブル信号がアクティブとなると、入力されたデータ
を前記メモリアドレス信号により指定されるアドレスに
記憶し、前記読出イネーブル信号がアクティブとなる
と、前記メモリアドレス信号により指定されるアドレス
に記憶されているデータを出力する１ポートメモリとか
ら構成される。

【００２７】本発明は、アドレス信号生成回路により読
出アドレス信号と書込アドレス信号とを交互に切り換え
てメモリアドレス信号として出力し、読出アドレス信号
がメモリアドレス信号として出力されるときには読出イ
ネーブル信号をアクティブとし、書込アドレス信号がメ
モリアドレス信号として出力されているときは書込イネ
ーブル信号をアクティブとするようにしたものである。

【００２８】したがって、入力データにより入力される
データの順次書込と出力データへの順次読出を交互に行
うことができるため、１ポートメモリによりＦＩＦＯ型
メモリを実現することができるとともに書込アドレス信
号と読出アドレス信号との一致を検出する一致検出回路
を不要とすることができ回路規模を小さくすることがで
きる。

【００２９】また、本発明のＦＩＦＯ型メモリは、クロ
ック信号を２分周しクロック２分周信号として出力する
分周回路と、前記クロック２分周信号により書込アドレ
ス信号と読出アドレス信号を順次生成し、前記クロック
２分周信号がハイレベルの時は前記書込アドレス信号を
メモリアドレス信号として出力し、前記クロック２分周
信号がロウレベルの時には前記読出アドレス信号をメモ
リアドレス信号として出力するアドレス信号生成回路
と、前記クロック信号がロウレベルで前記クロック２分
周信号がハイレベルの時に書込イネーブル信号をアクテ
ィブとする書込イネーブル信号生成回路と、前記クロッ
ク信号がロウレベルで前記クロック２分周信号がロウレ
ベルの時に読出イネーブル信号をアクティブとする読出
イネーブル信号生成回路と、独立してデータの書込／読
出を行うことのできる２つのポートを有し、一方のポー
トにおいて、前記書込イネーブル信号がアクティブとな
ると、入力されたデータを前記メモリアドレス信号によ
り指定されるアドレスに記憶し、前記読出イネーブル信
号がアクティブとなると、前記メモリアドレス信号によ
り指定されるアドレスに記憶されているデータを出力す
る２ポートメモリとから構成される。

【００３０】本発明は、アドレス信号生成回路により読
出アドレス信号と書込アドレス信号とを交互に切り換え
てメモリアドレス信号として出力し、読出アドレス信号
がメモリアドレス信号として出力されるときには読出イ
ネーブル信号をアクティブとし、書込アドレス信号がメ
モリアドレス信号として出力されているときは書込イネ
ーブル信号をアクティブとするようにしたものである。

【００３１】したがって、２ポートメモリの１つのポー
トにおいて、入力されたデータの順次書込と記憶してい
るデータの順次読出を交互に行うことができ、ＦＩＦＯ
型メモリを実現することができる。

【００３２】また、本発明の実施態様によれば、前記ア
ドレス信号生成回路は、前記クロック２分周信号により
カウント動作を行い、該カウント動作におけるカウント
値を書込アドレス信号として出力する第１のカウンタ
と、前記クロック２分周信号によりカウント動作を行
い、該カウント動作におけるカウント値を読出アドレス
信号として出力する第２のカウンタと、前記クロック２
分周信号がハイレベルのときは前記書込アドレス信号を
前記メモリアドレス信号として出力し、前記クロック２
分周信号がロウレベルのときは前記読出アドレス信号を
前記メモリアドレス信号として出力するセレクタとによ
り構成されている。

【００３３】また、本発明の他の実施態様によれば、前
記書込イネーブル信号生成回路は、前記クロック２分周
信号を論理反転するインバータと、前記クロック信号と
前記インバータの出力の論理和演算を行うＯＲゲートと
により構成されている。

【００３４】また、本発明の他の実施態様によれば、前
記読出イネーブル信号生成回路は、前記クロック信号と
前記クロック２分周信号との論理和演算を行うＯＲゲー
トにより構成されている。

【００３５】また、本発明の他の実施態様によれば、前
記分周回路は、前記クロック信号をクロック端子に接続
し、反転出力端子を入力端子に接続し、出力端子から出
力される信号を前記クロック２分周信号として出力する
フリップフロップにより構成されている。

【００３６】

【発明の実施の形態】次に、本発明の実施形態について
図面を参照して詳細に説明する。

【００３７】（第１の実施形態）図１は本発明の第１の
実施形態のＦＩＦＯ型メモリの構成を示すブロック図、
図２は図１中のアドレス信号生成回路１０２の回路図、
図３は図１中の書込イネーブル信号生成回路１０３の回
路図（図３（ａ））、読出イネーブル信号生成回路１０
４の回路図（図３（ｂ））および分周回路１０１の回路
図（図３（ｃ））、図４は図１のＦＩＦＯ型メモリの動
作を示すタイミングチャートである。

【００３８】本実施形態のＦＩＦＯ型メモリは、分周回
路１０１と、アドレス信号生成回路１０２と、書込イネ
ーブル信号生成回路１０３と、読出イネーブル信号生成
回路１０４と、１ポートメモリ１１０とにより構成され
ている。

【００３９】分周回路１０１は、クロック信号２０１を
２分周しクロック２分周信号２０２として出力する。

【００４０】アドレス信号生成回路１０２は、クロック
２分周信号２０２により書込アドレス信号２０３と読出
アドレス信号２０４を生成し、クロック２分周信号２０
２がハイレベル（以下Ｈと称する。）の時は書込アドレ
ス信号２０３をメモリアドレス信号２０５として出力
し、クロック２分周信号２０２がロウレベル（以下Ｌと
称する。）の時には読出アドレス信号２０４をメモリア
ドレス信号２０５として出力する。

【００４１】書込イネーブル信号生成回路１０３は、ク
ロック信号２０１がＬ、クロック２分周信号２０２がＨ
の時に書込イネーブル信号２０６をＬとする。

【００４２】読出イネーブル信号生成回路１０４は、ク
ロック信号２０１がＬ、クロック２分周信号２０２がＬ
の時に読出イネーブル信号２０７をＬとする。

【００４３】１ポートメモリ１１０は、データの書込／
読出を行うことのできる１つのポートを有し、書込イネ
ーブル信号２０６がＬとなるとその時のメモリアドレス
信号２０５により指定されるアドレスに入力データ２０
８を記憶し、読出イネーブル信号２０７がＬとなるとそ
の時のメモリアドレス信号２０５により指定されるアド
レスに記憶されているデータを出力データ２０９として
出力する。

【００４４】アドレス信号生成回路１０２は、図２に示
されるように、クロック２分周信号２０２によりカウン
ト動作を行い、そのカウント値を書込アドレス信号２０
３として出力するカウンタ３０２と、クロック２分周信
号２０２によりカウント動作を行い、そのカウント値を
読出アドレス信号２０４として出力するカウンタ３０３
と、クロック２分周信号２０２がＨのときは書込アドレ
ス信号２０３をメモリアドレス信号２０５として出力
し、クロック２分周信号２０２がＬのときは読出アドレ
ス信号２０４をメモリアドレス信号２０５として出力す
るセレクタ３０４とにより構成されている。

【００４５】書込イネーブル信号生成回路１０３は、図
３（ａ）に示されるように、クロック２分周信号２０２
を論理反転するインバータ３０５と、クロック信号２０
１とインバータ３０５の出力の論理和演算を行うＯＲゲ
ート３０６とにより構成されている。

【００４６】読出イネーブル信号生成回路１０４は、図
３（ｂ）に示されるように、クロック信号２０１とクロ
ック２分周信号２０２との論理和演算を行うＯＲゲート
３０７により構成されている。

【００４７】また、分周回路１０１は、図３（ｃ）に示
されるように、クロック信号２０１をクロック端子に接
続し、反転出力端子を入力端子に接続し、出力端子から
出力される信号をクロック２分周信号２０２として出力
するフリップフロップ３０１により構成されている。

【００４８】次に、本実施形態の動作について、図４を
参照して詳細に説明する。

【００４９】まず、クロック信号２０１は、分周回路１
０１により２分周されクロック２分周信号２０２として
出力される。

【００５０】次に、アドレス信号生成回路１０２では、
クロック２分周信号２０２によりカウンタ３０２、３０
３がカウント動作を行いそれぞれ書込アドレス信号２０
３および読出アドレス信号２０４を生成する。

【００５１】そして、アドレス信号生成回路１０２で
は、クロック２分周信号２０２がＨの時は書込アドレス
信号２０３をメモリアドレス信号２０５として出力し、
クロック２分周信号２０２がＬの時は読出アドレス信号
２０４をメモリアドレス信号２０５として出力するた
め、書込アドレス信号２０３と読出アドレス信号２０４
は交互にメモリアドレス信号２０５として出力される。

【００５２】また、書込イネーブル信号生成部１０３と
読出イネーブル信号生成部１０４はそれぞれクロック信
号２０１とクロック２分周信号２０２とから書込イネー
ブル信号２０６と読出イネーブル信号２０７を生成し出
力する。ここで、書込イネーブル信号２０６と読出イネ
ーブル信号２０７はそれぞれクロック信号２０１の周期
毎に交互にＬとなる。

【００５３】ここで、図４における時刻ｔ₁において、
クロック信号２０１がＬとなると書込イネーブル信号生
成回路１０３は書込イネーブル信号２０６をＬとする。
このとき、アドレス信号生成回路１０２はクロック２分
周信号２０２がＨのため、書込アドレス信号２０３をメ
モリアドレス信号２０５として出力しているため、１ポ
ートメモリ１１０は、書込アドレス信号２０３の示すア
ドレス”Ｗ０”に入力データ２０８を書き込む。

【００５４】また、時刻ｔ₂において、クロック信号２
０１がＬとなると読出イネーブル信号生成回路１０４は
読出イネーブル信号２０７をＬとする。このとき、アド
レス信号生成回路１０２はクロック２分周信号２０２が
Ｌのため、読出アドレス信号２０４をメモリアドレス信
号２０５として出力しているため、１ポートメモリ１１
０は、読出アドレス信号２０４の示すアドレス”Ｒ０”
に記憶されているデータを出力データ２０９として出力
する。

【００５５】そして、時刻ｔ₃において、アドレス信号
生成回路１０２のカウンタ３０２、３０２がカウント動
作を行うことにより書込アドレス信号２０３は”Ｗ０”
から”Ｗ１”になり、読出アドレス信号２０４は”Ｒ
０”から”Ｒ１”になる。

【００５６】上記動作を繰り返すことにより、入力デー
タ２０８を順次書き込むとともに書き込まれた順番で出
力データ２０９に順次読出を行うＦＩＦＯ型メモリとし
ての機能を実現することができる。

【００５７】本実施形態では、１ポートメモリ１１０を
用いてＦＩＦＯ型メモリを構成することができるため回
路規模を小さくすることができる。また、２ポートメモ
リを用いてＦＩＦＯ型メモリを構成する場合には必要と
なる一致検出回路を不要とすることができるため回路規
模をさらに小さくすることができる。

【００５８】（第２の実施の形態）次に、本発明の第２
の実施形態を図５を用いて説明する。図１中と同番号は
同じ構成要素を示す。

【００５９】本実施形態では、図１の第１の実施形態に
対して、１ポートメモリ１１０を２ポートメモリ４１０
へ置き換えることにより、３ポートメモリの機能を実現
したものである。

【００６０】２ポートメモリ４１０は、独立してデータ
の書込／読出を行うことのできるＡポートとＢポートの
２つのポートを有する。そして、Ａポートは、書込イネ
ーブル信号２０６がＬとなるとメモリアドレス信号２０
５の指定するアドレスに入出力データ４０２を記憶し、
読出イネーブル信号２０７がＬとなるとメモリアドレス
信号２０５の指定するアドレスに記憶されているデータ
を入出力データ４０２に出力する。また、ＢポートもＡ
ポートと全く同様な機能を有する。

【００６１】本実施形態では、２ポートメモリ４１０
を、Ａポートを順次書み込みと順次読出に使用し、Ｂポ
ートをランダム読出に使用することにより、２ポートメ
モリ４１０を用いて３ポートメモリの機能を実現するこ
とができる。

【００６２】また同様にして、Ｂポートに、Ａポートと
同様にして分周回路１０１、アドレス信号生成回路１０
２、書込イネーブル信号生成回路１０３、読出イネーブ
ル信号生成回路１０４を設けることにより、４ポートメ
モリの機能を容易に実現することができる。

【００６３】

【発明の効果】以上説明したように、本発明は、下記の
ような効果を有する。 （１）１ポートメモリを用いてＦＩＦＯ型メモリを実現
することができるため、回路規模を小さくすることがで
きる。 （２）１ポートメモリを用いてＦＩＦＯ型メモリを実現
することができるため、同一アドレスに対する同時書込
・読出を制御する回路が不要となり回路規模を小さくす
ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態のＦＩＦＯ型メモリの
構成を示すブロック図である。

【図２】図１中のアドレス信号生成回路１０２の回路図
である。

【図３】図１中の書込イネーブル信号生成回路１０３の
回路図（図３（ａ））、読出イネーブル信号生成回路１
０４の回路図（図３（ｂ））および分周回路１０１の回
路図（図３（ｃ））である。

【図４】図１のＦＩＦＯ型メモリの動作を示すタイミン
グチャートである。

【図５】本発明の第２の実施形態のＦＩＦＯ型メモリの
構成を示すブロック図である。

【図６】従来のＦＩＦＯ型メモリの構成を示すブロック
図である。

【符号の説明】

１０１ 分周回路 １０２ アドレス信号生成回路 １０３ 書込イネーブル信号生成回路 １０４ 読出イネーブル信号生成回路 １１０ １ポートメモリ ２０１ クロック信号 ２０２ クロック２分周信号 ２０３ 書込アドレス信号 ２０４ 読出アドレス信号 ２０５ メモリアドレス信号 ２０６ 書込イネーブル信号 ２０７ 読出イネーブル信号 ２０８ 入力データ ２０９ 出力データ ３０１ フリップフロップ ３０２、３０３ カウンタ ３０４ セレクタ ３０５ インバータ ３０６、３０７ ＯＲゲート ４０２ 入出力データ ４１０ ２ポートメモリ ５０１ 書込アドレス信号生成回路 ５０２ 読出アドレス信号生成回路 ５０３ 書込イネーブル信号スイッチ回路 ５０４ 読出イネーブル信号スイッチ回路 ５０５ 一致検出回路 ５１０ ２ポートメモリ ５１１ 読出イネーブル信号 ５１２ 書込イネーブル信号 ５１３ 読出クロック信号 ５１４ 書込クロック信号 ５１５ 出力データ ５１６ 入力データ ５１７ 読出アドレス信号 ５１８ 書込アドレス信号 ５２１ 読出禁止信号 ５２２ 書込禁止信号

Claims (6)

【特許請求の範囲】
1. 【請求項１】 クロック信号を２分周しクロック２分周
   信号として出力する分周回路と、 前記クロック２分周信号により書込アドレス信号と読出
   アドレス信号を順次生成し、前記クロック２分周信号が
   ハイレベルの時は前記書込アドレス信号をメモリアドレ
   ス信号として出力し、前記クロック２分周信号がロウレ
   ベルの時には前記読出アドレス信号をメモリアドレス信
   号として出力するアドレス信号生成回路と、 前記クロック信号がロウレベルで前記クロック２分周信
   号がハイレベルの時に書込イネーブル信号をアクティブ
   とする書込イネーブル信号生成回路と、 前記クロック信号がロウレベルで前記クロック２分周信
   号がロウレベルの時に読出イネーブル信号をアクティブ
   とする読出イネーブル信号生成回路と、 データの書込／読出を行うことのできる１つのポートを
   有し、前記書込イネーブル信号がアクティブとなると、
   入力されたデータを前記メモリアドレス信号により指定
   されるアドレスに記憶し、前記読出イネーブル信号がア
   クティブとなると、前記メモリアドレス信号により指定
   されるアドレスに記憶されているデータを出力する１ポ
   ートメモリとから構成されるＦＩＦＯ型メモリ。
2. 【請求項２】 クロック信号を２分周しクロック２分周
   信号として出力する分周回路と、 前記クロック２分周信号により書込アドレス信号と読出
   アドレス信号を順次生成し、前記クロック２分周信号が
   ハイレベルの時は前記書込アドレス信号をメモリアドレ
   ス信号として出力し、前記クロック２分周信号がロウレ
   ベルの時には前記読出アドレス信号をメモリアドレス信
   号として出力するアドレス信号生成回路と、 前記クロック信号がロウレベルで前記クロック２分周信
   号がハイレベルの時に書込イネーブル信号をアクティブ
   とする書込イネーブル信号生成回路と、 前記クロック信号がロウレベルで前記クロック２分周信
   号がロウレベルの時に読出イネーブル信号をアクティブ
   とする読出イネーブル信号生成回路と、 独立してデータの書込／読出を行うことのできる２つの
   ポートを有し、一方のポートにおいて、前記書込イネー
   ブル信号がアクティブとなると、入力されたデータを前
   記メモリアドレス信号により指定されるアドレスに記憶
   し、前記読出イネーブル信号がアクティブとなると、前
   記メモリアドレス信号により指定されるアドレスに記憶
   されているデータを出力する２ポートメモリとから構成
   されるＦＩＦＯ型メモリ。
3. 【請求項３】 前記アドレス信号生成回路は、前記クロ
   ック２分周信号によりカウント動作を行い、該カウント
   動作におけるカウント値を書込アドレス信号として出力
   する第１のカウンタと、 前記クロック２分周信号によりカウント動作を行い、該
   カウント動作におけるカウント値を読出アドレス信号と
   して出力する第２のカウンタと、 前記クロック２分周信号がハイレベルのときは前記書込
   アドレス信号を前記メモリアドレス信号として出力し、
   前記クロック２分周信号がロウレベルのときは前記読出
   アドレス信号を前記メモリアドレス信号として出力する
   セレクタとにより構成されている請求項１または２記載
   のＦＩＦＯ型メモリ。
4. 【請求項４】 前記書込イネーブル信号生成回路は、前
   記クロック２分周信号を論理反転するインバータと、 前記クロック信号と前記インバータの出力の論理和演算
   を行うＯＲゲートとにより構成されている請求項１から
   ３のいずれか１項記載のＦＩＦＯ型メモリ。
5. 【請求項５】 前記読出イネーブル信号生成回路は、前
   記クロック信号と前記クロック２分周信号との論理和演
   算を行うＯＲゲートにより構成されている請求項１から
   ４のいずれか１項記載のＦＩＦＯ型メモリ。
6. 【請求項６】 前記分周回路は、前記クロック信号をク
   ロック端子に接続し、反転出力端子を入力端子に接続
   し、出力端子から出力される信号を前記クロック２分周
   信号として出力するフリップフロップにより構成されて
   いる請求項１から５のいずれか１項記載のＦＩＦＯ型メ
   モリ。