JP2004111746A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】ソース／ドレイン領域上にシリサイド層を形成する場合であっても、十分な耐圧を確保しうる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上に形成されたゲート電極２６と、低濃度ソース領域４２ａと高濃度ソース領域４４ａとを有するソース領域４５ａと、低濃度ドレイン領域４２ｂと高濃度ドレイン領域４４ｂとを有するドレイン領域４５ｂと、ソース領域上に形成された第１のシリサイド層４０ｃと、ドレイン領域上に形成された第２のシリサイド層４０ｄと、第１のシリサイド層に接続された第１の導体プラグ５４と、第２のシリサイド層に接続された第２の導体プラグ５４とを有し、高濃度ドレイン領域は低濃度ドレイン領域のうちの周縁部を除く領域に形成されており、第２のシリサイド層は高濃度ドレイン領域のうちの周縁部を除く領域に形成されている。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に中高耐圧のトランジスタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
有機ＥＬパネル、ＬＣＤドライバ、インクジェットプリンタ等においては、動作速度の全体としての向上を図るべく、ロジック用のトランジスタと中高耐圧のトランジスタとを同一基板上に混載することが注目されている。
【０００３】
ロジック用のトランジスタと中高耐圧のトランジスタとが混載された提案されている半導体装置を図１６を用いて説明する。図１６は、提案されている半導体装置を示す断面図である。図１６の紙面左側はロジック部を示しており、図１６の紙面右側は中高耐圧部を示している。
【０００４】
半導体基板２１０表面には、素子領域２１２ａ、２１２ｂを画定する素子分離領域２１４が形成されている。ロジック部２１６の素子領域２１２ａには、ゲート電極２２６とソース領域２３６ａとドレイン領域２３６ｂとを有する、比較的耐圧の低いトランジスタ２２０が形成されている。ソース領域２３６ａは、低濃度ソース領域２３０ａと高濃度ソース領域２３４ａとにより構成されている。ドレイン領域２３６ｂは、低濃度ドレイン領域２３０ｂと高濃度ドレイン領域２３４ｂとにより構成されている。一方、中高耐圧部２１８のソース領域２１２ｂには、ゲート電極２２６とソース領域２４５ａとドレイン領域２４５ｂとを有する、比較的耐圧の高いトランジスタ２２２が形成されている。ソース領域２４５ａは、低濃度ソース領域２４２ａと高濃度ソース領域２４４ａとにより構成されている。ドレイン領域２４５ｂは、低濃度ドレイン領域２４２ｂと高濃度ドレイン領域２４４ｂとにより構成されている。トランジスタ２２０、２２２が形成された半導体基板２１０上には、層間絶縁膜２５０が形成されている。層間絶縁膜２５０には、ソース領域２３６ａ、２４５ａ、ドレイン領域２３６ｂ、２４５ｂにそれぞれ達する導体プラグ２５４が形成されている。層間絶縁膜２５０上には、導体プラグ２５４に接続された配線が形成されている。
【０００５】
提案されている半導体装置によれば、ロジック用のトランジスタ２２０と中高耐圧のトランジスタ２２２とが同一基板上に混載されているため、電子機器の動作速度の向上に寄与することができる。
【０００６】
近時では、半導体装置の更なる微細化が進められている。しかし、単に半導体装置を微細化した場合には、ソース／ドレインにおけるコンタクト抵抗の上昇を招いてしまう。このため、ゲート長が例えば０．３５μｍ以下のロジック用のトランジスタでは、通常、ソース／ドレインにおけるコンタクト抵抗を低く抑えるべく、ソース／ドレイン領域上にシリサイド層が形成される。
【０００７】
ソース／ドレイン領域上にシリサイド層が形成された提案されている半導体装置を図１７を用いて説明する。図１７は、提案されている他の半導体装置を示す断面図である。
【０００８】
図１７に示すように、高濃度ソース領域２３４ａ、２４４ａ上、高濃度ドレイン領域２３４ｂ、２４４ｂ上には、それぞれシリサイド層２４０が形成されている。
【０００９】
図１７に示す提案されている他の半導体装置によれば、ソース／ドレイン領域上にシリサイド層２４０が形成されているため、ソース／ドレインにおけるコンタクト抵抗を低く抑えつつ、半導体装置の微細化を図ることができる。
【００１０】
なお、特許文献１にも、ソース／ドレイン領域上にシリサイド層が形成された半導体装置が開示されている。
【００１１】
【特許文献１】
特開平１１−１２６９００号公報
【特許文献２】
特開平９−２６０５９０号公報
【００１２】
【発明が解決しようとする課題】
しかしながら、図１６に示す提案されている半導体装置では、中高耐圧トランジスタにおいて十分な耐圧が確保できていなかった。また、特許文献１に記載された半導体装置も、必ずしも十分に高い耐圧は得られなかった。
【００１３】
ここで、ロジック部のトランジスタにおいてのみソース／ドレイン拡散層上にシリサイド層を形成し、中高耐圧のトランジスタにおいてはソース／ドレイン拡散層を絶縁膜で覆い、シリサイド層を形成しないことも考えられる。しかし、この場合には、中高耐圧のトランジスタにおいて良好なコンタクトを得ることが困難となり、中高耐圧のトランジスタにおけるコンタクト抵抗が極めて高くなってしまう。
【００１４】
本発明の目的は、ソース／ドレイン領域上にシリサイド層を形成する場合であっても、十分な耐圧を確保しうる半導体装置及びその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的は、半導体基板上に絶縁膜を介して形成されたゲート電極と、前記ゲート電極の一側に形成され、低濃度ソース領域と、前記低濃度ソース領域よりキャリア濃度が高い高濃度ソース領域とを有するソース領域と、前記ゲート電極の他側に形成され、低濃度ドレイン領域と、前記低濃度ドレイン領域よりキャリア濃度が高い高濃度ドレイン領域とを有するドレイン領域と、前記ソース領域上に形成された第１のシリサイド層と、前記ドレイン領域上に形成された第２のシリサイド層と、前記第１のシリサイド層に接続された第１の導体プラグと、前記第２のシリサイド層に接続された第２の導体プラグとを有し、前記高濃度ドレイン領域は、前記低濃度ドレイン領域のうちの周縁部を除く領域に形成されており、前記第２のシリサイド層は、前記高濃度ドレイン領域のうちの周縁部を除く領域に形成されていることを特徴とする半導体装置により達成される。
【００１６】
また、上記目的は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして、前記半導体基板にドーパント不純物を導入することにより、前記ゲート電極の一側の前記半導体基板に低濃度ソース領域を形成するとともに、前記ゲート電極の他側の前記半導体基板に低濃度ドレイン領域を形成する工程と、前記ゲート電極の側面にサイドウォール絶縁膜を形成する工程と、前記低濃度ドレイン領域の周縁部とを覆うように形成された第１のマスクと前記ゲート電極と前記サイドウォール絶縁膜とをマスクとして、前記半導体基板にドーパント不純物を導入することにより、前記ゲート電極の一側の前記半導体基板内に高濃度ソース領域を形成するとともに、前記低濃度ドレイン領域のうちの周縁部を除く領域に高濃度ドレイン領域を形成する工程と、前記高濃度ドレイン領域の周縁部を覆うように形成された第２のマスクをマスクとして、前記高濃度ソース領域上に第１のシリサイド層を形成するとともに、前記高濃度ドレイン領域のうちの周縁部を除く領域に第２のシリサイド層を形成する工程とを有することを特徴とする半導体装置の製造方法により達成される。
【００１７】
【発明の実施の形態】
本発明の一実施形態による半導体装置及びその製造方法を図１乃至図１４を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。図２は、本実施形態による半導体装置を示す断面図及び平面図である。図３乃至図１４は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００１８】
（半導体装置）
まず、本実施形態による半導体装置について図１及び図２を用いて説明する。図１は、本実施形態による半導体装置を構成するロジック部のトランジスタと中高耐圧部のトランジスタの両方を示したものである。図１の紙面左側はロジック部を示しており、図１の紙面右側は中高耐圧部を示している。図２は、本実施形態による半導体装置を構成する中高耐圧部のトランジスタのみを示したものである。図２（ａ）は断面図であり、図２（ｂ）は平面図である。
【００１９】
図１に示すように、半導体基板１０には、素子領域１２ａ、１２ｂを画定する素子分離領域１４が形成されている。
【００２０】
ロジック部１６の素子領域１２ａには、ロジック用のトランジスタ２０が形成されている。ロジック用のトランジスタ２０の耐圧は、比較的低くなっている。
【００２１】
中高耐圧部１８の素子領域１２ｂには、中高耐圧のトランジスタ２２が形成されている。
【００２２】
ここで、ロジック部１６に形成されたトランジスタ２０について説明する。
【００２３】
図１に示すように、半導体基板１０上には、ゲート絶縁膜２４ａを介してゲート電極２６が形成されている。ゲート電極２６上には、キャップ膜２８が形成されている。
【００２４】
ゲート電極２６の両側の半導体基板１０内には、低濃度領域３０、具体的には、低濃度ソース領域３０ａと低濃度ドレイン領域３０ｂとが形成されている。
【００２５】
ゲート電極２６の側面には、サイドウォール絶縁膜３２が形成されている。
【００２６】
側面にサイドウォール絶縁膜３２が形成されたゲート電極２６の両側の半導体基板１０内には、高濃度領域３４、具体的には、高濃度ソース領域３４ａと高濃度ドレイン領域３４ｂとが形成されている。低濃度ソース領域３０ａと高濃度ソース領域３４ｂとにより、ソース領域３６ａが構成されている。低濃度ドレイン領域３０ｂと高濃度ドレイン領域３４ｂとにより、ドレイン領域３６ｂが構成されている。
【００２７】
サイドウォール絶縁膜の側面には、更にサイドウォール絶縁膜３８が形成されている。
【００２８】
ソース領域３６ａ上及びドレイン領域３６ｂ上には、それぞれシリサイド層４０ａ、４０ｂが形成されている。
【００２９】
こうして、ロジック部１６のトランジスタ２０が構成されている。
【００３０】
次に、中高耐圧部１８に形成されたトランジスタ２２について説明する。
【００３１】
半導体基板１０上には、ゲート絶縁膜２４ｂを介してゲート電極２６が形成されている。中高耐圧部のトランジスタ２２におけるゲート絶縁膜２４ｂの膜厚は、ロジック部のトランジスタ２０におけるゲート絶縁膜２４ａの膜厚より厚くなっている。ゲート電極２６の側面には、サイドウォール絶縁膜３２が形成されている。
【００３２】
ゲート電極２６の両側の半導体基板１０内には、低濃度ソース領域４２ａと低濃度ドレイン領域４２ｂとが形成されている。
【００３３】
側面にサイドウォール絶縁膜３２が形成されたゲート電極２６の両側の半導体１０基板内には、高濃度領域４４、具体的には高濃度ソース領４４ａと高濃度ドレイン領域４４ｂとが形成されている。低濃度ソース領域４２ａと高濃度ソース領域４４ａとによりソース領域４５ａが構成されている。低濃度ドレイン領域４２ｂと高濃度ドレイン領域４４ｂとによりドレイン領域４５ｂが構成されている。
【００３４】
高濃度ドレイン領域４４ｂは、図２（ｂ）に示すように、低濃度ドレイン領域４２ｂのうちの周縁部を除く領域に形成されている。換言すれば、高濃度ドレイン領域４４ｂは、低濃度ドレイン領域４２ｂに内包されるように形成されている。高濃度ドレイン領域４４ｂの縁部が低濃度ドレイン領域４２ｂの縁部から離間しているため、電界の集中が緩和される。
【００３５】
なお、高濃度ソース領域４４ａは、低濃度ソース領域４２ａの縁部にも形成されている。換言すれば、高濃度ソース領域４４ａは、低濃度ソース領域４２ａに内包されるようには形成されていない。
【００３６】
本実施形態で、ドレイン側においてのみ高濃度ドレイン領域４４ｂの縁部を低濃度ドレイン領域４２ｂの縁部から離間しているのは、高い電圧が印加されて絶縁破壊が生じる虞があるのは、ドレイン側であるためである。一方、ソース側においては、高い電圧が印加されないため、絶縁破壊が生じる虞はなく、敢えて、高濃度ソース領域４４ａの縁部を低濃度ソース領域４２ａの縁部から離間させる必要はない。
【００３７】
高濃度ドレイン領域４４ｂのゲート電極２６側の縁部と低濃度ドレイン領域４２ｂのゲート電極２６側の縁部との間の距離ｄ１は、例えば３μｍとなっている。一方、高濃度ソース領域４４ａのゲート電極２６側の縁部と低濃度ソース領域４２ａのゲート電極２６側の縁部との間の距離ｄ２は、例えば０．１μｍとなっている。即ち、本実施形態では、高濃度ドレイン領域のゲート電極側の縁部と低濃度ドレイン領域のゲート電極側の縁部との間の距離ｄ１が、高濃度ソース領域のゲート電極側の縁部と低濃度ソース領域のゲート電極側の縁部との間の距離ｄ２より長く設定されている。
【００３８】
なお、ここでは、高濃度ドレイン領域４４ｂのゲート電極２６側の縁部と低濃度ドレイン領域４２ｂのゲート電極２６側の縁部との間の距離ｄ１を３μｍとする場合を例に説明したが、距離ｄ１は３μｍに限定されるものではなく、要求される耐圧に応じて適宜設定すればよい。
【００３９】
また、ここでは、高濃度ソース領域４４ａのゲート電極２６側の縁部と低濃度ソース領域４２ａのゲート電極２６側の縁部との間の距離ｄ２を０．１μｍとする場合を例に説明したが、距離ｄ２は０．１μｍに限定されるものではなく、要求される耐圧に応じて適宜設定すればよい。
【００４０】
本実施形態で、高濃度ドレイン領域４４ｂのゲート電極２６側の縁部と低濃度ドレイン領域４２ｂのゲート電極２６側の縁部との間の距離ｄ１を、高濃度ソース領域４４ａのゲート電極２６側の縁部と低濃度ソース領域４２ａのゲート電極２６側の縁部との間の距離ｄ２より長く設定している理由は、以下の通りである。
【００４１】
即ち、高濃度ドレイン領域４４ｂのゲート電極２６側の縁部と低濃度ドレイン領域４２ｂのゲート電極２６側の縁部との間の距離ｄ１や、高濃度ソース領域４２ａのゲート電極２６側の縁部と低濃度ソース領域４４ａのゲート電極２６側の縁部との間の距離ｄ２が長くなると、ソース−ドレイン間の電気抵抗は上昇することとなる。高濃度ドレイン領域４４ｂのゲート電極２６側の縁部と低濃度ドレイン領域４２ｂのゲート電極２６側の縁部との間の距離ｄ１を長く設定するのみならず、高濃度ソース領域４４ａのゲート電極２６側の縁部と低濃度ソース領域４２ａのゲート電極２６側の縁部との間の距離ｄ２をも長く設定した場合には、ソース−ドレイン間の電気抵抗が大きく増加してしまう。一方、ソース側には高い電圧は印加されないため、低濃度ソース領域４２ａのゲート電極２６側の縁部と高濃度ソース領域４４ａのゲート電極２６側の縁部との間の距離については、敢えて長く設定する必要がない。そこで、本実施形態では、ドレイン側においてのみ低濃度ドレイン領域４２ｂのゲート電極２６の縁部と高濃度ドレイン領域４４ｂのゲート側２６の縁部との間の距離ｄ１を長く設定している。このため、本実施形態によれば、中高耐圧のトランジスタ２２におけるソース−ドレイン間の電気抵抗の上昇を抑制しつつ、耐圧を高く確保することができる。
【００４２】
高濃度ドレイン領域４４ｂの縁部と素子分離領域１４の縁部との間の距離ｄ３は、例えば３μｍとなっている。高濃度ドレイン領域４４ｂの縁部と素子分離領域１４の縁部との間の距離ｄ３は、高濃度ドレイン領域４４ｂのゲート電極２６側の縁部と低濃度ドレイン領域４２ｂのゲート電極２６側の縁部との間の距離ｄ１と等しく設定されている。一方、ソース側においては、高濃度ソース領域４４ａの縁部は素子分離領域１４の縁部に接している。本実施形態で、高濃度ドレイン領域４４ｂと素子分離領域１４との間の距離ｄ３を大きく離間しているのは、中高耐圧のトランジスタ２２における耐圧を高く確保するためである。一方、ソース側には、高い電圧は印加されないため、高濃度ソース領域４４ａと素子分離領域１４とを敢えて離間する必要はない。
【００４３】
なお、ここでは、高濃度ドレイン領域４４ｂの縁部と素子分離領域１４の縁部との間の距離ｄ３を３μｍに設定する場合を例に説明したが、距離ｄ３は３μｍに限定されるものではなく、要求される耐圧に応じて適宜設定すればよい。
【００４４】
側面にサイドウォール絶縁膜３２が形成されたゲート電極２６の側面には、更にサイドウォール絶縁膜３８が形成されている。また、ドレイン側の半導体基板１０上には、絶縁膜３８が形成されている。絶縁膜３８は、シリサイド層４０を形成する際に、マスクとして機能するものである。絶縁膜３８は、サイドウォール絶縁膜３８と同一の膜により構成されている。
【００４５】
絶縁膜３８には、高濃度ドレイン領域４４ｂに達する開口部４６が形成されている。
【００４６】
露出した半導体基板１０の表面には、シリサイド層４０ｃ、４０ｄが形成されている。ドレイン側においては、開口部４６内においてのみシリサイド層４０ｄが形成されている。シリサイド層４０ｄは、図２（ｂ）に示すように、高濃度ドレイン領域４４ｄのうちの周縁部を除く領域に形成されている。シリサイド層４０ｄのゲート電極２６側の縁部と高濃度ドレイン領域４４ｂのゲート電極２６側の縁部との距離ｄ４は、例えば１μｍ程度となっている。
【００４７】
なお、ここでは、シリサイド層４０ｄのゲート電極２６側の縁部と高濃度ドレイン領域４４ｂのゲート電極２６側の端部との距離ｄ４を１μｍ程度としたが、シリサイド層４０ｄのゲート電極２６側の縁部と高濃度ドレイン領域４４ｂのゲート電極２６側の縁部との距離ｄ４は、１μｍに限定されるものではない。シリサイド層４０ｄのゲート電極２６側の縁部と高濃度ドレイン領域４４ｂのゲート電極２６側の縁部との距離ｄ４を例えば０．１μｍ以上とすれば、電界の集中をある程度緩和することができ、ある程度高い耐圧を確保することが可能である。シリサイド層４０ｄのゲート電極２６側の縁部と高濃度ドレイン領域４４ｂのゲート電極２６側の縁部との距離ｄ４が０．５μｍ以上であれば、電界の集中を更に緩和し得るため、高い耐圧を確保することが可能である。
【００４８】
ソース側に形成されたシリサイド層４０ｃは、高濃度ソース領域４４ａの縁部にも形成されている。ソース側には高い電圧が印加されないため、敢えてソース側において電界の集中を緩和する必要はないためである。
【００４９】
こうして、中高耐圧部のトランジスタ２２が構成されている。
【００５０】
トランジスタ２０、２２が形成された半導体基板１０上には、全面に、層間絶縁膜５０が形成されている。
【００５１】
層間絶縁膜５０には、シリサイド層４０ａ〜４０ｄに達するコンタクトホール５２が形成されている。コンタクトホール５２内には、導体プラグ５４が埋め込まれている。導体プラグ５４が埋め込まれた層間絶縁膜５０上には、配線５６が形成されている。
【００５２】
導体プラグ５４は、シリサイド層４０ａ〜４０ｄのうちの周縁部を除く領域に達するように形成されている。中高耐圧のトランジスタ２２のドレイン側においては、導体プラグ５４の縁部とシリサイド層４０ｄの縁部との間の距離ｄ５は、例えば０．３μｍ以上離間している。本実施形態で、中高耐圧のトランジスタ２２のドレイン側において、シリサイド層４０ｄのうちの周縁部を除く領域に達するように導体プラグ５４を形成しているのは、中高耐圧のトランジスタ２２のドレイン側において電界の集中を緩和し、耐圧を高く確保するためである。
【００５３】
なお、ソース側においては高い電圧は印加されないため、シリサイド層４０ｃの縁部と導体プラグ５４の縁部との間の距離を敢えて大きく離す必要はない。
【００５４】
本実施形態による半導体装置は、中高耐圧部のトランジスタ２２のドレイン側において、低濃度ドレイン領域４２ｂのうちの周縁部を除く領域に高濃度ドレイン領域４４ｂが形成されており、高濃度ドレイン領域４４ｂのうちの周縁部を除く領域にシリサイド層４０ｄが形成されており、シリサイド層４０ｄのうちの周縁部を除く領域に達するように導体プラグ５４が形成されており、しかも、高濃度ドレイン領域４４ｂが素子分離領域１４から離間していることに主な特徴の一つがある。
【００５５】
図１６に示す提案されている他の半導体装置では、中高耐圧のトランジスタのドレイン側において電界が集中し、高い耐圧が得られなかった。
【００５６】
これに対し、本実施形態によれば、ドレイン側が上記のような構成になっているため、ドレイン側に電圧を印加した際にドレイン側に電界が集中するのを緩和することができる。このため、本実施形態によれば、ソース／ドレイン領域上にシリサイド層を形成する場合であっても、中高耐圧のトランジスタにおける耐圧を十分に高く確保することができる。しかも、本実施形態によれば、ドレイン側においてのみ上記のような構成になっているため、ソース−ドレイン間の電気抵抗の上昇を防止しつつ、高い耐圧を確保することができる。
【００５７】
なお、上記特許文献１には、サイドウォール絶縁膜が二重に形成され、高濃度ソース／ドレイン領域内にゲート電極から離間してシリサイド層が形成され、シリサイド層に達する導体プラグが形成された半導体装置が開示されている。特許文献１に記載された半導体装置は、高濃度ドレイン領域が低濃度ドレイン領域の縁部にも形成されている点、シリサイド層が高濃度ドレイン領域の縁部にも形成されている点、高濃度ドレイン領域が素子分離領域から離間していない点で、本実施形態による半導体装置と大きく異なっている。特許文献１に記載された半導体装置では、ドレイン側における電界の集中を十分に緩和することができないため、十分な耐圧を確保することはできない。
【００５８】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について図３乃至図１４を用いて説明する。
【００５９】
まず、図３（ａ）に示すように、ロジック部のｎチャネルトランジスタが形成される領域１６ｎ、ロジック部のｐチャネルトランジスタが形成される領域１６ｐ、中高耐圧部のｎチャネルトランジスタが形成される領域１８ｎ、中高耐圧部のｐチャネルトランジスタが形成される領域１８ｐに、それぞれマスク５８を形成する。マスク５８の材料としては、例えばＳｉＮを用いることができる。マスク５８の厚さは、例えば１２０ｎｍとする。
【００６０】
次に、図３（ｂ）に示すように、全面に、例えばスピンコート法により、フォトレジスト膜６０を形成する。この後、フォトリソグラフィ技術を用い、中高耐部のｐチャネルトランジスタが形成される領域１８ｐを開口する開口部６２を形成する。
【００６１】
次に、例えばイオン注入法により、フォトレジスト膜６０をマスクとして、半導体基板１０にｎ形のドーパント不純物を導入する。ドーパント不純物としては、例えばＰを用いる。イオン注入条件は、例えば、加速電圧１８０ｋｅＶ、ドーズ量６×１０１２ｃｍ−２とする。これにより、中高耐圧部のｐチャネルトランジスタが形成される領域１８ｐにおける半導体基板１０内に、ｎ形ウェル６３が形成される。
【００６２】
次に、ｎ形ウェル６３に導入されたドーパント不純物を活性化するための熱処理を行う。
【００６３】
次に、図４（ａ）に示すように、全面に、例えばスピンコート法により、フォトレジスト膜６４を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜６４に、ロジック部のｐチャネルトランジスタが形成される領域１６ｐを開口する開口部６６を形成する。
【００６４】
次に、例えばイオン注入法により、フォトレジスト膜６４をマスクとして、半導体基板１０にｎ形のドーパント不純物を導入する。ドーパント不純物としては、例えばＰを用いる。イオン注入条件は、例えば、加速電圧１８０ｋｅＶ、ドーズ量１．５×１０１３ｃｍ−２とする。これにより、ロジック部のｐチャネルトランジスタが形成される領域１６ｐにおける半導体基板１０内に、ｎ形ウェル６８が形成される。
【００６５】
次に、ｎ形ウェル６８に導入されたドーパント不純物を活性化するための熱処理を行う。
【００６６】
次に、図４（ｄ）に示すように、全面に、例えばスピンコート法により、フォトレジスト膜７０を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜７０に、半導体基板１０に達する開口部７２を形成する。開口部７２は、中高耐圧部のｎチャネルトランジスタ２２ｎ（図　参照）のチャネルストップ層７４を形成するためのものである。
【００６７】
次に、例えばイオン注入法により、フォトレジスト膜７０をマスクとして、半導体基板１０にｐ形のドーパント不純物を導入する。ドーパント不純物としては、例えばＢ（ボロン）を用いる。イオン注入条件は、例えば、加速電圧２０ｋｅＶ、ドーズ量５×１０１４ｃｍ−２とする。これにより、中高耐圧のｎチャネルトランジスタのチャネルストップ層７４が形成される。
【００６８】
次に、図５（ａ）に示すように、全面に、例えばスピンコート法により、フォトレジスト膜７６を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜７６に、半導体基板１０に達する開口部７８を形成する。開口部７８は、中高耐圧部のｐチャネルトランジスタ２２ｐ（図　参照）のチャネルストップ層８０を形成するためのものである。
【００６９】
次に、例えばイオン注入法により、フォトレジスト膜７６をマスクとして、半導体基板１０にｎ形のドーパント不純物を導入する。ドーパント不純物としては、例えば、Ｐを用いる。イオン注入条件は、例えば、加速電圧６０ｋｅＶ、ドーズ量２．５×１０１３ｃｍ−２とする。これにより、中高耐圧部のｐチャネルトランジスタのチャネルストップ層８０が形成される。
【００７０】
次に、図５（ｂ）に示すように、例えばＬＯＣＯＳ（ＬＯＣａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法により、半導体基板１０に素子分離領域１４を形成する。
【００７１】
次に、マスク５８を除去する。
【００７２】
次に、全面に、例えば熱酸化法により、例えば膜厚１５ｎｍのＳｉＯ２より成る保護膜８２を形成する。
【００７３】
次に、全面エッチングにより、保護膜８２を除去する。
【００７４】
次に、図６（ａ）に示すように、全面に、例えば膜厚９０ｎｍのＳｉＯ２より成るゲート絶縁膜２４ｂを形成する。
【００７５】
次に、ロジック部のトランジスタが形成される領域１６ｎ、１６ｐに形成されたゲート絶縁膜２４ｂを除去する。
【００７６】
次に、全面に、例えば熱酸化法により、例えば膜厚１５ｎｍのＳｉＯ２より成る保護膜８４を形成する。
【００７７】
次に、図６（ｂ）に示すように、全面に、例えばスピンコート法により、フォトレジスト膜８６を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜８６に、ロジック部のｎチャネルトランジスタが形成される領域１６ｎを開口する開口部８８を形成する。
【００７８】
次に、例えばイオン注入法により、フォトレジスト膜８６をマスクとして、半導体基板１０にｐ形のドーパント不純物を導入する。ドーパント不純物としては、例えばＢを用いる。イオン注入条件は、例えば加速電圧１４０ｋｅＶ、ドーズ量８×１０１２ｃｍ−２とする。これにより、ロジック部のｎチャネルトランジスタが形成される領域１６ｎにｐ形ウェル９０が形成される。
【００７９】
次に、例えばイオン注入法により、フォトレジスト膜９６をマスクとして、半導体基板１０にｐ形のドーパント不純物を導入する。ドーパント不純物としては、例えばＢを用いる。イオン注入条件は、例えば、加速電圧３０ｋｅＶ、ドーズ量３×１０１２ｃｍ−２とする。これにより、ロジック部のｎチャネルトランジスタが形成される領域１６ｎにチャネルドープ層９２が形成される。チャネルドープ層９２は、しきい値電圧を制御するためのものである。
【００８０】
次に、図７（ａ）に示すように、全面に、例えばスピンコート法により、フォトレジスト膜９４を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜９４に、中高耐圧部のｎチャネルトランジスタが形成される領域１８ｎを開口する開口部９６を形成する。
【００８１】
次に、例えばイオン注入法により、フォトレジスト膜９４をマスクとして、半導体基板１０にｐ形のドーパント不純物を導入する。ドーパント不純物としては、例えばＢを用いる。イオン注入条件は、例えば、加速電圧４５ｋｅＶ、ドーズ量２×１０１１ｃｍ−２とする。これにより、中高耐圧部のｎチャネルトランジスタが形成される領域１８ｎにチャネルドープ層９８が形成される。
【００８２】
次に、図７（ｂ）に示すように、全面に、例えばスピンコート法により、フォトレジスト膜１００を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜１００に、中高耐圧部のｎチャネルトランジスタが形成される領域１８ｎを開口する開口部１０２を形成する。
【００８３】
次に、例えばイオン注入法により、フォトレジスト膜１００をマスクとして、半導体基板１０にｎ形のドーパント不純物を導入する。ドーパント不純物としては、例えばＢを用いる。イオン注入条件は、例えば、加速電圧４５ｋｅＶ、ドーズ量８×１０１１ｃｍ−２とする。これにより、中高耐圧部のｐチャネルトランジスタが形成される領域１８ｐにチャネルドープ層１０４が形成される。
【００８４】
次に、図８（ａ）に示すように、ロジック部のトランジスタが形成される領域１６ｎ、１６ｐに形成された保護膜８４を除去する。
【００８５】
次に、ロジック部のトランジスタが形成される領域１６ｎ、１６ｐに、例えば膜厚７ｎｍのＳｉＯ２より成るゲート絶縁膜２４ａを形成する。
【００８６】
次に、全面に、例えばＣＶＤ法により、膜厚５０ｎｍのアモルファスシリコン膜１０６を形成する。アモルファスシリコン膜１０６は、ゲート電極２６を形成するためのものである。
【００８７】
次に、全面に、例えばスピンコート法により、フォトレジスト膜１０８を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜１０８に、ロジック部１６を開口する開口部１１０を形成する。
【００８８】
次に、例えばイオン注入法により、フォトレジスト膜１０８をマスクとして、半導体基板１０にｐ形のドーパント不純物を導入する。ドーパント不純物としては、例えばＢを用いる。イオン注入条件は、例えば、加速電圧３０ｋｅＶ、ドーズ量２×１０１２ｃｍ−２とする。これにより、ロジック部１６にチャネルドープ層１１２が形成される。
【００８９】
次に、アモルファスシリコン膜１０６上に、タングステンシリサイド膜１１３を形成する。
【００９０】
次に、ＣＶＤ法により、全面に、例えば膜厚４５ｎｍのＳｉＯ２より成るキャップ膜２８を形成する。
【００９１】
次に、フォトリソグラフィ技術を用い、キャップ膜２８をパターニングする。
【００９２】
次に、キャップ膜２８をマスクとして、タングステンシリサイド膜１１３及びアモルファスシリコン膜１０６をエッチングする。こうして、アモルファスシリコン膜１０６とタングステンシリサイド膜１１３とから成るゲート電極２６が形成される（図８（ｂ）参照）。
【００９３】
次に、図９（ａ）に示すように、全面に、例えばスピンコート法により、フォトレジスト膜１１４を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜１１４に、中高耐圧部のトランジスタが形成される領域１８ｐ、１８ｎを開口する開口部１１６を形成する。
【００９４】
次に、フォトレジスト膜１１４及び中高耐圧部のトランジスタのゲート電極２６をマスクとして、中高耐圧部のトランジスタのゲート電極２６の両側のゲート絶縁膜２４ｂを除去する。
【００９５】
次に、図９（ｂ）に示すように、全面に、例えばスピンコート法により、フォトレジスト膜１１８を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜１１８に、中高耐圧部のｎチャネルトランジスタが形成される領域１８ｎを開口する開口部１２０を形成する。
【００９６】
次に、例えばイオン注入法により、フォトレジスト膜１１８及びゲート電極２６をマスクとして、半導体基板１０内にｎ形のドーパント不純物を導入する。ドーパント不純物としては、例えばＰ（リン）を用いる。イオン注入条件は、例えば、加速エネルギー６０〜９０ｋｅＶ、ドーズ量３×１０１２とする。こうして、ゲート電極２６の両側の半導体基板１０内に、低濃度ソース領域４２ａと低濃度ドレイン領域４２ｂとが形成される。
【００９７】
次に、図１０（ａ）に示すように、全面に、例えばスピンコート法により、フォトレジスト膜を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜に、中高耐圧部のｐチャネルトランジスタが形成される領域１８ｐを開口する開口部１２４を形成する。
【００９８】
次に、例えばイオン注入法により、フォトレジスト膜１２２及びゲート電極２６をマスクとして、半導体基板１０内にｐ形のドーパント不純物を導入する。ドーパント不純物としては、例えばＢを用いる。イオン注入条件は、例えば、加速エネルギー４５ｋｅＶ、ドーズ量３×１０１２とする。こうして、ゲート電極２６の両側の半導体基板１０内に、低濃度ソース領域４２ｃと低濃度ドレイン領域４２ｄとが形成される。
【００９９】
次に、図１０（ｂ）に示すように、全面に、例えばスピンコート法により、フォトレジスト膜１２６を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜１２６に、ロジック部のｎチャネルトランジスタが形成される領域１６ｎを開口する開口部１２８を形成する。
【０１００】
次に、例えばイオン注入法により、フォトレジスト膜１２６及びゲート電極２６をマスクとして、ｎ形のドーパント不純物を導入する。ドーパント不純物としては、例えばＰを用いる。イオン注入条件は、例えば、加速電圧２０ｋｅＶ、ドーズ量４×１０１２ｃｍ−２とする。こうして、ゲート電極２６の両側の半導体基板１０内に、低濃度ソース領域３０ａと低濃度ドレイン領域３０ｂとが形成される。
【０１０１】
次に、図１１（ａ）に示すように、全面に、例えばスピンコート法により、フォトレジスト膜１３０を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜１３０に、ロジック部のｐチャネルトランジスタが形成される領域１６ｐを開口する開口部１３２を形成する。
【０１０２】
次に、例えばイオン注入法により、フォトレジスト膜１３０及びゲート電極２６をマスクとして、ｐ形のドーパント不純物を導入する。ドーパント不純物としては、例えばＢＦ２ ＋を用いる。イオン注入条件は、例えば、加速電圧２０ｋｅＶ、ドーズ量１×１０１３ｃｍ−２とする。こうして、ゲート電極２６の両側の半導体基板１０内に、低濃度ソース領域３０ｃと低濃度ドレイン領域３０ｄとが形成される。
【０１０３】
次に、例えばＣＶＤ法により、膜厚１２０ｎｍのＳｉＯ２より成る絶縁膜を形成する。この後、絶縁膜を異方性エッチングする。こうして、ゲート電極２６の側面にサイドウォール絶縁膜３２が形成される（図１１（ｂ）参照）。
【０１０４】
次に、図１２（ａ）に示すように、全面に、例えばスピンコート法により、フォトレジスト膜１３４を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜１３４に開口部１３６ａ〜１３６ｃを形成する。開口部１３６ａは、ロジック部のｐチャネルトランジスタの高濃度ソース領域と高濃度ドレイン領域とを形成するためのものである。開口部１３６ｂは、中高耐圧部のｐチャネルトランジスタの高濃度ソース領域を形成するためのものである。開口部１３６ｃは、中高耐圧部のｎチャネルトランジスタの高濃度ドレイン領域を形成するためのものである。
【０１０５】
次に、フォトレジスト膜１３４をマスクとして、ｐ形のドーパント不純物を導入する。ドーパント不純物としては、例えばＢＦ２を用いる。イオン注入条件は、例えば、加速電圧２０ｋｅＶ、ドーズ量３×１０１５ｃｍ−２とする。こうして、ロジック部のｐＭＯＳトランジスタが形成される領域１６ｐにおいて、ゲート電極２６の両側の半導体基板１０内に高濃度ソース領域３４ｃと高濃度ドレイン領域３４ｄとが形成される。また、中高耐圧部のｐＭＯＳトランジスタが形成される領域１８ｐにおいて、ゲート電極２６の両側の半導体基板１０内に、高濃度ソース領域４４ｃと高濃度ドレイン領域４４ｄとが形成される。
【０１０６】
次に、図１２（ｂ）に示すように、全面に、例えばスピンコート法により、フォトレジスト膜１３８を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜１３８に開口部１４０ａ、１４０ｂ、１４０ｃを形成する。これにより、低濃度ドレイン領域４２ｄの周縁部を覆うようにフォトレジスト膜がパターニングされる。開口部１４０ａは、ロジック部のｎチャネルトランジスタの高濃度ソース領域３４ａと高濃度ドレイン領域３４ｂとを形成するためのものである。開口部１４０ｂは、中高耐圧部のｎチャネルトランジスタの高濃度ソース領域４４ａを形成するためのものである。開口部１４０ｃは、中高耐圧部のｎチャネルトランジスタの高濃度ドレイン領域４４ｂを形成するためのものである。
【０１０７】
次に、フォトレジスト膜１３８とゲート電極２６とをマスクとして、ｎ形のドーパント不純物を導入する。ドーパント不純物としては、例えばＡｓを用いる。イオン注入条件は、例えば、加速電圧３０ｋｅＶ、ドーズ量１×１０１５ｃｍ−２とする。こうして、ロジック部のｎチャネルトランジスタが形成される領域１６ｎにおいて、ゲート電極２６の両側の半導体基板１０内に、高濃度ソース領域３４ａと高濃度ドレイン領域３４ｂとが形成される。また、中高耐圧部のｎチャネルトランジスタが形成される領域１８ｎにおいて、ゲート電極２６の両側の半導体基板１０内に、高濃度ソース領域４４ａと高濃度ドレイン領域４４ｂとが形成される。
【０１０８】
次に、高濃度拡散層に導入されたドーパント不純物を活性化するための熱処理を行う。
【０１０９】
次に、全面に、例えば低温プラズマＣＶＤ法により、膜厚１００ｎｍのＳｉＯ２より成る絶縁膜３８を形成する。
【０１１０】
次に、図１３（ａ）に示すように、全面に、例えばスピンコート法により、フォトレジスト膜１４２を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜１４２に開口部１４４ａから１４４ｂを形成する。これにより、低濃度ドレイン領域４２ｂの周縁部を覆うようにフォトレジスト膜１４２がパターニングされる。開口部１４４ａは、ロジック部のトランジスタが形成される領域１６と中高耐圧部のｎチャネルトランジスタ２２ｎのソース側の領域とを開口するものである。開口部１４４ｂは、中高耐圧部のｐチャネルトランジスタ２２ｐのソース側の領域を開口するものである。開口部１４４ｃは、中高耐圧部のｎチャネルトランジスタ２２ｎのドレイン側のシリサイド層４０ｄが形成される領域を開口するものである。開口部１４４ｃは、開口部１４４ｃのゲート電極２６側の縁部と高濃度ドレイン領域４４ｂのゲート電極２６側の端部との間の距離が、例えば３μｍとなるように形成される。開口部１４４ｄは、中高耐圧部のｐチャネルトランジスタ２２ｐのドレイン側のシリサイド層４０ｈが形成される領域を開口するものである。開口部１４４ｄは、開口部１４４ｄのゲート電極２６側の縁部と高濃度ドレイン領域４４ｄのゲート電極２６側の縁部との間の距離が、例えば３μｍとなるように形成される。
【０１１１】
次に、フォトレジスト膜１４２をマスクとして、絶縁膜３８を異方性エッチングする。こうして、サイドウォール絶縁膜３２が形成されたゲート電極の側面に、更にサイドウォール絶縁膜３８が形成される。中高耐圧部のトランジスタのドレイン側においては、高濃度ドレイン領域４４ｂ、４４ｄの周縁部と低濃度ドレイン領域４２ｂ、４２ｄとを覆うように絶縁膜３８が残される。中高耐圧部のトランジスタのドレイン側に残された絶縁膜３８は、半導体基板１０表面の所望の領域にのみシリサイド層４０を形成するためのマスクとして機能する。
【０１１２】
次に、図１３（ｂ）に示すように、露出している半導体基板１０の表面に、例えばチタンシリサイドより成るシリサイド膜４０ａ〜４０ｈを形成する。
【０１１３】
次に、図１４（ａ）に示すように、全面に、例えばＣＶＤ法により、膜厚７００ｎｍのＳｉＯ２より成る層間絶縁膜５０を形成する。
【０１１４】
次に、層間絶縁膜５０に、シリサイド膜４０に達するコンタクトホール５２を形成する。この際、シリサイド膜４０のうちの周縁部を除く領域に達するように、コンタクトホール５２を形成する。
【０１１５】
次に、コンタクトホール５２内に、導体プラグ５４を埋め込む。
【０１１６】
次に、例えばＰＶＤ（Ｐｈｙｓｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により、膜厚５００ｎｍのＡｌより成る導電膜を形成する。この後、フォトリソグラフィ技術を用い、導電膜をパターニングすることにより、配線５６を形成する。こうして、導体プラグ５４に接続された配線５６が形成される。
【０１１７】
こうして、本実施形態による半導体装置が製造される。
【０１１８】
（変形例）
次に、本実施形態による半導体装置の変形例を図１５を用いて説明する。図１５は、本変形例による半導体装置を示す断面図である。
【０１１９】
本変形例による半導体装置は、シリサイド層４０ｉ、４０ｊがゲート電極２６上にも形成されていることに主な特徴がある。
【０１２０】
図１５に示すように、本変形例による半導体装置では、シリサイド層４０ｉ、４０ｊがゲート電極２６上にも形成されている。シリサイド層４０ｉ、４０ｊは、シリサイド層４０ａ〜４０ｈを形成するのと同時に形成することが可能である。
【０１２１】
このように、シリサイド層４０ｉ、４０ｊをゲート電極２６上にも形成するようにしてもよい。シリサイド層４０ｉ、４０ｊは電気抵抗が低いため、本変形例によれば、ゲート電極２６の低抵抗化を図ることができる。
【０１２２】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１２３】
例えば、上記実施形態では、本発明をロジック部のトランジスタと中高耐圧部のトランジスタとが混載された半導体装置に適用する場合を例に説明したが、必ずしもロジック部のトランジスタと中高耐圧部のトランジスタとが混載されていなくてもよい。例えば、中高耐圧のトランジスタのみを有する半導体装置に本発明を適用してもよい。
【０１２４】
また、上記実施形態では、中高耐圧部のトランジスタのドレイン側についてのみ高い耐圧が得られる上記の構造を採用したが、中高耐圧部のトランジスタのソース側についても高い耐圧が得られる上記の構造を採用してもよい。但し、ソース側についても高い耐圧が得られる上記の構造を採用した場合には、ソース−ドレイン間の電気抵抗が更に上昇するため、ソース−ドレイン間の電気抵抗を低く抑える観点からは、ドレイン側についてのみ高い耐圧が得られる上記の構造を採用することが望ましい。
【０１２５】
（付記１）　半導体基板上に絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の一側に形成され、低濃度ソース領域と、前記低濃度ソース領域よりキャリア濃度が高い高濃度ソース領域とを有するソース領域と、
前記ゲート電極の他側に形成され、低濃度ドレイン領域と、前記低濃度ドレイン領域よりキャリア濃度が高い高濃度ドレイン領域とを有するドレイン領域と、
前記ソース領域上に形成された第１のシリサイド層と、
前記ドレイン領域上に形成された第２のシリサイド層と、
前記第１のシリサイド層に接続された第１の導体プラグと、
前記第２のシリサイド層に接続された第２の導体プラグとを有し、
前記高濃度ドレイン領域は、前記低濃度ドレイン領域のうちの周縁部を除く領域に形成されており、
前記第２のシリサイド層は、前記高濃度ドレイン領域のうちの周縁部を除く領域に形成されている
ことを特徴とする半導体装置。
【０１２６】
（付記２）　付記１記載の半導体装置において、
前記第２の導体プラグは、前記第２のシリサイド層のうちの周縁部を除く領域に達するように形成されている
ことを特徴とする半導体装置。
【０１２７】
（付記３）　付記１又は２記載の半導体装置において、
前記高濃度ドレイン領域の前記ゲート電極側の縁部と前記低濃度ドレイン領域の前記ゲート電極側の縁部との間の距離が、前記高濃度ソース領域の前記ゲート電極側の縁部と前記低濃度ソース領域の前記ゲート電極側の縁部との間の距離より長い
ことを特徴とする半導体装置。
【０１２８】
（付記４）　付記１乃至３のいずれかに記載の半導体装置において、
前記第２のシリサイド層の前記ゲート電極側の縁部と前記高濃度ドレイン領域の前記ゲート電極側の縁部との間の距離が、前記第１のシリサイド層の前記ゲート電極側の縁部と前記高濃度ソース領域の前記ゲート電極側の縁部との間の距離より長い
ことを特徴とする半導体装置。
【０１２９】
（付記５）　付記１乃至４のいずれかに記載の半導体装置において、
前記高濃度ソース領域は、前記低濃度ソース領域の周縁部の一部にも形成されている
ことを特徴とする半導体装置。
【０１３０】
（付記６）　付記１乃至５のいずれかに記載の半導体装置において、
前記第１のシリサイド層は、前記低濃度ソース領域の周縁部の一部にも形成されている
ことを特徴とする半導体装置。
【０１３１】
（付記７）　付記１乃至６のいずれかに記載の半導体装置において、
前記第１の導体プラグは、前記第１のシリサイド層のうちの周縁部を除く領域に達するように形成されている
ことを特徴とする半導体装置。
【０１３２】
（付記８）　付記１乃至７のいずれかに記載の半導体装置において、
前記低濃度ドレイン領域の前記周縁部上及び前記高濃度ドレイン領域の前記周縁部上に形成された他の絶縁膜を更に有し、
前記第２のシリサイド層は、前記高濃度ドレイン領域のうちの前記他の絶縁膜が形成されていない領域に形成されている
ことを特徴とする半導体装置。
【０１３３】
（付記９）　付記８記載の半導体装置において、
前記ゲート電極の側面に形成されたサイドウォール絶縁膜を更に有し、
前記他の絶縁膜は、前記サイドウォール絶縁膜の側面にも形成されている
ことを特徴とする半導体装置。
【０１３４】
（付記１０）　付記１乃至９のいずれかに記載の半導体装置において、
前記第２のシリサイド層の縁部と前記高濃度ドレイン領域の縁部との間の距離が、０．１μｍ以上である
ことを特徴とする半導体装置。
【０１３５】
（付記１１）　付記１０記載の半導体装置において、
前記第２のシリサイド層の縁部と前記高濃度ドレイン領域の縁部との間の距離が、０．５μｍ以上である
ことを特徴とする半導体装置。
【０１３６】
（付記１２）　付記１乃至１１のいずれかに記載の半導体装置において、
前記ドレイン領域に隣接する素子分離領域を更に有し、
前記高濃度ドレイン領域は、前記素子分離領域から離間するように形成されている
ことを特徴とする半導体装置。
【０１３７】
（付記１３）　付記１２記載の半導体装置において、
前記高濃度ソース領域は、前記素子分離領域に接している
ことを特徴とする半導体装置。
【０１３８】
（付記１４）　付記１２又は１３記載の半導体装置において、
前記第１のシリサイド層は、前記素子分離領域に接している
ことを特徴とする半導体装置。
【０１３９】
（付記１５）　付記１乃至１４のいずれかに記載の半導体装置において、
前記導体プラグの縁部と前記第２のシリサイド層の縁部との距離が、０．３μｍ以上である
ことを特徴とする半導体装置。
【０１４０】
（付記１６）　付記１乃至１５のいずれかに記載の半導体装置において、
前記ゲート電極上に形成された第３のシリサイド層を更に有する
ことを特徴とする半導体装置。
【０１４１】
（付記１７）　半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体基板にドーパント不純物を導入することにより、前記ゲート電極の一側の前記半導体基板に低濃度ソース領域を形成するとともに、前記ゲート電極の他側の前記半導体基板に低濃度ドレイン領域を形成する工程と、
前記ゲート電極の側面にサイドウォール絶縁膜を形成する工程と、
前記低濃度ドレイン領域の周縁部とを覆うように形成された第１のマスクと前記ゲート電極と前記サイドウォール絶縁膜とをマスクとして、前記半導体基板にドーパント不純物を導入することにより、前記ゲート電極の一側の前記半導体基板内に高濃度ソース領域を形成するとともに、前記低濃度ドレイン領域のうちの周縁部を除く領域に高濃度ドレイン領域を形成する工程と、
前記高濃度ドレイン領域の周縁部を覆うように形成された第２のマスクをマスクとして、前記高濃度ソース領域上に第１のシリサイド層を形成するとともに、前記高濃度ドレイン領域のうちの周縁部を除く領域に第２のシリサイド層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０１４２】
（付記１８）　付記１７記載の半導体装置の製造方法において、
前記第１のシリサイド層と前記第２のシリサイド層とを形成する工程の後、前記第１のシリサイド層に接続された第１の導体プラグと、前記第２のシリサイド層に接続された第２の導体プラグとを形成する工程を更に有し、
前記第１の導体プラグと前記第２の導体プラグとを形成する工程では、前記第２のシリサイド層のうちの周縁部を除く領域に達するように前記第２の導体プラグを形成する
ことを特徴とする半導体装置の製造方法。
【０１４３】
（付記１９）　付記１８記載の半導体装置の製造方法において、
前記第１の導体プラグと前記第２の導体プラグとを形成する工程では、前記第１のシリサイド層のうちの周縁部を除く領域に達するように前記第１の導体プラグを形成する
ことを特徴とする半導体装置の製造方法。
【０１４４】
（付記２０）　付記１８又は１９の半導体装置の製造方法において、
前記第１のシリサイド層と前記第２のシリサイド層とを形成する工程では、前記ゲート電極上に第３のシリサイド層を更に形成する
ことを特徴とする半導体装置の製造方法。
【０１４５】
【発明の効果】
以上の通り、本発明によれば、中高耐圧部のトランジスタのドレイン側において、低濃度ドレイン領域のうちの周縁部を除く領域に高濃度ドレイン領域が形成されており、高濃度ドレイン領域のうちの周縁部を除く領域にシリサイド層が形成されており、シリサイド層のうちの周縁部を除く領域に達するように導体プラグが形成されており、しかも、高濃度ドレイン領域４４が素子分離領域から離間しているため、ドレイン側に電圧を印加した際にドレイン側に電界が集中するのを緩和することができる。このため、本発明によれば、ソース／ドレイン領域上にシリサイド層を形成する場合であっても、中高耐圧のトランジスタにおける耐圧を十分に高く確保することができる。しかも、本発明によれば、ドレイン側においてのみ上記のような構成になっているため、ソース−ドレイン間の電気抵抗の上昇を防止しつつ、高い耐圧を確保することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態による半導体装置を示す断面図である。
【図２】本発明の一実施形態による半導体装置を示す断面図及び平面図である。
【図３】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図５】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図６】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図７】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図８】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図９】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１０】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１１】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１２】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図１３】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図１４】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。
【図１５】本発明の一実施形態による半導体装置の変形例を示す断面図である。
【図１６】提案されている半導体装置を示す断面図である。
【図１７】提案されている他の半導体装置を示す断面図である。
【符号の説明】
１０…半導体基板
１２ａ、１２ｂ…素子領域
１４…素子分離領域
１６…ロジック部
１８…中高耐圧部
２０…ロジック用のトランジスタ
２２…中高耐圧のトランジスタ
２４ａ、２４ｂ…ゲート絶縁膜
２６…ゲート電極
２８…キャップ膜
３０ａ…低濃度ソース領域
３０ｂ…低濃度ドレイン領域
３２…サイドウォール絶縁膜
３４ａ…高濃度ソース領域
３４ｂ…高濃度ドレイン領域
３６ａ…ソース領域
３６ｂ…ドレイン領域
３８…サイドウォール絶縁膜、絶縁膜
４０ａ〜４０ｊ…シリサイド層
４２ａ、４２ｃ…低濃度ソース領域
４２ｂ、４２ｄ…低濃度ドレイン領域
４４ａ、４４ｃ…高濃度ソース領域
４４ｂ、４４ｄ…高濃度ドレイン領域
４５ａ…ソース領域
４５ｂ…ドレイン領域
４６…開口部
５０…層間絶縁膜
５２…コンタクトホール
５４…導体プラグ
５６…配線
５８…マスク
６０…フォトレジスト膜
６２…開口部
６３…ｎ形ウェル
６４…フォトレジスト膜
６６…開口部
６８…ｎ形ウェル
７０…フォトレジスト膜
７２…開口部
７４…チャネルストップ層
７６…フォトレジスト膜
７８…開口部
８０…チャネルストップ層
８２…保護膜
８４…保護膜
８６…フォトレジスト膜
８８…開口部
９０…ｐ形ウェル
９２…チャネルドープ層
９４…フォトレジスト膜
９６…開口部
９８…チャネルドープ層
１００…フォトレジスト膜
１０２…開口部
１０４…チャネルドープ層
１０６…アモルファスシリコン膜
１０８…フォトレジスト膜
１１０…開口部
１１２…チャネルドープ層
１１３…タングステンシリサイド膜
１１４…フォトレジスト膜
１１６…開口部
１１８…フォトレジスト膜
１２０…開口部
１２２…フォトレジスト膜
１２４…開口部
１２６…フォトレジスト膜
１２８…開口部
１３０…フォトレジスト膜
１３２…開口部
１３４…フォトレジスト膜
１３６ａ〜１３６ｃ…開口部
１３８…フォトレジスト膜
１４０ａ〜１４０ｃ…開口部
１４２…フォトレジスト膜
１４４ａ〜１４４ｄ…開口部

Claims (10)

  1. 半導体基板上に絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極の一側に形成され、低濃度ソース領域と、前記低濃度ソース領域よりキャリア濃度が高い高濃度ソース領域とを有するソース領域と、
    前記ゲート電極の他側に形成され、低濃度ドレイン領域と、前記低濃度ドレイン領域よりキャリア濃度が高い高濃度ドレイン領域とを有するドレイン領域と、
    前記ソース領域上に形成された第１のシリサイド層と、
    前記ドレイン領域上に形成された第２のシリサイド層と、
    前記第１のシリサイド層に接続された第１の導体プラグと、
    前記第２のシリサイド層に接続された第２の導体プラグとを有し、
    前記高濃度ドレイン領域は、前記低濃度ドレイン領域のうちの周縁部を除く領域に形成されており、
    前記第２のシリサイド層は、前記高濃度ドレイン領域のうちの周縁部を除く領域に形成されている
    ことを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第２の導体プラグは、前記第２のシリサイド層のうちの周縁部を除く領域に達するように形成されている
    ことを特徴とする半導体装置。
  3. 請求項１又は２記載の半導体装置において、
    前記高濃度ドレイン領域の前記ゲート電極側の縁部と前記低濃度ドレイン領域の前記ゲート電極側の縁部との間の距離が、前記高濃度ソース領域の前記ゲート電極側の縁部と前記低濃度ソース領域の前記ゲート電極側の縁部との間の距離より長い
    ことを特徴とする半導体装置。
  4. 請求項１乃至３のいずれか１項に記載の半導体装置において、
    前記第２のシリサイド層の前記ゲート電極側の縁部と前記高濃度ドレイン領域の前記ゲート電極側の縁部との間の距離が、前記第１のシリサイド層の前記ゲート電極側の縁部と前記高濃度ソース領域の前記ゲート電極側の縁部との間の距離より長い
    ことを特徴とする半導体装置。
  5. 請求項１乃至４のいずれか１項に記載の半導体装置において、
    前記第２のシリサイド層の縁部と前記高濃度ドレイン領域の縁部との間の距離が、０．１μｍ以上である
    ことを特徴とする半導体装置。
  6. 請求項５記載の半導体装置において、
    前記第２のシリサイド層の縁部と前記高濃度ドレイン領域の縁部との間の距離が、０．５μｍ以上である
    ことを特徴とする半導体装置。
  7. 請求項１乃至６のいずれか１項に記載の半導体装置において、
    前記ドレイン領域に隣接する素子分離領域を更に有し、
    前記高濃度ドレイン領域は、前記素子分離領域から離間するように形成されている
    ことを特徴とする半導体装置。
  8. 請求項１乃至７のいずれか１項に記載の半導体装置において、
    前記導体プラグの縁部と前記第２のシリサイド層の縁部との距離が、０．３μｍ以上である
    ことを特徴とする半導体装置。
  9. 半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
    前記ゲート電極をマスクとして、前記半導体基板にドーパント不純物を導入することにより、前記ゲート電極の一側の前記半導体基板に低濃度ソース領域を形成するとともに、前記ゲート電極の他側の前記半導体基板に低濃度ドレイン領域を形成する工程と、
    前記ゲート電極の側面にサイドウォール絶縁膜を形成する工程と、
    前記低濃度ドレイン領域の周縁部とを覆うように形成された第１のマスクと前記ゲート電極と前記サイドウォール絶縁膜とをマスクとして、前記半導体基板にドーパント不純物を導入することにより、前記ゲート電極の一側の前記半導体基板内に高濃度ソース領域を形成するとともに、前記低濃度ドレイン領域のうちの周縁部を除く領域に高濃度ドレイン領域を形成する工程と、
    前記高濃度ドレイン領域の周縁部を覆うように形成された第２のマスクをマスクとして、前記高濃度ソース領域上に第１のシリサイド層を形成するとともに、前記高濃度ドレイン領域のうちの周縁部を除く領域に第２のシリサイド層を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法において、
    前記第１のシリサイド層と前記第２のシリサイド層とを形成する工程の後、前記第１のシリサイド層に接続された第１の導体プラグと、前記第２のシリサイド層に接続された第２の導体プラグとを形成する工程を更に有し、
    前記第１の導体プラグと前記第２の導体プラグとを形成する工程では、前記第２のシリサイド層のうちの周縁部を除く領域に達するように前記第２の導体プラグを形成する
    ことを特徴とする半導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010212319A (ja) 2009-03-09 2010-09-24 Sony Corp 固体撮像装置、電子機器および固体撮像装置の製造方法
US7919822B2 (en) 2005-09-02 2011-04-05 Fujitsu Semiconductor Limited Semiconductor device and method for fabricating the same
JP2011199153A (ja) * 2010-03-23 2011-10-06 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000027428A1 (en) 1998-11-09 2000-05-18 Idec Pharmaceuticals Corporation Treatment of hematologic malignancies associated with circulating tumor cells using chimeric anti-cd20 antibody
US7091535B2 (en) * 2004-03-05 2006-08-15 Taiwan Semiconductor Manufacturing Company High voltage device embedded non-volatile memory cell and fabrication method
KR100683852B1 (ko) * 2004-07-02 2007-02-15 삼성전자주식회사 반도체 소자의 마스크롬 소자 및 그 형성 방법
EP1717850A1 (en) * 2005-04-29 2006-11-02 STMicroelectronics S.r.l. Method of manufacturing a lateral power MOS transistor
JP4215787B2 (ja) * 2005-09-15 2009-01-28 エルピーダメモリ株式会社 半導体集積回路装置およびその製造方法
KR100732637B1 (ko) * 2006-05-30 2007-06-28 삼성전자주식회사 고전압 트랜지스터를 설계하는 방법 및 이를 이용하여형성된 고전압 트랜지스터를 포함하는 반도체 장치
US8178930B2 (en) * 2007-03-06 2012-05-15 Taiwan Semiconductor Manufacturing Co., Ltd. Structure to improve MOS transistor on-breakdown voltage
KR100976793B1 (ko) * 2007-12-31 2010-08-20 주식회사 동부하이텍 모스 트랜지스터의 제조 방법
SE533026C2 (sv) * 2008-04-04 2010-06-08 Klas-Haakan Eklund Fälteffekttransistor med isolerad gate seriekopplad med en JFET
WO2010023722A1 (ja) * 2008-08-26 2010-03-04 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
US8138554B2 (en) 2008-09-17 2012-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with local interconnects
JP5332781B2 (ja) 2009-03-19 2013-11-06 富士通セミコンダクター株式会社 半導体装置の製造方法
US8809962B2 (en) * 2011-08-26 2014-08-19 Globalfoundries Inc. Transistor with reduced parasitic capacitance
CN107134495B (zh) * 2017-06-16 2018-05-15 睿力集成电路有限公司 一种半导体晶体管结构及其制备方法
US10748891B1 (en) * 2019-02-12 2020-08-18 Qualcomm Incorporated Electrostatic discharge (ESD) robust transistor

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3046749C2 (de) * 1979-12-10 1986-01-16 Sharp K.K., Osaka MOS-Transistor für hohe Betriebsspannungen
US4868138A (en) * 1988-03-23 1989-09-19 Sgs-Thomson Microelectronics, Inc. Method for forming a self-aligned source/drain contact for an MOS transistor
JP2551127B2 (ja) * 1989-01-07 1996-11-06 三菱電機株式会社 Ｍｉｓ型半導体装置およびその製造方法
IT1235693B (it) * 1989-05-02 1992-09-21 Sgs Thomson Microelectronics Transistore ad effetto di campo superficiale con regione di source e/o di drain scavate per dispositivi ulsi.
JP3103159B2 (ja) * 1991-07-08 2000-10-23 株式会社東芝 半導体装置
JP2979863B2 (ja) 1992-09-28 1999-11-15 日本電気株式会社 半導体装置及びその製造方法
JPH09507723A (ja) * 1994-01-12 1997-08-05 アトメル・コーポレイション 最適化したｅｓｄ保護を備える入力／出力トランジスタ
US5721170A (en) * 1994-08-11 1998-02-24 National Semiconductor Corporation Method of making a high-voltage MOS transistor with increased breakdown voltage
JPH09260590A (ja) 1996-03-19 1997-10-03 Sony Corp 半導体装置及び半導体装置の製造方法
JPH10125913A (ja) * 1996-10-23 1998-05-15 Sony Corp 半導体装置および半導体装置の製造方法
US6174764B1 (en) * 1997-05-12 2001-01-16 Micron Technology, Inc. Process for manufacturing integrated circuit SRAM
JP3050188B2 (ja) 1997-10-24 2000-06-12 日本電気株式会社 半導体装置およびその製造方法
JPH11195789A (ja) 1997-10-27 1999-07-21 Sony Corp 半導体装置およびその製造方法
JPH11135781A (ja) * 1997-10-30 1999-05-21 Sony Corp 半導体装置の製造方法および半導体装置
JP3147847B2 (ja) * 1998-02-24 2001-03-19 日本電気株式会社 半導体装置及びその製造方法
US6376879B2 (en) * 1998-06-08 2002-04-23 Kabushiki Kaisha Toshiba Semiconductor device having MISFETs
JP2000012844A (ja) * 1998-06-19 2000-01-14 Sony Corp 高耐圧半導体装置及びその製造方法
JP3381147B2 (ja) * 1999-04-16 2003-02-24 日本電気株式会社 半導体装置及びその製造方法
US6548874B1 (en) * 1999-10-27 2003-04-15 Texas Instruments Incorporated Higher voltage transistors for sub micron CMOS processes
JP3594550B2 (ja) * 2000-11-27 2004-12-02 シャープ株式会社 半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7919822B2 (en) 2005-09-02 2011-04-05 Fujitsu Semiconductor Limited Semiconductor device and method for fabricating the same
JP2010212319A (ja) 2009-03-09 2010-09-24 Sony Corp 固体撮像装置、電子機器および固体撮像装置の製造方法
JP2011199153A (ja) * 2010-03-23 2011-10-06 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法

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