JP2010129977A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】 半導体装置1の製造工程において、シリコン基板2を、NMOS形成領域8とPMOS形成領域9とに分離し、そのシリコン基板2の表面に高誘電率絶縁膜31を形成する。NMOS形成領域8には、NMOS用電極材料34からなるNMOS用ゲート電極12を形成する。その後、シリコン基板2上に、開口36を有するレジストマスク35を形成する。次いで、レジストマスク35上および開口36から露出するPMOS形成領域9上に、PMOS用電極材料37を堆積させる。そして、レジストマスク35上のPMOS用電極材料37をレジストマスク35とともにリフトオフすることにより、PMOS用ゲート電極22を形成する。
【選択図】図1
Description
PMOS用ゲート絶縁膜21上には、第2ゲート電極としてのPMOS用ゲート電極22が形成されている。PMOS用ゲート電極22は、NMOS用ゲート電極12とは異なる金属材料からなるメタルゲート電極であり、たとえば、WN(窒化タングステン)、Ni(ニッケル)、Re(レニウム)、Ir(イリジウム)、Pt(白金)、RuO2(酸化ルテニウム)、IrO2(酸化イリジウム)、MoN(窒化モリブデン)などからなる。また、PMOS用ゲート電極22の厚さは、たとえば、50〜150nmである。 また、N型ウェル領域20上には、PMOS用ゲート電極22の側壁を全周にわたって取り囲むPMOS用サイドウォール23が形成されている。PMOS用サイドウォール23は、たとえば、酸化シリコンからなる。
2 シリコン基板
3 NMOSFET
4 PMOSFET
5 CMOS
8 NMOS形成領域
9 PMOS形成領域
11 NMOS用ゲート絶縁膜
12 NMOS用ゲート電極
21 PMOS用ゲート絶縁膜
22 PMOS用ゲート電極
31 高誘電率材料膜
32 レジストマスク
34 NMOS用電極材料
35 レジストマスク
37 PMOS用電極材料
Claims (2)
- NチャネルMOSFETおよびPチャネルMOSFETの一方が第1領域に形成され、それらの他方が前記第1領域と分離された第2領域に形成される半導体装置の製造方法であって、
半導体基板の表面に絶縁膜を形成する工程と、
前記第1領域において、前記絶縁膜上に第1金属材料からなる第1ゲート電極を形成する工程と、
前記第1ゲート電極の形成後、前記絶縁膜上に、前記第2領域の一部を選択的に露出させるパターンの第1マスクを形成する工程と、
前記第1マスク上および前記第1マスクから露出する前記第2領域上に、前記第1金属材料とは異なる第2金属材料を堆積させる工程と、
前記第1マスク上の前記第2金属材料を前記第1マスクとともにリフトオフし、前記第2領域に前記第2金属材料を残すことにより、第2ゲート電極を形成する工程と、
前記絶縁膜のパターニングにより、前記第1ゲート電極および前記第2ゲート電極の下方に、それぞれ第1ゲート絶縁膜および第2ゲート絶縁膜を形成する工程とを含む、半導体装置の製造方法。 - 前記第1ゲート電極を形成する工程が、
前記絶縁膜上に、前記第1領域の一部を選択的に露出させるパターンの第2マスクを形成する工程と、
前記第2マスク上および前記第2マスクから露出する前記第1領域上に、前記第1金属材料を堆積させる工程と、
前記第2マスク上の前記第1金属材料を前記第2マスクとともにリフトオフし、前記第1領域に前記第1金属材料を残す工程とを含む、請求項1に記載の半導体装置の製造方法。
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2008
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