JPH11195789A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11195789A JPH11195789A JP34163597A JP34163597A JPH11195789A JP H11195789 A JPH11195789 A JP H11195789A JP 34163597 A JP34163597 A JP 34163597A JP 34163597 A JP34163597 A JP 34163597A JP H11195789 A JPH11195789 A JP H11195789A
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Abstract
(57)【要約】
【課題】シリサイド層と拡散層間のコンタクト抵抗を上
昇させず、コンタクト特性が良好なオーミックコンタク
トとしながら、低抵抗なシリサイド層を拡散層上に自己
整合的に形成した半導体装置を提供する。 【解決手段】チャネル形成領域を有する半導体層１２
と、チャネル形成領域の上層に形成されたゲート絶縁膜
２０ａと、ゲート絶縁膜の上層に形成されたゲート電極
３２ａと、チャネル形成領域に接続するように半導体層
中に形成された導電性不純物を含有する拡散層１４ａ
と、チャネル形成領域と拡散層の接続端部から所定の距
離をもって離間し、かつ拡散層の上層に形成された高融
点金属シリサイド層３３とを有し、高融点金属シリサイ
ド層と前記接続端部の間における拡散層の少なくとも一
部の領域１５ａの導電性不純物濃度が残りの拡散層領域
の導電性不純物濃度よりも高く設定されている構成とす
る。
昇させず、コンタクト特性が良好なオーミックコンタク
トとしながら、低抵抗なシリサイド層を拡散層上に自己
整合的に形成した半導体装置を提供する。 【解決手段】チャネル形成領域を有する半導体層１２
と、チャネル形成領域の上層に形成されたゲート絶縁膜
２０ａと、ゲート絶縁膜の上層に形成されたゲート電極
３２ａと、チャネル形成領域に接続するように半導体層
中に形成された導電性不純物を含有する拡散層１４ａ
と、チャネル形成領域と拡散層の接続端部から所定の距
離をもって離間し、かつ拡散層の上層に形成された高融
点金属シリサイド層３３とを有し、高融点金属シリサイ
ド層と前記接続端部の間における拡散層の少なくとも一
部の領域１５ａの導電性不純物濃度が残りの拡散層領域
の導電性不純物濃度よりも高く設定されている構成とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に拡散層上に自己整合的にシリ
サイド層を形成することにより拡散層を低抵抗化したＭ
ＯＳ（Metal-Oxide-Semiconductor ）トランジスタを有
する半導体装置およびその製造方法に関する。
その製造方法に関し、特に拡散層上に自己整合的にシリ
サイド層を形成することにより拡散層を低抵抗化したＭ
ＯＳ（Metal-Oxide-Semiconductor ）トランジスタを有
する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】従来、半導体装置における素子分離絶縁
膜としては、例えば活性領域を窒化シリコン膜で保護
し、フィールド領域を選択的に酸化して形成するＬＯＣ
ＯＳ（Local Oxidation of Silicon）素子分離膜、半導
体基板に形成したトレンチ状の溝に酸化シリコンを埋め
込んで形成するトレンチ素子分離膜などが広く用いられ
ている。
膜としては、例えば活性領域を窒化シリコン膜で保護
し、フィールド領域を選択的に酸化して形成するＬＯＣ
ＯＳ（Local Oxidation of Silicon）素子分離膜、半導
体基板に形成したトレンチ状の溝に酸化シリコンを埋め
込んで形成するトレンチ素子分離膜などが広く用いられ
ている。
【０００３】ＳＯＩ（Silicon on Insulator）構造も素
子分離方法の一つであり、この方法によれば素子間同士
の完全分離を容易に行うことが可能となり、またソフト
エラーやＣＭＯＳ（Complementary MOS ）トランジスタ
に特有なラッチアップの抑制が可能になることが知られ
ている。このため、長年にわたりＳＯＩ構造に関する研
究がなされており、例えば５００ｎｍ程度のシリコン活
性層の厚さのＳＯＩ構造によってＬＳＩの高速・高信頼
性化の検討が行われてきた。
子分離方法の一つであり、この方法によれば素子間同士
の完全分離を容易に行うことが可能となり、またソフト
エラーやＣＭＯＳ（Complementary MOS ）トランジスタ
に特有なラッチアップの抑制が可能になることが知られ
ている。このため、長年にわたりＳＯＩ構造に関する研
究がなされており、例えば５００ｎｍ程度のシリコン活
性層の厚さのＳＯＩ構造によってＬＳＩの高速・高信頼
性化の検討が行われてきた。
【０００４】最近、ＳＯＩ構造の表面シリコン層をさら
に１００ｎｍ程度まで薄く、またチャネルの不純物濃度
も比較的低い状態に制御して、ほぼシリコン活性層全体
が空乏化するような条件（完全空乏型）にすると、短チ
ャネル効果の抑制やＭＯＳトランジスタの電流駆動能力
の向上など、さらに優れた性能が得られることがわかっ
てきた。
に１００ｎｍ程度まで薄く、またチャネルの不純物濃度
も比較的低い状態に制御して、ほぼシリコン活性層全体
が空乏化するような条件（完全空乏型）にすると、短チ
ャネル効果の抑制やＭＯＳトランジスタの電流駆動能力
の向上など、さらに優れた性能が得られることがわかっ
てきた。
【０００５】ところが一方で、薄いシリコン層が必要と
される完全空乏型のＳＯＩ構造デバイスにおいては、特
にＳＯＩ構造シリコン層の薄膜化に伴い、拡散層の抵抗
が素子特性に無視できないレベルにまで上昇してきてい
る。
される完全空乏型のＳＯＩ構造デバイスにおいては、特
にＳＯＩ構造シリコン層の薄膜化に伴い、拡散層の抵抗
が素子特性に無視できないレベルにまで上昇してきてい
る。
【０００６】例えば、ＳＯＩ構造シリコン層の膜厚が約
５０ｎｍの場合、ｎ+ 拡散層のシート抵抗は、９５０
℃、１０秒のＲＴＡ（Rapid Thermal Annealing ）処理
の後で約３００Ω／□となり、ゲート長が０．２５μｍ
のＳＯＩ構造トランジスタの場合、チャネル抵抗の１／
３〜１／４の寄生抵抗を生じさせてしまう。
５０ｎｍの場合、ｎ+ 拡散層のシート抵抗は、９５０
℃、１０秒のＲＴＡ（Rapid Thermal Annealing ）処理
の後で約３００Ω／□となり、ゲート長が０．２５μｍ
のＳＯＩ構造トランジスタの場合、チャネル抵抗の１／
３〜１／４の寄生抵抗を生じさせてしまう。
【０００７】半導体装置の微細化、高集積化はますます
進められており、ゲート長が０．１８μｍであるさらに
微細なトランジスタにおいては、短チャネル効果の抑制
から、ＳＯＩ構造シリコン層の膜厚は約３０ｎｍ程度と
ますます薄い膜厚が要求されることになる。このような
場合においては、なんらかの方法により拡散層を低抵抗
化しないとトランジスタを微細化しただけでは寄生抵抗
が増大するだけとなり、微細化によってトランジスタの
性能を向上させるどころか逆に低下させることにもなり
かねない。特に将来の微細デバイスでは、導電性不純物
の拡散プロファイルも正確に制御する必要があり、イオ
ン注入後の熱処理時間を短くして行われるようになるの
で、実効的な導電性不純物の活性化率も低下しており、
出来上がりの拡散層の抵抗も大きくならざるを得ず、ま
すます拡散層の寄生抵抗の問題が顕在化してくる。
進められており、ゲート長が０．１８μｍであるさらに
微細なトランジスタにおいては、短チャネル効果の抑制
から、ＳＯＩ構造シリコン層の膜厚は約３０ｎｍ程度と
ますます薄い膜厚が要求されることになる。このような
場合においては、なんらかの方法により拡散層を低抵抗
化しないとトランジスタを微細化しただけでは寄生抵抗
が増大するだけとなり、微細化によってトランジスタの
性能を向上させるどころか逆に低下させることにもなり
かねない。特に将来の微細デバイスでは、導電性不純物
の拡散プロファイルも正確に制御する必要があり、イオ
ン注入後の熱処理時間を短くして行われるようになるの
で、実効的な導電性不純物の活性化率も低下しており、
出来上がりの拡散層の抵抗も大きくならざるを得ず、ま
すます拡散層の寄生抵抗の問題が顕在化してくる。
【０００８】このような状況下で拡散層の低抵抗化のプ
ロセスの一つとして提案されているサリサイド（ＳＡＬ
ＩＣＩＤＥ；Self Aligned Silicide ）法による自己整
合形成のシリサイド技術が近年は注目を浴びている。こ
のサリサイド法により形成したＭＯＳトランジスタを有
する半導体装置を図１７（ａ）に示す。シリコン半導体
基板１０上に絶縁層１１が形成され、その上層にチャネ
ル形成領域を有するシリコン半導体層１２が形成されて
いる。チャネル形成領域の上層には、酸化シリコン薄膜
のゲート絶縁膜２０ａを介して、ポリシリコンの下側ゲ
ート電極３０ａ、タングステンシリサイドの上側ゲート
電極３１ａからなるポリサイド構造のゲート電極３２ａ
が形成されており、その上層には酸化シリコンのオフセ
ット絶縁膜２１ａが形成されている。ゲート電極３２ａ
の両側部には、酸化シリコンのサイドウォール２２ａが
形成されている。また、半導体層１２中には、チャネル
形成領域に接続するように低濃度に導電性不純物を含有
する低濃度拡散層１３ａが形成されており、低濃度拡散
層１３ａに接続してより高濃度に含有するソース・ドレ
イン領域となる拡散層１４ａが形成されている。さら
に、拡散層１４ａの上層には、例えばチタンシリサイド
からなるシリサイド層３３が形成されている。
ロセスの一つとして提案されているサリサイド（ＳＡＬ
ＩＣＩＤＥ；Self Aligned Silicide ）法による自己整
合形成のシリサイド技術が近年は注目を浴びている。こ
のサリサイド法により形成したＭＯＳトランジスタを有
する半導体装置を図１７（ａ）に示す。シリコン半導体
基板１０上に絶縁層１１が形成され、その上層にチャネ
ル形成領域を有するシリコン半導体層１２が形成されて
いる。チャネル形成領域の上層には、酸化シリコン薄膜
のゲート絶縁膜２０ａを介して、ポリシリコンの下側ゲ
ート電極３０ａ、タングステンシリサイドの上側ゲート
電極３１ａからなるポリサイド構造のゲート電極３２ａ
が形成されており、その上層には酸化シリコンのオフセ
ット絶縁膜２１ａが形成されている。ゲート電極３２ａ
の両側部には、酸化シリコンのサイドウォール２２ａが
形成されている。また、半導体層１２中には、チャネル
形成領域に接続するように低濃度に導電性不純物を含有
する低濃度拡散層１３ａが形成されており、低濃度拡散
層１３ａに接続してより高濃度に含有するソース・ドレ
イン領域となる拡散層１４ａが形成されている。さら
に、拡散層１４ａの上層には、例えばチタンシリサイド
からなるシリサイド層３３が形成されている。
【０００９】図１７（ｂ）は、図１７（ａ）に示す半導
体装置の拡散層付近を拡大した要部断面図である。シリ
コン半導体層１２中には、チャネル形成領域に接続して
順に、低濃度拡散層１３ａ、ソース・ドレイン領域とな
る拡散層１４ａが形成されている。
体装置の拡散層付近を拡大した要部断面図である。シリ
コン半導体層１２中には、チャネル形成領域に接続して
順に、低濃度拡散層１３ａ、ソース・ドレイン領域とな
る拡散層１４ａが形成されている。
【００１０】上記の半導体装置は、前述のサリサイド法
により形成可能であり、プロセスの最高温度が〜９００
℃以下のＲＴＡ処理でも出来上がりの拡散層のシート抵
抗は〜５Ω／□程度と従来の出来上がりの値に対して１
桁以上も拡散層のシート抵抗を下げることが可能となる
ので、トランジスタの微細化に伴う寄生抵抗の問題を解
決する技術として、近年は盛んに研究されている。
により形成可能であり、プロセスの最高温度が〜９００
℃以下のＲＴＡ処理でも出来上がりの拡散層のシート抵
抗は〜５Ω／□程度と従来の出来上がりの値に対して１
桁以上も拡散層のシート抵抗を下げることが可能となる
ので、トランジスタの微細化に伴う寄生抵抗の問題を解
決する技術として、近年は盛んに研究されている。
【００１１】しかしながら、上記の半導体装置において
も、微細化が進められると以下に説明するようなシリサ
イドと拡散層とのコンタクト抵抗の問題が顕在化してく
る。すなわち、トランジスタの短チャネル効果を抑制す
るために、ソース・ドレイン拡散層用の導電性不純物を
導入後は、より短時間の熱処理が施されるようになるた
め、不純物は深さ方向への拡散の抑制とともに横方向へ
の拡散も抑制され、イオン注入後の不純物プロファイル
により近い形が保存されることになる。このような状態
で拡散層上にシリサイド層を自己整合的に形成した場
合、不純物の横方向への熱拡散は、深さ方向の例えば約
７０％程度と小さいのに対して、シリサイド化は一般に
は等方的に、あるいは段差部分では平坦部よりも逆に速
く、進行する。従って、拡散層１４ａの横方向の拡散長
がシリサイド層３３の横方向への浸食長と同等程度とな
ると、例えば図１７（ｂ）中の部位Ｘ近傍（低濃度拡散
層１３ａと拡散層１４ａの接続端部近傍）において、シ
リサイド層３３が低濃度拡散層１３ａと接触する場合が
生じる。
も、微細化が進められると以下に説明するようなシリサ
イドと拡散層とのコンタクト抵抗の問題が顕在化してく
る。すなわち、トランジスタの短チャネル効果を抑制す
るために、ソース・ドレイン拡散層用の導電性不純物を
導入後は、より短時間の熱処理が施されるようになるた
め、不純物は深さ方向への拡散の抑制とともに横方向へ
の拡散も抑制され、イオン注入後の不純物プロファイル
により近い形が保存されることになる。このような状態
で拡散層上にシリサイド層を自己整合的に形成した場
合、不純物の横方向への熱拡散は、深さ方向の例えば約
７０％程度と小さいのに対して、シリサイド化は一般に
は等方的に、あるいは段差部分では平坦部よりも逆に速
く、進行する。従って、拡散層１４ａの横方向の拡散長
がシリサイド層３３の横方向への浸食長と同等程度とな
ると、例えば図１７（ｂ）中の部位Ｘ近傍（低濃度拡散
層１３ａと拡散層１４ａの接続端部近傍）において、シ
リサイド層３３が低濃度拡散層１３ａと接触する場合が
生じる。
【００１２】本来シリサイド層３３と接触する拡散層中
には導電性不純物が高濃度に存在してオ−ミックコンタ
クトとならなければならないのであるが、上記のように
シリサイド層３３が低濃度拡散層１３ａと接触すると、
拡散層中の不純物濃度（実際には、キャリア濃度）が一
定の値より減少した場合、シリサイド層３３と拡散層と
のコンタクトはショットキーコンタクトとなってしま
い、拡散層上にシリサイド層を形成することにより拡散
層のシート抵抗は低下させることは可能となったが、シ
リサイド層／拡散層間に電流を流さなければならないト
ランジスタの駆動能力は逆に低下してしまうというよう
な問題が生じてしまう。
には導電性不純物が高濃度に存在してオ−ミックコンタ
クトとならなければならないのであるが、上記のように
シリサイド層３３が低濃度拡散層１３ａと接触すると、
拡散層中の不純物濃度（実際には、キャリア濃度）が一
定の値より減少した場合、シリサイド層３３と拡散層と
のコンタクトはショットキーコンタクトとなってしま
い、拡散層上にシリサイド層を形成することにより拡散
層のシート抵抗は低下させることは可能となったが、シ
リサイド層／拡散層間に電流を流さなければならないト
ランジスタの駆動能力は逆に低下してしまうというよう
な問題が生じてしまう。
【００１３】上記の問題に対して、図１８（ａ）に示す
ような半導体装置が特開平２−１８１９３４号公報およ
び特開平９−１９９７２０号公報に開示されている。図
１７（ａ）に示す半導体装置に対して、拡散層１４ａ用
の不純物の導入後に、低濃度拡散層形成に用いたサイド
ウォール（第１サイドウォール２２ａ）とは、別のサイ
ドウォール（第２サイドウォール２３ａ）を形成して、
拡散層１４ａの端部に対して所定の距離のオフセットを
かけてシリサイド層を自己整合的に形成したものであ
る。図１８（ｂ）は図１８（ａ）に示す半導体装置の拡
散層付近を拡大した要部断面図である。シリコン半導体
層１２中には、チャネル形成領域に接続して順に、低濃
度拡散層１３ａ、拡散層１４ａが形成されており、拡散
層１４ａの上層に形成されたシリサイド層３３と低濃度
拡散層１３ａとの間には一定の距離を確保することがで
き、シリサイド層３３と低濃度拡散層１３ａとが接触す
ることはない。上記の半導体装置および製造方法によれ
ば、低濃度拡散層１３ａ領域の幅とシリサイド層３３と
低濃度拡散層１３ａ間の分離長さとをそれぞれ別々に設
計でき、トランジスタの寄生抵抗の低下をさらに進める
ことが可能となる。
ような半導体装置が特開平２−１８１９３４号公報およ
び特開平９−１９９７２０号公報に開示されている。図
１７（ａ）に示す半導体装置に対して、拡散層１４ａ用
の不純物の導入後に、低濃度拡散層形成に用いたサイド
ウォール（第１サイドウォール２２ａ）とは、別のサイ
ドウォール（第２サイドウォール２３ａ）を形成して、
拡散層１４ａの端部に対して所定の距離のオフセットを
かけてシリサイド層を自己整合的に形成したものであ
る。図１８（ｂ）は図１８（ａ）に示す半導体装置の拡
散層付近を拡大した要部断面図である。シリコン半導体
層１２中には、チャネル形成領域に接続して順に、低濃
度拡散層１３ａ、拡散層１４ａが形成されており、拡散
層１４ａの上層に形成されたシリサイド層３３と低濃度
拡散層１３ａとの間には一定の距離を確保することがで
き、シリサイド層３３と低濃度拡散層１３ａとが接触す
ることはない。上記の半導体装置および製造方法によれ
ば、低濃度拡散層１３ａ領域の幅とシリサイド層３３と
低濃度拡散層１３ａ間の分離長さとをそれぞれ別々に設
計でき、トランジスタの寄生抵抗の低下をさらに進める
ことが可能となる。
【００１４】
【発明が解決しようとする課題】しかしながら、一般に
拡散層の不純物濃度を高くすればするほど、シリサイド
層と拡散層間のコンタクト抵抗を下げることができる反
面、不純物濃度の上昇に応じてシリサイド化反応が抑制
され、形成されるシリサイドのシート抵抗が上昇してし
まうという問題がある。よって従来は、シリサイド形成
を行わない場合のソース・ドレイン領域となる拡散層の
不純物イオンのドーズ量を例えば約５×１０15ｃｍ-2程
度としていたのに対して、自己整合シリサイドを形成す
る場合の不純物イオンのドーズ量を例えば２×１０15ｃ
ｍ-2程度にまで下げて上記の拡散層を形成していた。し
かしながら、このように不純物濃度を下げた場合は、シ
リサイド層と拡散層間のコンタクト（図１７（ｂ）の界
面Ｙ、図１８（ｂ）の界面Ｚにおけるコンタクト）もシ
ョットキーコンタクトになり易く、コンタクト抵抗が高
くなり易くなっている。特にシリサイドの仕事関数が、
シリコンのバンドギャップの中間の位置からどちらかに
ずれているような場合、例えばプラチナシリサイドのよ
うにｐ+ シリコン側へその仕事関数が大きくずれている
ような時には、ｐ+ シリコンとのオーミックコンタクト
は形成しやすい反面、ｎ+ シリコンとのオーミックコン
タクトは形成しにくくなると言うような問題がある。
拡散層の不純物濃度を高くすればするほど、シリサイド
層と拡散層間のコンタクト抵抗を下げることができる反
面、不純物濃度の上昇に応じてシリサイド化反応が抑制
され、形成されるシリサイドのシート抵抗が上昇してし
まうという問題がある。よって従来は、シリサイド形成
を行わない場合のソース・ドレイン領域となる拡散層の
不純物イオンのドーズ量を例えば約５×１０15ｃｍ-2程
度としていたのに対して、自己整合シリサイドを形成す
る場合の不純物イオンのドーズ量を例えば２×１０15ｃ
ｍ-2程度にまで下げて上記の拡散層を形成していた。し
かしながら、このように不純物濃度を下げた場合は、シ
リサイド層と拡散層間のコンタクト（図１７（ｂ）の界
面Ｙ、図１８（ｂ）の界面Ｚにおけるコンタクト）もシ
ョットキーコンタクトになり易く、コンタクト抵抗が高
くなり易くなっている。特にシリサイドの仕事関数が、
シリコンのバンドギャップの中間の位置からどちらかに
ずれているような場合、例えばプラチナシリサイドのよ
うにｐ+ シリコン側へその仕事関数が大きくずれている
ような時には、ｐ+ シリコンとのオーミックコンタクト
は形成しやすい反面、ｎ+ シリコンとのオーミックコン
タクトは形成しにくくなると言うような問題がある。
【００１５】また、上記のような問題は、熱プロセスの
低温化が必要とされる０．１８μｍ以降のデザインルー
ルの微細デバイスにおいては、不純物の活性化率が低下
するためにより顕在化する問題であり、微細化する将来
のデバイスにおいても、シリサイド層と拡散層間のコン
タクト抵抗を上昇させずに、かつ、拡散層上には低抵抗
のシリサイドを自己整合的に形成して、拡散層の低抵抗
化が有効にトランジスタの駆動能力の向上となって表れ
るようなサリサイドを用いた半導体装置およびその製造
方法が求められている。
低温化が必要とされる０．１８μｍ以降のデザインルー
ルの微細デバイスにおいては、不純物の活性化率が低下
するためにより顕在化する問題であり、微細化する将来
のデバイスにおいても、シリサイド層と拡散層間のコン
タクト抵抗を上昇させずに、かつ、拡散層上には低抵抗
のシリサイドを自己整合的に形成して、拡散層の低抵抗
化が有効にトランジスタの駆動能力の向上となって表れ
るようなサリサイドを用いた半導体装置およびその製造
方法が求められている。
【００１６】一方、ＳＯＩ構造シリコン層においては、
シリサイド化反応に供給できるシリコンの量が有限であ
るということから、供給可能なシリコンの量に制限がな
いバルクシリコン層を用いる場合には生じなかった問題
が新たに発生する。例えば、シリコン層の上層にチタン
シリサイド（ＴｉＳｉ2 ）層を自己整合的に形成する場
合、通常２ステップの熱処理工程が用いられる。第１ス
テップの熱処理工程後においては、高温で安定なＴｉＳ
ｉ2 の組成に全て変換されている訳ではなく、深さ方向
にＴｉ：Ｓｉの組成が組成比が変化していて、未反応の
Ｔｉ層に近づくにつれてＴｉの組成比率が高くなってく
る組成プロファイルとなる。このとき、図１９（ａ）に
示す半導体装置のように薄膜のＳＯＩ構造シリコン層の
場合、シリサイド層３３の下部のシリコン（図面上はソ
ース・ドレイン拡散層となる拡散層１４ａのシリコン）
のほとんどが消費されてしまうと、未反応のＴｉを選択
的にエッチング除去してもＴｉの組成比率の高い層が残
ることとなり、次の第２ステップの熱処理工程において
安定なＴｉＳｉ2 層を形成しようとするためにはＳＯＩ
構造トランジスタのチャネル形成領域のシリコンが消費
され、最悪の場合には、図１９（ｂ）の拡大図に示すよ
うに、低濃度拡散層１３ａあるいはソース・ドレイン領
域となる拡散層１４ａなどのシリサイド層３３との境界
近傍においてボイドＶが発生することがある。この結
果、ボイドＶ部分でのコンタクト抵抗が上昇するので、
総合的なトランジスタの駆動能力が低下することとなっ
てしまう。
シリサイド化反応に供給できるシリコンの量が有限であ
るということから、供給可能なシリコンの量に制限がな
いバルクシリコン層を用いる場合には生じなかった問題
が新たに発生する。例えば、シリコン層の上層にチタン
シリサイド（ＴｉＳｉ2 ）層を自己整合的に形成する場
合、通常２ステップの熱処理工程が用いられる。第１ス
テップの熱処理工程後においては、高温で安定なＴｉＳ
ｉ2 の組成に全て変換されている訳ではなく、深さ方向
にＴｉ：Ｓｉの組成が組成比が変化していて、未反応の
Ｔｉ層に近づくにつれてＴｉの組成比率が高くなってく
る組成プロファイルとなる。このとき、図１９（ａ）に
示す半導体装置のように薄膜のＳＯＩ構造シリコン層の
場合、シリサイド層３３の下部のシリコン（図面上はソ
ース・ドレイン拡散層となる拡散層１４ａのシリコン）
のほとんどが消費されてしまうと、未反応のＴｉを選択
的にエッチング除去してもＴｉの組成比率の高い層が残
ることとなり、次の第２ステップの熱処理工程において
安定なＴｉＳｉ2 層を形成しようとするためにはＳＯＩ
構造トランジスタのチャネル形成領域のシリコンが消費
され、最悪の場合には、図１９（ｂ）の拡大図に示すよ
うに、低濃度拡散層１３ａあるいはソース・ドレイン領
域となる拡散層１４ａなどのシリサイド層３３との境界
近傍においてボイドＶが発生することがある。この結
果、ボイドＶ部分でのコンタクト抵抗が上昇するので、
総合的なトランジスタの駆動能力が低下することとなっ
てしまう。
【００１７】また、チタンシリサイド層を形成するため
に堆積させるチタン層の初期の膜厚を薄くすると、上記
のシリコンの消費量を抑えてボイドの形成を抑制する方
向ではあるが、新たに凝集（Agglomeration ）の問題が
発生してしまい、不可能である。チタンの場合、堆積後
の大気暴露における酸化や凝集の問題から、堆積させる
チタン層の初期の膜厚は１５〜２０ｎｍが最小膜厚であ
るとされている。チタンの堆積工程の直後に真空を破ら
ずに連続プロセスで窒化チタンなどのチタンの酸化防止
膜を形成し、その後でサリサイドを形成するプロセスも
提案されているが、このような酸化防止膜は未反応チタ
ンを選択的にエッチングするときにアンモニア水などの
溶液を用いなければならず、選択エッチングの選択性を
低下させるので、できあがりのチタンシリサイド層の膜
厚が薄くなってくる将来のデバイスにおいては好ましい
ものではない。
に堆積させるチタン層の初期の膜厚を薄くすると、上記
のシリコンの消費量を抑えてボイドの形成を抑制する方
向ではあるが、新たに凝集（Agglomeration ）の問題が
発生してしまい、不可能である。チタンの場合、堆積後
の大気暴露における酸化や凝集の問題から、堆積させる
チタン層の初期の膜厚は１５〜２０ｎｍが最小膜厚であ
るとされている。チタンの堆積工程の直後に真空を破ら
ずに連続プロセスで窒化チタンなどのチタンの酸化防止
膜を形成し、その後でサリサイドを形成するプロセスも
提案されているが、このような酸化防止膜は未反応チタ
ンを選択的にエッチングするときにアンモニア水などの
溶液を用いなければならず、選択エッチングの選択性を
低下させるので、できあがりのチタンシリサイド層の膜
厚が薄くなってくる将来のデバイスにおいては好ましい
ものではない。
【００１８】本発明は上記の状況に鑑みてなされたもの
であり、従って本発明の目的は、微細化して接合が浅く
なるデバイスにおいても、拡散層などのボイドの形成や
シリサイド層と拡散層間のコンタクト抵抗の上昇が抑制
され、コンタクト特性が良好なオーミックコンタクトで
あり、低抵抗なシリサイド層が拡散層上に自己整合的に
形成されて拡散層の低抵抗化分を全て素子の駆動能力の
向上につなげることを可能とする半導体装置およびその
製造方法を提供することである。
であり、従って本発明の目的は、微細化して接合が浅く
なるデバイスにおいても、拡散層などのボイドの形成や
シリサイド層と拡散層間のコンタクト抵抗の上昇が抑制
され、コンタクト特性が良好なオーミックコンタクトで
あり、低抵抗なシリサイド層が拡散層上に自己整合的に
形成されて拡散層の低抵抗化分を全て素子の駆動能力の
向上につなげることを可能とする半導体装置およびその
製造方法を提供することである。
【００１９】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置は、チャネル形成領域を有する
半導体層と、前記チャネル形成領域の上層に形成された
ゲート絶縁膜と、前記ゲート絶縁膜の上層に形成された
ゲート電極と、前記チャネル形成領域に接続するように
前記半導体層中に形成された導電性不純物を含有する拡
散層と、前記チャネル形成領域と前記拡散層の接続端部
から所定の距離をもって離間し、かつ前記拡散層の上層
に形成された高融点金属シリサイド層とを有し、前記高
融点金属シリサイド層と前記接続端部の間における前記
拡散層の少なくとも一部の領域の導電性不純物濃度が残
りの拡散層領域の導電性不純物濃度よりも高く設定され
ている。
め、本発明の半導体装置は、チャネル形成領域を有する
半導体層と、前記チャネル形成領域の上層に形成された
ゲート絶縁膜と、前記ゲート絶縁膜の上層に形成された
ゲート電極と、前記チャネル形成領域に接続するように
前記半導体層中に形成された導電性不純物を含有する拡
散層と、前記チャネル形成領域と前記拡散層の接続端部
から所定の距離をもって離間し、かつ前記拡散層の上層
に形成された高融点金属シリサイド層とを有し、前記高
融点金属シリサイド層と前記接続端部の間における前記
拡散層の少なくとも一部の領域の導電性不純物濃度が残
りの拡散層領域の導電性不純物濃度よりも高く設定され
ている。
【００２０】上記の本発明の半導体装置は、シリサイド
層は、チャネル形成領域とソース・ドレイン領域となる
拡散層の接続端部から所定の距離をもって離間して形成
されており、さらに、シリサイド層と接続端部の間にお
ける拡散層の少なくとも一部の領域の導電性不純物濃度
が残りの拡散層領域の導電性不純物濃度よりも高く設定
されていることから、シリサイド層が低濃度拡散層など
の導電性不純物の濃度の低い領域や、チャネル形成領域
に接しない構造とすることができ、シリサイド層と拡散
層間のコンタクト抵抗の上昇を抑制しながら、シリサイ
ド化反応を抑制しないように拡散層中の不純物濃度を下
げてシリサイド層のシート抵抗の上昇を抑制して形成す
ることが可能となる。従って、微細化して接合が浅くな
るデバイスにおいても、シリサイド層と拡散層間のコン
タクト抵抗を上昇させず、コンタクト特性が良好なオー
ミックコンタクトとしながら、低抵抗なシリサイド層を
拡散層上に自己整合的に形成し、拡散層の低抵抗化分を
全て素子の駆動能力の向上につなげることが可能とな
る。ここで、シリサイド層と接続端部の間における拡散
層の少なくとも一部の領域の導電性不純物濃度が残りの
拡散層領域の導電性不純物濃度よりも高く設定されてい
ればよく、残りの領域の拡散層中の不純物濃度はゼロに
近い値にすることもできる。
層は、チャネル形成領域とソース・ドレイン領域となる
拡散層の接続端部から所定の距離をもって離間して形成
されており、さらに、シリサイド層と接続端部の間にお
ける拡散層の少なくとも一部の領域の導電性不純物濃度
が残りの拡散層領域の導電性不純物濃度よりも高く設定
されていることから、シリサイド層が低濃度拡散層など
の導電性不純物の濃度の低い領域や、チャネル形成領域
に接しない構造とすることができ、シリサイド層と拡散
層間のコンタクト抵抗の上昇を抑制しながら、シリサイ
ド化反応を抑制しないように拡散層中の不純物濃度を下
げてシリサイド層のシート抵抗の上昇を抑制して形成す
ることが可能となる。従って、微細化して接合が浅くな
るデバイスにおいても、シリサイド層と拡散層間のコン
タクト抵抗を上昇させず、コンタクト特性が良好なオー
ミックコンタクトとしながら、低抵抗なシリサイド層を
拡散層上に自己整合的に形成し、拡散層の低抵抗化分を
全て素子の駆動能力の向上につなげることが可能とな
る。ここで、シリサイド層と接続端部の間における拡散
層の少なくとも一部の領域の導電性不純物濃度が残りの
拡散層領域の導電性不純物濃度よりも高く設定されてい
ればよく、残りの領域の拡散層中の不純物濃度はゼロに
近い値にすることもできる。
【００２１】また、上記の目的を達成するため、本発明
の半導体装置は、チャネル形成領域を有する半導体層
と、前記チャネル形成領域の上層に形成されたゲート絶
縁膜と、前記ゲート絶縁膜の上層に形成されたゲート電
極と、前記チャネル形成領域に接続するように前記半導
体層中に形成された導電性不純物を含有する拡散層と、
前記チャネル形成領域と前記拡散層の接続端部から所定
の距離をもって離間し、かつ前記拡散層の上層に形成さ
れた高融点金属シリサイド層とを有し、前記拡散層中に
シリサイド化反応を抑制する不純物が含有されている領
域を有する。
の半導体装置は、チャネル形成領域を有する半導体層
と、前記チャネル形成領域の上層に形成されたゲート絶
縁膜と、前記ゲート絶縁膜の上層に形成されたゲート電
極と、前記チャネル形成領域に接続するように前記半導
体層中に形成された導電性不純物を含有する拡散層と、
前記チャネル形成領域と前記拡散層の接続端部から所定
の距離をもって離間し、かつ前記拡散層の上層に形成さ
れた高融点金属シリサイド層とを有し、前記拡散層中に
シリサイド化反応を抑制する不純物が含有されている領
域を有する。
【００２２】上記の本発明の半導体装置は、シリサイド
層は、チャネル形成領域とソース・ドレイン領域となる
拡散層の接続端部から所定の距離をもって離間して形成
されており、さらに、拡散層中にシリサイド化反応を抑
制する不純物が含有されている領域を有することから、
この領域においてシリサイド化反応が進みすぎないよう
に制御して形成することが可能である。特に、シリサイ
ド化反応を抑制する不純物が含有されている領域が、チ
ャネル形成領域とソース・ドレイン領域となる拡散層の
接続端部と、高融点金属シリサイド層との間における拡
散層の一部に形成されている、あるいは、高融点金属シ
リサイド層の下部領域における拡散層中に形成されてい
るようにすることで、シリサイド化反応が進むにつれて
反応速度が低下するようにして形成することが可能とな
り、シリサイド層がチャネル形成領域に接するまで反応
してしまったり、ＳＯＩ構造などの場合に供給量に制限
があるのにシリサイド化反応が進みすぎてボイドが形成
されたりするのを抑制することができる。これにより、
微細化して接合が浅くなるデバイスにおいても、シリサ
イド層と拡散層間のコンタクト抵抗を上昇させず、コン
タクト特性が良好なオーミックコンタクトとしながら、
低抵抗なシリサイド層を拡散層上に自己整合的に形成
し、拡散層の低抵抗化分を全て素子の駆動能力の向上に
つなげることが可能となる。
層は、チャネル形成領域とソース・ドレイン領域となる
拡散層の接続端部から所定の距離をもって離間して形成
されており、さらに、拡散層中にシリサイド化反応を抑
制する不純物が含有されている領域を有することから、
この領域においてシリサイド化反応が進みすぎないよう
に制御して形成することが可能である。特に、シリサイ
ド化反応を抑制する不純物が含有されている領域が、チ
ャネル形成領域とソース・ドレイン領域となる拡散層の
接続端部と、高融点金属シリサイド層との間における拡
散層の一部に形成されている、あるいは、高融点金属シ
リサイド層の下部領域における拡散層中に形成されてい
るようにすることで、シリサイド化反応が進むにつれて
反応速度が低下するようにして形成することが可能とな
り、シリサイド層がチャネル形成領域に接するまで反応
してしまったり、ＳＯＩ構造などの場合に供給量に制限
があるのにシリサイド化反応が進みすぎてボイドが形成
されたりするのを抑制することができる。これにより、
微細化して接合が浅くなるデバイスにおいても、シリサ
イド層と拡散層間のコンタクト抵抗を上昇させず、コン
タクト特性が良好なオーミックコンタクトとしながら、
低抵抗なシリサイド層を拡散層上に自己整合的に形成
し、拡散層の低抵抗化分を全て素子の駆動能力の向上に
つなげることが可能となる。
【００２３】上記の本発明の半導体装置は、好適には、
前記半導体層が、絶縁性基板上に形成されている。この
ようなＳＯＩ構造とすることで、素子間同士の完全分離
を容易に行うことが可能となり、またソフトエラーやＣ
ＭＯＳトランジスタに特有なラッチアップの抑制が可能
になる。また、シリコン層を薄くするなどしてほぼシリ
コン活性層全体が空乏化するような条件（完全空乏型）
にすると、短チャネル効果を抑制し、トランジスタの電
流駆動能力を向上させることができる。
前記半導体層が、絶縁性基板上に形成されている。この
ようなＳＯＩ構造とすることで、素子間同士の完全分離
を容易に行うことが可能となり、またソフトエラーやＣ
ＭＯＳトランジスタに特有なラッチアップの抑制が可能
になる。また、シリコン層を薄くするなどしてほぼシリ
コン活性層全体が空乏化するような条件（完全空乏型）
にすると、短チャネル効果を抑制し、トランジスタの電
流駆動能力を向上させることができる。
【００２４】上記の本発明の半導体装置は、好適には、
前記チャネル形成領域と前記拡散層の間の前記半導体層
中に形成され、前記拡散層よりも低濃度の導電性不純物
を含有する低濃度拡散層を有する。これにより、ＬＤＤ
（Lightly Doped Drain ）構造とすることができ、トラ
ンジスタのブレークダウン耐圧や、ホットキャリア耐性
を向上させることができる。
前記チャネル形成領域と前記拡散層の間の前記半導体層
中に形成され、前記拡散層よりも低濃度の導電性不純物
を含有する低濃度拡散層を有する。これにより、ＬＤＤ
（Lightly Doped Drain ）構造とすることができ、トラ
ンジスタのブレークダウン耐圧や、ホットキャリア耐性
を向上させることができる。
【００２５】上記の本発明の半導体装置は、好適には、
前記ゲート電極の側部に形成された絶縁性の第１サイド
ウォールを有する。これにより、拡散層に対してシリサ
イド層を自己整合的に形成することが可能となり、ま
た、ＬＤＤ構造とすることが可能となる。
前記ゲート電極の側部に形成された絶縁性の第１サイド
ウォールを有する。これにより、拡散層に対してシリサ
イド層を自己整合的に形成することが可能となり、ま
た、ＬＤＤ構造とすることが可能となる。
【００２６】上記の本発明の半導体装置は、好適には、
前記ゲート電極と対向する側の前記第１サイドウォール
の側部に形成された第２サイドウォールを有する。これ
により、第１サイドウォールと第２サイドウォールを合
わせた膜厚の調節が容易となり、チャネル形成領域とソ
ース・ドレイン領域となる拡散層の接続端部と、シリサ
イド層との間の所定の距離を制御することが容易とな
る。
前記ゲート電極と対向する側の前記第１サイドウォール
の側部に形成された第２サイドウォールを有する。これ
により、第１サイドウォールと第２サイドウォールを合
わせた膜厚の調節が容易となり、チャネル形成領域とソ
ース・ドレイン領域となる拡散層の接続端部と、シリサ
イド層との間の所定の距離を制御することが容易とな
る。
【００２７】また、上記の目的を達成するため、本発明
の半導体装置の製造方法は、半導体層中のチャネル形成
領域上にゲート絶縁膜を形成する工程と、前記ゲート絶
縁膜上にゲート電極を形成する工程と、前記ゲート電極
の側部に絶縁性の第１サイドウォールを形成する工程
と、前記チャネル形成領域に接続する拡散層を前記半導
体層中に形成するために、前記チャネル形成領域と前記
拡散層の接続端部近傍領域における前記拡散層の少なく
とも一部の領域の導電性不純物濃度が残りの拡散層領域
の導電性不純物濃度よりも高くなるように導電性不純物
を前記半導体層中に導入する工程と、前記拡散層中の導
電性不純物を活性化する熱処理工程と、前記チャネル形
成領域と前記拡散層の接続端部から所定の距離をもって
離間し、かつ前記拡散層の上層に自己整合的に高融点金
属シリサイド層を形成する工程とを有する。
の半導体装置の製造方法は、半導体層中のチャネル形成
領域上にゲート絶縁膜を形成する工程と、前記ゲート絶
縁膜上にゲート電極を形成する工程と、前記ゲート電極
の側部に絶縁性の第１サイドウォールを形成する工程
と、前記チャネル形成領域に接続する拡散層を前記半導
体層中に形成するために、前記チャネル形成領域と前記
拡散層の接続端部近傍領域における前記拡散層の少なく
とも一部の領域の導電性不純物濃度が残りの拡散層領域
の導電性不純物濃度よりも高くなるように導電性不純物
を前記半導体層中に導入する工程と、前記拡散層中の導
電性不純物を活性化する熱処理工程と、前記チャネル形
成領域と前記拡散層の接続端部から所定の距離をもって
離間し、かつ前記拡散層の上層に自己整合的に高融点金
属シリサイド層を形成する工程とを有する。
【００２８】上記の本発明の半導体装置の製造方法は、
半導体層中のチャネル形成領域上にゲート絶縁膜を形成
し、ゲート絶縁膜上にゲート電極を形成し、ゲート電極
の側部に絶縁性の第１サイドウォールを形成する。次
に、チャネル形成領域に接続する拡散層を前記半導体層
中に形成するために、チャネル形成領域と拡散層の接続
端部近傍領域における拡散層の少なくとも一部の領域の
導電性不純物濃度が残りの拡散層領域の導電性不純物濃
度よりも高くなるように導電性不純物を半導体層中に導
入する。次に、拡散層中の導電性不純物を活性化する熱
処理の後、チャネル形成領域と拡散層の接続端部から所
定の距離をもって離間し、かつ拡散層の上層に自己整合
的に高融点金属シリサイド層を形成する。
半導体層中のチャネル形成領域上にゲート絶縁膜を形成
し、ゲート絶縁膜上にゲート電極を形成し、ゲート電極
の側部に絶縁性の第１サイドウォールを形成する。次
に、チャネル形成領域に接続する拡散層を前記半導体層
中に形成するために、チャネル形成領域と拡散層の接続
端部近傍領域における拡散層の少なくとも一部の領域の
導電性不純物濃度が残りの拡散層領域の導電性不純物濃
度よりも高くなるように導電性不純物を半導体層中に導
入する。次に、拡散層中の導電性不純物を活性化する熱
処理の後、チャネル形成領域と拡散層の接続端部から所
定の距離をもって離間し、かつ拡散層の上層に自己整合
的に高融点金属シリサイド層を形成する。
【００２９】上記の本発明の半導体装置の製造方法によ
れば、シリサイド層を低濃度拡散層などの導電性不純物
の濃度が低い領域や、チャネル形成領域に接しないよう
に形成することができ、シリサイド層と拡散層間のコン
タクト抵抗の上昇を抑制しながら、シリサイド化反応を
抑制しないように拡散層中の不純物濃度を下げてシリサ
イド層のシート抵抗の上昇を抑制して形成することが可
能となる。従って、微細化して接合が浅くなるデバイス
においても、シリサイド層と拡散層間のコンタクト抵抗
を上昇させず、コンタクト特性が良好なオーミックコン
タクトとしながら、低抵抗なシリサイド層を拡散層上に
自己整合的に形成し、拡散層の低抵抗化分を全て素子の
駆動能力の向上につなげることが可能な半導体装置の製
造方法である。
れば、シリサイド層を低濃度拡散層などの導電性不純物
の濃度が低い領域や、チャネル形成領域に接しないよう
に形成することができ、シリサイド層と拡散層間のコン
タクト抵抗の上昇を抑制しながら、シリサイド化反応を
抑制しないように拡散層中の不純物濃度を下げてシリサ
イド層のシート抵抗の上昇を抑制して形成することが可
能となる。従って、微細化して接合が浅くなるデバイス
においても、シリサイド層と拡散層間のコンタクト抵抗
を上昇させず、コンタクト特性が良好なオーミックコン
タクトとしながら、低抵抗なシリサイド層を拡散層上に
自己整合的に形成し、拡散層の低抵抗化分を全て素子の
駆動能力の向上につなげることが可能な半導体装置の製
造方法である。
【００３０】上記の本発明の半導体装置の製造方法は、
好適には、前記ゲート電極を形成する工程の後、前記第
１サイドウォールを形成する工程の前に、前記ゲート電
極の上層にオフセット絶縁膜を形成する工程をさらに有
し、前記第１サイドウォールを形成する工程の後、前記
導電性不純物を前記半導体層中に導入する工程の前に、
前記第１サイドウォールの側部に第２サイドウォールを
形成する工程をさらに有し、前記導電性不純物を前記半
導体層中に導入する工程においては、前記第２サイドウ
ォールの下部の不純物濃度を選択的に高めるように、前
記導電性不純物の加速電圧を調整して導入する。これに
より、チャネル形成領域に接続する拡散層を半導体層中
に形成するために、チャネル形成領域と拡散層の接続端
部近傍領域における拡散層の一部の領域の導電性不純物
濃度が残りの拡散層領域の導電性不純物濃度よりも高く
なるように導電性不純物を半導体層中に導入することが
できる。
好適には、前記ゲート電極を形成する工程の後、前記第
１サイドウォールを形成する工程の前に、前記ゲート電
極の上層にオフセット絶縁膜を形成する工程をさらに有
し、前記第１サイドウォールを形成する工程の後、前記
導電性不純物を前記半導体層中に導入する工程の前に、
前記第１サイドウォールの側部に第２サイドウォールを
形成する工程をさらに有し、前記導電性不純物を前記半
導体層中に導入する工程においては、前記第２サイドウ
ォールの下部の不純物濃度を選択的に高めるように、前
記導電性不純物の加速電圧を調整して導入する。これに
より、チャネル形成領域に接続する拡散層を半導体層中
に形成するために、チャネル形成領域と拡散層の接続端
部近傍領域における拡散層の一部の領域の導電性不純物
濃度が残りの拡散層領域の導電性不純物濃度よりも高く
なるように導電性不純物を半導体層中に導入することが
できる。
【００３１】また、上記の目的を達成するため、本発明
の半導体装置の製造方法は、半導体層中のチャネル形成
領域上にゲート絶縁膜を形成する工程と、前記ゲート絶
縁膜上にゲート電極を形成する工程と、前記ゲート電極
の側部に絶縁性の第１サイドウォールを形成する工程
と、前記チャネル形成領域に接続する拡散層を前記半導
体層中に形成するために導電性不純物を前記半導体層中
に導入する工程と、前記拡散層の一部の領域にシリサイ
ド化反応を抑制する不純物を導入する工程と、前記拡散
層中の導電性不純物を活性化する熱処理工程と、前記チ
ャネル形成領域と前記拡散層の接続端部から所定の距離
をもって離間し、かつ前記拡散層の上層に自己整合的に
高融点金属シリサイド層を形成する工程とを有する。
の半導体装置の製造方法は、半導体層中のチャネル形成
領域上にゲート絶縁膜を形成する工程と、前記ゲート絶
縁膜上にゲート電極を形成する工程と、前記ゲート電極
の側部に絶縁性の第１サイドウォールを形成する工程
と、前記チャネル形成領域に接続する拡散層を前記半導
体層中に形成するために導電性不純物を前記半導体層中
に導入する工程と、前記拡散層の一部の領域にシリサイ
ド化反応を抑制する不純物を導入する工程と、前記拡散
層中の導電性不純物を活性化する熱処理工程と、前記チ
ャネル形成領域と前記拡散層の接続端部から所定の距離
をもって離間し、かつ前記拡散層の上層に自己整合的に
高融点金属シリサイド層を形成する工程とを有する。
【００３２】上記の本発明の半導体装置の製造方法は、
半導体層中のチャネル形成領域上にゲート絶縁膜を形成
し、ゲート絶縁膜上にゲート電極を形成し、ゲート電極
の側部に絶縁性の第１サイドウォールを形成する。次
に、チャネル形成領域に接続する拡散層を半導体層中に
形成するために導電性不純物を半導体層中に導入し、さ
らに拡散層の一部の領域にシリサイド化反応を抑制する
不純物を導入する。次に、拡散層中の導電性不純物を活
性化する熱処理の後、チャネル形成領域と拡散層の接続
端部から所定の距離をもって離間し、かつ拡散層の上層
に自己整合的に高融点金属シリサイド層を形成する。
半導体層中のチャネル形成領域上にゲート絶縁膜を形成
し、ゲート絶縁膜上にゲート電極を形成し、ゲート電極
の側部に絶縁性の第１サイドウォールを形成する。次
に、チャネル形成領域に接続する拡散層を半導体層中に
形成するために導電性不純物を半導体層中に導入し、さ
らに拡散層の一部の領域にシリサイド化反応を抑制する
不純物を導入する。次に、拡散層中の導電性不純物を活
性化する熱処理の後、チャネル形成領域と拡散層の接続
端部から所定の距離をもって離間し、かつ拡散層の上層
に自己整合的に高融点金属シリサイド層を形成する。
【００３３】上記の本発明の半導体装置の製造方法によ
れば、シリサイド層は、チャネル形成領域とソース・ド
レイン領域となる拡散層の接続端部から所定の距離をも
って離間して形成し、さらに、拡散層の一部の領域にシ
リサイド化反応を抑制する不純物を導入することから、
この領域でシリサイド化反応が抑制され、シリサイド化
反応が進みすぎないように制御して形成することが可能
である。特に、拡散層の一部の領域にシリサイド化反応
を抑制する不純物を導入する工程においては、チャネル
形成領域と拡散層の接続端部近傍領域における拡散層の
一部の領域のシリサイド化反応を抑制する不純物の濃度
を選択的に高めるように導入する、あるいは、拡散層の
所定の深さの領域のシリサイド化反応を抑制する不純物
の濃度を選択的に高めるように導入することで、シリサ
イド化反応が進むにつれて反応速度が低下するようにし
て形成することが可能となり、シリサイド層がチャネル
形成領域に接するまでシリサイド化反応をしてしまった
り、ＳＯＩ構造などの場合に供給量に制限があるのにシ
リサイド化反応が進みすぎてボイドが形成されたりする
のを抑制することができる。従って、微細化して接合が
浅くなるデバイスにおいても、シリサイド層と拡散層間
のコンタクト抵抗を上昇させず、コンタクト特性が良好
なオーミックコンタクトとしながら、低抵抗なシリサイ
ド層を拡散層上に自己整合的に形成し、拡散層の低抵抗
化分を全て素子の駆動能力の向上につなげることが可能
な半導体装置の製造方法である。
れば、シリサイド層は、チャネル形成領域とソース・ド
レイン領域となる拡散層の接続端部から所定の距離をも
って離間して形成し、さらに、拡散層の一部の領域にシ
リサイド化反応を抑制する不純物を導入することから、
この領域でシリサイド化反応が抑制され、シリサイド化
反応が進みすぎないように制御して形成することが可能
である。特に、拡散層の一部の領域にシリサイド化反応
を抑制する不純物を導入する工程においては、チャネル
形成領域と拡散層の接続端部近傍領域における拡散層の
一部の領域のシリサイド化反応を抑制する不純物の濃度
を選択的に高めるように導入する、あるいは、拡散層の
所定の深さの領域のシリサイド化反応を抑制する不純物
の濃度を選択的に高めるように導入することで、シリサ
イド化反応が進むにつれて反応速度が低下するようにし
て形成することが可能となり、シリサイド層がチャネル
形成領域に接するまでシリサイド化反応をしてしまった
り、ＳＯＩ構造などの場合に供給量に制限があるのにシ
リサイド化反応が進みすぎてボイドが形成されたりする
のを抑制することができる。従って、微細化して接合が
浅くなるデバイスにおいても、シリサイド層と拡散層間
のコンタクト抵抗を上昇させず、コンタクト特性が良好
なオーミックコンタクトとしながら、低抵抗なシリサイ
ド層を拡散層上に自己整合的に形成し、拡散層の低抵抗
化分を全て素子の駆動能力の向上につなげることが可能
な半導体装置の製造方法である。
【００３４】上記の本発明の半導体装置の製造方法は、
好適には、前記ゲート電極を形成する工程の後、前記第
１サイドウォールを形成する工程の前に、前記ゲート電
極の上層にオフセット絶縁膜を形成する工程をさらに有
し、前記第１サイドウォールを形成する工程の後、前記
導電性不純物を前記半導体層中に導入する工程の前に、
前記第１サイドウォールの側部に第２サイドウォールを
形成する工程をさらに有し、前記拡散層の一部の領域に
シリサイド化反応を抑制する不純物を導入する工程にお
いては、前記第２サイドウォールの下部のシリサイド化
反応を抑制する不純物濃度を選択的に高めるように、前
記シリサイド化反応を抑制する不純物の加速電圧を調整
して導入する。これにより、チャネル形成領域と拡散層
の接続端部近傍領域における拡散層の一部の領域のシリ
サイド化反応を抑制する不純物の濃度を選択的に高める
ように導入することが可能となる。
好適には、前記ゲート電極を形成する工程の後、前記第
１サイドウォールを形成する工程の前に、前記ゲート電
極の上層にオフセット絶縁膜を形成する工程をさらに有
し、前記第１サイドウォールを形成する工程の後、前記
導電性不純物を前記半導体層中に導入する工程の前に、
前記第１サイドウォールの側部に第２サイドウォールを
形成する工程をさらに有し、前記拡散層の一部の領域に
シリサイド化反応を抑制する不純物を導入する工程にお
いては、前記第２サイドウォールの下部のシリサイド化
反応を抑制する不純物濃度を選択的に高めるように、前
記シリサイド化反応を抑制する不純物の加速電圧を調整
して導入する。これにより、チャネル形成領域と拡散層
の接続端部近傍領域における拡散層の一部の領域のシリ
サイド化反応を抑制する不純物の濃度を選択的に高める
ように導入することが可能となる。
【００３５】上記の本発明の半導体装置の製造方法は、
好適には、前記ゲート電極を形成する工程の後、前記第
１サイドウォールを形成する工程の前に、前記ゲート電
極の上層にオフセット絶縁膜を形成する工程をさらに有
し、前記拡散層の一部の領域にシリサイド化反応を抑制
する不純物を導入する工程においては、前記拡散層の所
定の深さの領域の前記シリサイド化反応を抑制する不純
物の濃度を選択的に高めるように、前記シリサイド化反
応を抑制する不純物の加速電圧を調整して導入する。こ
れにより、拡散層の所定の深さの領域のシリサイド化反
応を抑制する不純物の濃度を選択的に高めるように導入
することが可能となる。
好適には、前記ゲート電極を形成する工程の後、前記第
１サイドウォールを形成する工程の前に、前記ゲート電
極の上層にオフセット絶縁膜を形成する工程をさらに有
し、前記拡散層の一部の領域にシリサイド化反応を抑制
する不純物を導入する工程においては、前記拡散層の所
定の深さの領域の前記シリサイド化反応を抑制する不純
物の濃度を選択的に高めるように、前記シリサイド化反
応を抑制する不純物の加速電圧を調整して導入する。こ
れにより、拡散層の所定の深さの領域のシリサイド化反
応を抑制する不純物の濃度を選択的に高めるように導入
することが可能となる。
【００３６】上記の本発明の半導体装置の製造方法は、
好適には、前記ゲート絶縁膜を形成する工程の前に、絶
縁性基板上に前記半導体層を形成する工程をさらに有す
る。これにより、素子間同士の完全分離を容易に行うこ
とが可能となり、またソフトエラーやＣＭＯＳトランジ
スタに特有なラッチアップの抑制などが可能なＳＯＩ構
造として形成することができる。
好適には、前記ゲート絶縁膜を形成する工程の前に、絶
縁性基板上に前記半導体層を形成する工程をさらに有す
る。これにより、素子間同士の完全分離を容易に行うこ
とが可能となり、またソフトエラーやＣＭＯＳトランジ
スタに特有なラッチアップの抑制などが可能なＳＯＩ構
造として形成することができる。
【００３７】上記の本発明の半導体装置の製造方法は、
好適には、前記ゲート電極を形成する工程の後、前記第
１サイドウォールを形成する工程の前に、前記ゲート電
極をマスクとして導電性不純物の導入を行い、前記拡散
層よりも低濃度の導電性不純物を含有する低濃度拡散層
を形成する工程をさらに有する。これにより、ＬＤＤ構
造を形成することができる。
好適には、前記ゲート電極を形成する工程の後、前記第
１サイドウォールを形成する工程の前に、前記ゲート電
極をマスクとして導電性不純物の導入を行い、前記拡散
層よりも低濃度の導電性不純物を含有する低濃度拡散層
を形成する工程をさらに有する。これにより、ＬＤＤ構
造を形成することができる。
【００３８】上記の本発明の半導体装置の製造方法は、
好適には、前記熱処理工程においては、高速熱アニール
（ＲＴＡ）法による熱処理を行う。これにより、不純物
の深さ方向への拡散の抑制とともに横方向への拡散も抑
制してイオン注入後の不純物プロファイルにより近い形
が保存されるように導電性不純物を活性化するので、ト
ランジスタの短チャネル効果を抑制することが可能とな
る。
好適には、前記熱処理工程においては、高速熱アニール
（ＲＴＡ）法による熱処理を行う。これにより、不純物
の深さ方向への拡散の抑制とともに横方向への拡散も抑
制してイオン注入後の不純物プロファイルにより近い形
が保存されるように導電性不純物を活性化するので、ト
ランジスタの短チャネル効果を抑制することが可能とな
る。
【００３９】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照して説明する。
いて、図面を参照して説明する。
【００４０】第１実施形態 本実施形態にかかる半導体装置の断面図を図１（ａ）に
示す。本実施形態の半導体装置は、本発明をＳＯＩ基板
上に形成されるＭＯＳトランジスタ（例えばＮチャネル
型ＭＯＳトランジスタ）に適用したものである。例えば
シリコン半導体基板１０上に、例えば酸化シリコンから
なる絶縁層１１が形成され、その上層にチャネル形成領
域を有するシリコン半導体層１２が形成されており、絶
縁層１１により完全に素子分離された半導体層１２を有
するＳＯＩ基板を形成している。半導体層１２の膜厚
は、例えば約５０ｎｍ程度である。チャネル形成領域の
上層には、酸化シリコン薄膜のゲート絶縁膜２０ａを介
して、例えば７０ｎｍの膜厚のポリシリコンからなる下
側ゲート電極３０ａ、例えば７０ｎｍの膜厚のタングス
テンシリサイドからなる上側ゲート電極３１ａからなる
ポリサイド構造のゲート電極３２ａが形成されており、
その上層には例えばＮＳＧ（Nondoped Silicate Glass
）からなるオフセット絶縁膜２１ａが約１５０ｎｍの
膜厚で形成されている。ゲート電極３２ａの両側部に
は、例えば酸化シリコンからなる第１サイドウォール２
２ａと、その側部に同じく酸化シリコンからなる第２サ
イドウォール２３ａが形成されている。
示す。本実施形態の半導体装置は、本発明をＳＯＩ基板
上に形成されるＭＯＳトランジスタ（例えばＮチャネル
型ＭＯＳトランジスタ）に適用したものである。例えば
シリコン半導体基板１０上に、例えば酸化シリコンから
なる絶縁層１１が形成され、その上層にチャネル形成領
域を有するシリコン半導体層１２が形成されており、絶
縁層１１により完全に素子分離された半導体層１２を有
するＳＯＩ基板を形成している。半導体層１２の膜厚
は、例えば約５０ｎｍ程度である。チャネル形成領域の
上層には、酸化シリコン薄膜のゲート絶縁膜２０ａを介
して、例えば７０ｎｍの膜厚のポリシリコンからなる下
側ゲート電極３０ａ、例えば７０ｎｍの膜厚のタングス
テンシリサイドからなる上側ゲート電極３１ａからなる
ポリサイド構造のゲート電極３２ａが形成されており、
その上層には例えばＮＳＧ（Nondoped Silicate Glass
）からなるオフセット絶縁膜２１ａが約１５０ｎｍの
膜厚で形成されている。ゲート電極３２ａの両側部に
は、例えば酸化シリコンからなる第１サイドウォール２
２ａと、その側部に同じく酸化シリコンからなる第２サ
イドウォール２３ａが形成されている。
【００４１】また、半導体層１２中には、チャネル形成
領域に接続するように低濃度に導電性不純物を含有する
低濃度拡散層１３ａが形成されており、低濃度拡散層１
３ａに接続してより高濃度に含有するソース・ドレイン
領域となる拡散層１４ａが形成されている。さらに、拡
散層１４ａの上層には、例えばチタンシリサイドからな
るシリサイド層３３が形成されている。
領域に接続するように低濃度に導電性不純物を含有する
低濃度拡散層１３ａが形成されており、低濃度拡散層１
３ａに接続してより高濃度に含有するソース・ドレイン
領域となる拡散層１４ａが形成されている。さらに、拡
散層１４ａの上層には、例えばチタンシリサイドからな
るシリサイド層３３が形成されている。
【００４２】図１（ｂ）は、図１（ａ）のＮチャネル型
ＭＯＳトランジスタののソース・ドレイン領域近傍を拡
大した要部断面図である。シリコン半導体層１２中に
は、チャネル形成領域に接続して順に、低濃度拡散層１
３ａ、拡散層１４ａが形成されており、拡散層１４ａ中
には特に不純物濃度が高い高濃度拡散層１５ａが形成さ
れている。
ＭＯＳトランジスタののソース・ドレイン領域近傍を拡
大した要部断面図である。シリコン半導体層１２中に
は、チャネル形成領域に接続して順に、低濃度拡散層１
３ａ、拡散層１４ａが形成されており、拡散層１４ａ中
には特に不純物濃度が高い高濃度拡散層１５ａが形成さ
れている。
【００４３】上記の半導体装置においては、トランジス
タのソース・ドレイン領域に形成された低濃度拡散層１
３ａの上部には低濃度拡散層１３ａを形成した後の工程
で低濃度拡散層１３ａに高濃度の不純物が導入されるの
を防止するための第１サイドウォール（ＬＤＤスペー
サ）２２ａが酸化シリコンなどの絶縁物により形成され
ており、さらに第２サイドウォール２３ａが第１サイド
ウォール２２ａに対して自己整合的に例えば酸化シリコ
ンにより形成されている。拡散層１４ａは、上記の低濃
度拡散層１３ａの上部に形成された第１サイドウォール
２２ａに対して略自己整合的に形成されており、チャネ
ル形成領域へ接続する拡散層１４ａの端部近傍領域に
は、特に導電性不純物の濃度が高い高濃度拡散層１５ａ
が形成されており、高濃度拡散層１５ａを除く残りの領
域の拡散層１４ａ中の不純物濃度よりも高濃度に導電性
不純物を含有する。すなわち、拡散層１４ａ中の不純物
濃度は、このチャネル形成領域への接続端部近傍である
第２サイドウォール２３ａの下部（高濃度拡散層１５
ａ）にて極大値となっていて、この接続端部から離れる
に従ってその不純物濃度が減少するような不純物のプロ
ファイルとなっている。ここで、第１サイドウォール２
２ａのゲート電極３２ａと対向する側の壁面の位置と、
拡散層１４ａと低濃度拡散層１３ａの界面の位置が完全
に一致していないのは、不純物の活性化の為に行われる
熱処理中の不純物の横方向の拡散による。
タのソース・ドレイン領域に形成された低濃度拡散層１
３ａの上部には低濃度拡散層１３ａを形成した後の工程
で低濃度拡散層１３ａに高濃度の不純物が導入されるの
を防止するための第１サイドウォール（ＬＤＤスペー
サ）２２ａが酸化シリコンなどの絶縁物により形成され
ており、さらに第２サイドウォール２３ａが第１サイド
ウォール２２ａに対して自己整合的に例えば酸化シリコ
ンにより形成されている。拡散層１４ａは、上記の低濃
度拡散層１３ａの上部に形成された第１サイドウォール
２２ａに対して略自己整合的に形成されており、チャネ
ル形成領域へ接続する拡散層１４ａの端部近傍領域に
は、特に導電性不純物の濃度が高い高濃度拡散層１５ａ
が形成されており、高濃度拡散層１５ａを除く残りの領
域の拡散層１４ａ中の不純物濃度よりも高濃度に導電性
不純物を含有する。すなわち、拡散層１４ａ中の不純物
濃度は、このチャネル形成領域への接続端部近傍である
第２サイドウォール２３ａの下部（高濃度拡散層１５
ａ）にて極大値となっていて、この接続端部から離れる
に従ってその不純物濃度が減少するような不純物のプロ
ファイルとなっている。ここで、第１サイドウォール２
２ａのゲート電極３２ａと対向する側の壁面の位置と、
拡散層１４ａと低濃度拡散層１３ａの界面の位置が完全
に一致していないのは、不純物の活性化の為に行われる
熱処理中の不純物の横方向の拡散による。
【００４４】また、シリサイド層３３は上記の第２サイ
ドウォール２３ａに対して自己整合的に形成されてお
り、シリサイド層３３の端部は、チャネル形成領域と拡
散層１４ａの接続端部から所定の距離をもって離間して
形成されている。シリサイド層３３は第２サイドウォー
ルの下部のシリコン半導体層を横方向にいくらか浸食し
ながら形成されるので、シリサイド層３３の端部と第２
サイドウォール２３ａの端部の位置は必ずしも一致せ
ず、シリサイド層３３は第２サイドウォール２３ａの下
部に多少もぐり込んで形成されている。
ドウォール２３ａに対して自己整合的に形成されてお
り、シリサイド層３３の端部は、チャネル形成領域と拡
散層１４ａの接続端部から所定の距離をもって離間して
形成されている。シリサイド層３３は第２サイドウォー
ルの下部のシリコン半導体層を横方向にいくらか浸食し
ながら形成されるので、シリサイド層３３の端部と第２
サイドウォール２３ａの端部の位置は必ずしも一致せ
ず、シリサイド層３３は第２サイドウォール２３ａの下
部に多少もぐり込んで形成されている。
【００４５】ここで、第１サイドウォール２２ａの幅
は、例えば０. １５μｍとし、第２サイドウォール２３
ａの幅は０. １μｍとする。チャネル形成領域と拡散層
１４ａの接続端部とシリサイド層３３は、第２サイドウ
ォール２３ａの幅程度離されて形成されている。拡散層
１４ａ上には例えばチタンシリサイドが約３０ｎｍの膜
厚で形成されており、チタンシリサイドの直下には未反
応のシリコン層が１０〜２０ｎｍ残存している。
は、例えば０. １５μｍとし、第２サイドウォール２３
ａの幅は０. １μｍとする。チャネル形成領域と拡散層
１４ａの接続端部とシリサイド層３３は、第２サイドウ
ォール２３ａの幅程度離されて形成されている。拡散層
１４ａ上には例えばチタンシリサイドが約３０ｎｍの膜
厚で形成されており、チタンシリサイドの直下には未反
応のシリコン層が１０〜２０ｎｍ残存している。
【００４６】上記の本実施形態の半導体装置によれば、
シリサイド層の端部と拡散層とは十分不純物濃度（キャ
リア濃度）が高い部分で接触しているので、オーミック
コンタクトとなり、トランジスタの駆動能力を低下させ
ることは無い。また、シリサイド層は、比較的不純物濃
度の低い拡散層上に形成することが可能となるので、シ
リサイド化反応が抑制されることなく、形成されるシリ
サイド層のシート抵抗を十分低い値とすることが可能と
なっている。さらに、拡散層の端部とシリサイドの端部
とは、完全に別々に制御可能であることから、導電性不
純物の活性化の為の熱処理条件やシリサイド形成の条件
によらず、第２サイドウォールの幅を制御することによ
り両者の位置関係を制御して形成することが可能な半導
体装置である。
シリサイド層の端部と拡散層とは十分不純物濃度（キャ
リア濃度）が高い部分で接触しているので、オーミック
コンタクトとなり、トランジスタの駆動能力を低下させ
ることは無い。また、シリサイド層は、比較的不純物濃
度の低い拡散層上に形成することが可能となるので、シ
リサイド化反応が抑制されることなく、形成されるシリ
サイド層のシート抵抗を十分低い値とすることが可能と
なっている。さらに、拡散層の端部とシリサイドの端部
とは、完全に別々に制御可能であることから、導電性不
純物の活性化の為の熱処理条件やシリサイド形成の条件
によらず、第２サイドウォールの幅を制御することによ
り両者の位置関係を制御して形成することが可能な半導
体装置である。
【００４７】次に、上記の本実施形態にかかる半導体装
置の製造方法について説明する。まず、図２（ａ）に示
すように、例えばシリコン半導体基板１０上に酸化シリ
コンからなる絶縁層１１が形成され、その上層にシリコ
ン半導体層１２が形成されたＳＯＩ構造を有する基板を
形成する。ここで用いるＳＯＩ構造基板は、例えば張り
合わせとストッパを用いた選択研磨により形成すること
が可能であり、ＳＯＩ構造基板形成時に既に素子分離が
行われているものとする。
置の製造方法について説明する。まず、図２（ａ）に示
すように、例えばシリコン半導体基板１０上に酸化シリ
コンからなる絶縁層１１が形成され、その上層にシリコ
ン半導体層１２が形成されたＳＯＩ構造を有する基板を
形成する。ここで用いるＳＯＩ構造基板は、例えば張り
合わせとストッパを用いた選択研磨により形成すること
が可能であり、ＳＯＩ構造基板形成時に既に素子分離が
行われているものとする。
【００４８】通常の張り合わせ基板の形成方法において
は、例えばシリコン半導体基板（Ａ基板）にストッパと
なる段差の形成を形成し、次に例えばＣＶＤ（Chemical
Vapor Deposition ）法により酸化シリコンを堆積させ
て絶縁層１１を形成し、その上層に例えばＣＶＤ法によ
り張り合わせ用のポリシリコンを堆積させてＣＭＰ（Ch
emical Mechanical Polishing ）法により平坦化研磨し
た後、平坦化面上に支持基板となるシリコン半導体基板
（Ｂ基板）１０を張り合わせ、熱処理により一体化す
る。次に、シリコン半導体層１２を含むシリコン半導体
基板（Ａ基板）の一部を残してシリコン半導体基板（Ａ
基板）を研削し、絶縁層１１（酸化膜）をストッパとし
た選択研磨により、ＳＯＩ構造基板を形成する。
は、例えばシリコン半導体基板（Ａ基板）にストッパと
なる段差の形成を形成し、次に例えばＣＶＤ（Chemical
Vapor Deposition ）法により酸化シリコンを堆積させ
て絶縁層１１を形成し、その上層に例えばＣＶＤ法によ
り張り合わせ用のポリシリコンを堆積させてＣＭＰ（Ch
emical Mechanical Polishing ）法により平坦化研磨し
た後、平坦化面上に支持基板となるシリコン半導体基板
（Ｂ基板）１０を張り合わせ、熱処理により一体化す
る。次に、シリコン半導体層１２を含むシリコン半導体
基板（Ａ基板）の一部を残してシリコン半導体基板（Ａ
基板）を研削し、絶縁層１１（酸化膜）をストッパとし
た選択研磨により、ＳＯＩ構造基板を形成する。
【００４９】次に、図２（ｂ）に示すように、例えば熱
酸化法により半導体層１２表面にゲート絶縁膜２０を形
成し、その上層に例えばＣＶＤ法により全面にポリシリ
コンを７０ｎｍの膜厚で堆積させて下側ゲート電極３０
を形成し、その上層に例えばＣＶＤ法によりタングステ
ンシリサイドを７０ｎｍの膜厚で堆積させ上側ゲート電
極３１を形成する。これにより、ポリシリコンおよびタ
ングステンシリサイドの積層構造であるポリサイドから
なるゲート電極３２となる。
酸化法により半導体層１２表面にゲート絶縁膜２０を形
成し、その上層に例えばＣＶＤ法により全面にポリシリ
コンを７０ｎｍの膜厚で堆積させて下側ゲート電極３０
を形成し、その上層に例えばＣＶＤ法によりタングステ
ンシリサイドを７０ｎｍの膜厚で堆積させ上側ゲート電
極３１を形成する。これにより、ポリシリコンおよびタ
ングステンシリサイドの積層構造であるポリサイドから
なるゲート電極３２となる。
【００５０】次に、図２（ｃ）に示すように、ゲート電
極３２にホウ素などの導電性不純物Ｄ１を例えばＢＦ2
+ などのイオン注入により導入する。ＳＯＩ構造基板に
対して完全空乏型でエンハンスメントモードのＣＭＯＳ
トランジスタを形成する場合は、Ｎチャネル型ＭＯＳト
ランジスタにＰ+ ゲート、Ｐチャネル型ＭＯＳトランジ
スタにｎ+ ゲートをそれぞれ採用する必要があるため、
レジスト膜Ｒ１によりゲートへのイオンの注入を打ち分
ける。
極３２にホウ素などの導電性不純物Ｄ１を例えばＢＦ2
+ などのイオン注入により導入する。ＳＯＩ構造基板に
対して完全空乏型でエンハンスメントモードのＣＭＯＳ
トランジスタを形成する場合は、Ｎチャネル型ＭＯＳト
ランジスタにＰ+ ゲート、Ｐチャネル型ＭＯＳトランジ
スタにｎ+ ゲートをそれぞれ採用する必要があるため、
レジスト膜Ｒ１によりゲートへのイオンの注入を打ち分
ける。
【００５１】次に、図３（ｄ）に示すように、例えばＣ
ＶＤ法によりＮＳＧを約１５０ｎｍの膜厚で堆積させ、
オフセット絶縁膜２１を形成する。
ＶＤ法によりＮＳＧを約１５０ｎｍの膜厚で堆積させ、
オフセット絶縁膜２１を形成する。
【００５２】次に、図３（ｅ）に示すように、フォトレ
ジスト工程によりゲート電極パターンを有するレジスト
膜Ｒ２を形成する。
ジスト工程によりゲート電極パターンを有するレジスト
膜Ｒ２を形成する。
【００５３】次に、図３（ｆ）に示すように、レジスト
膜Ｒ２をマスクとして例えばＲＩＥ（反応性イオンエッ
チング）などのエッチングを施し、ゲート電極パターン
にオフセット絶縁膜２１ａを加工する。レジスト膜Ｒ２
はこの後に除去する。
膜Ｒ２をマスクとして例えばＲＩＥ（反応性イオンエッ
チング）などのエッチングを施し、ゲート電極パターン
にオフセット絶縁膜２１ａを加工する。レジスト膜Ｒ２
はこの後に除去する。
【００５４】次に、図４（ｇ）に示すように、ゲート電
極パターンに加工したオフセット絶縁膜２１ａをマスク
としてＲＩＥなどのエッチングを施し、ゲート電極３２
ａをパターン加工する。
極パターンに加工したオフセット絶縁膜２１ａをマスク
としてＲＩＥなどのエッチングを施し、ゲート電極３２
ａをパターン加工する。
【００５５】次に、図４（ｈ）に示すように、ゲート電
極３２ａをマスクとして、ホウ素などの導電性不純物Ｄ
２を例えばＢＦ2 + などのイオン注入により導入して、
低濃度拡散層１３を形成する。このとき、ゲート電極へ
の不純物導入と同様に、Ｎチャネル型ＭＯＳトランジス
タにｎ+ 拡散層、Ｐチャネル型ＭＯＳトランジスタにｐ
+ 拡散層をそれぞれ採用する必要があるため、レジスト
膜Ｒ３により半導体層１２へのイオンの注入を打ち分け
る。
極３２ａをマスクとして、ホウ素などの導電性不純物Ｄ
２を例えばＢＦ2 + などのイオン注入により導入して、
低濃度拡散層１３を形成する。このとき、ゲート電極へ
の不純物導入と同様に、Ｎチャネル型ＭＯＳトランジス
タにｎ+ 拡散層、Ｐチャネル型ＭＯＳトランジスタにｐ
+ 拡散層をそれぞれ採用する必要があるため、レジスト
膜Ｒ３により半導体層１２へのイオンの注入を打ち分け
る。
【００５６】次に、図４（ｉ）に示すように、例えば常
圧ＣＶＤ法によりオフセット絶縁膜２１ａの上層から全
面に酸化シリコンを堆積させ、第１サイドウォール用層
２２を形成する。このときのＣＶＤ条件は、例えば（基
板温度：４３０℃、圧力：大気圧、ガス流量：SiH4/O2/
N2=30/540/23000(cc/min) ）とする。
圧ＣＶＤ法によりオフセット絶縁膜２１ａの上層から全
面に酸化シリコンを堆積させ、第１サイドウォール用層
２２を形成する。このときのＣＶＤ条件は、例えば（基
板温度：４３０℃、圧力：大気圧、ガス流量：SiH4/O2/
N2=30/540/23000(cc/min) ）とする。
【００５７】次に、図５（ｊ）に示すように、ゲート電
極３２ａの側壁部を残して第１サイドウォール用層２２
を全面にＲＩＥなどのエッチングによりエッチバックす
ることで、第１サイドウォール２２ａを形成する。この
ときのエッチング条件は、例えば（基板（電極）温度：
０℃、圧力：２４０Ｐａ、ガス流量：CHF3/CF4/Ar=30/5
0/800(cc/min) 、ＲＦパワー：５００Ｗ）とする。
極３２ａの側壁部を残して第１サイドウォール用層２２
を全面にＲＩＥなどのエッチングによりエッチバックす
ることで、第１サイドウォール２２ａを形成する。この
ときのエッチング条件は、例えば（基板（電極）温度：
０℃、圧力：２４０Ｐａ、ガス流量：CHF3/CF4/Ar=30/5
0/800(cc/min) 、ＲＦパワー：５００Ｗ）とする。
【００５８】次に、図５（ｋ）に示すように、上記の第
１サイドウォール２２ａを形成する方法と同様にして、
第１サイドウォール２２ａの側部に例えば酸化シリコン
からなる第２サイドウォール２３ａを形成する。酸化シ
リコンの全面堆積とエッチバック条件は第１サイドウォ
ールと全く同様にすることができる。
１サイドウォール２２ａを形成する方法と同様にして、
第１サイドウォール２２ａの側部に例えば酸化シリコン
からなる第２サイドウォール２３ａを形成する。酸化シ
リコンの全面堆積とエッチバック条件は第１サイドウォ
ールと全く同様にすることができる。
【００５９】次に、図５（ｌ）に示すように、図示しな
いチャネリング防止用の薄い酸化膜を堆積した後、第２
サイドウォール２３ａをマスクとして、ホウ素などの導
電性不純物Ｄ３を例えばＢＦ2 + などのイオン注入によ
り導入して、ソース・ドレイン領域となる拡散層１４を
形成する。この時、不純物の飛程Ｒｐは、ＳＯＩ構造基
板の絶縁層１１へ突き抜ける部分に設定する。これによ
り、第２サイドウォール２３ａの下部（高濃度拡散層１
５）において導電性不純物の濃度が極大値となってい
て、チャネル形成領域との接続端部から離れるに従って
その不純物濃度が減少するような不純物のプロファイル
とすることができる。このとき、ゲート電極への不純物
導入と同様に、Ｎチャネル型ＭＯＳトランジスタにｎ+
拡散層、Ｐチャネル型ＭＯＳトランジスタにｐ+ 拡散層
をそれぞれ採用する必要があるため、レジスト膜Ｒ４に
より半導体層１２へのイオンの注入を打ち分ける。
いチャネリング防止用の薄い酸化膜を堆積した後、第２
サイドウォール２３ａをマスクとして、ホウ素などの導
電性不純物Ｄ３を例えばＢＦ2 + などのイオン注入によ
り導入して、ソース・ドレイン領域となる拡散層１４を
形成する。この時、不純物の飛程Ｒｐは、ＳＯＩ構造基
板の絶縁層１１へ突き抜ける部分に設定する。これによ
り、第２サイドウォール２３ａの下部（高濃度拡散層１
５）において導電性不純物の濃度が極大値となってい
て、チャネル形成領域との接続端部から離れるに従って
その不純物濃度が減少するような不純物のプロファイル
とすることができる。このとき、ゲート電極への不純物
導入と同様に、Ｎチャネル型ＭＯＳトランジスタにｎ+
拡散層、Ｐチャネル型ＭＯＳトランジスタにｐ+ 拡散層
をそれぞれ採用する必要があるため、レジスト膜Ｒ４に
より半導体層１２へのイオンの注入を打ち分ける。
【００６０】上記の不純物の導入の原理について図６を
用いて説明する。イオン注入時のイオンの飛程Ｒｐを適
当な位置に選ぶことにより、次工程において形成される
シリサイド層の形成領域である拡散層の表面付近では不
純物濃度を比較的低く抑え、第２サイドウォール２３ａ
の下部領域にて不純物濃度が最大となるようにする。図
面上、不純物イオンの飛程Ｒｐを深くすることにより、
部位Ａにおいて不純物濃度が最大となるようにする。例
えば、チャネリング防止用の薄い酸化膜の膜厚が約１０
ｎｍ、ＳＯＩ構造シリコン半導体層１２の膜厚が約５０
ｎｍの場合は、イオンの飛程Ｒｐが６０ｎｍ以上となる
ように設定する。ここでは、Ｎチャネル型ＭＯＳトラン
ジスタ、Ｐチャネル型ＭＯＳトランジスタとも、イオン
の飛程Ｒｐを約１００ｎｍとして不純物をイオン注入す
るために、それぞれＡｓ+ およびＢＦ2 + を例えば２０
０ＫｅＶの加速電圧にてイオン注入を行う。
用いて説明する。イオン注入時のイオンの飛程Ｒｐを適
当な位置に選ぶことにより、次工程において形成される
シリサイド層の形成領域である拡散層の表面付近では不
純物濃度を比較的低く抑え、第２サイドウォール２３ａ
の下部領域にて不純物濃度が最大となるようにする。図
面上、不純物イオンの飛程Ｒｐを深くすることにより、
部位Ａにおいて不純物濃度が最大となるようにする。例
えば、チャネリング防止用の薄い酸化膜の膜厚が約１０
ｎｍ、ＳＯＩ構造シリコン半導体層１２の膜厚が約５０
ｎｍの場合は、イオンの飛程Ｒｐが６０ｎｍ以上となる
ように設定する。ここでは、Ｎチャネル型ＭＯＳトラン
ジスタ、Ｐチャネル型ＭＯＳトランジスタとも、イオン
の飛程Ｒｐを約１００ｎｍとして不純物をイオン注入す
るために、それぞれＡｓ+ およびＢＦ2 + を例えば２０
０ＫｅＶの加速電圧にてイオン注入を行う。
【００６１】次に、図７（ｍ）に示すように、例えばＲ
ＴＡ（Rapid Thermal Annealing ）法による熱処理によ
り、低濃度拡散層１３ａ、ソース・ドレイン領域となる
拡散層１４ａおよび高濃度拡散層１５ａ中の導電性不純
物の活性化を行う。この熱処理の条件は、例えば（１０
００℃、１０秒、Ａｒ雰囲気中、ＲＴＡ処理）とする。
ＴＡ（Rapid Thermal Annealing ）法による熱処理によ
り、低濃度拡散層１３ａ、ソース・ドレイン領域となる
拡散層１４ａおよび高濃度拡散層１５ａ中の導電性不純
物の活性化を行う。この熱処理の条件は、例えば（１０
００℃、１０秒、Ａｒ雰囲気中、ＲＴＡ処理）とする。
【００６２】次に、図７（ｎ）に示すように、例えば、
まずチタンの堆積工程として、マグネトロンスパッタリ
ング法により約２０ｎｍの膜厚でチタン層を堆積させ
る。次に、第１のＲＴＡ処理（６５０℃、３０秒、窒素
雰囲気中）によりシリサイド化反応をさせる。次に、未
反応チタン層の選択エッチング除去処理（H2SO4:H2O2=
3:1、１０分）を行う。次に、第２のＲＴＡ処理（８０
０℃、３０秒、窒素雰囲気中）によりシリサイド化反応
を完了させる。以上のようにして、チタンを全面に堆積
した後のシリサイド化反応により自己整合的にシリサイ
ド層３３を形成する。以上で、ＭＯＳトランジスタが完
成する。
まずチタンの堆積工程として、マグネトロンスパッタリ
ング法により約２０ｎｍの膜厚でチタン層を堆積させ
る。次に、第１のＲＴＡ処理（６５０℃、３０秒、窒素
雰囲気中）によりシリサイド化反応をさせる。次に、未
反応チタン層の選択エッチング除去処理（H2SO4:H2O2=
3:1、１０分）を行う。次に、第２のＲＴＡ処理（８０
０℃、３０秒、窒素雰囲気中）によりシリサイド化反応
を完了させる。以上のようにして、チタンを全面に堆積
した後のシリサイド化反応により自己整合的にシリサイ
ド層３３を形成する。以上で、ＭＯＳトランジスタが完
成する。
【００６３】次に、図７（ｏ）に示すように、上記で形
成したＭＯＳトランジスタを被覆して全面に例えば酸化
シリコンを堆積させて層間絶縁膜２４を形成し、ソース
・ドレイン領域上のシリサイド層３３に達するコンタク
トホールを開口し、ホール内に例えばタングステンから
なるプラグ３４を埋め込み、さらにプラグ３４に接続す
る上層配線３５をアルミニウムなどにより形成して所望
の半導体装置を形成する。
成したＭＯＳトランジスタを被覆して全面に例えば酸化
シリコンを堆積させて層間絶縁膜２４を形成し、ソース
・ドレイン領域上のシリサイド層３３に達するコンタク
トホールを開口し、ホール内に例えばタングステンから
なるプラグ３４を埋め込み、さらにプラグ３４に接続す
る上層配線３５をアルミニウムなどにより形成して所望
の半導体装置を形成する。
【００６４】上記の本実施形態の半導体装置の製造方法
によれば、シリサイド層を低濃度拡散層などの導電性不
純物の濃度は低い領域や、チャネル形成領域に接しない
ように形成することができ、シリサイド層と拡散層間の
コンタクト抵抗の上昇を抑制しながら、シリサイド化反
応を抑制しないように拡散層中の不純物濃度を下げてシ
リサイド層のシート抵抗の上昇を抑制して形成すること
が可能となる。従って、微細化して接合が浅くなるデバ
イスにおいても、シリサイド層と拡散層間のコンタクト
抵抗を上昇させず、コンタクト特性が良好なオーミック
コンタクトとしながら、低抵抗なシリサイド層を拡散層
上に自己整合的に形成し、拡散層の低抵抗化分を全て素
子の駆動能力の向上につなげることが可能な半導体装置
の製造方法である。
によれば、シリサイド層を低濃度拡散層などの導電性不
純物の濃度は低い領域や、チャネル形成領域に接しない
ように形成することができ、シリサイド層と拡散層間の
コンタクト抵抗の上昇を抑制しながら、シリサイド化反
応を抑制しないように拡散層中の不純物濃度を下げてシ
リサイド層のシート抵抗の上昇を抑制して形成すること
が可能となる。従って、微細化して接合が浅くなるデバ
イスにおいても、シリサイド層と拡散層間のコンタクト
抵抗を上昇させず、コンタクト特性が良好なオーミック
コンタクトとしながら、低抵抗なシリサイド層を拡散層
上に自己整合的に形成し、拡散層の低抵抗化分を全て素
子の駆動能力の向上につなげることが可能な半導体装置
の製造方法である。
【００６５】第２実施形態 本実施形態にかかる半導体装置の断面図を図８（ａ）に
示す。本実施形態の半導体装置は、本発明をＳＯＩ基板
上に形成されるＭＯＳトランジスタ（例えばＮチャネル
型ＭＯＳトランジスタ）に適用したものである。例えば
シリコン半導体基板１０上に、例えば酸化シリコンから
なる絶縁層１１が形成され、その上層にチャネル形成領
域を有するシリコン半導体層１２が形成されており、絶
縁層１１により完全に素子分離された半導体層１２を有
するＳＯＩ基板を形成している。半導体層１２の膜厚
は、例えば約５０ｎｍ程度である。チャネル形成領域の
上層には、酸化シリコン薄膜のゲート絶縁膜２０ａを介
して、例えば７０ｎｍの膜厚のポリシリコンからなる下
側ゲート電極３０ａ、例えば７０ｎｍの膜厚のタングス
テンシリサイドからなる上側ゲート電極３１ａからなる
ポリサイド構造のゲート電極３２ａが形成されており、
その上層には例えばＮＳＧ（Nondoped Silicate Glass
）からなるオフセット絶縁膜２１ａが約１５０ｎｍの
膜厚で形成されている。ゲート電極３２ａの両側部に
は、例えば酸化シリコンからなる第１サイドウォール２
２ａと、その側部に同じく酸化シリコンからなる第２サ
イドウォール２３ａが形成されている。
示す。本実施形態の半導体装置は、本発明をＳＯＩ基板
上に形成されるＭＯＳトランジスタ（例えばＮチャネル
型ＭＯＳトランジスタ）に適用したものである。例えば
シリコン半導体基板１０上に、例えば酸化シリコンから
なる絶縁層１１が形成され、その上層にチャネル形成領
域を有するシリコン半導体層１２が形成されており、絶
縁層１１により完全に素子分離された半導体層１２を有
するＳＯＩ基板を形成している。半導体層１２の膜厚
は、例えば約５０ｎｍ程度である。チャネル形成領域の
上層には、酸化シリコン薄膜のゲート絶縁膜２０ａを介
して、例えば７０ｎｍの膜厚のポリシリコンからなる下
側ゲート電極３０ａ、例えば７０ｎｍの膜厚のタングス
テンシリサイドからなる上側ゲート電極３１ａからなる
ポリサイド構造のゲート電極３２ａが形成されており、
その上層には例えばＮＳＧ（Nondoped Silicate Glass
）からなるオフセット絶縁膜２１ａが約１５０ｎｍの
膜厚で形成されている。ゲート電極３２ａの両側部に
は、例えば酸化シリコンからなる第１サイドウォール２
２ａと、その側部に同じく酸化シリコンからなる第２サ
イドウォール２３ａが形成されている。
【００６６】また、半導体層１２中には、チャネル形成
領域に接続するように低濃度に導電性不純物を含有する
低濃度拡散層１３ａが形成されており、低濃度拡散層１
３ａに接続してより高濃度に含有するソース・ドレイン
領域となる拡散層１４ａが形成されている。また、拡散
層１４ａ中のチャネル形成領域へ接続する端部近傍領域
にはシリサイド化抑制不純物含有層１６ａが形成されて
いる。さらに、拡散層１４ａの上層には、例えばチタン
シリサイドからなるシリサイド層３３が例えば３０ｎｍ
の膜厚で形成されている。
領域に接続するように低濃度に導電性不純物を含有する
低濃度拡散層１３ａが形成されており、低濃度拡散層１
３ａに接続してより高濃度に含有するソース・ドレイン
領域となる拡散層１４ａが形成されている。また、拡散
層１４ａ中のチャネル形成領域へ接続する端部近傍領域
にはシリサイド化抑制不純物含有層１６ａが形成されて
いる。さらに、拡散層１４ａの上層には、例えばチタン
シリサイドからなるシリサイド層３３が例えば３０ｎｍ
の膜厚で形成されている。
【００６７】図８（ｂ）は、図８（ａ）のＮチャネル型
ＭＯＳトランジスタのソース・ドレイン領域近傍を拡大
した要部断面図である。シリコン半導体層１２中には、
チャネル形成領域に接続して順に、低濃度拡散層１３
ａ、拡散層１４ａが形成されている。また、トランジス
タのソース・ドレイン領域に形成された低濃度拡散層１
３ａの上部には低濃度拡散層１３ａを形成した後の工程
で低濃度拡散層１３ａに高濃度の不純物が導入されるの
を防止するための第１サイドウォール（ＬＤＤスペー
サ）２２ａが約０．１２μｍの幅で酸化シリコンなどの
絶縁物により形成されており、さらに第２サイドウォー
ル２３ａが第１サイドウォール２２ａに対して自己整合
的に約０．１μｍの幅で例えば酸化シリコンにより形成
されている。拡散層１４ａ中のチャネル形成領域へ接続
する端部近傍領域にはシリサイド化を抑制する不純物と
して例えば酸素を含有するシリサイド化抑制不純物含有
層１６ａが形成されており、その濃度は拡散層１４ａ表
面から離れるに従い高くなるプロファイルとなってい
る。第２サイドウォール２３ａの下部における領域の濃
度は例えば５×１０19/cm3程度である。拡散層１４ａ
は、上記の低濃度拡散層１３ａの上部に形成された第１
サイドウォール２２ａに対して略自己整合的に形成され
ている。ここで、第１サイドウォール２２ａのゲート電
極３２ａと対向する側の壁面の位置と、拡散層１４ａと
低濃度拡散層１３ａの界面の位置が完全に一致していな
いのは、不純物の活性化の為に行われる熱処理中の不純
物の横方向の拡散による。
ＭＯＳトランジスタのソース・ドレイン領域近傍を拡大
した要部断面図である。シリコン半導体層１２中には、
チャネル形成領域に接続して順に、低濃度拡散層１３
ａ、拡散層１４ａが形成されている。また、トランジス
タのソース・ドレイン領域に形成された低濃度拡散層１
３ａの上部には低濃度拡散層１３ａを形成した後の工程
で低濃度拡散層１３ａに高濃度の不純物が導入されるの
を防止するための第１サイドウォール（ＬＤＤスペー
サ）２２ａが約０．１２μｍの幅で酸化シリコンなどの
絶縁物により形成されており、さらに第２サイドウォー
ル２３ａが第１サイドウォール２２ａに対して自己整合
的に約０．１μｍの幅で例えば酸化シリコンにより形成
されている。拡散層１４ａ中のチャネル形成領域へ接続
する端部近傍領域にはシリサイド化を抑制する不純物と
して例えば酸素を含有するシリサイド化抑制不純物含有
層１６ａが形成されており、その濃度は拡散層１４ａ表
面から離れるに従い高くなるプロファイルとなってい
る。第２サイドウォール２３ａの下部における領域の濃
度は例えば５×１０19/cm3程度である。拡散層１４ａ
は、上記の低濃度拡散層１３ａの上部に形成された第１
サイドウォール２２ａに対して略自己整合的に形成され
ている。ここで、第１サイドウォール２２ａのゲート電
極３２ａと対向する側の壁面の位置と、拡散層１４ａと
低濃度拡散層１３ａの界面の位置が完全に一致していな
いのは、不純物の活性化の為に行われる熱処理中の不純
物の横方向の拡散による。
【００６８】また、シリサイド層３３は上記の第２サイ
ドウォール２３ａに対して自己整合的に形成されてお
り、シリサイド層３３の端部は、チャネル形成領域と拡
散層１４ａの接続端部から所定の距離をもって離間して
形成されている。シリサイド層３３は第２サイドウォー
ルの下部のシリコン半導体層を横方向にいくらか浸食し
ながら形成されるので、シリサイド層３３の端部と第２
サイドウォール２３ａの端部の位置は必ずしも一致せ
ず、シリサイド層３３は第２サイドウォール２３ａの下
部に多少もぐり込んで形成されているが、拡散層１４ａ
中にはシリサイド化抑制不純物含有層１６ａが形成され
ていることにより、シリサイド層３３の端部はシリサイ
ド化抑制不純物含有層１６ａ中のシリサイド化を抑制す
る酸素などの不純物の濃度がある所定の値となっている
領域でとどまっている。
ドウォール２３ａに対して自己整合的に形成されてお
り、シリサイド層３３の端部は、チャネル形成領域と拡
散層１４ａの接続端部から所定の距離をもって離間して
形成されている。シリサイド層３３は第２サイドウォー
ルの下部のシリコン半導体層を横方向にいくらか浸食し
ながら形成されるので、シリサイド層３３の端部と第２
サイドウォール２３ａの端部の位置は必ずしも一致せ
ず、シリサイド層３３は第２サイドウォール２３ａの下
部に多少もぐり込んで形成されているが、拡散層１４ａ
中にはシリサイド化抑制不純物含有層１６ａが形成され
ていることにより、シリサイド層３３の端部はシリサイ
ド化抑制不純物含有層１６ａ中のシリサイド化を抑制す
る酸素などの不純物の濃度がある所定の値となっている
領域でとどまっている。
【００６９】上記の本実施形態の半導体装置によれば、
シリサイド層は、チャネル形成領域とソース・ドレイン
領域となる拡散層の接続端部から所定の距離をもって離
間して形成されており、さらに、チャネル形成領域と拡
散層の接続端部と、高融点金属シリサイド層との間にお
ける拡散層中に、シリサイド化反応を抑制する不純物が
含有されている領域を有することから、シリサイド化反
応が進みすぎてシリサイド層とチャネル形成領域が接し
ないようにすることができる。また、ＳＯＩ構造などの
場合に供給量に制限があるのにシリサイド化反応が進み
すぎてボイドが形成されたりするのを抑制することがで
きる。これにより、微細化して接合が浅くなるデバイス
においても、シリサイド層と拡散層間のコンタクト抵抗
を上昇させず、コンタクト特性が良好なオーミックコン
タクトとしながら、低抵抗なシリサイド層を拡散層上に
自己整合的に形成し、拡散層の低抵抗化分を全て素子の
駆動能力の向上につなげることが可能となる。また、拡
散層の端部とシリサイドの端部とは、完全に別々に制御
可能であることから、導電性不純物の活性化の為の熱処
理条件やシリサイド形成の条件によらず、第２サイドウ
ォールの幅を制御することにより両者の位置関係を制御
して形成することが可能な半導体装置である。
シリサイド層は、チャネル形成領域とソース・ドレイン
領域となる拡散層の接続端部から所定の距離をもって離
間して形成されており、さらに、チャネル形成領域と拡
散層の接続端部と、高融点金属シリサイド層との間にお
ける拡散層中に、シリサイド化反応を抑制する不純物が
含有されている領域を有することから、シリサイド化反
応が進みすぎてシリサイド層とチャネル形成領域が接し
ないようにすることができる。また、ＳＯＩ構造などの
場合に供給量に制限があるのにシリサイド化反応が進み
すぎてボイドが形成されたりするのを抑制することがで
きる。これにより、微細化して接合が浅くなるデバイス
においても、シリサイド層と拡散層間のコンタクト抵抗
を上昇させず、コンタクト特性が良好なオーミックコン
タクトとしながら、低抵抗なシリサイド層を拡散層上に
自己整合的に形成し、拡散層の低抵抗化分を全て素子の
駆動能力の向上につなげることが可能となる。また、拡
散層の端部とシリサイドの端部とは、完全に別々に制御
可能であることから、導電性不純物の活性化の為の熱処
理条件やシリサイド形成の条件によらず、第２サイドウ
ォールの幅を制御することにより両者の位置関係を制御
して形成することが可能な半導体装置である。
【００７０】次に、上記の本実施形態にかかる半導体装
置の製造方法について説明する。図９（ａ）に至るまで
の工程は第１実施形態と同様であり、例えばシリコン半
導体基板１０上に形成された絶縁層１１、シリコン半導
体層１２を有するＳＯＩ構造基板の半導体層１２表面
に、ゲート絶縁膜２０ａ、下側ゲート電極３０ａおよび
上側ゲート電極３１ａからなるゲート電極３２ａ、オフ
セット絶縁膜２１ａをゲート電極パターンにパターン形
成し、ゲート電極３２ａをマスクとして導電性不純物Ｄ
２をイオン注入により導入して低濃度拡散層１３を形成
し、ゲート電極３２ａの側壁部に第１サイドウォール２
２ａを形成する。
置の製造方法について説明する。図９（ａ）に至るまで
の工程は第１実施形態と同様であり、例えばシリコン半
導体基板１０上に形成された絶縁層１１、シリコン半導
体層１２を有するＳＯＩ構造基板の半導体層１２表面
に、ゲート絶縁膜２０ａ、下側ゲート電極３０ａおよび
上側ゲート電極３１ａからなるゲート電極３２ａ、オフ
セット絶縁膜２１ａをゲート電極パターンにパターン形
成し、ゲート電極３２ａをマスクとして導電性不純物Ｄ
２をイオン注入により導入して低濃度拡散層１３を形成
し、ゲート電極３２ａの側壁部に第１サイドウォール２
２ａを形成する。
【００７１】次に、図９（ｂ）に示すように、図示しな
いチャネリング防止用の薄い酸化膜を堆積した後、第１
サイドウォール２２ａをマスクとして、ホウ素などの導
電性不純物Ｄ４を例えばＢＦ2 + などのイオン注入によ
り導入して、ソース・ドレイン領域となる拡散層１４を
形成する。このとき、ゲート電極への不純物導入と同様
に、Ｎチャネル型ＭＯＳトランジスタにｎ+ 拡散層、Ｐ
チャネル型ＭＯＳトランジスタにｐ+ 拡散層をそれぞれ
採用する必要があるため、レジスト膜Ｒ５により半導体
層１２へのイオンの注入を打ち分ける。
いチャネリング防止用の薄い酸化膜を堆積した後、第１
サイドウォール２２ａをマスクとして、ホウ素などの導
電性不純物Ｄ４を例えばＢＦ2 + などのイオン注入によ
り導入して、ソース・ドレイン領域となる拡散層１４を
形成する。このとき、ゲート電極への不純物導入と同様
に、Ｎチャネル型ＭＯＳトランジスタにｎ+ 拡散層、Ｐ
チャネル型ＭＯＳトランジスタにｐ+ 拡散層をそれぞれ
採用する必要があるため、レジスト膜Ｒ５により半導体
層１２へのイオンの注入を打ち分ける。
【００７２】次に、図１０（ｃ）に示すように、上記の
第１サイドウォール２２ａを形成する方法と同様にし
て、第１サイドウォール２２ａの側部に例えば酸化シリ
コンからなる第２サイドウォール２３ａを形成する。酸
化シリコンの全面堆積とエッチバック条件は第１サイド
ウォールと全く同様にすることができる。
第１サイドウォール２２ａを形成する方法と同様にし
て、第１サイドウォール２２ａの側部に例えば酸化シリ
コンからなる第２サイドウォール２３ａを形成する。酸
化シリコンの全面堆積とエッチバック条件は第１サイド
ウォールと全く同様にすることができる。
【００７３】次に、図１０（ｄ）に示すように、第２サ
イドウォール２３ａおよびレジスト膜Ｒ６をマスクとし
て、Ｏ+ などのシリサイド化を抑制する不純物Ｄ５をイ
オン注入により全面に導入してシリサイド化抑制不純物
含有層１６を形成する。この時、不純物の飛程Ｒｐは、
ＳＯＩ構造基板の絶縁層１１へ突き抜ける部分に設定し
て、第２サイドウォール２３ａの下部における領域の濃
度を選択的に高めるようにシリサイド化を抑制する不純
物を導入する。シリサイド化を抑制する不純物として
は、酸素以外には、窒素などを用いることができ、Ｎチ
ャネルＭＯＳトランジスタの場合には砒素を用いること
もできる。
イドウォール２３ａおよびレジスト膜Ｒ６をマスクとし
て、Ｏ+ などのシリサイド化を抑制する不純物Ｄ５をイ
オン注入により全面に導入してシリサイド化抑制不純物
含有層１６を形成する。この時、不純物の飛程Ｒｐは、
ＳＯＩ構造基板の絶縁層１１へ突き抜ける部分に設定し
て、第２サイドウォール２３ａの下部における領域の濃
度を選択的に高めるようにシリサイド化を抑制する不純
物を導入する。シリサイド化を抑制する不純物として
は、酸素以外には、窒素などを用いることができ、Ｎチ
ャネルＭＯＳトランジスタの場合には砒素を用いること
もできる。
【００７４】上記の不純物の導入の原理について図１１
を用いて説明する。イオン注入時のイオンの飛程Ｒｐを
半導体層１２の厚さよりも大きくして、部位Ａにおいて
不純物濃度が最大となるようにする。例えば、チャネリ
ング防止用の薄い酸化膜の膜厚が約１０ｎｍ、ＳＯＩ構
造シリコン半導体層１２の膜厚が約５０ｎｍの場合は、
イオンの飛程Ｒｐが６０ｎｍ以上、例えば１００ｎｍ程
度となるように、Ｏ+の加速電圧を例えば４０ｋｅＶに
設定し、ドーズ量は例えば２×１０14/cm2とする。これ
により、第２サイドウォール２３ａの下部におけるシリ
サイド化を抑制する不純物の濃度が選択的に高くなるよ
うに導入して、この領域の酸素の濃度を１×１０20/cm3
程度とすることができる。
を用いて説明する。イオン注入時のイオンの飛程Ｒｐを
半導体層１２の厚さよりも大きくして、部位Ａにおいて
不純物濃度が最大となるようにする。例えば、チャネリ
ング防止用の薄い酸化膜の膜厚が約１０ｎｍ、ＳＯＩ構
造シリコン半導体層１２の膜厚が約５０ｎｍの場合は、
イオンの飛程Ｒｐが６０ｎｍ以上、例えば１００ｎｍ程
度となるように、Ｏ+の加速電圧を例えば４０ｋｅＶに
設定し、ドーズ量は例えば２×１０14/cm2とする。これ
により、第２サイドウォール２３ａの下部におけるシリ
サイド化を抑制する不純物の濃度が選択的に高くなるよ
うに導入して、この領域の酸素の濃度を１×１０20/cm3
程度とすることができる。
【００７５】次に、図１２（ｅ）に示すように、例えば
ＲＴＡ（Rapid Thermal Annealing）法による熱処理に
より、低濃度拡散層１３ａおよびソース・ドレイン領域
となる拡散層１４ａ中の導電性不純物の活性化を行う。
この熱処理の条件は、例えば（１０００℃、１０秒、Ａ
ｒ雰囲気中、ＲＴＡ処理）とする。
ＲＴＡ（Rapid Thermal Annealing）法による熱処理に
より、低濃度拡散層１３ａおよびソース・ドレイン領域
となる拡散層１４ａ中の導電性不純物の活性化を行う。
この熱処理の条件は、例えば（１０００℃、１０秒、Ａ
ｒ雰囲気中、ＲＴＡ処理）とする。
【００７６】次に、図１２（ｆ）に示すように、例え
ば、まずチタンの堆積工程として、マグネトロンスパッ
タリング法により約３０ｎｍの膜厚でチタン層を堆積さ
せる。次に、第１のＲＴＡ処理（６５０℃、３０秒、窒
素雰囲気中）によりシリサイド化反応をさせる。次に、
未反応チタン層の選択エッチング除去処理（H2SO4:H2O2
=3:1、１０分）を行う。次に、第２のＲＴＡ処理（８０
０℃、３０秒、窒素雰囲気中）によりシリサイド化反応
を完了させる。以上のようにして、チタンを全面に堆積
した後のシリサイド化反応により自己整合的にシリサイ
ド層３３を形成する。また、チタンの堆積前にＡｓ+ を
（４０ｋｅＶ、ドーズ量３×１０14/cm2）の条件で全面
にイオン注入して、プレアモルファス化（Pre-Amorphos
化）を行い、シリコン半導体層１２の表面付近のシリサ
イド化反応速度を増大させてから上記のようにして自己
整合的にシリサイド層の形成を行ってもよい。以上で、
ＭＯＳトランジスタが完成する。
ば、まずチタンの堆積工程として、マグネトロンスパッ
タリング法により約３０ｎｍの膜厚でチタン層を堆積さ
せる。次に、第１のＲＴＡ処理（６５０℃、３０秒、窒
素雰囲気中）によりシリサイド化反応をさせる。次に、
未反応チタン層の選択エッチング除去処理（H2SO4:H2O2
=3:1、１０分）を行う。次に、第２のＲＴＡ処理（８０
０℃、３０秒、窒素雰囲気中）によりシリサイド化反応
を完了させる。以上のようにして、チタンを全面に堆積
した後のシリサイド化反応により自己整合的にシリサイ
ド層３３を形成する。また、チタンの堆積前にＡｓ+ を
（４０ｋｅＶ、ドーズ量３×１０14/cm2）の条件で全面
にイオン注入して、プレアモルファス化（Pre-Amorphos
化）を行い、シリコン半導体層１２の表面付近のシリサ
イド化反応速度を増大させてから上記のようにして自己
整合的にシリサイド層の形成を行ってもよい。以上で、
ＭＯＳトランジスタが完成する。
【００７７】次に、図１２（ｇ）に示すように、上記で
形成したＭＯＳトランジスタを被覆して全面に例えば酸
化シリコンを堆積させて層間絶縁膜２４を形成し、ソー
ス・ドレイン領域上のシリサイド層３３に達するコンタ
クトホールを開口し、ホール内に例えばタングステンか
らなるプラグ３４を埋め込み、さらにプラグ３４に接続
する上層配線３５をアルミニウムなどにより形成して所
望の半導体装置を形成する。
形成したＭＯＳトランジスタを被覆して全面に例えば酸
化シリコンを堆積させて層間絶縁膜２４を形成し、ソー
ス・ドレイン領域上のシリサイド層３３に達するコンタ
クトホールを開口し、ホール内に例えばタングステンか
らなるプラグ３４を埋め込み、さらにプラグ３４に接続
する上層配線３５をアルミニウムなどにより形成して所
望の半導体装置を形成する。
【００７８】上記の本実施形態の半導体装置の製造方法
によれば、シリサイド層は、チャネル形成領域とソース
・ドレイン領域となる拡散層の接続端部から所定の距離
をもって離間して形成し、さらに、拡散層中にシリサイ
ド化反応を抑制する不純物を導入することから、この領
域においてシリサイド化反応が進みすぎないように制御
して形成することが可能である。特に、チャネル形成領
域と拡散層の接続端部近傍領域における拡散層中にシリ
サイド化反応を抑制する不純物の濃度を選択的に高める
ように導入することで、シリサイド化反応がチャネル形
成領域方向へ進むにつれて反応速度が低下するようにし
て形成することが可能となり、シリサイド層がチャネル
形成領域に接するまでシリサイド化反応をしてしまった
り、ＳＯＩ構造などの場合に供給量に制限があるのにシ
リサイド化反応が進みすぎてボイドが形成されたりする
のを抑制することができる。従って、微細化して接合が
浅くなるデバイスにおいても、シリサイド層と拡散層間
のコンタクト抵抗を上昇させず、コンタクト特性が良好
なオーミックコンタクトとしながら、低抵抗なシリサイ
ド層を拡散層上に自己整合的に形成し、拡散層の低抵抗
化分を全て素子の駆動能力の向上につなげることが可能
な半導体装置の製造方法である。
によれば、シリサイド層は、チャネル形成領域とソース
・ドレイン領域となる拡散層の接続端部から所定の距離
をもって離間して形成し、さらに、拡散層中にシリサイ
ド化反応を抑制する不純物を導入することから、この領
域においてシリサイド化反応が進みすぎないように制御
して形成することが可能である。特に、チャネル形成領
域と拡散層の接続端部近傍領域における拡散層中にシリ
サイド化反応を抑制する不純物の濃度を選択的に高める
ように導入することで、シリサイド化反応がチャネル形
成領域方向へ進むにつれて反応速度が低下するようにし
て形成することが可能となり、シリサイド層がチャネル
形成領域に接するまでシリサイド化反応をしてしまった
り、ＳＯＩ構造などの場合に供給量に制限があるのにシ
リサイド化反応が進みすぎてボイドが形成されたりする
のを抑制することができる。従って、微細化して接合が
浅くなるデバイスにおいても、シリサイド層と拡散層間
のコンタクト抵抗を上昇させず、コンタクト特性が良好
なオーミックコンタクトとしながら、低抵抗なシリサイ
ド層を拡散層上に自己整合的に形成し、拡散層の低抵抗
化分を全て素子の駆動能力の向上につなげることが可能
な半導体装置の製造方法である。
【００７９】第３実施形態 本実施形態にかかる半導体装置の断面図を図１３（ａ）
に示す。本実施形態の半導体装置は、本発明をＳＯＩ基
板上に形成されるＭＯＳトランジスタ（例えばＮチャネ
ル型ＭＯＳトランジスタ）に適用したものである。例え
ばシリコン半導体基板１０上に、例えば酸化シリコンか
らなる絶縁層１１が形成され、その上層にチャネル形成
領域を有するシリコン半導体層１２が形成されており、
絶縁層１１により完全に素子分離された半導体層１２を
有するＳＯＩ基板を形成している。半導体層１２の膜厚
は、例えば約５０ｎｍ程度である。チャネル形成領域の
上層には、酸化シリコン薄膜のゲート絶縁膜２０ａを介
して、例えば７０ｎｍの膜厚のポリシリコンからなる下
側ゲート電極３０ａ、例えば７０ｎｍの膜厚のタングス
テンシリサイドからなる上側ゲート電極３１ａからなる
ポリサイド構造のゲート電極３２ａが形成されており、
その上層には例えばＮＳＧ（Nondoped Silicate Glass
）からなるオフセット絶縁膜２１ａが約１５０ｎｍの
膜厚で形成されている。ゲート電極３２ａの両側部に
は、例えば酸化シリコンからなるサイドウォール２２ａ
が形成されている。
に示す。本実施形態の半導体装置は、本発明をＳＯＩ基
板上に形成されるＭＯＳトランジスタ（例えばＮチャネ
ル型ＭＯＳトランジスタ）に適用したものである。例え
ばシリコン半導体基板１０上に、例えば酸化シリコンか
らなる絶縁層１１が形成され、その上層にチャネル形成
領域を有するシリコン半導体層１２が形成されており、
絶縁層１１により完全に素子分離された半導体層１２を
有するＳＯＩ基板を形成している。半導体層１２の膜厚
は、例えば約５０ｎｍ程度である。チャネル形成領域の
上層には、酸化シリコン薄膜のゲート絶縁膜２０ａを介
して、例えば７０ｎｍの膜厚のポリシリコンからなる下
側ゲート電極３０ａ、例えば７０ｎｍの膜厚のタングス
テンシリサイドからなる上側ゲート電極３１ａからなる
ポリサイド構造のゲート電極３２ａが形成されており、
その上層には例えばＮＳＧ（Nondoped Silicate Glass
）からなるオフセット絶縁膜２１ａが約１５０ｎｍの
膜厚で形成されている。ゲート電極３２ａの両側部に
は、例えば酸化シリコンからなるサイドウォール２２ａ
が形成されている。
【００８０】また、半導体層１２中には、チャネル形成
領域に接続するように低濃度に導電性不純物を含有する
低濃度拡散層１３ａが形成されており、低濃度拡散層１
３ａに接続してより高濃度に含有するソース・ドレイン
領域となる拡散層１４ａが形成されている。また、拡散
層１４ａの上層には、例えばチタンシリサイドからなる
シリサイド層３３が例えば３０ｎｍの膜厚で形成されて
いる。また、シリサイド層３３の下層における拡散層１
４ａ中にはシリサイド化抑制不純物含有層１６ａが形成
されている。
領域に接続するように低濃度に導電性不純物を含有する
低濃度拡散層１３ａが形成されており、低濃度拡散層１
３ａに接続してより高濃度に含有するソース・ドレイン
領域となる拡散層１４ａが形成されている。また、拡散
層１４ａの上層には、例えばチタンシリサイドからなる
シリサイド層３３が例えば３０ｎｍの膜厚で形成されて
いる。また、シリサイド層３３の下層における拡散層１
４ａ中にはシリサイド化抑制不純物含有層１６ａが形成
されている。
【００８１】図１３（ｂ）は、図１３（ａ）のＮチャネ
ル型ＭＯＳトランジスタのソース・ドレイン領域近傍を
拡大した要部断面図である。シリコン半導体層１２中に
は、チャネル形成領域に接続して順に、低濃度拡散層１
３ａ、拡散層１４ａが形成されている。また、トランジ
スタのソース・ドレイン領域に形成された低濃度拡散層
１３ａの上部には低濃度拡散層１３ａを形成した後の工
程で低濃度拡散層１３ａに高濃度の不純物が導入される
のを防止するためのサイドウォール（ＬＤＤスペーサ）
２２ａが約０．１２μｍの幅で酸化シリコンなどの絶縁
物により形成されている。シリサイド層３３の下部にお
ける拡散層１４ａ中にはシリサイド化を抑制する不純物
として例えば酸素を含有するシリサイド化抑制不純物含
有層１６ａが形成されており、その濃度は拡散層１４ａ
表面から離れるに従い高くなるプロファイルとなってい
る。シリサイド層３３近傍領域における濃度は例えば１
×１０19/cm3程度である。拡散層１４ａは、上記の低濃
度拡散層１３ａの上部に形成されたサイドウォール２２
ａに対して略自己整合的に形成されている。ここで、サ
イドウォール２２ａのゲート電極３２ａと対向する側の
壁面の位置と、拡散層１４ａと低濃度拡散層１３ａの界
面の位置が完全に一致していないのは、不純物の活性化
の為に行われる熱処理中の不純物の横方向の拡散によ
る。
ル型ＭＯＳトランジスタのソース・ドレイン領域近傍を
拡大した要部断面図である。シリコン半導体層１２中に
は、チャネル形成領域に接続して順に、低濃度拡散層１
３ａ、拡散層１４ａが形成されている。また、トランジ
スタのソース・ドレイン領域に形成された低濃度拡散層
１３ａの上部には低濃度拡散層１３ａを形成した後の工
程で低濃度拡散層１３ａに高濃度の不純物が導入される
のを防止するためのサイドウォール（ＬＤＤスペーサ）
２２ａが約０．１２μｍの幅で酸化シリコンなどの絶縁
物により形成されている。シリサイド層３３の下部にお
ける拡散層１４ａ中にはシリサイド化を抑制する不純物
として例えば酸素を含有するシリサイド化抑制不純物含
有層１６ａが形成されており、その濃度は拡散層１４ａ
表面から離れるに従い高くなるプロファイルとなってい
る。シリサイド層３３近傍領域における濃度は例えば１
×１０19/cm3程度である。拡散層１４ａは、上記の低濃
度拡散層１３ａの上部に形成されたサイドウォール２２
ａに対して略自己整合的に形成されている。ここで、サ
イドウォール２２ａのゲート電極３２ａと対向する側の
壁面の位置と、拡散層１４ａと低濃度拡散層１３ａの界
面の位置が完全に一致していないのは、不純物の活性化
の為に行われる熱処理中の不純物の横方向の拡散によ
る。
【００８２】また、シリサイド層３３は上記のサイドウ
ォール２２ａに対して自己整合的に形成されており、シ
リサイド層３３の端部は、チャネル形成領域と拡散層１
４ａの接続端部から所定の距離をもって離間して形成さ
れている。通常の方法によればシリサイド層はサイドウ
ォール２２ａの下部に多少もぐり込んで形成されること
となるが、本実施形態においてはシリサイド化抑制不純
物含有層１６ａが形成されているためにシリサイド層は
サイドウォール２２ａの下部にもぐり込んで形成されて
いない。
ォール２２ａに対して自己整合的に形成されており、シ
リサイド層３３の端部は、チャネル形成領域と拡散層１
４ａの接続端部から所定の距離をもって離間して形成さ
れている。通常の方法によればシリサイド層はサイドウ
ォール２２ａの下部に多少もぐり込んで形成されること
となるが、本実施形態においてはシリサイド化抑制不純
物含有層１６ａが形成されているためにシリサイド層は
サイドウォール２２ａの下部にもぐり込んで形成されて
いない。
【００８３】上記の本実施形態の半導体装置によれば、
シリサイド層は、チャネル形成領域とソース・ドレイン
領域となる拡散層の接続端部から所定の距離をもって離
間して形成されており、さらに、シリサイド層の下部に
おける拡散層中にシリサイド化反応を抑制する不純物が
含有されていることから、シリサイド化反応が進みすぎ
て未反応のシリコンをシリサイド化反応に全て消費して
しまうことがなく、ＳＯＩ構造などの場合に供給量に制
限があるのにシリサイド化反応が進みすぎてボイドが形
成されたりするのを抑制することができる。これによ
り、微細化して接合が浅くなるデバイスにおいても、シ
リサイド層と拡散層間のコンタクト抵抗を上昇させず、
コンタクト特性が良好なオーミックコンタクトとしなが
ら、低抵抗なシリサイド層を拡散層上に自己整合的に形
成し、拡散層の低抵抗化分を全て素子の駆動能力の向上
につなげることが可能となる。
シリサイド層は、チャネル形成領域とソース・ドレイン
領域となる拡散層の接続端部から所定の距離をもって離
間して形成されており、さらに、シリサイド層の下部に
おける拡散層中にシリサイド化反応を抑制する不純物が
含有されていることから、シリサイド化反応が進みすぎ
て未反応のシリコンをシリサイド化反応に全て消費して
しまうことがなく、ＳＯＩ構造などの場合に供給量に制
限があるのにシリサイド化反応が進みすぎてボイドが形
成されたりするのを抑制することができる。これによ
り、微細化して接合が浅くなるデバイスにおいても、シ
リサイド層と拡散層間のコンタクト抵抗を上昇させず、
コンタクト特性が良好なオーミックコンタクトとしなが
ら、低抵抗なシリサイド層を拡散層上に自己整合的に形
成し、拡散層の低抵抗化分を全て素子の駆動能力の向上
につなげることが可能となる。
【００８４】次に、上記の本実施形態にかかる半導体装
置の製造方法について説明する。図１４（ａ）に至るま
での工程は第１実施形態と同様であり、例えばシリコン
半導体基板１０上に形成された絶縁層１１、シリコン半
導体層１２を有するＳＯＩ構造基板の半導体層１２表面
に、ゲート絶縁膜２０ａ、下側ゲート電極３０ａおよび
上側ゲート電極３１ａからなるゲート電極３２ａ、オフ
セット絶縁膜２１ａをゲート電極パターンにパターン形
成し、ゲート電極３２ａをマスクとして導電性不純物Ｄ
２をイオン注入により導入して低濃度拡散層１３を形成
し、ゲート電極３２ａの側壁部にサイドウォール２２ａ
を形成する。
置の製造方法について説明する。図１４（ａ）に至るま
での工程は第１実施形態と同様であり、例えばシリコン
半導体基板１０上に形成された絶縁層１１、シリコン半
導体層１２を有するＳＯＩ構造基板の半導体層１２表面
に、ゲート絶縁膜２０ａ、下側ゲート電極３０ａおよび
上側ゲート電極３１ａからなるゲート電極３２ａ、オフ
セット絶縁膜２１ａをゲート電極パターンにパターン形
成し、ゲート電極３２ａをマスクとして導電性不純物Ｄ
２をイオン注入により導入して低濃度拡散層１３を形成
し、ゲート電極３２ａの側壁部にサイドウォール２２ａ
を形成する。
【００８５】次に、図１４（ｂ）に示すように、図示し
ないチャネリング防止用の薄い酸化膜を堆積した後、サ
イドウォール２２ａをマスクとして、ホウ素などの導電
性不純物Ｄ６を例えばＢＦ2 + などのイオン注入により
導入して、ソース・ドレイン領域となる拡散層１４を形
成する。このとき、ゲート電極への不純物導入と同様
に、Ｎチャネル型ＭＯＳトランジスタにｎ+ 拡散層、Ｐ
チャネル型ＭＯＳトランジスタにｐ+ 拡散層をそれぞれ
採用する必要があるため、レジスト膜Ｒ７により半導体
層１２へのイオンの注入を打ち分ける。
ないチャネリング防止用の薄い酸化膜を堆積した後、サ
イドウォール２２ａをマスクとして、ホウ素などの導電
性不純物Ｄ６を例えばＢＦ2 + などのイオン注入により
導入して、ソース・ドレイン領域となる拡散層１４を形
成する。このとき、ゲート電極への不純物導入と同様
に、Ｎチャネル型ＭＯＳトランジスタにｎ+ 拡散層、Ｐ
チャネル型ＭＯＳトランジスタにｐ+ 拡散層をそれぞれ
採用する必要があるため、レジスト膜Ｒ７により半導体
層１２へのイオンの注入を打ち分ける。
【００８６】次に、図１４（ｃ）に示すように、サイド
ウォール２２ａおよびレジスト膜Ｒ７をマスクとして、
Ｏ+ などのシリサイド化を抑制する不純物Ｄ７をイオン
注入により全面に導入してシリサイド化抑制不純物含有
層１６を形成する。この時、不純物の飛程Ｒｐは、ＳＯ
Ｉ構造基板の半導体層１２中の絶縁層１１との界面近傍
における所定の深さの領域の濃度を選択的に高めるよう
にシリサイド化を抑制する不純物を導入する。シリサイ
ド化を抑制する不純物としては、酸素以外には、窒素な
どを用いることができ、ＮチャネルＭＯＳトランジスタ
の場合には砒素を用いることもできる。
ウォール２２ａおよびレジスト膜Ｒ７をマスクとして、
Ｏ+ などのシリサイド化を抑制する不純物Ｄ７をイオン
注入により全面に導入してシリサイド化抑制不純物含有
層１６を形成する。この時、不純物の飛程Ｒｐは、ＳＯ
Ｉ構造基板の半導体層１２中の絶縁層１１との界面近傍
における所定の深さの領域の濃度を選択的に高めるよう
にシリサイド化を抑制する不純物を導入する。シリサイ
ド化を抑制する不純物としては、酸素以外には、窒素な
どを用いることができ、ＮチャネルＭＯＳトランジスタ
の場合には砒素を用いることもできる。
【００８７】上記の不純物の導入の原理について図１５
を用いて説明する。半導体層１２中の絶縁層１１との界
面近傍領域（部位Ａ）で不純物イオンの濃度が最大とな
るようにイオン注入時の不純物イオンの飛程Ｒｐを選択
する。例えば、チャネリング防止用の薄い酸化膜の膜厚
が約１０ｎｍ、ＳＯＩ構造シリコン半導体層１２の膜厚
が約５０ｎｍの場合は、イオンの飛程Ｒｐが５０ｎｍ程
度（例えば４３ｎｍ）となるように、Ｏ+ の加速電圧を
例えば２０ｋｅＶに設定し、ドーズ量は例えば２×１０
14/cm2とする。これにより、半導体層１２中の絶縁層１
１との界面近傍領域（部位Ａ）におけるシリサイド化を
抑制する不純物の濃度が選択的に高くなるように導入し
て、この領域の酸素の濃度を１×１０20/cm3程度とする
ことができる。このシリサイド化を抑制する不純物の導
入は、サイドウォール２２ａを形成する方法と同様にし
てサイドウォール２２ａ（第１サイドウォール）の側部
に例えば酸化シリコンからなる別のサイドウォール（第
２サイドウォール）を形成してから行ってもよく、この
ほうが拡散層１４ａとチャネル形成領域の離間幅などを
制御しやすいので好ましい。
を用いて説明する。半導体層１２中の絶縁層１１との界
面近傍領域（部位Ａ）で不純物イオンの濃度が最大とな
るようにイオン注入時の不純物イオンの飛程Ｒｐを選択
する。例えば、チャネリング防止用の薄い酸化膜の膜厚
が約１０ｎｍ、ＳＯＩ構造シリコン半導体層１２の膜厚
が約５０ｎｍの場合は、イオンの飛程Ｒｐが５０ｎｍ程
度（例えば４３ｎｍ）となるように、Ｏ+ の加速電圧を
例えば２０ｋｅＶに設定し、ドーズ量は例えば２×１０
14/cm2とする。これにより、半導体層１２中の絶縁層１
１との界面近傍領域（部位Ａ）におけるシリサイド化を
抑制する不純物の濃度が選択的に高くなるように導入し
て、この領域の酸素の濃度を１×１０20/cm3程度とする
ことができる。このシリサイド化を抑制する不純物の導
入は、サイドウォール２２ａを形成する方法と同様にし
てサイドウォール２２ａ（第１サイドウォール）の側部
に例えば酸化シリコンからなる別のサイドウォール（第
２サイドウォール）を形成してから行ってもよく、この
ほうが拡散層１４ａとチャネル形成領域の離間幅などを
制御しやすいので好ましい。
【００８８】次に、図１６（ｄ）に示すように、例えば
ＲＴＡ（Rapid Thermal Annealing）法による熱処理に
より、低濃度拡散層１３ａおよびソース・ドレイン領域
となる拡散層１４ａ中の導電性不純物の活性化を行う。
この熱処理の条件は、例えば（１０００℃、１０秒、Ａ
ｒ雰囲気中、ＲＴＡ処理）とする。
ＲＴＡ（Rapid Thermal Annealing）法による熱処理に
より、低濃度拡散層１３ａおよびソース・ドレイン領域
となる拡散層１４ａ中の導電性不純物の活性化を行う。
この熱処理の条件は、例えば（１０００℃、１０秒、Ａ
ｒ雰囲気中、ＲＴＡ処理）とする。
【００８９】次に、図１６（ｅ）に示すように、例え
ば、まずチタンの堆積工程として、マグネトロンスパッ
タリング法により約３０ｎｍの膜厚でチタン層を堆積さ
せる。次に、第１のＲＴＡ処理（６５０℃、３０秒、窒
素雰囲気中）によりシリサイド化反応をさせる。次に、
未反応チタン層の選択エッチング除去処理（H2SO4:H2O2
=3:1、１０分）を行う。次に、第２のＲＴＡ処理（８０
０℃、３０秒、窒素雰囲気中）によりシリサイド化反応
を完了させる。以上のようにして、チタンを全面に堆積
した後のシリサイド化反応により自己整合的にシリサイ
ド層３３を形成する。また、チタンの堆積前にＡｓ+ を
（４０ｋｅＶ、ドーズ量３×１０14/cm2）の条件で全面
にイオン注入して、プレアモルファス化（Pre-Amorphos
化）を行い、シリコン半導体層１２の表面付近のシリサ
イド化反応速度を増大させてから上記のようにして自己
整合的にシリサイド層の形成を行ってもよい。以上で、
ＭＯＳトランジスタが完成する。
ば、まずチタンの堆積工程として、マグネトロンスパッ
タリング法により約３０ｎｍの膜厚でチタン層を堆積さ
せる。次に、第１のＲＴＡ処理（６５０℃、３０秒、窒
素雰囲気中）によりシリサイド化反応をさせる。次に、
未反応チタン層の選択エッチング除去処理（H2SO4:H2O2
=3:1、１０分）を行う。次に、第２のＲＴＡ処理（８０
０℃、３０秒、窒素雰囲気中）によりシリサイド化反応
を完了させる。以上のようにして、チタンを全面に堆積
した後のシリサイド化反応により自己整合的にシリサイ
ド層３３を形成する。また、チタンの堆積前にＡｓ+ を
（４０ｋｅＶ、ドーズ量３×１０14/cm2）の条件で全面
にイオン注入して、プレアモルファス化（Pre-Amorphos
化）を行い、シリコン半導体層１２の表面付近のシリサ
イド化反応速度を増大させてから上記のようにして自己
整合的にシリサイド層の形成を行ってもよい。以上で、
ＭＯＳトランジスタが完成する。
【００９０】次に、図１６（ｆ）に示すように、上記で
形成したＭＯＳトランジスタを被覆して全面に例えば酸
化シリコンを堆積させて層間絶縁膜２４を形成し、ソー
ス・ドレイン領域上のシリサイド層３３に達するコンタ
クトホールを開口し、ホール内に例えばタングステンか
らなるプラグ３４を埋め込み、さらにプラグ３４に接続
する上層配線３５をアルミニウムなどにより形成して所
望の半導体装置を形成する。
形成したＭＯＳトランジスタを被覆して全面に例えば酸
化シリコンを堆積させて層間絶縁膜２４を形成し、ソー
ス・ドレイン領域上のシリサイド層３３に達するコンタ
クトホールを開口し、ホール内に例えばタングステンか
らなるプラグ３４を埋め込み、さらにプラグ３４に接続
する上層配線３５をアルミニウムなどにより形成して所
望の半導体装置を形成する。
【００９１】上記の本実施形態の半導体装置の製造方法
によれば、シリサイド層は、チャネル形成領域とソース
・ドレイン領域となる拡散層の接続端部から所定の距離
をもって離間して形成し、さらに、拡散層中にシリサイ
ド化反応を抑制する不純物を導入することから、この領
域においてシリサイド化反応が進みすぎないように制御
して形成することが可能である。特に、拡散層の所定の
深さの領域のシリサイド化反応を抑制する不純物の濃度
を選択的に高めるように導入することで、ＳＯＩ構造な
どの場合に供給量に制限があるのにシリサイド化反応が
進みすぎてボイドが形成されたりするのを抑制すること
ができる。従って、微細化して接合が浅くなるデバイス
においても、シリサイド層と拡散層間のコンタクト抵抗
を上昇させず、コンタクト特性が良好なオーミックコン
タクトとしながら、低抵抗なシリサイド層を拡散層上に
自己整合的に形成し、拡散層の低抵抗化分を全て素子の
駆動能力の向上につなげることが可能な半導体装置の製
造方法である。
によれば、シリサイド層は、チャネル形成領域とソース
・ドレイン領域となる拡散層の接続端部から所定の距離
をもって離間して形成し、さらに、拡散層中にシリサイ
ド化反応を抑制する不純物を導入することから、この領
域においてシリサイド化反応が進みすぎないように制御
して形成することが可能である。特に、拡散層の所定の
深さの領域のシリサイド化反応を抑制する不純物の濃度
を選択的に高めるように導入することで、ＳＯＩ構造な
どの場合に供給量に制限があるのにシリサイド化反応が
進みすぎてボイドが形成されたりするのを抑制すること
ができる。従って、微細化して接合が浅くなるデバイス
においても、シリサイド層と拡散層間のコンタクト抵抗
を上昇させず、コンタクト特性が良好なオーミックコン
タクトとしながら、低抵抗なシリサイド層を拡散層上に
自己整合的に形成し、拡散層の低抵抗化分を全て素子の
駆動能力の向上につなげることが可能な半導体装置の製
造方法である。
【００９２】本発明は、ＮチャネルＭＯＳトランジスタ
系、Ｐチャネル型ＭＯＳトランジスタ系、ＣＭＯＳ系あ
るいはＢｉＭＯＳ系の半導体装置など、ＭＯＳトランジ
スタを有する半導体装置であればなんでも適用可能であ
る。装置の微細化、縮小化が進められた半導体装置に、
微細で信頼性の高いＭＯＳトランジスタを提供すること
ができる。
系、Ｐチャネル型ＭＯＳトランジスタ系、ＣＭＯＳ系あ
るいはＢｉＭＯＳ系の半導体装置など、ＭＯＳトランジ
スタを有する半導体装置であればなんでも適用可能であ
る。装置の微細化、縮小化が進められた半導体装置に、
微細で信頼性の高いＭＯＳトランジスタを提供すること
ができる。
【００９３】本発明は、上記の実施の形態に限定されな
い。例えば、ＳＯＩ構造基板上に形成されたＮチャネル
型ＭＯＳトランジスタの例を示しているが、これはＰチ
ャネル型ＭＯＳトランジスタでも良い。また、バルクシ
リコン基板上に形成されたＮチャネル型ＭＯＳトランジ
スタもしくはＰチャネル型ＭＯＳトランジスタであって
も良い。但し、バルクシリコン基板上にデバイスを形成
する場合は、シリサイド層下部の拡散層の不純物濃度を
ゼロにすることは素子分離上できない。
い。例えば、ＳＯＩ構造基板上に形成されたＮチャネル
型ＭＯＳトランジスタの例を示しているが、これはＰチ
ャネル型ＭＯＳトランジスタでも良い。また、バルクシ
リコン基板上に形成されたＮチャネル型ＭＯＳトランジ
スタもしくはＰチャネル型ＭＯＳトランジスタであって
も良い。但し、バルクシリコン基板上にデバイスを形成
する場合は、シリサイド層下部の拡散層の不純物濃度を
ゼロにすることは素子分離上できない。
【００９４】また、ゲート電極はオフセット絶縁膜付き
のポリサイドとしているが、オフセット絶縁膜を形成し
ないポリシリコン電極として用いて、拡散層とゲート電
極とを同時に自己整合的にシリサイド化（いわゆるフル
・サリサイドプロセス）しても良い。
のポリサイドとしているが、オフセット絶縁膜を形成し
ないポリシリコン電極として用いて、拡散層とゲート電
極とを同時に自己整合的にシリサイド化（いわゆるフル
・サリサイドプロセス）しても良い。
【００９５】さらに２つの異なる目的で形成する第１サ
イドウォールおよび第２サイドウォールは、材料や幅に
ついても適時設計変更が可能であり、材料としては酸化
シリコン、窒化シリコンなどの金属と反応してシリサイ
ドを形成しない材料であるなら２つのサイドウォールは
同じ材料のものを用いても良いし、互いに異なる材料で
形成しても良い。また、第２サイドウォールとしては、
ポリシリコンのように金属と反応してシリサイドを形成
する材料を用いても良い。形成するシリサイドとして
は、チタンシリサイド(TiSi2) の他に一般に高融点金属
シリサイドと総称されるものであれば良く、例えばCoSi
2 、MoSi2 、WSi2、PtSi2 、NiSi2 、あるいはTaSi2 な
どでも良い。
イドウォールおよび第２サイドウォールは、材料や幅に
ついても適時設計変更が可能であり、材料としては酸化
シリコン、窒化シリコンなどの金属と反応してシリサイ
ドを形成しない材料であるなら２つのサイドウォールは
同じ材料のものを用いても良いし、互いに異なる材料で
形成しても良い。また、第２サイドウォールとしては、
ポリシリコンのように金属と反応してシリサイドを形成
する材料を用いても良い。形成するシリサイドとして
は、チタンシリサイド(TiSi2) の他に一般に高融点金属
シリサイドと総称されるものであれば良く、例えばCoSi
2 、MoSi2 、WSi2、PtSi2 、NiSi2 、あるいはTaSi2 な
どでも良い。
【００９６】また、張り合わせＳＯＩ構造基板を用いた
ＳＯＩ型ＭＯＳトランジスタの製造方法について示した
が、ＳＩＭＯＸのような他の方法により形成してもよ
い。
ＳＯＩ型ＭＯＳトランジスタの製造方法について示した
が、ＳＩＭＯＸのような他の方法により形成してもよ
い。
【００９７】
【発明の効果】本発明の半導体装置によれば、微細化し
て接合が浅くなるデバイスにおいても、拡散層などのボ
イドの形成やシリサイド層と拡散層間のコンタクト抵抗
の上昇が抑制され、コンタクト特性が良好なオーミック
コンタクトであり、低抵抗なシリサイド層が拡散層上に
自己整合的に形成されて拡散層の低抵抗化分を全て素子
の駆動能力の向上につなげることを可能とする。
て接合が浅くなるデバイスにおいても、拡散層などのボ
イドの形成やシリサイド層と拡散層間のコンタクト抵抗
の上昇が抑制され、コンタクト特性が良好なオーミック
コンタクトであり、低抵抗なシリサイド層が拡散層上に
自己整合的に形成されて拡散層の低抵抗化分を全て素子
の駆動能力の向上につなげることを可能とする。
【００９８】本発明の半導体装置の製造方法によれば、
上記の本発明の半導体装置が容易に形成可能であり、微
細化して接合が浅くなるデバイスにおいても、拡散層な
どのボイドの形成やシリサイド層と拡散層間のコンタク
ト抵抗の上昇が抑制され、コンタクト特性が良好なオー
ミックコンタクトであり、低抵抗なシリサイド層が拡散
層上に自己整合的に形成されて拡散層の低抵抗化分を全
て素子の駆動能力の向上につなげることを可能とする半
導体装置を製造することが可能である。
上記の本発明の半導体装置が容易に形成可能であり、微
細化して接合が浅くなるデバイスにおいても、拡散層な
どのボイドの形成やシリサイド層と拡散層間のコンタク
ト抵抗の上昇が抑制され、コンタクト特性が良好なオー
ミックコンタクトであり、低抵抗なシリサイド層が拡散
層上に自己整合的に形成されて拡散層の低抵抗化分を全
て素子の駆動能力の向上につなげることを可能とする半
導体装置を製造することが可能である。
【図１】図１（ａ）は本発明の第１実施形態にかかる半
導体装置の断面図であり、図１（ｂ）は図１（ａ）の要
部拡大図である。
導体装置の断面図であり、図１（ｂ）は図１（ａ）の要
部拡大図である。
【図２】図２は本発明の第１実施形態にかかる半導体装
置の製造方法の製造工程を示す断面図であり、（ａ）は
ＳＯＩ構造基板の形成工程まで、（ｂ）はゲート電極の
形成工程まで、（ｃ）はゲート電極への不純物の導入工
程までを示す。
置の製造方法の製造工程を示す断面図であり、（ａ）は
ＳＯＩ構造基板の形成工程まで、（ｂ）はゲート電極の
形成工程まで、（ｃ）はゲート電極への不純物の導入工
程までを示す。
【図３】図３は図２の続きの工程を示す断面図であり、
（ｄ）はオフセット絶縁膜の形成工程まで、（ｅ）はゲ
ート電極パターンを有するレジスト膜の形成工程まで、
（ｆ）はゲート電極パターンにオフセット絶縁膜を加工
する工程までを示す。
（ｄ）はオフセット絶縁膜の形成工程まで、（ｅ）はゲ
ート電極パターンを有するレジスト膜の形成工程まで、
（ｆ）はゲート電極パターンにオフセット絶縁膜を加工
する工程までを示す。
【図４】図４は図３の続きの工程を示す断面図であり、
（ｇ）はゲート電極パターンにゲート電極を加工する工
程まで、（ｈ）は低濃度拡散層を形成する導電性不純物
の導入工程まで、（ｉ）は第１サイドウォール用層の形
成工程までを示す。
（ｇ）はゲート電極パターンにゲート電極を加工する工
程まで、（ｈ）は低濃度拡散層を形成する導電性不純物
の導入工程まで、（ｉ）は第１サイドウォール用層の形
成工程までを示す。
【図５】図５は図４の続きの工程を示す断面図であり、
（ｊ）は第１サイドウォールの形成工程まで、（ｋ）は
第２サイドウォールの形成工程まで、（ｌ）はソース・
ドレイン領域となる拡散層を形成するための導電性不純
物の導入工程までを示す。
（ｊ）は第１サイドウォールの形成工程まで、（ｋ）は
第２サイドウォールの形成工程まで、（ｌ）はソース・
ドレイン領域となる拡散層を形成するための導電性不純
物の導入工程までを示す。
【図６】図６は図５（ｌ）における導電性不純物の導入
の原理を説明するための断面図である。
の原理を説明するための断面図である。
【図７】図７は図５の続きの工程を示す断面図であり、
（ｍ）は不純物を活性化する熱処理工程まで、（ｎ）は
高融点金属シリサイド層の形成工程まで、（ｏ）は上層
配線の形成工程までを示す。
（ｍ）は不純物を活性化する熱処理工程まで、（ｎ）は
高融点金属シリサイド層の形成工程まで、（ｏ）は上層
配線の形成工程までを示す。
【図８】図８（ａ）は本発明の第２実施形態にかかる半
導体装置の断面図であり、図８（ｂ）は図８（ａ）の要
部拡大図である。
導体装置の断面図であり、図８（ｂ）は図８（ａ）の要
部拡大図である。
【図９】図９は本発明の第２実施形態にかかる半導体装
置の製造方法の製造工程を示す断面図であり、（ａ）は
第１サイドウォオールの形成工程まで、（ｂ）はソース
・ドレイン領域となる拡散層を形成するための導電性不
純物の導入工程までを示す。
置の製造方法の製造工程を示す断面図であり、（ａ）は
第１サイドウォオールの形成工程まで、（ｂ）はソース
・ドレイン領域となる拡散層を形成するための導電性不
純物の導入工程までを示す。
【図１０】図１０は図９の続きの工程を示す断面図であ
り、（ｃ）は第２サイドウォールの形成工程まで、
（ｄ）はシリサイド化抑制層を形成するための不純物の
導入工程までを示す。
り、（ｃ）は第２サイドウォールの形成工程まで、
（ｄ）はシリサイド化抑制層を形成するための不純物の
導入工程までを示す。
【図１１】図１１は図１０（ｄ）における不純物の導入
の原理を説明するための断面図である。
の原理を説明するための断面図である。
【図１２】図１２は図１０の続きの工程を示す断面図で
あり、（ｅ）は不純物を活性化する熱処理工程まで、
（ｆ）は高融点金属シリサイド層の形成工程まで、
（ｇ）は上層配線の形成工程までを示す。
あり、（ｅ）は不純物を活性化する熱処理工程まで、
（ｆ）は高融点金属シリサイド層の形成工程まで、
（ｇ）は上層配線の形成工程までを示す。
【図１３】図１３（ａ）は本発明の第３実施形態にかか
る半導体装置の断面図であり、図１３（ｂ）は図１３
（ａ）の要部拡大図である。
る半導体装置の断面図であり、図１３（ｂ）は図１３
（ａ）の要部拡大図である。
【図１４】図１４は本発明の第３実施形態にかかる半導
体装置の製造方法の製造工程を示す断面図であり、
（ａ）はサイドウォールの形成工程まで、（ｂ）はソー
ス・ドレイン領域となる拡散層を形成するための導電性
不純物の導入工程まで、（ｃ）はシリサイド化抑制層を
形成するための不純物の導入工程までを示す。
体装置の製造方法の製造工程を示す断面図であり、
（ａ）はサイドウォールの形成工程まで、（ｂ）はソー
ス・ドレイン領域となる拡散層を形成するための導電性
不純物の導入工程まで、（ｃ）はシリサイド化抑制層を
形成するための不純物の導入工程までを示す。
【図１５】図１５は図１４（ｃ）における不純物の導入
の原理を説明するための断面図である。
の原理を説明するための断面図である。
【図１６】図１６は図１５の続きの工程を示す断面図で
あり、（ｄ）は不純物を活性化する熱処理工程まで、
（ｅ）は高融点金属シリサイド層の形成工程まで、
（ｆ）は上層配線の形成工程までを示す。
あり、（ｄ）は不純物を活性化する熱処理工程まで、
（ｅ）は高融点金属シリサイド層の形成工程まで、
（ｆ）は上層配線の形成工程までを示す。
【図１７】図１７（ａ）は第１従来例にかかる半導体装
置の断面図であり、図１７（ｂ）は図１７（ａ）の要部
拡大図である。
置の断面図であり、図１７（ｂ）は図１７（ａ）の要部
拡大図である。
【図１８】図１８（ａ）は第２従来例にかかる半導体装
置の断面図であり、図１８（ｂ）は図１８（ａ）の要部
拡大図である。
置の断面図であり、図１８（ｂ）は図１８（ａ）の要部
拡大図である。
【図１９】図１９（ａ）は第３従来例にかかる半導体装
置の断面図であり、図１９（ｂ）は図１９（ａ）の要部
拡大図である。
置の断面図であり、図１９（ｂ）は図１９（ａ）の要部
拡大図である。
１０…半導体基板、１１…絶縁層、１２…半導体層、１
３、１３ａ…低濃度拡散層、１４、１４ａ…ソース・ド
レイン領域となる拡散層、１５、１５ａ…高濃度拡散
層、１６、１６ａ…シリサイド化抑制不純物含有層、２
０、２０ａ…ゲート絶縁膜、２２…第１サイドウォール
用層、２２ａ…第１サイドウォール、２３ａ…第２サイ
ドウォール、２４…層間絶縁膜、３０、３０ａ…下側ゲ
ート電極、３１、３１ａ…上側ゲート電極、３２、３２
ａ…ゲート電極、３３…高融点シリサイド層、３４…プ
ラグ、３５…上層配線、Ｒ１、Ｒ１、Ｒ３、Ｒ４…レジ
スト膜、Ｄ１、Ｄ２、Ｄ３…導電性不純物、Ｖ…ボイ
ド。
３、１３ａ…低濃度拡散層、１４、１４ａ…ソース・ド
レイン領域となる拡散層、１５、１５ａ…高濃度拡散
層、１６、１６ａ…シリサイド化抑制不純物含有層、２
０、２０ａ…ゲート絶縁膜、２２…第１サイドウォール
用層、２２ａ…第１サイドウォール、２３ａ…第２サイ
ドウォール、２４…層間絶縁膜、３０、３０ａ…下側ゲ
ート電極、３１、３１ａ…上側ゲート電極、３２、３２
ａ…ゲート電極、３３…高融点シリサイド層、３４…プ
ラグ、３５…上層配線、Ｒ１、Ｒ１、Ｒ３、Ｒ４…レジ
スト膜、Ｄ１、Ｄ２、Ｄ３…導電性不純物、Ｖ…ボイ
ド。
Claims (25)
- 【請求項１】チャネル形成領域を有する半導体層と、 前記チャネル形成領域の上層に形成されたゲート絶縁膜
と、 前記ゲート絶縁膜の上層に形成されたゲート電極と、 前記チャネル形成領域に接続するように前記半導体層中
に形成された導電性不純物を含有する拡散層と、 前記チャネル形成領域と前記拡散層の接続端部から所定
の距離をもって離間し、かつ前記拡散層の上層に形成さ
れた高融点金属シリサイド層とを有し、 前記高融点金属シリサイド層と前記接続端部の間におけ
る前記拡散層の少なくとも一部の領域の導電性不純物濃
度が残りの拡散層領域の導電性不純物濃度よりも高く設
定されている半導体装置。 - 【請求項２】前記半導体層が、絶縁性基板上に形成され
ている請求項１記載の半導体装置。 - 【請求項３】前記チャネル形成領域と前記拡散層の間の
前記半導体層中に形成され、前記拡散層よりも低濃度の
導電性不純物を含有する低濃度拡散層を有する請求項１
記載の半導体装置。 - 【請求項４】前記ゲート電極の側部に形成された絶縁性
の第１サイドウォールを有する請求項１記載の半導体装
置。 - 【請求項５】前記ゲート電極と対向する側の前記第１サ
イドウォールの側部に形成された第２サイドウォールを
有する請求項４記載の半導体装置。 - 【請求項６】チャネル形成領域を有する半導体層と、 前記チャネル形成領域の上層に形成されたゲート絶縁膜
と、 前記ゲート絶縁膜の上層に形成されたゲート電極と、 前記チャネル形成領域に接続するように前記半導体層中
に形成された導電性不純物を含有する拡散層と、 前記チャネル形成領域と前記拡散層の接続端部から所定
の距離をもって離間し、かつ前記拡散層の上層に形成さ
れた高融点金属シリサイド層とを有し、 前記拡散層中にシリサイド化反応を抑制する不純物が含
有されている領域を有する半導体装置。 - 【請求項７】前記シリサイド化反応を抑制する不純物が
含有されている領域が、前記高融点金属シリサイド層と
前記接続端部の間における前記拡散層の一部に形成され
ている請求項６記載の半導体装置。 - 【請求項８】前記シリサイド化反応を抑制する不純物が
含有されている領域が、前記高融点金属シリサイド層の
下部領域における前記拡散層中に形成されている請求項
６記載の半導体装置。 - 【請求項９】前記半導体層が、絶縁性基板上に形成され
ている請求項６記載の半導体装置。 - 【請求項１０】前記チャネル形成領域と前記拡散層の間
の前記半導体層中に形成され、前記拡散層よりも低濃度
の導電性不純物を含有する低濃度拡散層を有する請求項
６記載の半導体装置。 - 【請求項１１】前記ゲート電極の側部に形成された絶縁
性の第１サイドウォールを有する請求項６記載の半導体
装置。 - 【請求項１２】前記ゲート電極と対向する側の前記第１
サイドウォールの側部に形成された第２サイドウォール
を有する請求項１１記載の半導体装置。 - 【請求項１３】半導体層中のチャネル形成領域上にゲー
ト絶縁膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記ゲート電極の側部に絶縁性の第１サイドウォールを
形成する工程と、 前記チャネル形成領域に接続する拡散層を前記半導体層
中に形成するために、前記チャネル形成領域と前記拡散
層の接続端部近傍領域における前記拡散層の少なくとも
一部の領域の導電性不純物濃度が残りの拡散層領域の導
電性不純物濃度よりも高くなるように導電性不純物を前
記半導体層中に導入する工程と、 前記拡散層中の導電性不純物を活性化する熱処理工程
と、 前記チャネル形成領域と前記拡散層の接続端部から所定
の距離をもって離間し、かつ前記拡散層の上層に自己整
合的に高融点金属シリサイド層を形成する工程とを有す
る半導体装置の製造方法。 - 【請求項１４】前記ゲート絶縁膜を形成する工程の前
に、絶縁性基板上に前記半導体層を形成する工程をさら
に有する請求項１３記載の半導体装置の製造方法。 - 【請求項１５】前記ゲート電極を形成する工程の後、前
記第１サイドウォールを形成する工程の前に、前記ゲー
ト電極の上層にオフセット絶縁膜を形成する工程をさら
に有し、 前記第１サイドウォールを形成する工程の後、前記導電
性不純物を前記半導体層中に導入する工程の前に、前記
第１サイドウォールの側部に第２サイドウォールを形成
する工程をさらに有し、 前記導電性不純物を前記半導体層中に導入する工程にお
いては、前記第２サイドウォールの下部の不純物濃度を
選択的に高めるように、前記導電性不純物の加速電圧を
調整して導入する請求項１３記載の半導体装置の製造方
法。 - 【請求項１６】前記ゲート電極を形成する工程の後、前
記第１サイドウォールを形成する工程の前に、前記ゲー
ト電極をマスクとして導電性不純物の導入を行い、前記
拡散層よりも低濃度の導電性不純物を含有する低濃度拡
散層を形成する工程をさらに有する請求項１３記載の半
導体装置の製造方法。 - 【請求項１７】前記熱処理工程においては、高速熱アニ
ール（ＲＴＡ）法による熱処理を行う請求項１３記載の
半導体装置の製造方法。 - 【請求項１８】半導体層中のチャネル形成領域上にゲー
ト絶縁膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記ゲート電極の側部に絶縁性の第１サイドウォールを
形成する工程と、 前記チャネル形成領域に接続する拡散層を前記半導体層
中に形成するために導電性不純物を前記半導体層中に導
入する工程と、 前記拡散層の一部の領域にシリサイド化反応を抑制する
不純物を導入する工程と、 前記拡散層中の導電性不純物を活性化する熱処理工程
と、 前記チャネル形成領域と前記拡散層の接続端部から所定
の距離をもって離間し、かつ前記拡散層の上層に自己整
合的に高融点金属シリサイド層を形成する工程とを有す
る半導体装置の製造方法。 - 【請求項１９】前記ゲート絶縁膜を形成する工程の前
に、絶縁性基板上に前記半導体層を形成する工程をさら
に有する請求項１８記載の半導体装置の製造方法。 - 【請求項２０】前記拡散層の一部の領域にシリサイド化
反応を抑制する不純物を導入する工程においては、前記
チャネル形成領域と前記拡散層の接続端部近傍領域にお
ける前記拡散層の一部の領域の前記シリサイド化反応を
抑制する不純物の濃度を選択的に高めるように導入する
請求項１８記載の半導体装置の製造方法。 - 【請求項２１】前記ゲート電極を形成する工程の後、前
記第１サイドウォールを形成する工程の前に、前記ゲー
ト電極の上層にオフセット絶縁膜を形成する工程をさら
に有し、 前記第１サイドウォールを形成する工程の後、前記導電
性不純物を前記半導体層中に導入する工程の前に、前記
第１サイドウォールの側部に第２サイドウォールを形成
する工程をさらに有し、 前記拡散層の一部の領域にシリサイド化反応を抑制する
不純物を導入する工程においては、前記第２サイドウォ
ールの下部のシリサイド化反応を抑制する不純物濃度を
選択的に高めるように、前記シリサイド化反応を抑制す
る不純物の加速電圧を調整して導入する請求項２０記載
の半導体装置の製造方法。 - 【請求項２２】前記拡散層の一部の領域にシリサイド化
反応を抑制する不純物を導入する工程においては、前記
拡散層の所定の深さの領域の前記シリサイド化反応を抑
制する不純物の濃度を選択的に高めるように導入する請
求項１８記載の半導体装置の製造方法。 - 【請求項２３】前記ゲート電極を形成する工程の後、前
記第１サイドウォールを形成する工程の前に、前記ゲー
ト電極の上層にオフセット絶縁膜を形成する工程をさら
に有し、 前記拡散層の一部の領域にシリサイド化反応を抑制する
不純物を導入する工程においては、前記拡散層の所定の
深さの領域の前記シリサイド化反応を抑制する不純物の
濃度を選択的に高めるように、前記シリサイド化反応を
抑制する不純物の加速電圧を調整して導入する請求項２
２記載の半導体装置の製造方法。 - 【請求項２４】前記ゲート電極を形成する工程の後、前
記第１サイドウォールを形成する工程の前に、前記ゲー
ト電極をマスクとして導電性不純物の導入を行い、前記
拡散層よりも低濃度の導電性不純物を含有する低濃度拡
散層を形成する工程をさらに有する請求項１８記載の半
導体装置の製造方法。 - 【請求項２５】前記熱処理工程においては、高速熱アニ
ール（ＲＴＡ）法による熱処理を行う請求項１８記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34163597A JPH11195789A (ja) | 1997-10-27 | 1997-12-11 | 半導体装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-294435 | 1997-10-27 | ||
| JP29443597 | 1997-10-27 | ||
| JP34163597A JPH11195789A (ja) | 1997-10-27 | 1997-12-11 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11195789A true JPH11195789A (ja) | 1999-07-21 |
Family
ID=26559833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34163597A Pending JPH11195789A (ja) | 1997-10-27 | 1997-12-11 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11195789A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6861704B2 (en) | 2002-09-19 | 2005-03-01 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
| JP2007294913A (ja) * | 2006-03-31 | 2007-11-08 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
-
1997
- 1997-12-11 JP JP34163597A patent/JPH11195789A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6861704B2 (en) | 2002-09-19 | 2005-03-01 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
| EP1401024A3 (en) * | 2002-09-19 | 2006-07-19 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
| US7220631B2 (en) | 2002-09-19 | 2007-05-22 | Fujitsu Limited | Method for fabricating semiconductor device having high withstand voltage transistor |
| JP2007294913A (ja) * | 2006-03-31 | 2007-11-08 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
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