JP2004080280A

JP2004080280A - Synchronization capture circuit

Info

Publication number: JP2004080280A
Application number: JP2002236744A
Authority: JP
Inventors: Hiroto Sakamoto; 坂本　洋人; Tadayoshi Inumaru; 犬丸　忠義
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2002-08-15
Filing date: 2002-08-15
Publication date: 2004-03-11
Anticipated expiration: 2022-08-15
Also published as: JP4029690B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a synchronization capture circuit for achieving a high-speed initial synchronization capturing without hardly increasing hardware scale. <P>SOLUTION: The synchronization capture circuit comprises an integral circuit 5 for calculating the cross-correlation between a reception Gold code 1 that is inputted in synchronism with a clock of a frequency fHz and a copy 18 of the reception Gold code 1 that is inputted in synchronism with a clock of a frequency 2fHz; and a selection circuit 14 for exchanging the copy 18 of the reception Gold code 1 with another copy 19 at each 256 clocks of the clock of the frequency fHz and a timing control circuit 16. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、同期補足回路に関し、特に衛星通信システムにおけるスペクトラム拡散通信方式、特にＤＳ（ｄｉｒｅｃｔ　ｓｅｑｕｅｎｃｅ）方式を用いる通信系において、スペクトルの逆拡散を行うために行う初期同期の捕捉を高速に行うことを可能とした同期補足回路に関する。
【０００２】
【従来の技術】
スペクトラム拡散通信方式、特にＤＳ方式において、受信側では、受信機において受信された受信拡散信号をＡ／Ｄ（アナログ／デジタル）変換し、そのＡ／Ｄ変換された拡散符号（以下、受信拡散符号という）と送信側でスペクトル拡散を行うために使用した拡散符号の複製を用いて、スペクトルの逆拡散が行われる。
【０００３】
逆拡散を行うためにまず、初期同期の捕捉を行う必要があり、この捕捉は、受信拡散符号と受信側で有する拡散符号発生回路により得られる拡散符号（以下、ローカル拡散符号という）との相互相関をとり、その相関関係より同期位置を検出することによって行われる。
【０００４】
しかし、数千倍程度の拡散率の拡散符号を用いた場合では、この相互相関をとるために用いる相関器（これはシフトレジスタ等により構成される）のハードウエア規模が致命的に増大をすることとなる。このため従来は、図３の従来の同期捕捉回路の一例の構成図に示すような方法でハードウエア規模の増大を回避していた。その方法及び特徴を簡単に以下に示す。
【０００５】
同図を参照すると、従来の同期捕捉回路の一例は受信Ｇｏｌｄ符号用シフトレジスタ２と、ローカルＧｏｌｄ符号ラッチ３と、ローカルＧｏｌｄ符号用シフトレジスタ４　と、積算回路及び相関値メモリ５と、タイミング発生回路６と、ローカルＧｏｌｄ符号発生回路７とを含んで構成される。
【０００６】
まず拡散符号をいわゆるＧｏｌｄ符号（ＰＮ（ｐｓｅｕｄｏ　ｎｏｉｓｅ）系列の一種）とし、初期同期の条件として、一例として１１段のＧｏｌｄ符号（１周期は２０４７チップ）　で、受信Ｇｏｌｄ符号用シフトレジスタ２、ローカルＧｏｌｄ符号ラッチ３、ローカルＧｏｌｄ符号用シフトレジスタ４の相関値計算用のシフトレジスタの段数を５１２とする場合を例に取る。
【０００７】
図２は１周期分の受信拡散符号とローカル拡散符号との相互相関値カーブの一例を示す図である。同図に示すような相関カーブを得るためには、以下の手順を追う必要がある。
【０００８】
（１）受信Ｇｏｌｄ符号用シフトレジスタ２は受信Ｇｏｌｄ符号をｆＨｚの速度で、シフトさせるシフトレジスタであり、ローカルＧｏｌｄ符号ラッチ３は、２０４７周期のローカルＧｏｌｄ符号を５１２チップ間隔（ｆＨｚ／５１２）でラッチするレジスタである。また、ローカルＧｏｌｄ符号用シフトレジスタ４　はローカル　Ｇｏｌｄ符号をｆＨｚの速度でシフトさせるシフトレジスタである。
【０００９】
（２）　今、受信Ｇｏｌｄ符号用シフトレジスタ２及びローカルＧｏｌｄ符号用シフトレジスタ４　にそれぞれ、受信Ｇｏｌｄ符号、ローカル　Ｇｏｌｄ符号が入力され、次々にシフトされている。ある時刻のとき、受信Ｇｏｌｄ符号及びローカルＧｏｌｄ符号が、受信Ｇｏｌｄ符号用シフトレジスタ２及びローカルＧｏｌｄ符号用シフトレジスタ４　の左端にセットされ、このときの受信Ｇｏｌｄ符号、ローカル　Ｇｏｌｄ符号をＲＧ１とおくと、時刻がｆＨｚの５１１クロック後、右端からそれぞれ、受信Ｇｏｌｄ符号用シフトレジスタ２にはＲＧ１，ＲＧ２，ＲＧ３，・・・　，ＲＧ５１２がラッチされる。
【００１０】
この瞬間、ローカルＧｏｌｄ符号用シフトレジスタ４　には、ＬＧ１，ＬＧ２，ＬＧ３，・・・，ＬＧ５１２がラッチされているとして、ローカルＧｏｌｄ符号用シフトレジスタ４　の内容をそのまま、ローカルＧｏｌｄ符号ラッチ３にラッチする。次の瞬間には、ローカルＧｏｌｄ符号用シフトレジスタ４の左端にはローカルＧｏｌｄ符号としてＲＧ５１３がセットされ、ローカルＧｏｌｄ符号発生回路７からの符号はＲＧ５１４である。
【００１１】
（３）このときの時刻をτ＝０とし、受信Ｇｏｌｄ符号用シフトレジスタ２とローカルＧｏｌｄ符号ラッチ３とのレジスタの状態間の一致数を積算する積算回路（積算回路及び相関値メモリ５内の）により積算された値をＣｒ１〔τ〕とおくと、
【００１２】
【数１】

となる。
【００１３】
さらに、ｆＨｚの１　クロック後の積算値Ｃｒ１（１）は、ローカルＧｏｌｄ符号ラッチ３にラッチされているローカルＧｏｌｄ符号の状態は変化せず、受信Ｇｏｌｄ符号１のみが１　クロック分右にシフトするので、
【００１４】
【数２】

と書ける。同様に５１１クロック後には、相関値Ｃｒ１（５１１）は、
【００１５】
【数３】

と書け、一般的に時刻ｎ後には、相関値Ｃｒ１（ｎ）は、
【００１６】
【数４】

と書ける。続いて、５１２クロック経過時、ローカルＧｏｌｄ符号用シフトレジスタ４　には、すでに右端から、ＬＧ５１３，ＬＧ５１４，ＬＧ５１５，・・・，ＬＧ１０２４がラッチされており、この瞬間、また、ローカルＧｏｌｄ符号用シフトレジスタ４　の内容をそのまま、ローカルＧｏｌｄ符号ラッチ３にラッチする。
【００１７】
（４）受信Ｇｏｌｄ符号用シフトレジスタ２とローカルＧｏｌｄ符号ラッチ３とのレジスタの状態間の一致数を積算する積算回路（積算回路及び相関値メモリ５内の）により積算された値をＣｒ２とおくと、
【００１８】
【数５】

と書け、一般的に時刻ｎ後には、相関値Ｃｒ２（ｎ）は、
【００１９】
【数６】

と書ける。このような操作を後２回（　計４回）　繰り返すことにより、部分相関値Ｃｒ１，　Ｃｒ２，　Ｃｒ３，　Ｃｒ４が得られる。これらの部分相関値の和をとることにより、Ｇｏｌｄ符号の１　周期分の積算値が得られることになる。１　周期分の相関値をＣＲとおくと、時刻ｎ（位相）がずれた場合の積算値ＣＲ（ｎ）は、
【００２０】
【数７】

と書け、ｎは０〜５１１までの値をとり、図２中の５１２位相分（ｎ＝１−５１２）の相関値が得られた。
【００２１】
（５）　上記の操作（２）〜（４）を計４回、繰り返すことにより１　周期分の位相（２０４８）の相関カーブが得られる。
【００２２】
上述したように、ハードウエア規模の増大は、ローカル拡散符号と同じサンプリング周波数で動作する相関器を数回繰り返し用いることによって回避できるが、シフトレジスタの段数に応じてこの繰り返し数が増大し、逆に、処理時間、すなわち初期同期捕捉時間の増加を招き、通信、特に高速性が要求されるバースト通信において問題となっている。
【００２３】
【発明が解決しようとする課題】
前述のように、従来では、初期同期の捕捉において、ハードウエア規模の増大（消費電力の増大）を回避するために、段数の少ない相関器（シフトレジスタ）を数回繰り返し用いることによって相互相関をとっていた。しかし、これでは高速性が要求されるバースト通信において、初期同期の捕捉時間の増加を招くという問題があった。
【００２４】
そこで、本発明の目的は、ハードウエア規模をほとんど増大させることなく、高速な初期同期捕捉を実現すること、言い換えれば、初期同期補足時間を増加させることなく、ハードウエア規模の減少（低消費電力化）の実現が可能な同期補足回路を提供することにある。
【００２５】
【課題を解決するための手段】
本発明による同期補足回路は、周波数ｆＨｚのクロックに同期して入力される受信拡散符号と周波数２ｆＨｚのクロックに同期して入力される前記受信拡散符号の複製との相互相関を演算する相互相関演算手段と、前記周波数ｆＨｚのクロックのｎ（ｎは正の整数）クロックごとに前記受信拡散符号の複製を他の複製と入れ替える複製選択制御手段とを含むことを特徴とする。
【００２６】
本発明によれば、上記構成を有することにより、ハードウエア規模をほとんど増大させることなく、高速な初期同期捕捉を実現すること、言い換えれば、初期同期補足時間を増加させることなく、ハードウエア規模の減少（低消費電力化）の実現が可能となる。
【００２７】
本発明は従来のシフトレジスタ２，４が５１２段構成であった（図３参照）ところ、これを２５６段構成のシフトレジスタ８，１０（図１参照）で置き換えても高速な初期同期捕捉が可能な技術を提供する。
【００２８】
図１を参照すると、シフトレジスタ８はｆＨｚの速度でシフトするレジスタ、ローカルＧｏｌｄ符号用レジスタ１０，１１はその２倍の２ｆＨｚの速度でシフトするレジスタである。ローカルＧｏｌｄ符号発生回路１２，１３にはローカルＧｏｌｄ符号が格納されている。選択回路１４はローカルＧｏｌｄ符号発生回路１２，１３のローカルＧｏｌｄ符号をローカルＧｏｌｄ符号用レジスタ１０，１１のどちらに格納するかの選択を行う。タイミング制御回路１６はローカルＧｏｌｄ符号発生回路１２，１３に格納されたローカルＧｏｌｄ符号を何番目の符号から取り出すか、換言すればそのローカルＧｏｌｄ符号をどの位相から取り出すかを制御する。
【００２９】
今、シフトレジスタ８に１番目から２５６番目までの受信Ｇｏｌｄ符号が、ローカルＧｏｌｄ符号用レジスタ１０に１番目から２５６番目までのローカルＧｏｌｄ符号がそれぞれ格納されているものとする。シフトレジスタ８の２５６個の受信Ｇｏｌｄ符号は受信Ｇｏｌｄ符号ラッチ９にラッチされる。積算回路及び相関値メモリ５は受信Ｇｏｌｄ符号ラッチ９の符号とローカルＧｏｌｄ符号用レジスタ１０の符号との相関値の積算を行う。
【００３０】
２ｆＨｚの５１２クロックまで相関値の積算が行われると、２ｆＨｚの５１２クロックはｆＨｚの２５６クロックに相当するため、５１２クロック経過時にシフトレジスタ８にはすでに２５７番目から５１２番目までの受信Ｇｏｌｄ符号が格納されている。そして、このシフトレジスタ８の内容は受信Ｇｏｌｄ符号ラッチ９にラッチされる。
【００３１】
一方、タイミング制御回路１６は選択回路１４に予めローカルＧｏｌｄ符号発生回路１３から２５７番目から５１２番目までのローカルＧｏｌｄ符号をローカルＧｏｌｄ符号用レジスタ１１に格納させておき、２ｆＨｚの５１２クロック経過時にこのローカルＧｏｌｄ符号用レジスタ１１の内容をローカルＧｏｌｄ符号用レジスタ１０にラッチさせる。そして、受信Ｇｏｌｄ符号ラッチ９にラッチされた２５７番目から５１２番目までの受信Ｇｏｌｄ符号とローカルＧｏｌｄ符号用レジスタ１０にラッチされたローカルＧｏｌｄ符号との相関値の積算が引き続き行われる。
【００３２】
このようにして、１番目から２５６番目までの拡散符号の相関値と、２５７番目から５１２番目までの拡散符号の相関値が２５６段のシフトレジスタを用いて行われる。５１３番目以降の拡散符号の相関値の計算も上記動作の繰り返しとなる。
【００３３】
【発明の実施の形態】
以下、本発明の実施の形態について添付図面を参照しながら説明する。図１は本発明に係る同期補足回路の最良の実施の形態の構成図である。同図を参照すると、同期補足回路は、受信機において受信された拡散信号をＡ／Ｄ変換することにより得られる受信拡散符号１（同図中１の受信Ｇｏｌｄ符号とは、この受信拡散符号を指す）と、この受信拡散符号１をシフトさせる受信Ｇｏｌｄ符号用シフトレジスタ８と、この受信Ｇｏｌｄ符号用シフトレジスタ８の内容を一時的に記憶させる受信Ｇｏｌｄ符号ラッチ９と、このラッチ９に記憶させるタイミング信号１７を発生させるタイミング発生回路１５と、受信拡散符号１の複製である２　つのローカル拡散符号１８，１９を発生させるローカルＧｏｌｄ符号発生回路１２，１３と、これらの符号をシフトさせるローカルＧｏｌｄ符号用シフトレジスタ１０，１１と、この２つのローカル拡散符号１８，１９とシフトレジスタ間の接続関係を制御する選択回路１４と、この接続関係及び切り替えるタイミングを発生させ、かつ、ローカル拡散符号１８，１９の位相を制御信号２０を用いて制御するタイミング制御回路１６と、受信拡散符号１とローカル拡散符号１８，１９との相互相関を計算する相関器　（たとえば、Ｅｘｃｌｕｓｉｖｅ−ＯＲ回路）２１と、この相関器２１から得られた相関値を積算しかつ相関値を格納する積算回路及び相関値メモリ５とを含んで構成される。
【００３４】
本発明の動作においては、相関値を如何にハードウエア規模を少なく、高速に得るかを目的としているが、その方法は、相関値を計算するための初期条件としては、従来の場合と同様に考え、その手順を以下に示す。但し、各レジスタは一例として２５６段のレジスタであり、従来の場合に比べて半分となる。
【００３５】
（１）受信Ｇｏｌｄ符号用シフトレジスタ８は受信Ｇｏｌｄ符号１をｆＨｚの速度で、シフトさせるシフトレジスタであり、受信Ｇｏｌｄ符号ラッチ９は、２０４７周期のローカルＧｏｌｄ符号を２５６チップ間隔でラッチするレジスタである。また、ローカルＧｏｌｄ符号用シフトレジスタ１０，１１はローカルＧｏｌｄ符号１８，１９を２ｆＨｚの速度でシフトさせるシフトレジスタである。
【００３６】
（２）　今、受信Ｇｏｌｄ符号用シフトレジスタ８及びローカルＧｏｌｄ符号用シフトレジスタ１０，１１にそれぞれ、受信Ｇｏｌｄ符号１、ローカルＧｏｌｄ符号１８，１９が入力され、次々にシフトされている。選択回路１４は、ローカルＧｏｌｄ符号発生回路１２，１３のローカルＧｏｌｄ符号１８，１９を選択する回路であり、ある時刻においては、選択回路１４では、ローカルＧｏｌｄ符号用シフトレジスタ１０とローカルＧｏｌｄ符号発生回路１２が、ローカルＧｏｌｄ符号用シフトレジスタ１１とローカルＧｏｌｄ符号発生回路１３がそれぞれ接続されているとする。
【００３７】
受信Ｇｏｌｄ符号１及びローカルＧｏｌｄ符号１８，１９が、受信Ｇｏｌｄ符号用シフトレジスタ８及びローカルＧｏｌｄ符号用シフトレジスタ１０，１１の左端にセットされ、このときの受信Ｇｏｌｄ符号１、ローカルＧｏｌｄ符号１８，　ローカル　Ｇｏｌｄ符号１９をＲＧ１、Ｌ１Ｇ１、Ｌ２Ｇ１とおくと、時刻τがｆＨｚの２５５クロック後、右端からそれぞれ、受信Ｇｏｌｄ符号用シフトレジスタ８にはＲＧ１，ＲＧ２，ＲＧ３，・・・，ＲＧ　２５６がラッチされる。
【００３８】
この瞬間、ローカルＧｏｌｄ符号用シフトレジスタ１０には、Ｌ　１Ｇ　１，Ｌ　１Ｇ　２，Ｌ　１Ｇ　３，・・・，Ｌ　１Ｇ　２５６が、ローカルＧｏｌｄ符号用シフトレジスタ１１には、Ｌ　２Ｇ　１，Ｌ　２Ｇ　２，Ｌ　２Ｇ　３，・・・，Ｌ　２Ｇ　２５６がセットされているとして、受信Ｇｏｌｄ符号用シフトレジスタ８の内容をそのまま、受信Ｇｏｌｄ符号ラッチ９にラッチする。
【００３９】
（３）受信Ｇｏｌｄ符号ラッチ９とローカルＧｏｌｄ符号用シフトレジスタ１０とのレジスタの状態間の一致数を積算する積算回路及び相関値を格納する相関値メモリ５内の積算回路により積算された値をＣｒ１１（τ）とおくと、
【００４０】
【数８】

と書ける。さらに、２ｆＨｚの１　クロック後の積算値Ｃｒ１（１）は、受信Ｇｏｌｄ符号ラッチ９にラッチされている受信Ｇｏｌｄ符号１の状態は変化せず、ローカルＧｏｌｄ符号用シフトレジスタ１０のローカル　Ｇｏｌｄ符号１８のみが２ｆＨｚの１　クロック分右にシフトするので、
【００４１】
【数９】

と書ける。但し、このとき、ローカルＧｏｌｄ符号用シフトレジスタ１１のローカル　Ｇｏｌｄ符号１９は、２ｆＨｚの１　クロック分右にシフトしている。同様に５１１クロック後には、相関値Ｃｒ１（５１１）は、
【００４２】
【数１０】

と書け、一般的に時刻ｎ後には、相関値Ｃｒ１（ｎ）は、
【００４３】
【数１１】

と書ける。続いて、５１２クロック経過時（受信Ｇｏｌｄ符号用シフトレジスタ８はｆＨｚクロックで動作しているため、２ｆＨｚの５１２クロックは、ｆＨｚの２５６クロック分に相当する）、受信Ｇｏｌｄ符号用シフトレジスタ８には、すでに右端から、ＲＧ２５７，ＲＧ２５８，ＲＧ２５９，・・・，ＲＧ５１２がラッチされており、この瞬間、また、受信Ｇｏｌｄ符号用シフトレジスタ８の内容をそのまま、受信Ｇｏｌｄ符号ラッチ９にラッチする。
【００４４】
また、ローカルＧｏｌｄ符号用シフトシフトレジスタ１１には、すでに右端から、ローカル　Ｇｏｌｄ発生回路１３から、Ｌ２Ｇ２５７，Ｌ２Ｇ２５８，Ｌ２Ｇ２６０，・・・，
Ｌ２Ｇ５１２がラッチされており、この瞬間、ローカルＧｏｌｄ符号用シフトシフトレジスタ１１の内容をそのまま、ローカルＧｏｌｄ符号用シフトシフトレジスタ１０にラッチし、同時に選択回路１４によりローカルＧｏｌｄ符号用シフトシフトレジスタ１０とＧｏｌｄ符号発生回路１３との接続に、かつローカルＧｏｌｄ符号用シフトシフトレジスタ１１とＧｏｌｄ符号発生回路１２との接続にそれぞれ切り替えられる。
【００４５】
（４）　上記（３）と同様に、受信Ｇｏｌｄ符号ラッチ９とローカルＧｏｌｄ符号用シフトシフトレジスタ１０とのレジスタの状態間の一致数を積算する積算回路（積算回路及び相関値メモリ５内）により積算された値をＣｒ１２（τ）とおくと、
【００４６】
【数１２】

と書ける。
さらに、２ｆＨｚの１　クロック後の積算値Ｃｒ２（１）は、受信Ｇｏｌｄ符号号ラッチ９にラッチされている受信Ｇｏｌｄ符号１の状態は変化せず、ローカルＧｏｌｄ符号用シフトシフトレジスタ１０のローカルＧｏｌｄ符号１８のみが２ｆＨｚの１　クロック分右にシフトするので、
【００４７】
【数１３】

と書ける。但し、このとき、ローカルＧｏｌｄ符号用シフトシフトレジスタ１１のローカルＧｏｌｄ符号１９は、２ｆＨｚの１　クロック分右にシフトしている。同様に５１１クロック後には、相関値Ｃｒ２（５１１）は、
【００４８】
【数１４】

と書け、一般的に時刻ｎ後には、相関値Ｃｒ１２（ｎ）は、
【００４９】
【数１５】

と書ける。続いて、１０２４クロック経過時（受信Ｇｏｌｄ符号用シフトレジスタ８は
ｆＨｚクロックで動作しているため、２ｆＨｚの１０２４クロックは、ｆＨｚの５１２クロック分に相当する）、受信Ｇｏｌｄ符号用シフトレジスタ８には、すでに右端から、ＲＧ５１３，ＲＧ５１４，ＲＧ５１５，・・・，ＲＧ７６８がラッチされており、この瞬間、また、受信Ｇｏｌｄ符号用シフトレジスタ８の内容をそのまま、受信Ｇｏｌｄ符号ラッチ９にラッチする。また、ローカルＧｏｌｄ符号用シフトレジスタ１１には、すでに右端から、ローカルＧｏｌｄ符号発生回路１３から、Ｌ１Ｇ５１３，Ｌ１Ｇ５１４，Ｌ１Ｇ５１５，・・・，Ｌ１Ｇ７６８がラッチされている（Ｃｒ２（ｎ）を計算している間の５１２クロック中にローカルＧｏｌｄ符号用シフトレジスタ１１に位相を合わせてラッチされるようにローカルＧｏｌｄ符号発生回路１３の位相をタイミング制御回路１６により制御する）　。
【００５０】
また、この瞬間同時に、ローカルＧｏｌｄ符号用シフトレジスタ１１の内容をそのまま、ローカルＧｏｌｄ符号用シフトレジスタ１０にラッチし、同時に選択回路１４をローカルＧｏｌｄ符号用シフトレジスタ１１とローカルＧｏｌｄ符号発生回路１３との接続に、かつローカルＧｏｌｄ符号用シフトレジスタ１０とローカルＧｏｌｄ符号発生回路１２との接続に切替える。
【００５１】
ここで、Ｌ１Ｇｋ＝Ｌ２Ｇｋ＝ＬＧｋとすれば、ｆＨｚの５１２クロック経過後、以下の部分相関値ＣＲ１（ｎ）が得られることになる。
【００５２】
【数１６】

この（１６）式は、上記（４）式と同じであり、従来の処理を本ハードウエア規模で実現可能となったことになる。
【００５３】
（５）　上記（３）、（４）の操作を後３回（　計４回）　繰り返すことにより、部分相関値Ｃｒ１１，Ｃｒ１２，Ｃｒ２１，Ｃｒ２２，　Ｃｒ３１，Ｃｒ３２，Ｃｒ４１，Ｃｒ４２が得られる。これらの部分相関値の和をとることにより、Ｇｏｌｄ符号の１　周期分の積算値を得られることになる。１　周期分の相関値をＣＲとおくと、時刻ｎ（　位相）　がずれた場合の積算値ＣＲ（ｎ）は、
【００５４】
【数１７】

であり、ｎ　は、０〜５１１までの値をとり、図２中の５１２位相分（ｎ＝１−５１２）の相関値が得られた。
【００５５】
（６）　上記の操作（２）〜（５）を計４回、繰り返すことにより１　周期分の位相（２０４８）の相関カーブが得られる。
【００５６】
【発明の効果】
以上説明したように本発明による同期補足回路は、周波数ｆＨｚのクロックに同期して入力される受信拡散符号と周波数２ｆＨｚのクロックに同期して入力される前記受信拡散符号の複製との相互相関を演算する相互相関演算手段と、前記周波数ｆＨｚのクロックのｎ（ｎは正の整数）クロックごとに前記受信拡散符号の複製を他の複製と入れ替える複製選択制御手段とを含むため、ハードウエア規模をほとんど増大させることなく、高速な初期同期捕捉を実現すること、言い換えれば、初期同期補足時間を増加させることなく、ハードウエア規模の減少（低消費電力化）の実現が可能となる。
【００５７】
より具体的に説明すると、従来の相関値の計算回路では、５１２の位相差分の相関値カーブを得るために５１２段のシフトレジスタ２とラッチ３とシフトレジスタ４と相関値を計算するためのＥｘｃｌｕｓｉｖｅ−ＯＲ回路２１とを必要としたが、本発明の回路では、２５６段数のシフトレジスタ８と、ラッチ９と、シフトレジスタ１０及び１１と、Ｅｘｃｌｕｓｉｖｅ−ＯＲ回路２１とで構成でき、約半分弱のゲート規模の縮小になる。
【００５８】
また、本発明では、ローカル拡散符号１８，１９をシフトさせるシフトレジスタ１０，１１の動作クロックは受信拡散符号１の２　倍であったが、この速度を４　倍にすれば、２５６段のシフトレジスタを１２８段にすることが可能となり、さらにゲート規模の縮小となる。また、同様に従来の例と同様５１２段のシフトレジスタを用いれば、回路規模は約１　．３　倍と増加するが、初期同期補足時間（１周期分の相関値カーブを得るまでの時間）が半分に短縮させることになり、初期同期捕捉時間の高速化を実現できるという効果がある。
【図面の簡単な説明】
【図１】本発明に係る同期補足回路の最良の実施の形態の構成図である。
【図２】１周期分の受信拡散符号とローカル拡散符号との相互相関値カーブの一例を示す図である。
【図３】従来の同期捕捉回路の一例の構成図である。
【符号の説明】
５　積算回路及び相関値メモリ
８　受信Ｇｏｌｄ符号用シフトレジスタ
９　受信Ｇｏｌｄ符号ラッチ
１０，１１　ローカルＧｏｌｄ符号用シフトレジスタ
１２，１３　ローカルＧｏｌｄ符号発生回路
１４　選択回路
１５　タイミング発生回路
１６　タイミング制御回
２１　相関器[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a synchronization supplementary circuit, and more particularly, to quickly capture initial synchronization performed for despreading a spectrum in a communication system using a spread spectrum communication system in a satellite communication system, in particular, a DS (direct sequence) system. The present invention relates to a synchronous supplementary circuit that enables the above.
[0002]
[Prior art]
In the spread spectrum communication system, particularly the DS system, the receiving side performs A / D (analog / digital) conversion of the received spread signal received by the receiver, and performs an A / D converted spread code (hereinafter referred to as a receive spread code). ) And the replica of the spreading code used to spread the spectrum on the transmitting side is used to despread the spectrum.
[0003]
First, in order to perform despreading, it is necessary to acquire initial synchronization. This acquisition is performed by interchanging a received spread code with a spread code (hereinafter referred to as a local spread code) obtained by a spread code generation circuit provided on the receiving side. This is performed by obtaining a correlation and detecting a synchronization position from the correlation.
[0004]
However, when a spreading code having a spreading factor of about several thousand times is used, the hardware scale of a correlator (which is composed of a shift register or the like) used for obtaining the cross-correlation increases fatally. It will be. Therefore, conventionally, an increase in hardware scale has been avoided by a method as shown in the configuration diagram of an example of the conventional synchronization acquisition circuit in FIG. The method and features are briefly described below.
[0005]
Referring to FIG. 1, an example of a conventional synchronization acquisition circuit is a shift register for received Gold code 2, a local Gold code latch 3, a shift register for local Gold code 4, an integrating circuit and a correlation value memory 5, a timing generation circuit, The circuit includes a circuit 6 and a local Gold code generation circuit 7.
[0006]
First, the spreading code is a so-called Gold code (a type of PN (pseudo noise) sequence). As an example of the condition of the initial synchronization, a Gold code of 11 stages (one cycle is 2047 chips) is used. The case where the number of stages of the shift register for calculating the correlation value of the Gold code latch 3 and the local Gold code shift register 4 is 512 is taken as an example.
[0007]
FIG. 2 is a diagram showing an example of a cross-correlation value curve between the reception spreading code and the local spreading code for one cycle. In order to obtain a correlation curve as shown in the figure, the following procedure must be followed.
[0008]
(1) The reception Gold code shift register 2 is a shift register that shifts the reception Gold code at a rate of fHz, and the local Gold code latch 3 stores the local Gold code of 2047 cycles at an interval of 512 chips (fHz / 512). This is a register to be latched. The local Gold code shift register 4 is a shift register that shifts the local Gold code at a frequency of fHz.
[0009]
(2) The reception Gold code and the local Gold code are input to the reception Gold code shift register 2 and the local Gold code shift register 4, respectively, and are sequentially shifted. At a certain time, the reception Gold code and the local Gold code are set at the left ends of the reception Gold code shift register 2 and the local Gold code shift register 4, and the reception Gold code and the local Gold code at this time are set to RG1. , RG512 are latched in the reception Gold code shift register 2 from the right end after 511 clocks at the time of fHz.
[0010]
At this moment, it is assumed that LG1, LG2, LG3,..., And LG512 are latched in the local Gold code shift register 4, and the contents of the local Gold code shift register 4 are latched in the local Gold code latch 3. I do. At the next moment, RG 513 is set as a local Gold code at the left end of the local Gold code shift register 4, and the code from the local Gold code generation circuit 7 is RG 514.
[0011]
(3) The time at this time is set to τ = 0, and an integrating circuit (the integrating circuit and the correlation value memory 5) for integrating the number of matches between the states of the received Gold code shift register 2 and the local Gold code latch 3 )) And Cr1 [τ],
[0012]
(Equation 1)

It becomes.
[0013]
Further, since the state of the local Gold code latched in the local Gold code latch 3 does not change, only the received Gold code 1 is shifted right by one clock for the integrated value Cr1 (1) one clock after fHz. ,
[0014]
(Equation 2)

Can be written. Similarly, after 511 clocks, the correlation value Cr1 (511) becomes
[0015]
[Equation 3]

In general, after time n, the correlation value Cr1 (n) becomes
[0016]
(Equation 4)

Can be written. Then, when 512 clocks have elapsed, the local Gold code shift register 4 has already latched the LG513, LG514, LG515,..., LG1024 from the right end, and at this moment, the local Gold code shift register 4 4 is latched in the local Gold code latch 3 as it is.
[0017]
(4) The value integrated by the integrating circuit (in the integrating circuit and the correlation value memory 5) for integrating the number of matches between the register states of the received Gold code shift register 2 and the local Gold code latch 3 is defined as Cr2. When,
[0018]
(Equation 5)

In general, after time n, the correlation value Cr2 (n) becomes
[0019]
(Equation 6)

Can be written. By repeating such an operation two times (a total of four times), partial correlation values Cr1, Cr2, Cr3, and Cr4 are obtained. By taking the sum of these partial correlation values, an integrated value for one period of the Gold code can be obtained. Assuming that the correlation value for one cycle is CR, the integrated value CR (n) when the time n (phase) is shifted is
[0020]
(Equation 7)

And n takes a value from 0 to 511, and a correlation value for 512 phases (n = 1-512) in FIG. 2 is obtained.
[0021]
(5) By repeating the above operations (2) to (4) a total of four times, a correlation curve of a phase (2048) for one cycle is obtained.
[0022]
As described above, the increase in the hardware scale can be avoided by repeatedly using the correlator operating at the same sampling frequency as the local spreading code several times. However, the number of repetitions increases according to the number of stages of the shift register. In addition, the processing time, that is, the initial synchronization acquisition time is increased, which is a problem in communication, especially in burst communication requiring high speed.
[0023]
[Problems to be solved by the invention]
As described above, in the prior art, cross-correlation is conventionally performed by repeatedly using a correlator (shift register) having a small number of stages several times in order to avoid an increase in hardware scale (increase in power consumption) in initial synchronization. I was taking. However, this has a problem that in burst communication requiring high speed, the acquisition time of the initial synchronization is increased.
[0024]
Therefore, an object of the present invention is to realize a high-speed initial synchronization acquisition without increasing the hardware scale, in other words, to reduce the hardware scale (low power consumption) without increasing the initial synchronization supplement time. It is another object of the present invention to provide a synchronous supplementary circuit capable of realizing the above.
[0025]
[Means for Solving the Problems]
A synchronization supplementary circuit according to the present invention calculates a cross-correlation between a received spread code input in synchronization with a clock having a frequency of fHz and a copy of the received spread code input in synchronization with a clock having a frequency of 2 fHz. Means, and a copy selection control means for replacing a copy of the received spread code with another copy at every n (n is a positive integer) clock of the clock of the frequency fHz.
[0026]
According to the present invention, by having the above-described configuration, it is possible to realize high-speed initial synchronization acquisition with almost no increase in hardware scale, in other words, to increase the hardware scale without increasing the initial synchronization supplement time. Reduction (low power consumption) can be realized.
[0027]
In the present invention, the conventional shift registers 2 and 4 have a 512-stage configuration (see FIG. 3). However, even if the shift registers are replaced with shift registers 8 and 10 (see FIG. 1) having a 256-stage configuration, high-speed initial synchronization acquisition can be achieved. Provide possible technologies.
[0028]
Referring to FIG. 1, the shift register 8 is a register that shifts at a rate of fHz, and the local Gold code registers 10 and 11 are registers that shift at a rate of 2 fHz, which is twice that of the register. The local Gold

code generation circuits

12 and 13 store local Gold codes. The selection circuit 14 selects which of the local Gold code registers 10 and 11 stores the local Gold code of the local Gold

code generation circuits

12 and 13. The timing control circuit 16 controls from which code the local Gold code stored in the local Gold

code generation circuits

12 and 13 is extracted, in other words, from which phase the local Gold code is extracted.
[0029]
Now, it is assumed that the first to 256th received Gold codes are stored in the shift register 8, and the first to 256th local Gold codes are stored in the local Gold code register 10. The 256 received Gold codes of the shift register 8 are latched by the received Gold code latch 9. The integrating circuit and the correlation value memory 5 perform integration of the correlation value between the code of the reception Gold code latch 9 and the code of the local Gold code register 10.
[0030]
If the correlation values are integrated up to 512 clocks at 2 fHz, the 512 clocks at 2 fHz correspond to 256 clocks at fHz, so that after lapse of 512 clocks, the 257th to 512th received Gold codes are already stored in the shift register 8. Have been. The contents of the shift register 8 are latched by the reception Gold code latch 9.
[0031]
On the other hand, the timing control circuit 16 causes the selection circuit 14 to store the 257th to 512th local Gold codes from the local Gold code generation circuit 13 in the local Gold code register 11 in advance and to store the local Gold codes when 512 clocks of 2 fHz elapse. The contents of the Gold code register 11 are latched in the local Gold code register 10. Then, the integration of the correlation values between the 257th to 512th received Gold codes latched in the received Gold code latch 9 and the local Gold codes latched in the local Gold code register 10 is continued.
[0032]
In this way, the correlation values of the first to 256th spreading codes and the correlation values of the 257th to 512th spreading codes are performed using the 256-stage shift register. The calculation of the correlation values of the 513th and subsequent spreading codes is also a repetition of the above operation.
[0033]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings. FIG. 1 is a configuration diagram of a preferred embodiment of a synchronization supplementary circuit according to the present invention. Referring to the figure, the synchronization supplementary circuit is configured to receive a spread code 1 obtained by A / D-converting a spread signal received by a receiver. ), The received Gold code shift register 8 for shifting the received spread code 1, the received Gold code latch 9 for temporarily storing the contents of the received Gold code shift register 8, and the latch 9 for storing. A timing generation circuit 15 for generating a timing signal 17, local Gold

code generation circuits

12 and 13 for generating two local spreading codes 18 and 19 which are duplicates of the received spreading code 1, and a local Gold code for shifting these codes Shift registers 10 and 11 and connections between these two local spreading codes 18 and 19 and the shift registers A selection circuit 14 for controlling the relationship, a timing control circuit 16 for generating the connection relationship and the switching timing, and controlling the phases of the local spreading codes 18 and 19 using a control signal 20; A correlator (for example, an Exclusive-OR circuit) 21 for calculating a cross-correlation with the spreading codes 18 and 19, an integrating circuit for integrating the correlation values obtained from the correlator 21 and storing the correlation values, and a correlation value memory 5 is included.
[0034]
In the operation of the present invention, the purpose is to reduce the hardware scale and obtain the correlation value at high speed, but the method is the same as the conventional case as the initial condition for calculating the correlation value. The procedure is as follows. However, each register is, for example, a register having 256 stages, which is half that of the conventional case.
[0035]
(1) The reception Gold code shift register 8 is a shift register that shifts the reception Gold code 1 at a rate of fHz, and the reception Gold code latch 9 is a register that latches a local Gold code of 2047 cycles at an interval of 256 chips. is there. The local Gold code shift registers 10 and 11 are shift registers that shift the local Gold codes 18 and 19 at a speed of 2 fHz.
[0036]
(2) Now, the received Gold code 1 and the local Gold codes 18 and 19 are input to the received Gold code shift register 8 and the local Gold code shift registers 10 and 11, respectively, and are sequentially shifted. The selection circuit 14 is a circuit that selects the local Gold codes 18 and 19 of the local Gold

code generation circuits

12 and 13. At a certain time, the selection circuit 14 includes the local Gold code shift register 10 and the local Gold code generation circuit. 12, a local Gold code shift register 11 and a local Gold code generation circuit 13 are connected to each other.
[0037]
The reception Gold code 1 and the local Gold codes 18 and 19 are set at the left ends of the reception Gold code shift register 8 and the local Gold code shift registers 10 and 11, respectively. At this time, the reception Gold code 1, the local Gold code 18, and the local Gold code If the Gold code 19 is RG1, L1G1, and L2G1, RG1, RG2, RG3,..., RG256 are latched in the reception Gold code shift register 8 from the right end after 255 clocks at time τ of fHz. You.
[0038]
At this moment, L1G1, L1G2, L1G3,..., L1G256 are stored in the local Gold code shift register 10, and L2G1, L2G are stored in the local Gold code shift register 11. 2, L 2 G 3,..., L 2 G 256 are set, and the contents of the received Gold code shift register 8 are directly latched in the received Gold code latch 9.
[0039]
(3) The value integrated by the integration circuit for integrating the number of matches between the register states of the reception Gold code latch 9 and the local Gold code shift register 10 and the integration circuit in the correlation value memory 5 for storing the correlation value is calculated. Cr11 (τ),
[0040]
(Equation 8)

Can be written. Further, the integrated value Cr1 (1) after one clock of 2 fHz does not change the state of the reception Gold code 1 latched in the reception Gold code latch 9 and only the local Gold code 18 of the local Gold code shift register 10. Shifts right by one clock of 2 fHz,
[0041]
(Equation 9)

Can be written. However, at this time, the local Gold code 19 of the local Gold code shift register 11 is shifted to the right by one clock of 2 fHz. Similarly, after 511 clocks, the correlation value Cr1 (511) becomes
[0042]
(Equation 10)

In general, after time n, the correlation value Cr1 (n) becomes
[0043]
[Equation 11]

Can be written. Subsequently, when 512 clocks elapse (the received Gold code shift register 8 operates at the fHz clock, the 2 fHz 512 clocks correspond to 256 fHz clocks). , RG512, RG258, RG259,..., RG512 have already been latched from the right end. At this moment, the contents of the reception Gold code shift register 8 are latched in the reception Gold code latch 9 as they are.
[0044]
Also, the local Gold code shift shift register 11 has already received L2G257, L2G258, L2G260,...
The L2G 512 is latched. At this moment, the contents of the local Gold code shift shift register 11 are latched as they are in the local Gold code shift shift register 10, and at the same time, the local Gold code shift shift register 10 and Gold are latched by the selection circuit 14. The connection is switched to the connection with the code generation circuit 13 and to the connection between the local Gold code shift shift register 11 and the Gold code generation circuit 12, respectively.
[0045]
(4) Similarly to the above (3), an integrating circuit (in the integrating circuit and the correlation value memory 5) for integrating the number of matches between the states of the reception Gold code latch 9 and the local Gold code shift shift register 10 is provided. Letting the integrated value be Cr12 (τ),
[0046]
(Equation 12)

Can be written.
Further, the integrated value Cr2 (1) after one clock of 2 fHz does not change the state of the reception Gold code 1 latched in the reception Gold code latch 9 and the local Gold code of the local Gold code shift shift register 10. Since only 18 shifts right by one clock of 2 fHz,
[0047]
(Equation 13)

Can be written. However, at this time, the local Gold code 19 of the local Gold code shift shift register 11 is shifted to the right by one clock of 2 fHz. Similarly, after 511 clocks, the correlation value Cr2 (511) becomes
[0048]
[Equation 14]

In general, after time n, the correlation value Cr12 (n) becomes
[0049]
[Equation 15]

Can be written. Subsequently, when 1024 clocks elapse (the 1024 clocks of 2 fHz correspond to the 512 clocks of fHz because the shift register 8 for the reception Gold code is operating at the fHz clock), the shift register 8 for the reception Gold code is ., RG768 are already latched from the right end. At this moment, the contents of the reception Gold code shift register 8 are latched in the reception Gold code latch 9 as they are. Also, the local Gold code shift register 11 has already latched L1G513, L1G514, L1G515,..., L1G768 from the right end of the local Gold code generation circuit 13 (calculates Cr2 (n)). The timing of the local Gold code generation circuit 13 is controlled by the timing control circuit 16 so that the phase is latched in the local Gold code shift register 11 during the 512 clocks between them.
[0050]
At the same time, the contents of the local Gold code shift register 11 are latched as they are in the local Gold code shift register 10, and at the same time, the selection circuit 14 is switched between the local Gold code shift register 11 and the local Gold code generation circuit 13. The connection is switched to the connection between the local Gold code shift register 10 and the local Gold code generation circuit 12.
[0051]
Here, if L1Gk = L2Gk = LGk, the following partial correlation value CR1 (n) is obtained after 512 clocks of fHz have elapsed.
[0052]
(Equation 16)

This equation (16) is the same as the above equation (4), which means that the conventional processing can be realized on the hardware scale.
[0053]
(5) By repeating the above operations (3) and (4) three times (a total of four times), partial correlation values Cr11, Cr12, Cr21, Cr22, Cr31, Cr32, Cr41, Cr42 are obtained. By taking the sum of these partial correlation values, an integrated value for one period of the Gold code can be obtained. Assuming that the correlation value for one cycle is CR, the integrated value CR (n) when the time n (phase) is shifted is
[0054]
[Equation 17]

And n takes a value from 0 to 511, and a correlation value for 512 phases (n = 1-512) in FIG. 2 is obtained.
[0055]
(6) By repeating the above operations (2) to (5) a total of four times, a correlation curve of a phase (2048) for one cycle can be obtained.
[0056]
【The invention's effect】
As described above, the synchronization supplementary circuit according to the present invention calculates the cross-correlation between the received spread code input in synchronization with the clock of the frequency fHz and the copy of the received spread code input in synchronization with the clock of the frequency 2 fHz. Since it includes a cross-correlation calculating means for calculating and a copy selection control means for replacing a copy of the received spread code with another copy for every n (n is a positive integer) clock of the frequency fHz, the hardware scale is reduced. It is possible to realize high-speed initial synchronization acquisition with almost no increase, in other words, to reduce the hardware scale (low power consumption) without increasing the initial synchronization supplement time.
[0057]
More specifically, in the conventional correlation value calculation circuit, 512 shift registers 2, latches 3, shift registers 4, and an Exclusive for calculating a correlation value are used to obtain a correlation value curve of 512 phase differences. -OR circuit 21 is required, but the circuit of the present invention can be constituted by the 256-stage shift register 8, the latch 9, the shift registers 10 and 11, and the Exclusive-OR circuit 21. The gate size is reduced.
[0058]
In the present invention, the operating clocks of the shift registers 10 and 11 for shifting the local spreading codes 18 and 19 are twice as high as those of the receiving spreading code 1. However, if this speed is quadrupled, a 256-stage shift register is used. Can be reduced to 128 stages, and the gate size can be further reduced. Similarly, if a 512-stage shift register is used as in the conventional example, the circuit scale becomes about 1. Although this is increased by three times, the initial synchronization supplement time (the time required to obtain a correlation value curve for one cycle) is reduced by half, and there is an effect that the initial synchronization acquisition time can be shortened.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of a preferred embodiment of a synchronization supplementary circuit according to the present invention.
FIG. 2 is a diagram illustrating an example of a cross-correlation value curve between a reception spreading code and a local spreading code for one cycle.
FIG. 3 is a configuration diagram of an example of a conventional synchronization acquisition circuit.
[Explanation of symbols]
5 Integration circuit and correlation value memory 8 Received Gold code shift register 9 Received Gold code latch 10, 11 Local Gold

code shift register

12, 13 Local Gold code generation circuit 14 Selection circuit 15 Timing generation circuit 16 Timing control circuit 21 Correlator

Claims

周波数ｆＨｚのクロックに同期して入力される受信拡散符号と周波数２ｆＨｚのクロックに同期して入力される前記受信拡散符号の複製との相互相関を演算する相互相関演算手段と、前記周波数ｆＨｚのクロックのｎ（ｎは正の整数）クロックごとに前記受信拡散符号の複製を他の複製と入れ替える複製選択制御手段とを含むことを特徴とする同期補足回路。A cross-correlation calculating means for calculating a cross-correlation between a received spread code input in synchronization with a clock having a frequency of fHz and a copy of the received spread code input in synchronization with a clock having a frequency of 2 fHz; And a copy selection control means for replacing a copy of the received spread code with another copy every n clocks (n is a positive integer).

前記複製選択制御手段は前記受信拡散符号の位相と同一位相の前記他の複製を選択することを特徴とする請求項１記載の同期補足回路。2. The synchronization supplementary circuit according to claim 1, wherein said copy selection control means selects said another copy having the same phase as the phase of said received spread code.

前記相互相関演算手段は前記受信拡散符号を周波数ｆＨｚのクロックでシフトし格納するｎ段の第１シフトレジスタと、前記周波数ｆＨｚのクロックのｎクロックごとに前記ｎ段の第１シフトレジスタに格納された受信拡散符号をラッチするｎ段ラッチと、周波数２ｆＨｚのクロックで前記受信拡散符号の複製をシフトし格納するｎ段の第２シフトレジスタと、前記ｎ段ラッチにラッチされた受信拡散符号と前記ｎ段の第２シフトレジスタに格納された前記受信拡散符号の複製との相関値演算を行う相関値演算手段とを含み、
前記複製選択制御手段は前記受信拡散符号の複製を発生する第１複製発生手段と、前記受信拡散符号の他の複製を発生する第２複製発生手段と、前記複製または他の複製を周波数２ｆＨｚのクロックでシフトし格納するｎ段の第３シフトレジスタと、前記第１複製発生手段で発生した複製と前記第２複製発生手段で発生した他の複製とをそれぞれ前記第２シフトレジスタまたは前記第３シフトレジスタに格納する選択手段と、前記周波数ｆＨｚのクロックのｎクロックごとに前記選択手段に前記第１および第２複製発生手段と前記第２および第３シフトレジスタとの接続を切替えさせるタイミング制御手段とを含むことを特徴とする請求項１または２記載の同期補足回路。The cross-correlation calculating means shifts and stores the received spread code with a clock having a frequency of fHz and stores the data in the first shift register of n stages every n clocks of the clock having a frequency of fHz. An n-stage latch for latching the received spread code, a second shift register of n stages for shifting and storing a copy of the received spread code with a clock having a frequency of 2 fHz, a receive spread code latched in the n-stage latch, correlation value calculation means for calculating a correlation value with a copy of the received spread code stored in the n-stage second shift register;
The copy selection control means includes a first copy generation means for generating a copy of the reception spread code, a second copy generation means for generating another copy of the reception spread code, and a copy of the reception spread code having a frequency of 2 fHz. An n-stage third shift register that shifts and stores the data by a clock, and a copy generated by the first copy generation means and another copy generated by the second copy generation means are respectively stored in the second shift register or the third copy register. Selection means for storing in a shift register, and timing control means for causing the selection means to switch the connection between the first and second duplication generating means and the second and third shift registers every n clocks of the clock of the frequency fHz. 3. The synchronization supplementary circuit according to claim 1, further comprising:

前記タイミング制御手段は前記周波数ｆＨｚのクロックのｎクロックごとに前記第３シフトレジスタの内容を前記第２シフトレジスタにラッチさせることを特徴とする請求項３記載の同期補足回路。4. The synchronization supplementary circuit according to claim 3, wherein said timing control means latches the contents of said third shift register in said second shift register every n clocks of said frequency fHz.

前記相互相関演算手段は周波数ｆＨｚのクロックに同期して入力される受信拡散符号と周波数２^ｍ　（ｍは２以上の整数）ｆＨｚのクロックに同期して入力される前記受信拡散符号の複製との相互相関をとることを特徴とする請求項１または２記載の同期補足回路。The cross-correlation calculating means compares the received spread code inputted in synchronization with the clock of the frequency fHz with a copy of the received spread code inputted in synchronization with the clock of the frequency 2 ^m (m is an integer of 2 or more) fHz. 3. The synchronization supplementary circuit according to claim 1, wherein a cross-correlation is obtained.

スペクトラム拡散通信方式の通信システムに用いられることを特徴とする請求項１から５いずれか記載の同期補足回路。6. The synchronization supplementary circuit according to claim 1, wherein the circuit is used for a spread spectrum communication system.