JP2000324018A - Matched filter - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、移動体通信や無線
LAN(Local Area Network)など
のスペクトル拡散通信技術を用いた通信装置の復調シス
テムにおいて、同期補足または同期追跡に用いられるマ
ッチトフィルタに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a matched filter used for synchronization acquisition or synchronization tracking in a demodulation system of a communication apparatus using a spread spectrum communication technique such as mobile communication or wireless LAN (Local Area Network). Things.
【0002】[0002]
【従来の技術】スペクトル拡散通信技術を用いた通信シ
ステムは、たとえばPN(Pseudo−Noise)
符号列を用いて、狭帯域の通信データを広帯域の信号に
変換して伝送するシステムであり、周波数利用効率の高
いシステムとして一般的に知られている。上記のPN符
号列は、拡散符号列とも呼ばれ、±1レベルの値をラン
ダムにとる矩形波の集まりで構成される。2. Description of the Related Art A communication system using spread spectrum communication technology is, for example, a PN (Pseudo-Noise).
This is a system that converts narrowband communication data into a wideband signal using a code string and transmits the converted signal, and is generally known as a system with high frequency use efficiency. The PN code sequence is also called a spread code sequence, and is composed of a group of rectangular waves that randomly take values of ± 1 level.
【0003】上記の通信システムをより具体的に説明す
ると、データ送信側では、狭帯域変調された1次変調波
a(t)がPN符号列c(t)の乗積によって広帯域の
データx(t)に拡散変調されてデータ受信側へ送信さ
れる。データ受信側では、受信したデータx(t)は、
送信側で拡散変調に用いたものと全く同一のPN符号列
c(t)の乗積によって逆拡散変調され、狭帯域のデー
タy(t)に復調される。ここで、受信側での逆拡散に
よって送信側のベースバンド波が復調される原理につい
て簡単に説明すれば以下の通りである。[0003] The above communication system will be described in more detail. On the data transmitting side, a narrow-band modulated primary modulated wave a (t) is obtained by multiplying a PN code sequence c (t) with a wide-band data x (t). The signal is spread-modulated at t) and transmitted to the data receiving side. On the data receiving side, the received data x (t) is
Despread modulation is performed by the product of the PN code sequence c (t) that is exactly the same as that used for spread modulation on the transmission side, and demodulated to narrowband data y (t). Here, the principle of demodulating the baseband wave on the transmission side by despreading on the reception side will be briefly described as follows.
【0004】送信データx(t)は、1次変調波a
(t)およびPN符号列c(t)を用いて、次の式1で
表される。The transmission data x (t) has a primary modulation wave a
(T) and the PN code string c (t) are represented by the following equation 1.
【0005】 x(t)=a(t)・c(t) …(1) 一方、最終的に得られるデータy(t)は、送信データ
x(t)およびPN符号列c(t)を用いて、次の式2
で表される。X (t) = a (t) · c (t) (1) On the other hand, the finally obtained data y (t) is composed of the transmission data x (t) and the PN code sequence c (t). Using the following equation 2
It is represented by
【0006】 y(t)=x(t)・c(t) …(2) したがって、式1,式2から、次の式3が成立する。Y (t) = x (t) · c (t) (2) Therefore, from Expressions 1 and 2, the following Expression 3 is established.
【0007】 y(t)=a(t)・c2 (t) …(3) ここで、PN符号列c(t)の各成分は、前述したよう
に±1の値をランダムにとるので、c2 (t)=1であ
る。この結果を上記式3に代入すると、次の式4が得ら
れる。Y (t) = a (t) · c 2 (t) (3) Here, since each component of the PN code sequence c (t) randomly takes a value of ± 1 as described above. , C 2 (t) = 1. By substituting the result into the above equation 3, the following equation 4 is obtained.
【0008】 y(t)=a(t) …(4) このように、送信側での拡散変調に用いたPN符号列と
同じものを、受信側での逆拡散に利用することによっ
て、送信側の1次変調波を受信側で確実に再生すること
ができる。Y (t) = a (t) (4) As described above, the same PN code sequence as used for spreading modulation on the transmitting side is used for despreading on the receiving side, so that transmission is performed. The primary modulated wave on the receiving side can be reliably reproduced on the receiving side.
【0009】ところで、このようなスペクトル拡散通信
を利用した無線通信装置として、たとえば特開平6−2
32802号公報に開示されたものがある。上記の無線
通信装置は、それぞれ固有の交信ゾーンを有する複数の
固定制御局と、各交信ゾーン内に存在する複数の移動端
末局とを備え、各交信ゾーン毎に固有の拡散符号列(P
N符号列)を用いてスペクトル拡散通信を行っている。As a wireless communication apparatus utilizing such spread spectrum communication, for example, Japanese Patent Laid-Open No.
There is one disclosed in Japanese Patent No. 32802. The above wireless communication apparatus includes a plurality of fixed control stations each having a unique communication zone, and a plurality of mobile terminal stations existing in each communication zone, and a unique spreading code string (P) for each communication zone.
(N code strings) to perform spread spectrum communication.
【0010】具体的には、固定制御局が自局の交信ゾー
ン内に存在する全ての移動端末局に拡散符号の通知パケ
ットを送出し、移動端末局は、上記通知パケットを受信
すると、通知パケットの受信信号レベルが前回までに記
憶した受信信号レベルよりも高くなり、かつ、上記通知
パケットによって通知された拡散符号と自局の拡散符号
とが一致しなくなった場合に、通知パケットの拡散符号
と一致するまで自局の拡散符号を変更し、一致したとこ
ろで、その拡散符号を自局の拡散符号として新たに設定
している。[0010] Specifically, the fixed control station sends a spreading code notification packet to all the mobile terminals existing in the communication zone of the own station, and the mobile terminal station receives the notification packet and receives the notification packet. If the received signal level of the received signal is higher than the received signal level stored up to the previous time, and the spreading code notified by the notification packet does not match the spreading code of the own station, the spreading code of the notification packet The spreading code of the own station is changed until they match, and when they match, the spreading code is newly set as the spreading code of the own station.
【0011】このような構成によって、例えば移動端末
局が移動して他の固定制御局内の交信ゾーンに入ること
で、移動端末局の拡散符号と固定制御局の拡散符号とが
一致しなくなった場合でも、各移動端末局での拡散符号
が自動的に切換えられて拡散符号同士が再び一致するよ
うになり、新たな交信ゾーン内での交信を正常に行うこ
とが可能となっている。With this configuration, for example, when the mobile terminal station moves and enters a communication zone in another fixed control station, the spreading code of the mobile terminal station does not match the spreading code of the fixed control station. However, the spreading code in each mobile terminal station is automatically switched so that the spreading codes match each other again, and communication within a new communication zone can be performed normally.
【0012】しかしながら、拡散符号を保持するための
保持部を、保持すべき拡散符号列の数に対応した数だけ
設ける必要があり、その結果、保持部の構成が複雑にな
るとともに、拡散符号列の切換え制御も複雑になるとい
う問題が生じる。なお、上記従来技術では、移動端末局
における拡散符号列の具体的な切換えタイミング等につ
いての開示も一切ない。However, it is necessary to provide the number of holding units for holding the spread codes by the number corresponding to the number of the spread code strings to be held. As a result, the structure of the holding unit becomes complicated, and the spread code strings are stored. Is also complicated. In addition, in the above-mentioned prior art, there is no disclosure at all about the specific switching timing of the spread code sequence in the mobile terminal station.
【0013】そこで、このような不具合を解消するため
に、本件出願人は、特願平10−239864号を提案
した。その構成を図10で示す。図10は、他の従来技
術のマッチトフイルタの電気的構成を示すブロック図で
ある。このマッチトフイルタにおいて、フイルタ動作を
行う部分は、受信したスペクトル拡散信号dm と拡散符
号とに基づいて相互間の相関演算を行う相関演算手段で
ある相関器92(0)〜92(N+1)と、一定区間分
の拡散符号を前記各相関器92(0)〜92(N+1)
にチップ周期Tc(=拡散符号の1ビット期間)で順次
遅延させて出力するループ状に設けられた拡散符号遅延
手段である遅延素子91(0)〜91(N+1)と、相
関器92(0)〜92(N+1)の出力を前記チップ周
期Tcで順次選択する選択手段であるマルチプレクサ9
5とを備えて構成されている。前記マルチプレクサ95
によって、前記一定区間分の拡散符号との演算結果の含
まれる出力が選択されて相関信号rm として出力され、
後段の判定回路による所定の閾値との比較などによっ
て、最大値の位相が同期位相であると判定され、またそ
の最大値が逆拡散出力(ベースバンド信号)として使用
される。[0013] In order to solve such a problem, the present applicant has proposed Japanese Patent Application No. 10-239864. The configuration is shown in FIG. FIG. 10 is a block diagram showing an electrical configuration of another conventional matched filter. In this matched filter, the portion performing the filter operation, the correlator 92 is a correlation operation means for performing a correlation operation between each other based on the spread spectrum signal d m received spreading code (0) ~92 (N + 1 ) , And the spread codes for a certain section are converted into the correlators 92 (0) to 92 (N + 1).
And delay elements 91 (0) to 91 (N + 1), which are spread code delay means provided in a loop and sequentially delayed with a chip cycle Tc (= one bit period of the spread code), and a correlator 92 (0). ) To 92 (N + 1), which are selection means for sequentially selecting the outputs in the chip cycle Tc.
5 is provided. The multiplexer 95
, The output contained in the calculation result of the spread code of the predetermined time section is outputted is selected as the correlation signal r m,
The phase of the maximum value is determined to be the synchronous phase by comparison with a predetermined threshold value by a determination circuit at the subsequent stage, and the maximum value is used as a despread output (baseband signal).
【0014】このマッチトフイルタは、(M+N)タッ
プの相関器を有し、タップ数Nは拡散比(拡散符号列の
周期に対応する個数)に等しく、またタップ数Mはダン
プ符号列の周期に対応する個数に等しいものとする。以
降、M=2として図10の説明を進める。また図10
は、後述するように、前記遅延素子91(0)〜91
(N+1)に拡散符号発生回路96からの拡散符号列を
入力せず、1種類の拡散符号列を環状にループさせ続け
ている状態を示している。This matched filter has a correlator of (M + N) taps, and the number of taps N is equal to the spreading ratio (the number corresponding to the period of the spread code sequence), and the number of taps M is the period of the dump code sequence. Is assumed to be equal to the number corresponding to. Hereinafter, the description of FIG. 10 will proceed with M = 2. FIG.
Are the delay elements 91 (0) to 91 (91) as described later.
This shows a state in which the spread code sequence from the spread code generation circuit 96 is not input to (N + 1), and one type of spread code sequence is continuously looped in a loop.
【0015】遅延回路91は、(N+2)個の遅延素子
91(n)が前記環状(リング状)に接続された構成と
なっている(前記M=2から、0≦n≦N+1、以後、
総称するときには91のみで表し、91(0)は0番目
の遅延素子、91(1)は1番目の遅延素子、91
(n)はn番目の遅延素子であることを表す。相関器等
に関しても同様に表す。)。The delay circuit 91 has a configuration in which (N + 2) delay elements 91 (n) are connected in a ring shape (from M = 2, 0 ≦ n ≦ N + 1;
When they are collectively referred to, they are represented by only 91, 91 (0) is the 0th delay element, 91 (1) is the 1st delay element, 91 (1)
(N) represents the n-th delay element. The same applies to correlators and the like. ).
【0016】相関器92(n)も前記遅延素子91
(n)と同様に、拡散符号列の周期に対応する個数Nに
加え、ダンプ符号列に対応するM個分多い個数だけ設け
られており、各相関器92(n)は、同一のスペクトル
拡散受信信号dm と各遅延素子91(n)の出力である
拡散符号p(n)とを入力とし、相関出力rm (n)を
出力する。こうして、隣り合う相関器92には1時点ず
つずれた拡散符号が入力されることになる。各相関器9
2(n)は、それぞれ乗算回路93(n)および積分回
路94(n)から構成される。乗算回路93(n)は、
受信信号dm と遅延素子91(n)の出力である拡散符
号p(n)との積を求め、積分回路94(n)でその積
の積分を行う。The correlator 92 (n) also includes the delay element 91
Similarly to (n), in addition to the number N corresponding to the cycle of the spread code string, the number corresponding to the number M larger than the number corresponding to the dump code string is provided, and each correlator 92 (n) has the same spectral spread. the output of which is the received signal d m with each delay element 91 (n) diffusion codes p and (n) as input, and outputs a correlation output r m (n). Thus, the adjacent correlators 92 receive the spread codes shifted by one point in time. Each correlator 9
2 (n) includes a multiplication circuit 93 (n) and an integration circuit 94 (n). The multiplication circuit 93 (n)
Obtains the product of the spread code p (n) is the output of the received signal d m with delay element 91 (n), performs integration of the product in the integrating circuit 94 (n).
【0017】前記各遅延素子91には、上記では拡散符
号p(n)と総称しているけれども、拡散符号p(0)
〜p(N−1)または拡散符号でないダンプ符号dmp
が格納されることになる。ダンプ符号dmpは、拡散符
号列の1周期の最後の符号p(0)の後になるように遅
延素子91(n)に格納されるようになっており、拡散
符号p(0)〜p(N−1)とダンプ符号dmpとは、
前記チップ周期Tc毎のクロックck2に同期して、隣
の遅延素子91(n+1)に順次転送される。図10で
は、時点mにおいて、遅延素子91(0)には拡散符号
p(0)、遅延素子91(1)には拡散符号p(1)、
…、遅延素子91(N−1)には拡散符号p(N−
1)、遅延素子91(N),91(N+1)にはダンプ
符号dmpが格納されているものとしている。Although each of the delay elements 91 is generically referred to as a spreading code p (n) in the above, the spreading code p (0)
~ P (N-1) or a non-spread code dump code dmp
Will be stored. The dump code dmp is stored in the delay element 91 (n) so as to be after the last code p (0) of one cycle of the spread code sequence, and the spread codes p (0) to p (N -1) and the dump code dmp are:
In synchronization with the clock ck2 for each chip cycle Tc, the data is sequentially transferred to the adjacent delay element 91 (n + 1). In FIG. 10, at time point m, the spreading code p (0) is applied to the delay element 91 (0), the spreading code p (1) is applied to the delay element 91 (1),
..., the delay element 91 (N-1) has a spreading code p (N-
1) It is assumed that the dump code dmp is stored in the delay elements 91 (N) and 91 (N + 1).
【0018】次の時点m+1では、遅延素子91(1)
には拡散符号p(0)、…、遅延素子91(N−1)に
は拡散符号p(N−2)、遅延素子91(N)には拡散
符号p(N−1)、遅延素子91(N+1)にはダンプ
符号dmpが格納される。遅延素子91(0)には、前
記時点mにおいて遅延素子91(N+1)に格納されて
いたダンプ符号dmpが格納される。At the next time point m + 1, the delay element 91 (1)
, The spreading code p (N-2) for the delay element 91 (N-1), the spreading code p (N-1) for the delay element 91 (N), the delay element 91 (N + 1) stores a dump code dmp. The dump code dmp stored in the delay element 91 (N + 1) at the time point m is stored in the delay element 91 (0).
【0019】そして、この図10の時点mでは、相関器
92(0)だけが、拡散符号p(n)の1周期分(p
(0)からp(N−1))の積分を行っており、該相関
器92(0)の出力rm (0)は、受信信号dm と拡散
符号p(n)との相互相関関数である。他の相関器92
(1)はp(1)〜p(N−1)の拡散符号、相関器9
2(2)はp(2)〜p(N−1)の拡散符号、…、相
関器92(N−1)は拡散符号p(N−1)のみと、受
信信号dm との相互相関関数、つまり部分相互相関関数
を出力することになる。マルチプレクサ95には、全相
関器92の出力rm (0)〜rm (N+1)が入力さ
れ、その内、前記の拡散符号p(0)が入力された相関
器92(0)の出力rm (0)を相関信号rm として出
力する。したがって、rm =rm (0)となる。そして
この相関器92(0)の積分回路94(0)には、次の
時点m+1では、前記のとおりダンプ符号dmpが入力
され、ダンプを行う。At the time point m in FIG. 10, only the correlator 92 (0) operates for one period (p) of the spreading code p (n).
Output r m (0 from (0) p (N-1)) is subjected to integration, the correlator 92 (0)), the cross-correlation function between the received signal d m and the spread code p (n) It is. Other correlators 92
(1) is a spreading code of p (1) to p (N-1), a correlator 9
2 (2) spreading codes of p (2) ~p (N- 1), ..., the correlator 92 (N-1) is only spread code p (N-1), the cross-correlation between the received signal d m A function, that is, a partial cross-correlation function will be output. The multiplexer 95, the output r m of all the correlators 92 (0) ~r m (N + 1) is input, of which the output r of the correlator 92 (0) in which the spread code p (0) is input m (0) is output as the correlation signal r m. Therefore, r m = r m (0) . Then, at the next time point m + 1, the dump code dmp is input to the integration circuit 94 (0) of the correlator 92 (0) to perform dumping as described above.
【0020】前記時点m+1では、相関器92(1)だ
けが拡散符号p(n)の1周期分の積分を行っている。
しかも拡散符号p(0)を乗算する受信信号がdm+1 で
あるので、時点mのとき(拡散符号p(0)を乗算する
受信信号はdm )とは、受信信号と拡散符号との位相は
1ずれている。この相互相関関数出力である相関器92
(1)の出力rm+1 (1)を、マルチプレクサ95は選
択して相関信号rm+1を出力する。そして、選択された
相関器92(1)の積分回路94(1)は、次の時点m
+2にダンプを行う。At the time point m + 1, only the correlator 92 (1) integrates one period of the spreading code p (n).
Moreover, since the received signal to be multiplied by the spreading code p (0) is d m + 1 , at the time point m (the received signal to be multiplied by the spreading code p (0) is d m ) Are shifted by one. Correlator 92 which is the output of this cross-correlation function
The multiplexer 95 selects the output rm + 1 of (1) and outputs the correlation signal rm + 1 . Then, the integration circuit 94 (1) of the selected correlator 92 (1) outputs the next time point m.
Dump to +2.
【0021】このようにして、マルチプレクサ95は相
関器出力を順次選択してゆき、時点m+N−1ではr
m+N-1 (N−1)を出力する。そして、時点m+Nでは
rm+N、時点m+N+1ではrm+N+1 を出力した後、時
点m+N+2で再び相関器92(0)の出力r
m+N+2 (0)を出力する。つまり、各相関器92(n)
は、それぞれチップ周期Tc毎にずれてゆく受信信号d
m と拡散符号p(n)との相互相関関数を順次計算す
る。In this way, the multiplexer 95 sequentially selects the correlator output, and at the time point m + N-1, r
m + N-1 (N-1) is output. Then, when m + N In r m + N, after outputting the time m + N + 1 in r m + N + 1, the output r of the correlator 92 again at time m + N + 2 (0)
Outputs m + N + 2 (0). That is, each correlator 92 (n)
Is the received signal d which is shifted at every chip cycle Tc.
The cross-correlation function between m and the spreading code p (n) is sequentially calculated.
【0022】そして、拡散符号列の1周期長が過ぎた時
点m+Nでは、相関器92(N)が相互相関関数rm+N
(N)を出力し、積分回路94(N−2),94(N−
1)がダンプを行う。相関器92(0)が次に相互相関
関数を出力するのは時点m+N+2である。つまり、1
つの相関器が相互相関関数を出力する周期は、拡散比N
ではなく、相関器の個数N+2に一致する。しかし、相
互相関関数は、各時点毎に途切れることなく出力され
る。以上が、図10で遅延回路91に1つの拡散符号列
のみを用い、拡散符号列を環状にループさせ続けている
マッチトフイルタ動作の説明である。Then, at the time point m + N at which one cycle length of the spread code string has passed, the correlator 92 (N) sets the cross-correlation function r m + N
(N), and output to the integration circuits 94 (N-2) and 94 (N-
1) performs a dump. The next time the correlator 92 (0) outputs the cross-correlation function is at time m + N + 2. That is, 1
The period at which the two correlators output the cross-correlation function is the diffusion ratio N
Instead, it matches the number of correlators N + 2. However, the cross-correlation function is output without interruption at each time point. The above is the description of the matched filter operation in FIG. 10 in which only one spreading code string is used for the delay circuit 91 and the spreading code string is continuously looped in a loop.
【0023】上記のマッチトフイルタの構成において、
任意の拡散符号列の使用を可能にするために、遅延素子
91(0)と遅延素子91(1)との間に、スイッチ9
7と、拡散符号発生回路96とが追加されている。つま
り元の拡散符号列を他の拡散符号列に入換える際には、
スイッチ97をループから切離し、遅延素子91(0)
の出力に代わって、対応する遅延素子91(1)に拡散
符号発生回路96から拡散符号列を入力する。通常は、
スイッチ97は前述のように遅延素子91(0)の出力
を選択するようにして、1種類の拡散符号列でマッチト
フィルタ動作している。In the configuration of the matched filter described above,
A switch 9 is provided between the delay element 91 (0) and the delay element 91 (1) to enable the use of an arbitrary spreading code sequence.
7 and a spreading code generation circuit 96 are added. In other words, when replacing the original spreading code string with another spreading code string,
The switch 97 is disconnected from the loop, and the delay element 91 (0)
Is input to the corresponding delay element 91 (1) from the spreading code generation circuit 96. Normally,
As described above, the switch 97 performs the matched filter operation with one type of spreading code string so as to select the output of the delay element 91 (0).
【0024】[0024]
【発明が解決しようとする課題】図10のように構成さ
れるマッチトフィルタでは、前記の移動端末局の拡散符
号と固定制御局の拡散符号とが一致しなくなった場合に
は、スイッチ97によって、環状に格納されている拡散
符号列の一部を切って、別に設けられた拡散符号発生回
路96で発生した他の拡散符号と入換えることができ、
拡散符号を保持するための構成を簡略化することができ
るとともに、拡散符号列の切換え制御も簡単になる。In the matched filter configured as shown in FIG. 10, when the spreading code of the mobile terminal station and the spreading code of the fixed control station do not match, the switch 97 is used. , A part of the spreading code string stored in a ring can be cut and replaced with another spreading code generated by a separately provided spreading code generation circuit 96,
The configuration for holding the spreading code can be simplified, and the switching control of the spreading code sequence is also simplified.
【0025】しかしながら、各遅延素子91(0)〜9
1(N+1)内を循環している拡散符号を拡散符号発生
回路96で発生された拡散符号に切換える位置が、スイ
ッチ97の1ヶ所しかなく、その箇所でしか拡散符号を
入換えることができないので、各積分回路94(0)〜
94(N+1)から相関関数rm(0)〜rm(N+
1)を切れ目なく出力させながら符号を入換えるには、
拡散符号の周期の終端を認識する必要があり、その終端
が拡散符号切換え位置までシフトされたときに初めて切
換えることができる。このため、拡散符号の切換えの指
示があってから新しい拡散符号による相関関数が出力さ
れるまでの時間が余計にかかるという問題がある。However, each of the delay elements 91 (0) -9 (9)
There is only one switch 97 at which the spreading code circulating in 1 (N + 1) is switched to the spreading code generated by the spreading code generating circuit 96, and the spreading code can be switched only at that position. , Each integration circuit 94 (0)-
From 94 (N + 1), the correlation functions rm (0) to rm (N +
To change the code while outputting 1) seamlessly,
It is necessary to recognize the end of the period of the spreading code, and the switching can be performed only when the end is shifted to the spreading code switching position. For this reason, there is a problem in that it takes extra time from the instruction to switch the spreading code to the output of the correlation function by the new spreading code.
【0026】本発明は、上記の問題点を解決するために
なされたもので、その目的は、拡散符号列の切換え制御
をより短時間で容易に行うことができるマッチトフィル
タを提供することを目的としている。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a matched filter which can easily perform switching control of a spread code string in a shorter time. The purpose is.
【0027】[0027]
【課題を解決するための手段】本発明に係るマッチトフ
ィルタは、上記の課題を解決するために、少なくとも拡
散符号の符号長に対応した段数がループ状に接続され、
保持している拡散符号を、該拡散符号の周期で順次転送
してゆく拡散符号遅延手段と、前記各拡散符号遅延手段
に個別的に対応して設けられ、同一タイミングでサンプ
リングされた受信スペクトル拡散信号と前記拡散符号遅
延手段からの拡散符号との相互間の相関を演算する相関
演算手段と、前記各相関演算手段での演算結果の内、予
め定める一定区間分の拡散符号との演算結果の含まれる
出力を選択する選択手段と、拡散符号発生手段と、前記
ループを開放するスイッチとを含み、前記スイッチによ
って開放された拡散符号遅延手段から、前記拡散符号発
生手段で発生された他の拡散符号列を入力可能にしたマ
ッチトフィルタにおいて、前記スイッチを複数の拡散符
号遅延手段に対して設け、拡散符号列を入力すべき拡散
符号遅延手段を選択し、対応するスイッチを制御する拡
散符号入力選択手段をさらに備えることを特徴とする。According to the matched filter of the present invention, in order to solve the above-mentioned problem, at least the number of stages corresponding to the code length of the spread code is connected in a loop,
Spreading code delay means for sequentially transferring the held spreading codes in the cycle of the spreading code, and receiving spectrum spreading means provided individually corresponding to the respective spreading code delay means and sampled at the same timing. A correlation calculating means for calculating a correlation between the signal and the spreading code from the spreading code delay means; and a calculation result of a predetermined predetermined interval of the spreading code among the calculation results of the correlation calculating means. A selecting means for selecting an output to be included, a spreading code generating means, and a switch for releasing the loop, and from the spreading code delay means opened by the switch, another spread generated by the spreading code generating means. In a matched filter capable of inputting a code string, the switch is provided for a plurality of spreading code delay means, and a spreading code delay means to which a spreading code string is to be input is selected. And characterized by further comprising a spreading code input selection means for controlling the corresponding switch.
【0028】上記の構成によれば、相関演算手段におい
て、受信したスペクトル拡散信号と拡散符号遅延手段に
保持された拡散符号とに基づいて相関演算が行われ、そ
の演算結果の内、予め定める一定区間分の拡散符号との
演算結果の含まれる出力が選択手段で選択されて導出さ
れ、後段の判定回路などで、その最大値の位相が同期位
相であると判定され、またその最大値が逆拡散出力(ベ
ースバンド信号)として使用される。According to the above arrangement, in the correlation operation means, the correlation operation is performed based on the received spread spectrum signal and the spread code held in the spread code delay means. The output including the calculation result with the spread code for the section is selected and derived by the selecting means, and the determination circuit or the like at the subsequent stage determines that the phase of the maximum value is the synchronous phase, and the maximum value is inverted. Used as spread output (baseband signal).
【0029】前記スイッチを開放し、前記拡散符号発生
回路から他の拡散符号を、使用中の拡散符号に差換えて
前記拡散信号遅延手段に入力しようとするとき、前記ス
イッチは複数の拡散符号遅延手段に対して設けられてお
り、拡散符号入力選択手段は、ループ状の前記拡散信号
遅延手段内を循環している前記使用中の拡散符号列の終
端を認識し、拡散符号の切換え要求の発生から、最も速
く終端になる拡散信号遅延手段に対応したスイッチを適
切なタイミングで切換え、そのスイッチから、前記他の
拡散符号の入力を行う。When the switch is opened to replace another spreading code from the spreading code generation circuit with the spreading code in use and to input the spread signal delay means, the switch is provided with a plurality of spreading code delay means. The spreading code input selecting means recognizes the end of the used spreading code sequence circulating in the loop-shaped spreading signal delay means, and generates a request for switching the spreading code. The switch corresponding to the spread signal delay means which terminates the fastest is switched at an appropriate timing, and the other spread code is input from the switch.
【0030】したがって、拡散符号が複数種類使用され
る場合に、該拡散符号の切換えを速やかに行うことがで
き、切換えから新しい拡散符号による相関演算までの演
算時間を短縮することができる。Therefore, when a plurality of types of spreading codes are used, the switching of the spreading codes can be performed quickly, and the calculation time from the switching to the correlation calculation using the new spreading codes can be reduced.
【0031】また、本発明に係るマッチトフィルタで
は、前記拡散符号遅延手段の段数は、拡散符号列の周期
に対応した数Nとダンプ符号列の周期に対応した数Mと
の和に設定され、前記拡散符号入力選択手段は、ダンプ
符号区間と拡散符号区間とを識別するための遅延回路
と、論理積回路と、セットリセット付ラッチ回路とを備
え、前記遅延回路は、前記M+N個のリセット付き遅延
回路がループ状に設けられて構成され、各遅延回路の出
力は、前記論理積回路によって、拡散符号列の入換えを
許可するGO信号との論理積が取られて出力され、前記
セットリセット付ラッチ回路にSTOP信号が与えられ
るまで、前記拡散符号列を入力すべき拡散符号遅延手段
を選択する切換え信号を出力することを特徴とする。In the matched filter according to the present invention, the number of stages of the spreading code delay means is set to the sum of the number N corresponding to the cycle of the spreading code string and the number M corresponding to the cycle of the dump code string. The spread code input selecting means includes a delay circuit for distinguishing between a dump code section and a spread code section, an AND circuit, and a latch circuit with set reset, and the delay circuit includes the M + N reset circuits. The output of each delay circuit is ANDed by the AND circuit with a GO signal permitting replacement of a spread code string, and is output. Until the STOP signal is supplied to the latch circuit with reset, a switching signal for selecting a spreading code delay unit to which the spreading code sequence is to be input is output.
【0032】上記の構成によれば、拡散符号列の他にダ
ンプ符号列を設け、拡散符号遅延手段および相関演算手
段も、拡散符号列分のN個に、このダンプ符号列分のM
個がさらに設けられているので、連続して相関演算結果
を出力しつつ、前記相関演算手段のオフセット除去など
のリセット動作を行うことができるとともに、一周期分
の拡散符号列とダンプ符号列の切換わりを検知でき、前
記使用中の拡散符号列の終端の認識を行い、切換えるべ
きスイッチおよびタイミングを自動的に選択することが
できる。According to the above arrangement, a dump code string is provided in addition to the spread code string, and the spread code delay means and the correlation calculation means are also provided with N pieces of the spread code string and M codes of the dump code string.
Are further provided, it is possible to perform a reset operation such as offset removal of the correlation operation means while continuously outputting a correlation operation result, and to generate a spread code string and a dump code string for one cycle. Switching can be detected, the end of the used spreading code string can be recognized, and the switch and timing to be switched can be automatically selected.
【0033】また、ダンプ期間M×Tc(Tcは拡散符
号の1ビット期間)と相関演算期間である拡散符号期間
N×Tcとのループが予め回路に作込まれることにな
り、クロック制御などの複雑な操作を行うことなしに前
記遅延回路のリセットを行うことができるとともに、上
記のように相関演算の終わりとダンプの始まりとの間に
位置する遅延回路が自動的に選択され、他の拡散符号列
の入換え制御が容易になる。Further, a loop of a dump period M × Tc (Tc is a 1-bit period of the spread code) and a spread code period N × Tc which is a correlation operation period is built in the circuit in advance, so that clock control and the like are performed. The delay circuit can be reset without performing a complicated operation, and the delay circuit located between the end of the correlation operation and the start of the dump is automatically selected as described above, and another diffusion circuit is selected. Code string exchange control is facilitated.
【0034】さらにまた、本発明に係るマッチトフィル
タは、前記遅延回路の出力を、ダンプ符号のフラグとし
て用いることを特徴とする。Further, the matched filter according to the present invention is characterized in that an output of the delay circuit is used as a flag of a dump code.
【0035】上記の構成によれば、前記拡散符号遅延手
段におけるダンプ符号のフラグとして、前記拡散符号入
力選択手段の遅延回路を用いるので、前記拡散符号遅延
手段を2ビットでなく1ビットで構成することができ、
回路数を減らすことができる。According to the above configuration, since the delay circuit of the spread code input selecting means is used as the dump code flag in the spread code delay means, the spread code delay means is constituted by one bit instead of two bits. It is possible,
The number of circuits can be reduced.
【0036】また、本発明に係るマッチトフィルタは、
前記拡散符号入力選択手段に関連して、カウンタを含ん
だ拡散符号入力制御手段をさらに設け、前記拡散符号入
力制御手段は、前記GO信号に応答して前記拡散符号発
生回路から出力される拡散符号列の周期に対応した数N
のカウントの後、前記拡散符号入力選択手段にSTOP
信号を与えることを特徴とする。Also, the matched filter according to the present invention is
In addition to the spread code input selecting means, there is further provided a spread code input control means including a counter, wherein the spread code input control means comprises a spread code output from the spread code generation circuit in response to the GO signal. Number N corresponding to column period
After the counting of
Providing a signal.
【0037】上記の構成によれば、拡散長Nの場合、N
個の拡散符号列を入力したことをカウンタで検知し、S
TOP信号を出力することで自動的に拡散符号列の入力
を切離し、前記拡散符号遅延手段内で拡散符号をループ
させることができる。According to the above configuration, when the diffusion length is N, N
The counter detects that the spread code strings have been input,
By outputting the TOP signal, the input of the spread code sequence is automatically cut off, and the spread code can be looped in the spread code delay means.
【0038】さらにまた、本発明に係るマッチトフィル
タは、前記拡散符号入力選択手段に、パワーアップ回路
をさらに備え、前記遅延回路が、電源立ち上げ時に所望
となる設定値以外の値となることを防止することを特徴
とする。Further, in the matched filter according to the present invention, the spread code input selecting means further includes a power-up circuit, and the delay circuit has a value other than a desired set value at power-on. It is characterized by preventing.
【0039】上記の構成によれば、上記遅延回路は電源
立ち上げ時などの初期状態には必ず設定した値になるの
で、遅延回路の初期値が決定せずに拡散符号入力選択手
段が拡散符号入力遅延手段を2回路以上選択するという
不適切な選択がなくなる。According to the above configuration, the delay circuit always has a set value in an initial state such as when the power is turned on, so that the initial value of the delay circuit is not determined and the spread code The inappropriate selection of two or more input delay means is eliminated.
【0040】[0040]
【発明の実施の形態】本発明の実施の第1の形態につい
て、図1〜図4に基づいて説明すれば、以下の通りであ
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS The first embodiment of the present invention will be described below with reference to FIGS.
【0041】図1は、本発明の実施の第1の形態のマッ
チトフイルタの電気的構成を示すブロック図である。こ
のマッチトフイルタにおいて、フイルタ動作を行う部分
は、受信したスペクトル拡散信号Dm と拡散符号とに基
づいて相互間の相関演算を行う相関演算手段である相関
器12(0)〜12(N+1)と、一定区間分の拡散符
号を前記各相関器12(0)〜12(N+1)にチップ
周期Tc(=拡散符号の1ビット期間)で順次遅延させ
て出力するループ状に設けられた拡散符号遅延手段であ
る遅延素子11(0)〜11(N+1)と、相関器12
(0)〜12(N+1)の出力を前記チップ周期Tcで
順次選択する選択手段であるマルチプレクサ15とを備
えて構成されている。前記マルチプレクサ15によっ
て、前記一定区間分の拡散符号との演算結果の含まれる
出力が選択されて相関信号Rm として出力され、後段の
判定回路による所定の閾値との比較などによって、最大
値の位相が同期位相であると判定され、またその最大値
が逆拡散出力(ベースバンド信号)として使用される。FIG. 1 is a block diagram showing an electrical configuration of the matched filter according to the first embodiment of the present invention. In this matched filter, the part that performs the filter operation is a correlator 12 (0) to 12 (N + 1), which is a correlation calculation unit that performs correlation calculation between the received spread spectrum signal Dm and the spread code. And a spreading code provided in a loop for sequentially delaying and outputting a spreading code for a certain section to each of the correlators 12 (0) to 12 (N + 1) at a chip period Tc (= one bit period of the spreading code). Delay elements 11 (0) to 11 (N + 1), which are delay means, and a correlator 12
The multiplexer 15 is a selecting means for sequentially selecting outputs (0) to 12 (N + 1) at the chip cycle Tc. By the multiplexer 15, the fixed section output included in the calculation result of the spread code of the content is output is selected as the correlation signal R m, such as by comparison with a predetermined threshold value due to the subsequent stage of the determination circuit, the maximum value phase Is determined to be the synchronous phase, and the maximum value is used as a despread output (baseband signal).
【0042】このマッチトフイルタは、(M+N)タッ
プの相関器を有し、タップ数Nは拡散比(拡散符号列の
周期に対応する個数)に等しく、またタップ数Mはダン
プ符号列の周期に対応する個数に等しいものとする。以
降、M=2として図1の説明を進める。また図1は、後
述するように、前記遅延素子11(0)〜11(N+
1)に拡散符号発生回路16からの拡散符号列を入力せ
ず、1種類の拡散符号列を環状にループさせ続けている
状態を示している。This matched filter has a correlator with (M + N) taps. The number of taps N is equal to the spreading ratio (the number corresponding to the period of the spread code sequence), and the number of taps M is the period of the dump code sequence. Is assumed to be equal to the number corresponding to. Hereinafter, the description of FIG. 1 will proceed with M = 2. FIG. 1 shows the delay elements 11 (0) to 11 (N +
1A shows a state in which the spreading code sequence from the spreading code generation circuit 16 is not input and one type of spreading code sequence is continuously looped in a loop.
【0043】遅延回路11は、(N+2)個の遅延素子
11(n)が前記環状(リング状)に接続された構成と
なっている(前記M=2から、0≦n≦N+1、以後、
総称するときには11のみで表し、11(0)は0番目
の遅延素子、11(1)は1番目の遅延素子、11
(n)はn番目の遅延素子であることを表す。相関器等
に関しても同様に表す。)。The delay circuit 11 has a configuration in which (N + 2) delay elements 11 (n) are connected in a ring shape (from M = 2, 0 ≦ n ≦ N + 1;
When they are collectively referred to, only 11 is used, 11 (0) is the 0th delay element, 11 (1) is the 1st delay element, 11 (1)
(N) represents the n-th delay element. The same applies to correlators and the like. ).
【0044】相関器12(n)も前記遅延素子11
(n)と同様に、拡散符号列の周期に対応する個数Nに
加え、ダンプ符号列に対応するM個分多い個数だけ設け
られており、各相関器12(n)は、同一のスペクトル
拡散受信信号Dm と各遅延素子11(n)の出力である
拡散符号P(n)とを入力とし、相関出力Rm (n)を
出力する。こうして、隣り合う相関器12には1時点ず
つずれた拡散符号が入力されることになる。各相関器1
2(n)は、それぞれ乗算回路13(n)および積分回
路14(n)から構成される。乗算回路13(n)は、
受信信号Dm と遅延素子11(n)の出力である拡散符
号P(n)との積を求め、積分回路14(n)でその積
の積分を行う。The correlator 12 (n) is also the delay element 11
Similarly to (n), in addition to the number N corresponding to the period of the spread code string, the number corresponding to the number M larger than the number corresponding to the dump code string is provided, and each correlator 12 (n) has the same spectral spread. the output of which the received signal D m and the delay element 11 (n) diffusion codes P and (n) as input, and outputs a correlation output R m (n). Thus, the adjacent correlators 12 receive the spread codes shifted by one point in time. Each correlator 1
2 (n) includes a multiplication circuit 13 (n) and an integration circuit 14 (n). The multiplication circuit 13 (n)
The product of the received signal Dm and the spreading code P (n) output from the delay element 11 (n) is obtained, and the integration is performed by the integration circuit 14 (n).
【0045】前記各遅延素子11には、上記では拡散符
号P(n)と総称しているけれども、拡散符号P(0)
〜P(N−1)または拡散符号でないダンプ符号DMP
が格納されることになる。ダンプ符号DMPは、拡散符
号列の1周期の最後の符号P(0)の後になるように遅
延素子11(n)に格納されるようになっており、拡散
符号P(0)〜P(N−1)とダンプ符号DMPとは、
前記チップ周期Tc毎のクロックCK2に同期して、隣
の遅延素子11(n+1)に順次転送される。図1で
は、時点mにおいて、遅延素子11(0)には拡散符号
P(0)、遅延素子11(1)には拡散符号P(1)、
…、遅延素子11(N−1)には拡散符号P(N−
1)、遅延素子11(N),11(N+1)にはダンプ
符号DMPが格納されているものとしている。Although each of the delay elements 11 is collectively referred to as a spreading code P (n) in the above, the spreading code P (0)
-P (N-1) or a dump code DMP that is not a spreading code
Will be stored. The dump code DMP is stored in the delay element 11 (n) so as to be after the last code P (0) of one cycle of the spread code sequence, and the spread codes P (0) to P (N -1) and the dump code DMP are:
In synchronization with the clock CK2 for each chip cycle Tc, the data is sequentially transferred to the adjacent delay element 11 (n + 1). In FIG. 1, at time point m, the spreading code P (0) is applied to the delay element 11 (0), the spreading code P (1) is applied to the delay element 11 (1),
, The delay element 11 (N-1) has a spreading code P (N-
1) It is assumed that the dump code DMP is stored in the delay elements 11 (N) and 11 (N + 1).
【0046】実際には、各遅延素子11は2ビットレジ
スタとし、1ビット目に拡散符号P(0)〜P(N−
1)であるかダンプ符号DMPであるのかを示すフラグ
を格納し、拡散符号P(0)〜P(N−1)を示すフラ
グの場合は2ビット目に拡散符号を格納し、ダンプ符号
DMPを示すフラグの場合は2ビット目には何を格納し
てもよい。各遅延素子11(n)の2ビット目のデータ
の内、拡散符号P(0)〜P(N−1)が各相関器12
の積分回路14への入力P(0)〜P(N−1)とな
り、上記フラグ自身が積分回路14のダンプを行うかど
うかの符号となる。Actually, each delay element 11 is a 2-bit register, and the spread codes P (0) to P (N-
1) or a dump code DMP is stored. If the flag indicates a spread code P (0) to P (N-1), the spread code is stored in the second bit, and the dump code DMP is stored. May be stored in the second bit. Of the data of the second bit of each delay element 11 (n), the spreading codes P (0) to P (N-1) correspond to the correlators 12 (n).
Are input P (0) to P (N-1) to the integrating circuit 14, and the flag itself is a sign indicating whether to dump the integrating circuit 14.
【0047】次の時点m+1では、遅延素子11(1)
には拡散符号P(0)、…、遅延素子11(N−1)に
は拡散符号P(N−2)、遅延素子11(N)には拡散
符号P(N−1)、遅延素子11(N+1)にはダンプ
符号DMPが格納される。遅延素子11(0)には、前
記時点mにおいて遅延素子11(N+1)に格納されて
いたダンプ符号DMPが格納される。At the next time point m + 1, the delay element 11 (1)
, The spreading code P (N-2) for the delay element 11 (N-1), the spreading code P (N-1) for the delay element 11 (N), and the delay element 11 (N + 1) stores the dump code DMP. The dump code DMP stored in the delay element 11 (N + 1) at the time point m is stored in the delay element 11 (0).
【0048】ここで、前記図1の時点mでの各相関器1
2(n)の出力Rm (n)を式で示すと、以下のように
なる。Here, each correlator 1 at the time point m in FIG.
The output R m (n) of 2 (n) is expressed by the following equation.
【0049】[0049]
【数1】 (Equation 1)
【0050】つまり、この図1の時点mでは、相関器1
2(0)だけが、拡散符号P(n)の1周期分(P
(0)からP(N−1))の積分を行っており、該相関
器12(0)の出力Rm (0)は、受信信号Dm と拡散
符号P(n)との相互相関関数である。他の相関器12
(1)はP(1)〜P(N−1)の拡散符号、相関器1
2(2)はP(2)〜P(N−1)の拡散符号、…、相
関器12(N−1)は拡散符号P(N−1)のみと、受
信信号Dm との相互相関関数、つまり部分相互相関関数
を出力することになる。マルチプレクサ15には、全相
関器12の出力Rm(0)〜Rm (N+1)が入力さ
れ、その内、前記の拡散符号P(0)が入力された相関
器12(0)の出力Rm (0)を相関信号Rm として出
力する。したがって、Rm =Rm (0)となる。そして
この相関器12(0)の積分回路14(0)には、次の
時点m+1では、前記のとおりダンプ符号DMPが入力
され、ダンプを行う。ダンプに関しては後述する。That is, at the time point m in FIG.
Only 2 (0) corresponds to one period (P) of the spreading code P (n).
(0) to P (N-1)), and the output R m (0) of the correlator 12 (0) is a cross-correlation function between the received signal D m and the spreading code P (n). It is. Other correlators 12
(1) is a spreading code of P (1) to P (N-1), a correlator 1
2 (2) spreading codes of P (2) ~P (N- 1), ..., the correlator 12 (N-1) is only spread code P (N-1), the cross-correlation between the received signal D m A function, that is, a partial cross-correlation function will be output. The outputs R m (0) to R m (N + 1) of all the correlators 12 are input to the multiplexer 15, and the output R of the correlator 12 (0) to which the spread code P (0) is input is input. m (0) is output as a correlation signal R m. Therefore, R m = R m (0). Then, at the next time point m + 1, the dump code DMP is input to the integration circuit 14 (0) of the correlator 12 (0) to perform dumping as described above. The dump will be described later.
【0051】前記時点m+1では、相関器12(1)だ
けが拡散符号P(n)の1周期分の積分を行っている。
しかも拡散符号P(0)を乗算する受信信号がDm+1 で
あるので、時点mのとき(拡散符号P(0)を乗算する
受信信号はDm )とは、受信信号と拡散符号との位相は
1ずれている。この相互相関関数出力である相関器12
(1)の出力Rm+1 (1)を、マルチプレクサ15は選
択して相関信号Rm+1を出力する。そして、選択された
相関器12(1)の積分回路14(1)は、次の時点m
+2にダンプを行う。At the time point m + 1, only the correlator 12 (1) performs integration for one cycle of the spreading code P (n).
Moreover, since the received signal multiplied by the spreading code P (0) is D m + 1 , at the time point m (the received signal multiplied by the spreading code P (0) is D m ), Are shifted by one. Correlator 12 which is the output of this cross-correlation function
The multiplexer 15 selects the output R m + 1 (1) of (1) and outputs the correlation signal R m + 1 . Then, the integration circuit 14 (1) of the selected correlator 12 (1) outputs the next time point m
Dump to +2.
【0052】このようにして、マルチプレクサ15は相
関器出力を順次選択してゆき、時点m+N−1ではR
m+N-1 (N−1)を出力する。そして、時点m+Nでは
Rm+N、時点m+N+1ではRm+N+1 を出力した後、時
点m+N+2で再び相関器12(0)の出力R
m+N+2 (0)を出力する。つまり、各相関器12(n)
は、それぞれチップ周期Tc毎にずれてゆく受信信号D
m と拡散符号P(n)との相互相関関数を順次計算す
る。In this way, the multiplexer 15 sequentially selects the correlator output, and at the time point m + N-1, R
m + N-1 (N-1) is output. After outputting R m + N at time m + N and R m + N + 1 at time m + N + 1, the output R of the correlator 12 (0) is again output at time m + N + 2.
Outputs m + N + 2 (0). That is, each correlator 12 (n)
Is the received signal D which is shifted at every chip cycle Tc.
The cross-correlation function between m and the spreading code P (n) is sequentially calculated.
【0053】前記のとおり、ダンプは、遅延素子11
(n)のフラグがダンプ符号DMPを示しているときに
行われる。図1の時点mでは、相関器12(0)が相互
相関関数Rm (0)を出力し、相関器12(N),12
(N+1)がダンプ符号DMPの入力となり、積分回路
14(N),14(N+1)がダンプを行っている。As described above, the dump is applied to the delay element 11.
This is performed when the flag (n) indicates the dump code DMP. At time m in FIG. 1, the correlator 12 (0) outputs the cross-correlation function R m (0), and the correlators 12 (N), 12 (N)
(N + 1) is an input of the dump code DMP, and the integration circuits 14 (N) and 14 (N + 1) perform dumping.
【0054】次の時点m+1では、相関器12(1)が
相互相関関数Rm+1 (1)を出力し、積分回路14(N
+1)が引続きダンプを行う一方、遅延素子11(0)
には、時点mにおいて遅延素子11(N+1)に格納さ
れていたダンプ符号DMPが格納され、積分回路14
(0)がダンプを行うようになる。同様に、さらに次の
時点m+2では、相関器12(2)が相互相関関数R
m+2 (2)を出力し、遅延素子11(0),11(1)
にはダンプ信号DMPが格納され、積分回路14(0)
は引続きダンプを行い、新たに積分回路14(1)がダ
ンプを行う。At the next time point m + 1, the correlator 12 (1) outputs the cross-correlation function R m + 1 (1), and the integrator circuit 14 (N
+1) continues dumping, while the delay element 11 (0)
Stores the dump code DMP stored in the delay element 11 (N + 1) at the time point m.
(0) starts dumping. Similarly, at the next time point m + 2, the correlator 12 (2) sets the cross-correlation function R
m + 2 (2) and outputs the delay elements 11 (0) and 11 (1)
Stores the dump signal DMP, and the integration circuit 14 (0)
Continues dumping, and the integrating circuit 14 (1) newly performs dumping.
【0055】そして、拡散符号列の1周期長が過ぎた時
点m+Nでは、相関器12(N)が相互相関関数Rm+N
(N)を出力し、積分回路14(N−2),14(N−
1)がダンプを行う。相関器12(0)が次に相互相関
関数を出力するのは時点m+N+2である。つまり、1
つの相関器が相互相関関数を出力する周期は、拡散比N
ではなく、相関器の個数N+2に一致する。しかし、相
互相関関数は、各時点毎に途切れることなく出力され
る。Then, at the time point m + N at which one cycle length of the spread code string has passed, the correlator 12 (N) sets the cross-correlation function R m + N
(N) and outputs the integration circuits 14 (N-2) and 14 (N-
1) performs a dump. The next time the correlator 12 (0) outputs the cross-correlation function is at time m + N + 2. That is, 1
The period at which the two correlators output the cross-correlation function is the diffusion ratio N
Instead, it matches the number of correlators N + 2. However, the cross-correlation function is output without interruption at each time point.
【0056】このようにして、相互相関関数を出力する
相関器12(n)の前の2つの積分回路14(n−
1),14(n−2)がダンプを行う一方、残りのN個
の相関器は積分を連続的に行い、各時点で相関器の1つ
が必ず相互相関関数を出力する。1つの積分回路14が
ダンプする時間は2Tcになる。このように、ダンプに
関するセトリング時間に相当するM個の相関器と遅延素
子とを追加するだけで、ダンプを高速化する必要がなく
なる。以上が、図1で拡散符号遅延手段である遅延回路
11に1つの拡散符号列のみを用い、拡散符号列を環状
にループさせ続けているマッチトフイルタ動作の説明で
ある。In this way, the two integrators 14 (n-n) before the correlator 12 (n) which outputs the cross-correlation function
1) and 14 (n-2) perform dumping, while the remaining N correlators perform integration continuously, and at each time one of the correlators always outputs a cross-correlation function. The time for one integration circuit 14 to dump is 2Tc. Thus, it is not necessary to increase the speed of the dump simply by adding M correlators and delay elements corresponding to the settling time relating to the dump. The above is the description of the matched filter operation in which only one spreading code sequence is used for the delay circuit 11 as the spreading code delay means in FIG. 1 and the spreading code sequence is continuously looped in a loop.
【0057】続いて、拡散符号列が複数種類ある場合に
ついて、以下に説明する。拡散符号列が1種類の場合と
同様に、タップ数Nは拡散比(拡散符号列の周期に対応
する個数)、タップ数Mはダンプ符号列の周期に対応す
る個数に等しいとし、ここでは前記のとおり、M=2と
して図1の説明を進める。Next, a case where there are a plurality of types of spreading code strings will be described below. As in the case of one type of spreading code string, the number of taps N is equal to the spreading ratio (the number corresponding to the cycle of the spreading code string), and the number of taps M is equal to the number corresponding to the cycle of the dump code string. As described above, the description of FIG.
【0058】上記のマッチトフイルタの構成において、
任意の拡散符号列の使用を可能にするために、遅延回路
11に、拡散符号発生回路16と、スイッチ群17と、
拡散符号入力選択回路18とが追加されている。つまり
元の拡散符号列を他の拡散符号列に入換える際には、拡
散符号入力選択回路18から出力された切換え信号PC
(n)によって選択された単一個のスイッチ17(n)
のみをループから切離し、対応する遅延素子11(n)
に拡散符号発生回路16から拡散符号列を入力する。た
とえば、切換え信号PC(1)によってスイッチ17
(1)が選択された場合、遅延素子11(1)の入力と
しては、遅延素子11(0)の出力に代わって、拡散符
号発生回路16の出力が入力される。通常は、スイッチ
17(1)は前述のように遅延素子11(0)の出力を
選択するようにして、1種類の拡散符号列でマッチトフ
ィルタ動作している。In the configuration of the matched filter described above,
In order to enable use of an arbitrary spreading code sequence, a spreading code generating circuit 16, a switch group 17,
A spreading code input selection circuit 18 is added. That is, when replacing the original spread code sequence with another spread code sequence, the switching signal PC output from the spread code input selection circuit 18 is used.
A single switch 17 (n) selected by (n)
Only from the loop and the corresponding delay element 11 (n)
, A spreading code sequence is input from the spreading code generation circuit 16. For example, the switching signal PC (1) causes the switch 17
When (1) is selected, the output of the spreading code generation circuit 16 is input as the input of the delay element 11 (1) instead of the output of the delay element 11 (0). Normally, the switch 17 (1) performs the matched filter operation with one type of spreading code string so as to select the output of the delay element 11 (0) as described above.
【0059】前記拡散符号入力選択回路18は、たとえ
ば図2のように構成される。セット付遅延素子21
(0)の出力DP(0)はさらに隣のセット付遅延素子
21(1)に接続され、そのセット付遅延素子21
(1)の出力DP(1)は隣のリセット付遅延素子22
(0)に接続される。リセット付遅延素子22(0)の
出力DP(2)がリセット付遅延素子22(1)に、
…、リセット付遅延素子22(N−2)の出力DP
(N)がリセット付遅延素子22(N−1)にと、順次
接続される。最後に配置されたリセット付遅延素子22
(N−1)の出力DP(N+1)はセット付遅延素子2
1(0)に接続され、これらの遅延素子群は、環状に接
続された構成となっており、クロックCK1に同期し
て、前記チップ周期Tc毎に拡散符号列を順次隣の遅延
素子へと送る。The spread code input selection circuit 18 is configured, for example, as shown in FIG. Delay element 21 with set
The output DP (0) of (0) is further connected to the adjacent delay element 21 (1) with set,
The output DP (1) of (1) is connected to the adjacent delay element 22 with reset.
(0). The output DP (2) of the delay element with reset 22 (0) is output to the delay element with reset 22 (1).
..., output DP of delay element with reset 22 (N-2)
(N) are sequentially connected to the delay element with reset 22 (N-1). Delay element 22 with reset arranged last
The output DP (N + 1) of (N-1) is the delay element 2 with set
1 (0), and these delay element groups are connected in a ring shape. In synchronization with the clock CK1, the spread code sequence is sequentially transmitted to the next delay element every chip period Tc. send.
【0060】論理積回路23(1)は、遅延素子21
(0)の反転出力と、遅延素子21(1)の出力と、拡
散符号列の入力を制御するGO信号とを入力として、そ
れらの論理積を出力とする。同様に、論理積回路23
(N+1)は、遅延素子22(N−2)の反転出力と、
遅延素子22(N−1)の出力と、GO信号とを入力と
して、その論理積を出力とする。第1段目に配置される
論理積回路23(0)は、遅延素子22(N−1)の反
転出力と、遅延素子21(0)の出力と、GO信号とを
入力として、それらの論理積を出力とする。The AND circuit 23 (1) includes the delay element 21
The inverted output of (0), the output of the delay element 21 (1), and the GO signal for controlling the input of the spread code string are input, and the logical product of them is output. Similarly, the AND circuit 23
(N + 1) is an inverted output of the delay element 22 (N−2),
The output of the delay element 22 (N-1) and the GO signal are input, and the logical product thereof is output. The AND circuit 23 (0) arranged in the first stage receives the inverted output of the delay element 22 (N-1), the output of the delay element 21 (0), and the GO signal as inputs, and performs a logical operation on these signals. Output the product.
【0061】セットリセット付ラッチ回路24(0)
は、セット端子Sに論理積回路23(0)の出力を、リ
セット端子RにはSTOP信号を入力とし、ラッチした
結果を前記切換え信号PC(0)として出力する。切換
え信号PC(0)は、前記図1でのスイッチ17(0)
の開閉を制御する。Latch circuit 24 (0) with set / reset
Inputs the output of the AND circuit 23 (0) to the set terminal S and the STOP signal to the reset terminal R, and outputs the latched result as the switching signal PC (0). The switching signal PC (0) corresponds to the switch 17 (0) in FIG.
Control the opening and closing of
【0062】セットリセット付ラッチ回路24は、たと
えば図3に示すような2つの論理和回路31,32で構
成され、その動作は、表1で示すように、リセット端子
Rに入力されるSTOP信号の“1”で出力Qを“0”
とし、STOP信号の“0”でセット端子Sへの論理積
回路23(0)の出力が“1”であれば出力Qを“1”
とし、STOP信号も論理積回路23(0)の出力も
“0”のときは出力Qに前回の値を保持する。The latch circuit with set / reset 24 is composed of, for example, two OR circuits 31 and 32 as shown in FIG. 3, and the operation thereof is, as shown in Table 1, the STOP signal inputted to the reset terminal R. The output Q to “0” with “1”
If the STOP signal is “0” and the output of the AND circuit 23 (0) to the set terminal S is “1”, the output Q is set to “1”.
When both the STOP signal and the output of the AND circuit 23 (0) are "0", the output Q holds the previous value.
【0063】[0063]
【表1】 [Table 1]
【0064】同様に、残余のセットリセット付ラッチ回
路24(1)〜24(N+1)は、セット端子Sに対応
する論理積回路23(1)〜23(N+1)の出力を、
リセット端子RにはSTOP信号を入力とし、ラッチし
た結果を、スイッチ17(1)〜17(N+1)の開閉
を制御する切換え信号PC(1)〜PC(N+1)とし
て出力する。すなわち、この拡散符号入力選択回路18
内では、ダンプ符号DMPの周期に対応する個数M(本
説明では2)の“1”と、拡散符号の周期に対応する個
数Nの“0”とがループ状に循環しており、“0”から
“1”に切換わる箇所のみに、拡散符号発生回路16か
らの拡散符号列の入力を行うようにスイッチ17(n)
を切換える切換え信号PC(n)を出力する。Similarly, the remaining set-reset-equipped latch circuits 24 (1) to 24 (N + 1) output the outputs of the AND circuits 23 (1) to 23 (N + 1) corresponding to the set terminal S.
The STOP signal is input to the reset terminal R, and the latched result is output as switching signals PC (1) to PC (N + 1) for controlling the opening and closing of the switches 17 (1) to 17 (N + 1). That is, the spread code input selection circuit 18
Inside, the number “1” of the number M (2 in the present description) corresponding to the cycle of the dump code DMP and the number “0” of the number N corresponding to the cycle of the spread code are circulated in a loop, and The switch 17 (n) is configured to input the spread code sequence from the spread code generation circuit 16 only at the point where "1" is switched to "1".
Is output as a switching signal PC (n).
【0065】図4は、図2で示される拡散符号入力選択
回路18の動作を、各種信号およびクロックを用いて説
明するためのタイミングチャートである。上述のとお
り、ダンプ符号周期Mに対応する個数を2、拡散符号周
期に対応する個数Nを256としている。FIG. 4 is a timing chart for explaining the operation of the spread code input selection circuit 18 shown in FIG. 2 using various signals and clocks. As described above, the number corresponding to the dump code cycle M is 2, and the number N corresponding to the spread code cycle is 256.
【0066】まず、RESET信号の“1”による初期
設定時には、セット付遅延回路21(0),21(1)
が“1”に、またリセット付遅延回路22(0)〜22
(N−1)が“0”にリセットされる。RESET信号
が“0”になることで、遅延回路21(0).21
(1),22(0)〜22(N−1)は、クロックCK
1に同期して、ループ状に循環を開始する。このとき、
遅延回路11も同時にリセットされる。First, at the time of initial setting by the RESET signal "1", the delay circuits 21 (0) and 21 (1) with set are set.
Becomes “1”, and the delay circuits with reset 22 (0) to 22 (22)
(N-1) is reset to "0". When the RESET signal becomes “0”, the delay circuits 21 (0). 21
(1), 22 (0) to 22 (N-1) are clock CK
In synchronization with 1, circulation starts in a loop. At this time,
The delay circuit 11 is also reset at the same time.
【0067】次に、拡散符号列の入力を制御するGO信
号が“1”になると同時に、拡散符号発生回路16から
拡散符号列が出力され始める。このときの遅延回路2
1,22のループ中で、“1”から“0”に切換わる箇
所の論理積回路23(n)の出力信号のみが“1”にセ
ットされる。図4を用いて具体的に説明すると、RES
ET信号が“0”になった後、GO信号が出力されるま
でには、これらの遅延回路21,22は、クロックCK
1に応答して1回シフトしているので、拡散符号列が
“0”から“1”に切換わる箇所は遅延回路21(0)
と遅延回路21(1)との間であり、遅延回路21
(1)の出力と遅延回路21(0)の反転出力とは
“1”となる。GO信号が“1”になっているので、論
理積回路23(1)の出力が“1”になり、セットリセ
ット付ラッチ回路24(1)から出力される切換え信号
PC(1)のみが“1”になり、スイッチ17(1)を
拡散符号発生回路16側に切換える。切換え信号PC
(1)が“1”にセットされたことで、拡散符号列PN
0,PN1,…は拡散符号発生回路16から遅延素子1
1(1)へと順次入力され、クロックCK2によってチ
ップ周期Tc毎に隣の遅延素子11(2),…へと順次
転送されてゆく。Next, at the same time when the GO signal for controlling the input of the spread code sequence becomes “1”, the spread code sequence starts to be output from the spread code generation circuit 16. The delay circuit 2 at this time
In the loop of 1 and 22, only the output signal of the AND circuit 23 (n) at the point where "1" switches to "0" is set to "1". More specifically, referring to FIG.
After the ET signal becomes “0” and before the GO signal is output, the delay circuits 21 and 22
Since the shift is performed once in response to 1, the point where the spread code string switches from “0” to “1” is the delay circuit 21 (0)
Between the delay circuit 21 (1) and the delay circuit 21 (1).
The output of (1) and the inverted output of the delay circuit 21 (0) become "1". Since the GO signal is "1", the output of the AND circuit 23 (1) becomes "1", and only the switching signal PC (1) output from the latch circuit 24 (1) with set / reset is set to "1". 1 ", and switches the switch 17 (1) to the spread code generation circuit 16 side. Switching signal PC
Since (1) is set to “1”, the spreading code string PN
, 0, PN1,...
1 (1), and sequentially transferred to the adjacent delay elements 11 (2),... At every chip cycle Tc by the clock CK2.
【0068】上記拡散符号発生回路16から拡散符号が
256個(PN0〜PN255)出力された後に、ST
OP信号を立て、切換え信号PC(1)を“0”に戻す
ことで、拡散符号遅延回路11は、Tc×(256+
2)周期のループとなり、図1の回路は、初期設定され
た拡散符号列で、前述のようにマッチトフィルタ動作を
行うことができる。After 256 spreading codes (PN0 to PN255) are output from the spreading code generating circuit 16, ST
By raising the OP signal and returning the switching signal PC (1) to “0”, the spreading code delay circuit 11 obtains Tc × (256+
2) It becomes a loop of the period, and the circuit of FIG. 1 can perform the matched filter operation as described above with the initially set spreading code sequence.
【0069】図4の例において、次にGO信号が“1”
になったタイミングで、拡散符号列が“0”から“1”
に切換わる箇所は遅延回路21(1)と遅延回路22
(0)との間であるので、切換え信号PC(2)が
“1”になり、スイッチ17(2)が拡散符号発生回路
16側に切換えられ、新たな拡散符号列PN0’,PN
1’,…は拡散符号発生回路16から遅延素子11
(2)へと順次入力され、クロックCK2によってチッ
プ周期Tc毎に隣の遅延素子11(3),…へと順次転
送されてゆく。In the example of FIG. 4, next, the GO signal is "1".
At the timing when the spreading code string becomes "1" from "0".
Are switched between the delay circuit 21 (1) and the delay circuit 22.
(0), the switching signal PC (2) becomes "1", the switch 17 (2) is switched to the spread code generation circuit 16 side, and new spread code strings PN0 'and PN are output.
1 ′,... Are the spreading code generation circuit 16 to the delay element 11
(2), and is sequentially transferred to the adjacent delay elements 11 (3),... Every chip period Tc by the clock CK2.
【0070】このように本発明のマッチトフィルタは、
拡散符号の切換え中も中断することなくフイルタ動作し
続けることができるとともに、切換えのタイミングを検
知する必要なく、GO信号を立てるだけで、各遅延素子
11に関して設けたスイッチ17の内、循環している拡
散符号列の終端に対応したスイッチを自動的に切換えて
拡散符号列を入力することができ、拡散符号列の終端を
待って拡散符号列を入換える必要がないので、元の拡散
符号列による相互相関関数が出力されてから、新しい拡
散符号列による相互相関関数が出力されるまでの期間
は、拡散符号発生回路16が1周期分の拡散符号を出力
するまでであり、拡散符号列の切換え時間を短縮するこ
とができる。As described above, the matched filter of the present invention
The filter operation can be continued without interruption during the switching of the spread code, and it is not necessary to detect the switching timing, and only by setting the GO signal, the signal is circulated in the switch 17 provided for each delay element 11. The switch corresponding to the end of the existing spread code sequence can be automatically switched to input the spread code sequence, and there is no need to wait for the end of the spread code sequence to replace the spread code sequence. The period from when the cross-correlation function is output to the time when the cross-correlation function using the new spreading code sequence is output is until the spreading code generation circuit 16 outputs one period of spreading code. Switching time can be reduced.
【0071】本発明の第2の実施形態について、前記図
1および図2に基づいて説明すれば以下の通りである。The second embodiment of the present invention will be described below with reference to FIGS. 1 and 2.
【0072】本実施形態では、拡散符号列が拡散符号か
ダンプ符号かどうかを示すフラグとして遅延回路21,
22を用い、各遅延素子11(n)は1ビットレジスタ
とし拡散符号を格納する。ダンプ符号を示すフラグの場
合、遅延素子11(n)には何を格納してもよい。各遅
延素子11(n)の拡散符号が各相関器12(n)の積
分回路14(n)の入力P(n)となり、上記フラグが
積分回路14(n)のダンプを行うかどうかの符号とな
る。In the present embodiment, the delay circuit 21, the flag indicating whether the spread code string is a spread code or a dump code,
22, each delay element 11 (n) is a 1-bit register and stores a spreading code. In the case of the flag indicating the dump code, anything may be stored in the delay element 11 (n). The spreading code of each delay element 11 (n) becomes the input P (n) of the integration circuit 14 (n) of each correlator 12 (n), and the above flag indicates whether or not the integration circuit 14 (n) is to be dumped. Becomes
【0073】このように、遅延素子11におけるダンプ
符号のフラグとして、拡散符号入力選択回路18の遅延
回路21,22をそのまま用いるので、遅延素子11を
2ビットでなく1ビットで構成することができ、回路数
を減らすことができる。As described above, since the delay circuits 21 and 22 of the spread code input selection circuit 18 are used as they are as the flag of the dump code in the delay element 11, the delay element 11 can be constituted by one bit instead of two bits. , The number of circuits can be reduced.
【0074】本発明の第3の実施形態について、図5〜
図7に基づいて説明すれば以下の通りである。A third embodiment of the present invention will be described with reference to FIGS.
The following is a description based on FIG.
【0075】図5は、本発明の実施の第3の形態のマッ
チトフィルタの電気的構成を示すブロック図である。こ
の図5の構成において、図1の構成に類似し、対応する
部分には同一の参照符号を付して示し、その説明を省略
する。本例のマッチトフィルタは、図1の構成に拡散符
号入力制御回路60を追加した構成になっており、該拡
散符号入力制御回路60には、少なくとも1つのカウン
タ回路を含んでおり、その一例を図6に示す。FIG. 5 is a block diagram showing an electrical configuration of a matched filter according to the third embodiment of the present invention. In the configuration of FIG. 5, similar to the configuration of FIG. 1, corresponding portions are denoted by the same reference numerals, and description thereof will be omitted. The matched filter of this example has a configuration obtained by adding a spreading code input control circuit 60 to the configuration of FIG. 1. The spreading code input control circuit 60 includes at least one counter circuit. Is shown in FIG.
【0076】この拡散符号入力制御回路60では、ST
ART信号が、セットリセット付ラッチ62のセット端
子と、論理積回路64の1つの反転入力端子と、論理積
回路65の一方の入力端子とに与えられ、拡散符号列の
入力を許可する信号として機能する。またRESET信
号は、カウンタ61のリセット端子と、論理和回路63
の一方の入力端子と、論理和回路67の一方の入力端子
とに与えられ、それぞれリセット信号として機能する。
セットリセット付ラッチ62のリセット端子は論理和回
路63の出力に接続され、そのセットリセット付ラッチ
62の出力は論理積回路64の入力端子に接続される。In this spread code input control circuit 60, ST
An ART signal is supplied to the set terminal of the latch 62 with set / reset, one inverting input terminal of the AND circuit 64, and one input terminal of the AND circuit 65, and as a signal for permitting the input of the spread code string. Function. The RESET signal is supplied to the reset terminal of the counter 61 and the OR circuit 63.
, And one input terminal of the OR circuit 67, and each functions as a reset signal.
The reset terminal of the latch with set / reset 62 is connected to the output of the OR circuit 63, and the output of the latch with set / reset 62 is connected to the input terminal of the AND circuit 64.
【0077】前記クロックCK1は、論理積回路64の
もう1つの反転入力端子と、論理積回路65の他方の入
力端子と、論理積回路66の一方の入力端子とに与えら
れ、このクロックCK1をトリガとして、拡散符号入力
制御回路60は機能する。論理積回路64の出力がカウ
ンタ61のクロックCOUNT CKとして入力され、
カウンタ61が所定の回数カウントした後に“1”にな
るPNSTOP端子は、論理和回路63の他方の入力端
子と論理積回路66の他方の入力端子とに接続される。The clock CK1 is applied to another inverting input terminal of the AND circuit 64, the other input terminal of the AND circuit 65, and one input terminal of the AND circuit 66. The spreading code input control circuit 60 functions as a trigger. The output of the AND circuit 64 is the clock COUNT of the counter 61. Entered as CK,
The PNSTOP terminal which becomes “1” after the counter 61 counts a predetermined number of times is connected to the other input terminal of the OR circuit 63 and the other input terminal of the AND circuit 66.
【0078】このように構成される拡散符号入力制御回
路60と拡散符号入力選択回路18との動作を、図7の
各種信号およびクロックを示すタイミングチャートを用
いて、前記図4と同様に、M=2、N=256として説
明する。The operation of the spread code input control circuit 60 and the spread code input selection circuit 18 configured as described above will be described with reference to FIG. = 2 and N = 256.
【0079】拡散符号入力制御回路60は、“1”のR
ESET信号によって、カウンタ61が“0”にリセッ
ト、論理和回路63も同時に“0”になることで、セッ
トリセット付ラッチ62も“0”にリセットされ、GO
信号、STOP信号共に、“0”になっている。The spread code input control circuit 60 sets the R of “1”
The counter 61 is reset to “0” by the ESET signal, and the OR circuit 63 is also set to “0” at the same time, whereby the set / reset-added latch 62 is also reset to “0”.
The signal and the STOP signal are both "0".
【0080】前記RESET信号が“0”になり、拡散
符号入力選択回路18でセット付遅延素子21(n)と
リセット付遅延素子22(n)とによる“1”(2個)
と“0”(256個)のループが開始される。次に、S
TART信号が“1”になると、クロックCK1に同期
してGO信号が拡散符号入力選択回路18へと送られ
る。同時に拡散符号発生回路16から拡散符号列が出力
され、この時点での拡散符号入力選択回路18の遅延回
路で“1”から“0”に切換わる遅延素子(図7のタイ
ミングでは遅延素子11(1))に最初の拡散符号“P
N0”の入力が開始される。The RESET signal becomes "0", and the spreading code input selection circuit 18 causes the delay element 21 (n) with set and the delay element 22 (n) with reset to "1" (two).
And a loop of “0” (256) is started. Next, S
When the TART signal becomes "1", the GO signal is sent to the spread code input selection circuit 18 in synchronization with the clock CK1. At the same time, a spreading code string is output from the spreading code generation circuit 16 and the delay element of the spreading code input selection circuit 18 at this point switches from "1" to "0" (at the timing of FIG. 7, the delay element 11 ( 1)) the first spreading code "P
Input of N0 "is started.
【0081】図7の場合は、RESET信号が“0”に
なった後、START信号が出力されるまでには、遅延
回路21,22はクロックCK1によって1回シフトし
ているので、拡散符号列が“0”から“1”に切換わる
箇所は遅延素子21(0)と遅延素子21(1)との間
であり、遅延回路21(1)の出力と遅延回路21
(0)の反転出力とが“1”となっていることによる。
そして、GO信号が“1”になっているので、論理積回
路23(1)の出力が“1”になり、セットリセット付
ラッチ回路24(1)から出力される切換え信号PC
(1)のみが“1”になり、スイッチ17(1)を切換
える。切換え信号PC(1)が“1”にセットされたこ
とで、最初の拡散符号“PN0”が拡散符号発生回路1
6から遅延素子11(1)へと入力される。In the case of FIG. 7, since the delay circuits 21 and 22 are shifted once by the clock CK1 after the RESET signal becomes "0" and before the START signal is output, the spread code string Is switched from "0" to "1" between the delay element 21 (0) and the delay element 21 (1), and the output of the delay circuit 21 (1) and the delay circuit 21 (1).
This is because the inverted output of (0) is "1".
Since the GO signal is "1", the output of the AND circuit 23 (1) becomes "1", and the switching signal PC output from the latch circuit 24 (1) with set / reset is output.
Only (1) becomes "1", and switch 17 (1) is switched. Since the switching signal PC (1) is set to "1", the first spreading code "PN0" is generated by the spreading code generation circuit 1
6 to the delay element 11 (1).
【0082】クロックCK2に同期したチップ周期Tc
で、最初の拡散符号“PN0”は、隣の遅延素子11
(2)に転送され、遅延素子11(1)には、拡散符号
発生回路16からの次の拡散符号“PN1”が入力され
る。以降、クロックCK2に同期して、チップ周期Tc
毎に、遅延素子11(1)には拡散符号発生回路16か
ら“PN255”までの256個の拡散符号が順次入力
され、また各遅延素子11(n)では、クロックCK2
に応答して、前記チップ周期Tc毎に、隣の遅延素子1
1(n+1)へ拡散符号が順次転送される。Chip period Tc synchronized with clock CK2
The first spreading code “PN0” is transmitted to the adjacent delay element 11
The next spread code “PN1” from the spread code generation circuit 16 is input to the delay element 11 (1). Thereafter, in synchronization with the clock CK2, the chip cycle Tc
Each time, 256 spreading codes from the spreading code generating circuit 16 to “PN255” are sequentially input to the delay element 11 (1), and the clock CK2 is input to each delay element 11 (n).
In response to each of the chip periods Tc,
The spread codes are sequentially transferred to 1 (n + 1).
【0083】拡散符号入力制御回路60では、カウンタ
61が拡散符号出力の“255”をカウントすると同時
に、PNSTOP信号に“1”を出力し、論理和回路6
3とセットリセット付ラッチ回路62の動作によって以
後のカウントをストップする。また、PNSTOP信号
の“1”によって、論理積回路66および論理和回路6
7は、拡散符号入力選択回路18へSTOP信号を出力
する。図1の動作と同様に、拡散符号入力選択回路18
はSTOP信号を受け、遅延素子11(1)の入力とし
て、スイッチ17(1)を遅延素子11(0)側に接続
し、遅延回路51内で拡散符号列をループさせる。以後
は、次に拡散符号列の入換えを行うSTART信号が入
力されるまで、遅延回路51は拡散符号とダンプ符号と
のループを継続し、マッチトフィルタ動作を行う。In the spread code input control circuit 60, the counter 61 counts “255” of the spread code output, and at the same time, outputs “1” to the PNSTOP signal.
The subsequent counting is stopped by 3 and the operation of the latch circuit 62 with set / reset. In addition, the logical product circuit 66 and the logical sum circuit 6 are set by the PNSTOP signal “1”.
7 outputs a STOP signal to the spread code input selection circuit 18. As in the operation of FIG. 1, the spread code input selection circuit 18
Receives the STOP signal, connects the switch 17 (1) to the delay element 11 (0) side as an input of the delay element 11 (1), and loops the spread code string in the delay circuit 51. Thereafter, the delay circuit 51 continues the loop of the spread code and the dump code and performs the matched filter operation until the next START signal for replacing the spread code sequence is input.
【0084】次に拡散符号列の入換えを行う際には、前
記START信号を“1”にし、同時に拡散符号発生回
路16から拡散符号列を出力することによって、その時
点の拡散符号入力選択回路18内の遅延回路内で“1”
から“0”に切り替わる遅延素子(図7の第2拡散符号
列入力では11(2))に、最初の拡散符号“PN
0’”の入力が開始される。Next, when replacing the spread code string, the START signal is set to "1", and at the same time, the spread code string is output from the spread code generation circuit 16, so that the spread code input selection circuit at that time is output. "1" in the delay circuit in
The delay element that switches from “0” to “0” (11 (2) in the input of the second spreading code sequence in FIG. 7) is connected to the first spreading code “PN”.
Input of 0 '"is started.
【0085】このように構成することによって、拡散符
号列を切換えるにあたって、拡散符号制御回路60への
START信号の入力と同時に、拡散符号発生回路16
から拡散符号を発生させるだけで、他の拡散符号列との
入換えを行うことができるので、遅延素子11(n)を
ループ側に復帰させるタイミングを検知する必要がなく
なる。また、拡散符号列の終端を待って拡散符号列を入
換える必要はなく、しかも総ての拡散符号列の入力を完
了すると、直ちにスイッチ17(n)がループ側に復帰
されるので、マッチトフィルタ動作を中断することなく
続けることができるとともに、新しい拡散符号列による
相互相関関数が出力されるまでの期間は、拡散符号発生
回路16が1周期分の拡散符号を出力するまでであり、
拡散符号列の切換えの時間を最短とすることができる。With this configuration, when the spread code sequence is switched, the spread code generation circuit 16 and the START signal are input to the spread code control circuit 60 simultaneously.
Since it is possible to perform replacement with another spreading code sequence simply by generating a spreading code from, there is no need to detect the timing of returning the delay element 11 (n) to the loop side. Further, there is no need to wait for the end of the spreading code sequence to replace the spreading code sequence, and when the input of all the spreading code sequences is completed, the switch 17 (n) is immediately returned to the loop side. The period during which the filter operation can be continued without interruption and the cross-correlation function based on the new spreading code sequence is output is until the spreading code generation circuit 16 outputs a one-cycle spreading code.
The time for switching the spreading code sequence can be minimized.
【0086】なお、実際に使われているマッチトフィル
タは、オーバーサンプリングされた受信信号を入力する
のが一般的である。つまり、チップ周期Tcの1/K倍
(Kは通常2以上の整数)で受信信号はサンプリングさ
れており、このようなマッチトフイルタの場合も、上記
拡散符号遅延回路11を適用することは可能である。Incidentally, a matched filter actually used generally receives an oversampled received signal. That is, the received signal is sampled at 1 / K times the chip period Tc (K is usually an integer of 2 or more), and the spread code delay circuit 11 can be applied to such a matched filter. It is.
【0087】本発明の実施の第4の形態について図1、
図2、図8および図9に基づいて説明すれば以下の通り
である。FIG. 1 shows a fourth embodiment of the present invention.
The following is a description based on FIG. 2, FIG. 8, and FIG.
【0088】本実施形態では、拡散符号入力選択回路1
8へのRESET信号として、図8に示すパワーアップ
回路80を追加した構成になっている。このパワーアッ
プ回路80は、抵抗81の一端を電源に、他端をダイオ
ード82のアノード側(ノード名:PWUP)に接続
し、ダイオード82のカソード側は接地されている。論
理和回路83は、一方の入力端子に前記ノードPWU
P、他方の入力端子に外部入力RESET’を接続し
て、遅延回路21,22のリセット信号であるRESE
Tを出力する。In this embodiment, the spread code input selection circuit 1
As a RESET signal to the P.8, a power-up circuit 80 shown in FIG. 8 is added. In the power-up circuit 80, one end of a resistor 81 is connected to a power supply, the other end is connected to the anode side (node name: PWUP) of a diode 82, and the cathode side of the diode 82 is grounded. The OR circuit 83 has one input terminal connected to the node PWU.
P, an external input RESET ′ is connected to the other input terminal, and a reset signal
Output T.
【0089】ノードPWUPの電源立ち上げからの時間
毎の変化を図9に示し、この回路の動作を説明する。電
源立ち上げの初期時(時刻t0から時刻t1)には、必
ずノードPWUPが“1”になるので、遅延回路21,
22は強制的にリセットされる。次に、時刻t1にてダ
イオードがオンになると電流が急激に流れ、ノードPW
UPの電位は一気に“0”になる(時刻t1から時刻t
2)。その後(t2以降)は、ノードPWUPは“0”
に固定されるので、RESET信号は外部入力のRES
ET’信号に従う。FIG. 9 shows a change with time from the power-on of the node PWUP, and the operation of this circuit will be described. At the initial stage of power-up (from time t0 to time t1), the node PWUP always becomes “1”.
22 is forcibly reset. Next, when the diode is turned on at time t1, a current flows rapidly, and the node PW
The potential of UP immediately becomes “0” (from time t1 to time t1).
2). Thereafter (after t2), the node PWUP becomes “0”.
RESET signal, so that the RESET signal
Follow the ET 'signal.
【0090】電源立ち上げ時等は、遅延回路21,22
の値が一意に決定しないので、回路のリセットがかかる
までは、拡散符号入力選択回路18の出力PC(n)が
複数個“1”になる可能性があり、その時に拡散符号発
生回路16から新しい拡散符号列の入力が行われてしま
うと、拡散符号遅延回路18の複数箇所において拡散符
号列を同時に入力することになり、受信信号との相関を
計算するための拡散符号列としては不適切となる。そこ
で、上記パワーアップ回路80を追加することによっ
て、遅延回路21,22が電源立ち上げ時に所望となる
設定値以外の値になるのを防ぐことができる。When power is turned on, delay circuits 21 and 22 are used.
Is not uniquely determined, there is a possibility that a plurality of outputs PC (n) of the spread code input selection circuit 18 may become "1" until the circuit is reset. If a new spread code sequence is input, the spread code sequence will be input simultaneously at a plurality of locations of the spread code delay circuit 18, which is inappropriate as a spread code sequence for calculating a correlation with a received signal. Becomes Therefore, by adding the power-up circuit 80, it is possible to prevent the delay circuits 21 and 22 from having a value other than a desired set value when the power is turned on.
【0091】[0091]
【発明の効果】本発明に係るマッチトフィルタは、以上
のように、少なくとも拡散符号の符号長に対応した段数
の拡散符号遅延手段がループ状に接続され、保持してい
る拡散符号を順次転送してゆくようにしたマッチトフィ
ルタにおいて、複数の拡散符号遅延手段に対してスイッ
チを設け、拡散符号入力選択手段が、ループ状の前記拡
散信号遅延手段内を循環している拡散符号列の終端を認
識し、拡散符号の切換え要求の発生から、最も速く終端
になる拡散信号遅延手段に対応したスイッチを適切なタ
イミングで切換え、そのスイッチから、他の拡散符号の
入力を行う。As described above, in the matched filter according to the present invention, the spread code delay means of at least the number of stages corresponding to the code length of the spread code are connected in a loop, and the held spread codes are sequentially transferred. In the matched filter, a switch is provided for a plurality of spread code delay means, and a spread code input selecting means is configured to terminate a spread code string circulating in the loop spread signal delay means. The switch corresponding to the spreading signal delay means that terminates the fastest is switched at an appropriate timing from the occurrence of the request for switching the spreading code, and another spreading code is input from the switch.
【0092】それゆえ、拡散符号が複数種類使用される
場合に、該拡散符号の切換えを、任意のタイミングで、
速やかに行うことができ、切換えから新しい拡散符号に
よる相関演算までの演算時間を短縮することができる。Therefore, when a plurality of types of spreading codes are used, switching of the spreading codes is performed at an arbitrary timing.
This can be performed promptly, and the calculation time from switching to correlation calculation using a new spreading code can be reduced.
【0093】また、本発明に係るマッチトフィルタは、
以上のように、拡散符号列の他にダンプ符号列を設け、
拡散符号遅延手段および相関演算手段も、拡散符号列分
のN個に、このダンプ符号列分のM個をさらに設ける。Further, the matched filter according to the present invention comprises:
As described above, a dump code string is provided in addition to the spread code string,
The spreading code delay means and the correlation calculating means are further provided with N of the spreading code strings and M of the dump code strings.
【0094】それゆえ、連続して相関演算結果を出力し
つつ、前記相関演算手段のオフセット除去などのリセッ
ト動作を行うことができるとともに、一周期分の拡散符
号列とダンプ符号列の切換えわりを検知でき、前記使用
中の拡散符号列の終端の認識を行い、切換えるべきスイ
ッチおよびタイミングを自動的に選択することができ
る。Therefore, the reset operation such as the offset removal of the correlation operation means can be performed while continuously outputting the correlation operation result, and the switching between the spread code string for one cycle and the dump code string can be performed. It can detect and recognize the end of the used spreading code sequence, and can automatically select a switch and a timing to be switched.
【0095】さらにまた、本発明に係るマッチトフィル
タは、以上のように、前記拡散符号遅延手段におけるダ
ンプ符号のフラグとして、前記拡散散符号入力選択手段
の遅延回路を用いる。Further, as described above, the matched filter according to the present invention uses the delay circuit of the spread scattered code input selection means as the flag of the dump code in the spread code delay means.
【0096】それゆえ、前記拡散符号遅延手段を2ビッ
トでなく1ビットで構成することができ、回路数を減ら
すことができる。Therefore, the spreading code delay means can be constituted by one bit instead of two bits, and the number of circuits can be reduced.
【0097】また、本発明に係るマッチトフィルタは、
以上のように、前記拡散符号入力選択手段に関連して、
カウンタを含んだ拡散符号入力制御手段をさらに設け、
前記拡散符号入力制御手段は、GO信号に応答して前記
拡散符号発生回路から出力される拡散符号列の周期に対
応した数Nのカウントの後、前記拡散符号入力選択手段
にSTOP信号を与える。Further, the matched filter according to the present invention comprises:
As described above, in connection with the spread code input selection means,
Further provided is a spread code input control means including a counter,
The spread code input control means supplies a STOP signal to the spread code input selection means after counting the number N corresponding to the cycle of the spread code string output from the spread code generation circuit in response to the GO signal.
【0098】それゆえ、STOP信号を出力することで
自動的に拡散符号列の入力を切離し、前記拡散符号遅延
手段内で拡散符号をループさせることができる。Therefore, by outputting the STOP signal, the input of the spread code sequence is automatically cut off, and the spread code can be looped in the spread code delay means.
【0099】さらにまた、本発明に係るマッチトフィル
タは、以上のように、前記拡散符号入力選択手段に、パ
ワーアップ回路をさらに備え、前記遅延回路が、電源立
ち上げ時に所望となる設定値以外の値となることを防止
する。Further, as described above, the matched filter according to the present invention further comprises a power-up circuit in the spreading code input selecting means, and the delay circuit has a setting value other than a desired value at power-on. To prevent the value of.
【0100】それゆえ、上記遅延回路は電源立ち上げ時
などの初期状態には必ず設定した値になるので、遅延回
路の初期値が決定せずに拡散符号入力選択手段が拡散符
号入力遅延手段を2回路以上選択するという不適切な選
択がなくなる。Therefore, the delay circuit always has the set value in the initial state such as when the power is turned on, so that the initial value of the delay circuit is not determined, and Eliminate inappropriate selection of two or more circuits.
【図1】本発明の実施の第1および第2の形態のマッチ
トフィルタの電気的構成を示すブロック図である。FIG. 1 is a block diagram illustrating an electrical configuration of a matched filter according to first and second embodiments of the present invention.
【図2】本発明に係るマッチトフイルタにおける拡散符
号入力選択回路の一構成例を示すブロック図である。FIG. 2 is a block diagram showing a configuration example of a spread code input selection circuit in a matched filter according to the present invention.
【図3】本発明に係るマッチトフィルタにおけるセット
リセット付ラッチ回路の一構成例を示すブロック図であ
る。FIG. 3 is a block diagram showing a configuration example of a latch circuit with set / reset in a matched filter according to the present invention.
【図4】図1〜図4で示すマッチトフィルタにおける各
種信号およびクロックのタイミングチャートである。4 is a timing chart of various signals and clocks in the matched filter shown in FIGS.
【図5】本発明の実施の第3の形態のマッチトフィルタ
の電気的構成を示すブロック図である。FIG. 5 is a block diagram showing an electrical configuration of a matched filter according to a third embodiment of the present invention.
【図6】図5で示すマッチトフィルタにおける拡散符号
入力制御回路の一構成例を示すブロック図である。6 is a block diagram showing a configuration example of a spread code input control circuit in the matched filter shown in FIG.
【図7】図5および図6で示すマッチトフイルタにおけ
る各種信号およびクロックのタイミングチャートであ
る。7 is a timing chart of various signals and clocks in the matched filter shown in FIGS. 5 and 6. FIG.
【図8】本発明の実施の第4の形態であるマッチトフィ
ルタに用いられるパワーアップ回路の一例を示す概略の
構成図である。FIG. 8 is a schematic configuration diagram illustrating an example of a power-up circuit used in a matched filter according to a fourth embodiment of the present invention.
【図9】前記パワーアップ回路の動作を説明するための
グラフである。FIG. 9 is a graph for explaining the operation of the power-up circuit.
【図10】従来技術のマッチトフイルタの一例を示すブ
ロック図である。FIG. 10 is a block diagram showing an example of a matched filter according to the related art.
11 遅延回路(拡散符号遅延手段) 11(0)〜11(N+1) 遅延素子 12(0)〜12(N+1) 相関器(相関演算手
段) 13(0)〜13(N+1) 乗算回路 14(0)〜14(N+1) 積分回路 15 マルチプレクサ 16 拡散符号発生回路(拡散符号発生手段) 17(0)〜17(N+1) スイッチ 18 拡散符号入力選択回路(拡散符号入力選択手
段) 21(0),21(1) セット付遅延素子 22(0)〜22(N−1) リセット付遅延素子 23(0)〜23(N+1) 論理積回路 24(0)〜24(N+1) セットリセット付ラッ
チ回路 60 拡散符号入力制御回路 61 カウンタ 80 パワーアップ回路11 delay circuit (spreading code delay means) 11 (0) to 11 (N + 1) delay element 12 (0) to 12 (N + 1) correlator (correlation calculation means) 13 (0) to 13 (N + 1) multiplication circuit 14 (0) ) To 14 (N + 1) Integrator 15 Multiplexer 16 Spreading code generator (spreading code generator) 17 (0) to 17 (N + 1) Switch 18 Spreading code input selector (Spreading code input selector) 21 (0), 21 (1) Delay element with set 22 (0) to 22 (N-1) Delay element with reset 23 (0) to 23 (N + 1) AND circuit 24 (0) to 24 (N + 1) Latch circuit with set reset 60 Diffusion Sign input control circuit 61 Counter 80 Power up circuit
Claims (5)
数がループ状に接続され、保持している拡散符号を、該
拡散符号の周期で順次転送してゆく拡散符号遅延手段
と、前記各拡散符号遅延手段に個別的に対応して設けら
れ、同一タイミングでサンプリングされた受信スペクト
ル拡散信号と前記拡散符号遅延手段からの拡散符号との
相互間の相関を演算する相関演算手段と、前記各相関演
算手段での演算結果の内、予め定める一定区間分の拡散
符号との演算結果の含まれる出力を選択する選択手段
と、拡散符号発生手段と、前記ループを開放するスイッ
チとを含み、前記スイッチによって開放された拡散符号
遅延手段から、前記拡散符号発生手段で発生された他の
拡散符号列を入力可能にしたマッチトフィルタにおい
て、 前記スイッチを複数の拡散符号遅延手段に対して設け、 拡散符号列を入力すべき拡散符号遅延手段を選択し、対
応するスイッチを制御する拡散符号入力選択手段をさら
に備えることを特徴とするマッチトフィルタ。1. A spreading code delay means for connecting at least the number of stages corresponding to the code length of a spreading code in a loop and sequentially transferring the held spreading code at the cycle of the spreading code. Correlation calculating means provided individually corresponding to the code delay means for calculating the correlation between the received spread spectrum signal sampled at the same timing and the spread code from the spread code delay means; Selecting means for selecting an output including an operation result with a predetermined predetermined interval of spread codes among operation results of the operation means, spreading code generation means, and a switch for opening the loop; A matched filter that allows input of another spread code sequence generated by the spread code generation means from the spread code delay means opened by the A matched filter provided for the spread code delay means, further comprising a spread code input selection means for selecting a spread code delay means to which a spread code sequence is to be input and controlling a corresponding switch.
列の周期に対応した数Nとダンプ符号列の周期に対応し
た数Mとの和に設定され、 前記拡散符号入力選択手段は、ダンプ符号区間と拡散符
号区間とを識別するための遅延回路と、論理積回路と、
セットリセット付ラッチ回路とを備え、 前記遅延回路は、前記M+N個のリセット付き遅延回路
がループ状に設けられて構成され、各遅延回路の出力
は、前記論理積回路によって、拡散符号列の入換えを許
可するGO信号との論理積が取られて出力され、前記セ
ットリセット付ラッチ回路にSTOP信号が与えられる
まで、前記拡散符号列を入力すべき拡散符号遅延手段を
選択する切換え信号を出力することを特徴とする請求項
1記載のマッチトフィルタ。2. The number of stages of said spread code delay means is set to the sum of a number N corresponding to a cycle of a spread code string and a number M corresponding to a cycle of a dump code string. A delay circuit for identifying a dump code section and a spread code section, an AND circuit,
A latch circuit with a set reset, wherein the delay circuit is configured by providing the (M + N) delay circuits with resets in a loop, and outputs of each of the delay circuits are input and output of a spread code sequence by the AND circuit. A logical AND with the GO signal permitting the change is taken and output, and a switching signal for selecting the spread code delay means to which the spread code sequence is to be input is output until the STOP signal is given to the latch circuit with set / reset. The matched filter according to claim 1, wherein
グとして用いることを特徴とする請求項2記載のマッチ
トフイルタ。3. The matched filter according to claim 2, wherein an output of said delay circuit is used as a flag of a dump code.
ウンタを含んだ拡散符号入力制御手段をさらに設け、 前記拡散符号入力制御手段は、前記GO信号に応答して
前記拡散符号発生回路から出力される拡散符号列の周期
に対応した数Nのカウントの後、前記拡散符号入力選択
手段にSTOP信号を与えることを特徴とする請求項2
記載のマッチトフィルタ。4. A spread code input control means including a counter is further provided in association with said spread code input selection means, wherein said spread code input control means responds to said GO signal from said spread code generation circuit. 3. A STOP signal is supplied to said spread code input selecting means after counting the number N corresponding to the cycle of the output spread code sequence.
Matched filter as described.
プ回路をさらに備え、前記遅延回路が、電源立ち上げ時
に所望となる設定値以外の値となることを防止すること
を特徴とする請求項1〜4の何れかに記載のマッチトフ
ィルタ。5. The spread code input selecting means further comprising a power-up circuit, wherein the delay circuit prevents a value other than a desired set value when the power is turned on. A matched filter according to any one of claims 1 to 4.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11131395A JP2000324018A (en) | 1999-05-12 | 1999-05-12 | Matched filter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11131395A JP2000324018A (en) | 1999-05-12 | 1999-05-12 | Matched filter |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000324018A true JP2000324018A (en) | 2000-11-24 |
Family
ID=15056979
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11131395A Pending JP2000324018A (en) | 1999-05-12 | 1999-05-12 | Matched filter |
Country Status (1)
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JP (1) | JP2000324018A (en) |
-
1999
- 1999-05-12 JP JP11131395A patent/JP2000324018A/en active Pending
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