JP2000324018A - Matched filter - Google Patents

Abstract

PROBLEM TO BE SOLVED: To set other spread code from a spread code generating circuit in a short time in a matched filter where a correlation unit calculates correlation between a circulating spread code sequentially delayed in delay elements connected in a loop and a received spread spectrum code and a multiplexer selects an arithmetic result with all the spread codes and outputs the selected result so as to attain dump while continuously outputting the correlation arithmetic result. SOLUTION: The matched filter is provided with switches 17(n) each corresponding to each delay element 11(n) and with a spread code input selection circuit 18 that detects an end of the spread code by a dump code DMP and selects a proper switch. Thus, a new spread code is received from the proper switch immediately after a switching request of the spread code and the spread code can be set in the shortest time of one period.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、移動体通信や無線
ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）など
のスペクトル拡散通信技術を用いた通信装置の復調シス
テムにおいて、同期補足または同期追跡に用いられるマ
ッチトフィルタに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a matched filter used for synchronization acquisition or synchronization tracking in a demodulation system of a communication apparatus using a spread spectrum communication technique such as mobile communication or wireless LAN (Local Area Network). Things.

【０００２】[0002]

【従来の技術】スペクトル拡散通信技術を用いた通信シ
ステムは、たとえばＰＮ（Ｐｓｅｕｄｏ−Ｎｏｉｓｅ）
符号列を用いて、狭帯域の通信データを広帯域の信号に
変換して伝送するシステムであり、周波数利用効率の高
いシステムとして一般的に知られている。上記のＰＮ符
号列は、拡散符号列とも呼ばれ、±１レベルの値をラン
ダムにとる矩形波の集まりで構成される。2. Description of the Related Art A communication system using spread spectrum communication technology is, for example, a PN (Pseudo-Noise).
This is a system that converts narrowband communication data into a wideband signal using a code string and transmits the converted signal, and is generally known as a system with high frequency use efficiency. The PN code sequence is also called a spread code sequence, and is composed of a group of rectangular waves that randomly take values of ± 1 level.

【０００３】上記の通信システムをより具体的に説明す
ると、データ送信側では、狭帯域変調された１次変調波
ａ（ｔ）がＰＮ符号列ｃ（ｔ）の乗積によって広帯域の
データｘ（ｔ）に拡散変調されてデータ受信側へ送信さ
れる。データ受信側では、受信したデータｘ（ｔ）は、
送信側で拡散変調に用いたものと全く同一のＰＮ符号列
ｃ（ｔ）の乗積によって逆拡散変調され、狭帯域のデー
タｙ（ｔ）に復調される。ここで、受信側での逆拡散に
よって送信側のベースバンド波が復調される原理につい
て簡単に説明すれば以下の通りである。[0003] The above communication system will be described in more detail. On the data transmitting side, a narrow-band modulated primary modulated wave a (t) is obtained by multiplying a PN code sequence c (t) with a wide-band data x (t). The signal is spread-modulated at t) and transmitted to the data receiving side. On the data receiving side, the received data x (t) is
Despread modulation is performed by the product of the PN code sequence c (t) that is exactly the same as that used for spread modulation on the transmission side, and demodulated to narrowband data y (t). Here, the principle of demodulating the baseband wave on the transmission side by despreading on the reception side will be briefly described as follows.

【０００４】送信データｘ（ｔ）は、１次変調波ａ
（ｔ）およびＰＮ符号列ｃ（ｔ）を用いて、次の式１で
表される。The transmission data x (t) has a primary modulation wave a
(T) and the PN code string c (t) are represented by the following equation 1.

【０００５】 ｘ（ｔ）＝ａ（ｔ）・ｃ（ｔ） …（１） 一方、最終的に得られるデータｙ（ｔ）は、送信データ
ｘ（ｔ）およびＰＮ符号列ｃ（ｔ）を用いて、次の式２
で表される。X (t) = a (t) · c (t) (1) On the other hand, the finally obtained data y (t) is composed of the transmission data x (t) and the PN code sequence c (t). Using the following equation 2
It is represented by

【０００６】 ｙ（ｔ）＝ｘ（ｔ）・ｃ（ｔ） …（２） したがって、式１，式２から、次の式３が成立する。Y (t) = x (t) · c (t) (2) Therefore, from Expressions 1 and 2, the following Expression 3 is established.

【０００７】 ｙ（ｔ）＝ａ（ｔ）・ｃ² （ｔ） …（３） ここで、ＰＮ符号列ｃ（ｔ）の各成分は、前述したよう
に±１の値をランダムにとるので、ｃ² （ｔ）＝１であ
る。この結果を上記式３に代入すると、次の式４が得ら
れる。Y (t) = a (t) · c ² (t) (3) Here, since each component of the PN code sequence c (t) randomly takes a value of ± 1 as described above. , C ² (t) = 1. By substituting the result into the above equation 3, the following equation 4 is obtained.

【０００８】 ｙ（ｔ）＝ａ（ｔ） …（４） このように、送信側での拡散変調に用いたＰＮ符号列と
同じものを、受信側での逆拡散に利用することによっ
て、送信側の１次変調波を受信側で確実に再生すること
ができる。Y (t) = a (t) (4) As described above, the same PN code sequence as used for spreading modulation on the transmitting side is used for despreading on the receiving side, so that transmission is performed. The primary modulated wave on the receiving side can be reliably reproduced on the receiving side.

【０００９】ところで、このようなスペクトル拡散通信
を利用した無線通信装置として、たとえば特開平６−２
３２８０２号公報に開示されたものがある。上記の無線
通信装置は、それぞれ固有の交信ゾーンを有する複数の
固定制御局と、各交信ゾーン内に存在する複数の移動端
末局とを備え、各交信ゾーン毎に固有の拡散符号列（Ｐ
Ｎ符号列）を用いてスペクトル拡散通信を行っている。As a wireless communication apparatus utilizing such spread spectrum communication, for example, Japanese Patent Laid-Open No.
There is one disclosed in Japanese Patent No. 32802. The above wireless communication apparatus includes a plurality of fixed control stations each having a unique communication zone, and a plurality of mobile terminal stations existing in each communication zone, and a unique spreading code string (P) for each communication zone.
(N code strings) to perform spread spectrum communication.

【００１０】具体的には、固定制御局が自局の交信ゾー
ン内に存在する全ての移動端末局に拡散符号の通知パケ
ットを送出し、移動端末局は、上記通知パケットを受信
すると、通知パケットの受信信号レベルが前回までに記
憶した受信信号レベルよりも高くなり、かつ、上記通知
パケットによって通知された拡散符号と自局の拡散符号
とが一致しなくなった場合に、通知パケットの拡散符号
と一致するまで自局の拡散符号を変更し、一致したとこ
ろで、その拡散符号を自局の拡散符号として新たに設定
している。[0010] Specifically, the fixed control station sends a spreading code notification packet to all the mobile terminals existing in the communication zone of the own station, and the mobile terminal station receives the notification packet and receives the notification packet. If the received signal level of the received signal is higher than the received signal level stored up to the previous time, and the spreading code notified by the notification packet does not match the spreading code of the own station, the spreading code of the notification packet The spreading code of the own station is changed until they match, and when they match, the spreading code is newly set as the spreading code of the own station.

【００１１】このような構成によって、例えば移動端末
局が移動して他の固定制御局内の交信ゾーンに入ること
で、移動端末局の拡散符号と固定制御局の拡散符号とが
一致しなくなった場合でも、各移動端末局での拡散符号
が自動的に切換えられて拡散符号同士が再び一致するよ
うになり、新たな交信ゾーン内での交信を正常に行うこ
とが可能となっている。With this configuration, for example, when the mobile terminal station moves and enters a communication zone in another fixed control station, the spreading code of the mobile terminal station does not match the spreading code of the fixed control station. However, the spreading code in each mobile terminal station is automatically switched so that the spreading codes match each other again, and communication within a new communication zone can be performed normally.

【００１２】しかしながら、拡散符号を保持するための
保持部を、保持すべき拡散符号列の数に対応した数だけ
設ける必要があり、その結果、保持部の構成が複雑にな
るとともに、拡散符号列の切換え制御も複雑になるとい
う問題が生じる。なお、上記従来技術では、移動端末局
における拡散符号列の具体的な切換えタイミング等につ
いての開示も一切ない。However, it is necessary to provide the number of holding units for holding the spread codes by the number corresponding to the number of the spread code strings to be held. As a result, the structure of the holding unit becomes complicated, and the spread code strings are stored. Is also complicated. In addition, in the above-mentioned prior art, there is no disclosure at all about the specific switching timing of the spread code sequence in the mobile terminal station.

【００１３】そこで、このような不具合を解消するため
に、本件出願人は、特願平１０−２３９８６４号を提案
した。その構成を図１０で示す。図１０は、他の従来技
術のマッチトフイルタの電気的構成を示すブロック図で
ある。このマッチトフイルタにおいて、フイルタ動作を
行う部分は、受信したスペクトル拡散信号ｄ_m と拡散符
号とに基づいて相互間の相関演算を行う相関演算手段で
ある相関器９２（０）〜９２（Ｎ＋１）と、一定区間分
の拡散符号を前記各相関器９２（０）〜９２（Ｎ＋１）
にチップ周期Ｔｃ（＝拡散符号の１ビット期間）で順次
遅延させて出力するループ状に設けられた拡散符号遅延
手段である遅延素子９１（０）〜９１（Ｎ＋１）と、相
関器９２（０）〜９２（Ｎ＋１）の出力を前記チップ周
期Ｔｃで順次選択する選択手段であるマルチプレクサ９
５とを備えて構成されている。前記マルチプレクサ９５
によって、前記一定区間分の拡散符号との演算結果の含
まれる出力が選択されて相関信号ｒ_m として出力され、
後段の判定回路による所定の閾値との比較などによっ
て、最大値の位相が同期位相であると判定され、またそ
の最大値が逆拡散出力（ベースバンド信号）として使用
される。[0013] In order to solve such a problem, the present applicant has proposed Japanese Patent Application No. 10-239864. The configuration is shown in FIG. FIG. 10 is a block diagram showing an electrical configuration of another conventional matched filter. In this matched filter, the portion performing the filter operation, the correlator 92 is a correlation operation means for performing a correlation operation between each other based on the spread spectrum signal d _m received spreading code (0) ~92 (N + 1 ) , And the spread codes for a certain section are converted into the correlators 92 (0) to 92 (N + 1).
And delay elements 91 (0) to 91 (N + 1), which are spread code delay means provided in a loop and sequentially delayed with a chip cycle Tc (= one bit period of the spread code), and a correlator 92 (0). ) To 92 (N + 1), which are selection means for sequentially selecting the outputs in the chip cycle Tc.
5 is provided. The multiplexer 95
, The output contained in the calculation result of the spread code of the predetermined time section is outputted is selected as the correlation signal r _m,
The phase of the maximum value is determined to be the synchronous phase by comparison with a predetermined threshold value by a determination circuit at the subsequent stage, and the maximum value is used as a despread output (baseband signal).

【００１４】このマッチトフイルタは、（Ｍ＋Ｎ）タッ
プの相関器を有し、タップ数Ｎは拡散比（拡散符号列の
周期に対応する個数）に等しく、またタップ数Ｍはダン
プ符号列の周期に対応する個数に等しいものとする。以
降、Ｍ＝２として図１０の説明を進める。また図１０
は、後述するように、前記遅延素子９１（０）〜９１
（Ｎ＋１）に拡散符号発生回路９６からの拡散符号列を
入力せず、１種類の拡散符号列を環状にループさせ続け
ている状態を示している。This matched filter has a correlator of (M + N) taps, and the number of taps N is equal to the spreading ratio (the number corresponding to the period of the spread code sequence), and the number of taps M is the period of the dump code sequence. Is assumed to be equal to the number corresponding to. Hereinafter, the description of FIG. 10 will proceed with M = 2. FIG.
Are the delay elements 91 (0) to 91 (91) as described later.
This shows a state in which the spread code sequence from the spread code generation circuit 96 is not input to (N + 1), and one type of spread code sequence is continuously looped in a loop.

【００１５】遅延回路９１は、（Ｎ＋２）個の遅延素子
９１（ｎ）が前記環状（リング状）に接続された構成と
なっている（前記Ｍ＝２から、０≦ｎ≦Ｎ＋１、以後、
総称するときには９１のみで表し、９１（０）は０番目
の遅延素子、９１（１）は１番目の遅延素子、９１
（ｎ）はｎ番目の遅延素子であることを表す。相関器等
に関しても同様に表す。）。The delay circuit 91 has a configuration in which (N + 2) delay elements 91 (n) are connected in a ring shape (from M = 2, 0 ≦ n ≦ N + 1;
When they are collectively referred to, they are represented by only 91, 91 (0) is the 0th delay element, 91 (1) is the 1st delay element, 91 (1)
(N) represents the n-th delay element. The same applies to correlators and the like. ).

【００１６】相関器９２（ｎ）も前記遅延素子９１
（ｎ）と同様に、拡散符号列の周期に対応する個数Ｎに
加え、ダンプ符号列に対応するＭ個分多い個数だけ設け
られており、各相関器９２（ｎ）は、同一のスペクトル
拡散受信信号ｄ_m と各遅延素子９１（ｎ）の出力である
拡散符号ｐ（ｎ）とを入力とし、相関出力ｒ_m （ｎ）を
出力する。こうして、隣り合う相関器９２には１時点ず
つずれた拡散符号が入力されることになる。各相関器９
２（ｎ）は、それぞれ乗算回路９３（ｎ）および積分回
路９４（ｎ）から構成される。乗算回路９３（ｎ）は、
受信信号ｄ_m と遅延素子９１（ｎ）の出力である拡散符
号ｐ（ｎ）との積を求め、積分回路９４（ｎ）でその積
の積分を行う。The correlator 92 (n) also includes the delay element 91
Similarly to (n), in addition to the number N corresponding to the cycle of the spread code string, the number corresponding to the number M larger than the number corresponding to the dump code string is provided, and each correlator 92 (n) has the same spectral spread. the output of which is the received signal d _m with each delay element 91 (n) diffusion codes p and (n) as input, and outputs a correlation output r _m (n). Thus, the adjacent correlators 92 receive the spread codes shifted by one point in time. Each correlator 9
2 (n) includes a multiplication circuit 93 (n) and an integration circuit 94 (n). The multiplication circuit 93 (n)
Obtains the product of the spread code p (n) is the output of the received signal d _m with delay element 91 (n), performs integration of the product in the integrating circuit 94 (n).

【００１７】前記各遅延素子９１には、上記では拡散符
号ｐ（ｎ）と総称しているけれども、拡散符号ｐ（０）
〜ｐ（Ｎ−１）または拡散符号でないダンプ符号ｄｍｐ
が格納されることになる。ダンプ符号ｄｍｐは、拡散符
号列の１周期の最後の符号ｐ（０）の後になるように遅
延素子９１（ｎ）に格納されるようになっており、拡散
符号ｐ（０）〜ｐ（Ｎ−１）とダンプ符号ｄｍｐとは、
前記チップ周期Ｔｃ毎のクロックｃｋ２に同期して、隣
の遅延素子９１（ｎ＋１）に順次転送される。図１０で
は、時点ｍにおいて、遅延素子９１（０）には拡散符号
ｐ（０）、遅延素子９１（１）には拡散符号ｐ（１）、
…、遅延素子９１（Ｎ−１）には拡散符号ｐ（Ｎ−
１）、遅延素子９１（Ｎ），９１（Ｎ＋１）にはダンプ
符号ｄｍｐが格納されているものとしている。Although each of the delay elements 91 is generically referred to as a spreading code p (n) in the above, the spreading code p (0)
~ P (N-1) or a non-spread code dump code dmp
Will be stored. The dump code dmp is stored in the delay element 91 (n) so as to be after the last code p (0) of one cycle of the spread code sequence, and the spread codes p (0) to p (N -1) and the dump code dmp are:
In synchronization with the clock ck2 for each chip cycle Tc, the data is sequentially transferred to the adjacent delay element 91 (n + 1). In FIG. 10, at time point m, the spreading code p (0) is applied to the delay element 91 (0), the spreading code p (1) is applied to the delay element 91 (1),
..., the delay element 91 (N-1) has a spreading code p (N-
1) It is assumed that the dump code dmp is stored in the delay elements 91 (N) and 91 (N + 1).

【００１８】次の時点ｍ＋１では、遅延素子９１（１）
には拡散符号ｐ（０）、…、遅延素子９１（Ｎ−１）に
は拡散符号ｐ（Ｎ−２）、遅延素子９１（Ｎ）には拡散
符号ｐ（Ｎ−１）、遅延素子９１（Ｎ＋１）にはダンプ
符号ｄｍｐが格納される。遅延素子９１（０）には、前
記時点ｍにおいて遅延素子９１（Ｎ＋１）に格納されて
いたダンプ符号ｄｍｐが格納される。At the next time point m + 1, the delay element 91 (1)
, The spreading code p (N-2) for the delay element 91 (N-1), the spreading code p (N-1) for the delay element 91 (N), the delay element 91 (N + 1) stores a dump code dmp. The dump code dmp stored in the delay element 91 (N + 1) at the time point m is stored in the delay element 91 (0).

【００１９】そして、この図１０の時点ｍでは、相関器
９２（０）だけが、拡散符号ｐ（ｎ）の１周期分（ｐ
（０）からｐ（Ｎ−１））の積分を行っており、該相関
器９２（０）の出力ｒ_m （０）は、受信信号ｄ_m と拡散
符号ｐ（ｎ）との相互相関関数である。他の相関器９２
（１）はｐ（１）〜ｐ（Ｎ−１）の拡散符号、相関器９
２（２）はｐ（２）〜ｐ（Ｎ−１）の拡散符号、…、相
関器９２（Ｎ−１）は拡散符号ｐ（Ｎ−１）のみと、受
信信号ｄ_m との相互相関関数、つまり部分相互相関関数
を出力することになる。マルチプレクサ９５には、全相
関器９２の出力ｒ_m （０）〜ｒ_m （Ｎ＋１）が入力さ
れ、その内、前記の拡散符号ｐ（０）が入力された相関
器９２（０）の出力ｒ_m （０）を相関信号ｒ_m として出
力する。したがって、ｒ_m ＝ｒ_m （０）となる。そして
この相関器９２（０）の積分回路９４（０）には、次の
時点ｍ＋１では、前記のとおりダンプ符号ｄｍｐが入力
され、ダンプを行う。At the time point m in FIG. 10, only the correlator 92 (0) operates for one period (p) of the spreading code p (n).
Output r _m (0 from (0) p (N-1)) is subjected to integration, the correlator 92 (0)), the cross-correlation function between the received signal d _m and the spread code p (n) It is. Other correlators 92
(1) is a spreading code of p (1) to p (N-1), a correlator 9
2 (2) spreading codes of p (2) ~p (N- 1), ..., the correlator 92 (N-1) is only spread code p (N-1), the cross-correlation between the received signal d _m A function, that is, a partial cross-correlation function will be output. The multiplexer 95, the output r _m of all the correlators 92 (0) ~r _m (N + 1) is input, of which the output r of the correlator 92 (0) in which the spread code p (0) is input _m (0) is output as the correlation signal r _m. Therefore, _{r m = r m (0)} . Then, at the next time point m + 1, the dump code dmp is input to the integration circuit 94 (0) of the correlator 92 (0) to perform dumping as described above.

【００２０】前記時点ｍ＋１では、相関器９２（１）だ
けが拡散符号ｐ（ｎ）の１周期分の積分を行っている。
しかも拡散符号ｐ（０）を乗算する受信信号がｄ_m+1 で
あるので、時点ｍのとき（拡散符号ｐ（０）を乗算する
受信信号はｄ_m ）とは、受信信号と拡散符号との位相は
１ずれている。この相互相関関数出力である相関器９２
（１）の出力ｒ_m+1 （１）を、マルチプレクサ９５は選
択して相関信号ｒ_m+1を出力する。そして、選択された
相関器９２（１）の積分回路９４（１）は、次の時点ｍ
＋２にダンプを行う。At the time point m + 1, only the correlator 92 (1) integrates one period of the spreading code p (n).
Moreover, since the received signal to be multiplied by the spreading code p (0) is d _{m + 1} , at the time point m (the received signal to be multiplied by the spreading code p (0) is d _m ) Are shifted by one. Correlator 92 which is the output of this cross-correlation function
The multiplexer 95 selects the output rm _{+ 1 of} (1) and outputs the correlation signal rm _{+ 1} . Then, the integration circuit 94 (1) of the selected correlator 92 (1) outputs the next time point m.
Dump to +2.

【００２１】このようにして、マルチプレクサ９５は相
関器出力を順次選択してゆき、時点ｍ＋Ｎ−１ではｒ
_m+N-1 （Ｎ−１）を出力する。そして、時点ｍ＋Ｎでは
ｒ_m+N、時点ｍ＋Ｎ＋１ではｒ_m+N+1 を出力した後、時
点ｍ＋Ｎ＋２で再び相関器９２（０）の出力ｒ
_m+N+2 （０）を出力する。つまり、各相関器９２（ｎ）
は、それぞれチップ周期Ｔｃ毎にずれてゆく受信信号ｄ
_m と拡散符号ｐ（ｎ）との相互相関関数を順次計算す
る。In this way, the multiplexer 95 sequentially selects the correlator output, and at the time point m + N-1, r
_{m + N-1} (N-1) is output. Then, when m + N In r _{m + N,} after outputting the time m + N + 1 in r _{m + N + 1,} the output r of the correlator 92 again at time m + N + 2 (0)
Outputs _{m + N + 2} (0). That is, each correlator 92 (n)
Is the received signal d which is shifted at every chip cycle Tc.
The cross-correlation function between _m and the spreading code p (n) is sequentially calculated.

【００２２】そして、拡散符号列の１周期長が過ぎた時
点ｍ＋Ｎでは、相関器９２（Ｎ）が相互相関関数ｒ_m+N
（Ｎ）を出力し、積分回路９４（Ｎ−２），９４（Ｎ−
１）がダンプを行う。相関器９２（０）が次に相互相関
関数を出力するのは時点ｍ＋Ｎ＋２である。つまり、１
つの相関器が相互相関関数を出力する周期は、拡散比Ｎ
ではなく、相関器の個数Ｎ＋２に一致する。しかし、相
互相関関数は、各時点毎に途切れることなく出力され
る。以上が、図１０で遅延回路９１に１つの拡散符号列
のみを用い、拡散符号列を環状にループさせ続けている
マッチトフイルタ動作の説明である。Then, at the time point m + N at which one cycle length of the spread code string has passed, the correlator 92 (N) sets the cross-correlation function r _{m + N}
(N), and output to the integration circuits 94 (N-2) and 94 (N-
1) performs a dump. The next time the correlator 92 (0) outputs the cross-correlation function is at time m + N + 2. That is, 1
The period at which the two correlators output the cross-correlation function is the diffusion ratio N
Instead, it matches the number of correlators N + 2. However, the cross-correlation function is output without interruption at each time point. The above is the description of the matched filter operation in FIG. 10 in which only one spreading code string is used for the delay circuit 91 and the spreading code string is continuously looped in a loop.

【００２３】上記のマッチトフイルタの構成において、
任意の拡散符号列の使用を可能にするために、遅延素子
９１（０）と遅延素子９１（１）との間に、スイッチ９
７と、拡散符号発生回路９６とが追加されている。つま
り元の拡散符号列を他の拡散符号列に入換える際には、
スイッチ９７をループから切離し、遅延素子９１（０）
の出力に代わって、対応する遅延素子９１（１）に拡散
符号発生回路９６から拡散符号列を入力する。通常は、
スイッチ９７は前述のように遅延素子９１（０）の出力
を選択するようにして、１種類の拡散符号列でマッチト
フィルタ動作している。In the configuration of the matched filter described above,
A switch 9 is provided between the delay element 91 (0) and the delay element 91 (1) to enable the use of an arbitrary spreading code sequence.
7 and a spreading code generation circuit 96 are added. In other words, when replacing the original spreading code string with another spreading code string,
The switch 97 is disconnected from the loop, and the delay element 91 (0)
Is input to the corresponding delay element 91 (1) from the spreading code generation circuit 96. Normally,
As described above, the switch 97 performs the matched filter operation with one type of spreading code string so as to select the output of the delay element 91 (0).

【００２４】[0024]

【発明が解決しようとする課題】図１０のように構成さ
れるマッチトフィルタでは、前記の移動端末局の拡散符
号と固定制御局の拡散符号とが一致しなくなった場合に
は、スイッチ９７によって、環状に格納されている拡散
符号列の一部を切って、別に設けられた拡散符号発生回
路９６で発生した他の拡散符号と入換えることができ、
拡散符号を保持するための構成を簡略化することができ
るとともに、拡散符号列の切換え制御も簡単になる。In the matched filter configured as shown in FIG. 10, when the spreading code of the mobile terminal station and the spreading code of the fixed control station do not match, the switch 97 is used. , A part of the spreading code string stored in a ring can be cut and replaced with another spreading code generated by a separately provided spreading code generation circuit 96,
The configuration for holding the spreading code can be simplified, and the switching control of the spreading code sequence is also simplified.

【００２５】しかしながら、各遅延素子９１（０）〜９
１（Ｎ＋１）内を循環している拡散符号を拡散符号発生
回路９６で発生された拡散符号に切換える位置が、スイ
ッチ９７の１ヶ所しかなく、その箇所でしか拡散符号を
入換えることができないので、各積分回路９４（０）〜
９４（Ｎ＋１）から相関関数ｒｍ（０）〜ｒｍ（Ｎ＋
１）を切れ目なく出力させながら符号を入換えるには、
拡散符号の周期の終端を認識する必要があり、その終端
が拡散符号切換え位置までシフトされたときに初めて切
換えることができる。このため、拡散符号の切換えの指
示があってから新しい拡散符号による相関関数が出力さ
れるまでの時間が余計にかかるという問題がある。However, each of the delay elements 91 (0) -9 (9)
There is only one switch 97 at which the spreading code circulating in 1 (N + 1) is switched to the spreading code generated by the spreading code generating circuit 96, and the spreading code can be switched only at that position. , Each integration circuit 94 (0)-
From 94 (N + 1), the correlation functions rm (0) to rm (N +
To change the code while outputting 1) seamlessly,
It is necessary to recognize the end of the period of the spreading code, and the switching can be performed only when the end is shifted to the spreading code switching position. For this reason, there is a problem in that it takes extra time from the instruction to switch the spreading code to the output of the correlation function by the new spreading code.

【００２６】本発明は、上記の問題点を解決するために
なされたもので、その目的は、拡散符号列の切換え制御
をより短時間で容易に行うことができるマッチトフィル
タを提供することを目的としている。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a matched filter which can easily perform switching control of a spread code string in a shorter time. The purpose is.

【００２７】[0027]

【課題を解決するための手段】本発明に係るマッチトフ
ィルタは、上記の課題を解決するために、少なくとも拡
散符号の符号長に対応した段数がループ状に接続され、
保持している拡散符号を、該拡散符号の周期で順次転送
してゆく拡散符号遅延手段と、前記各拡散符号遅延手段
に個別的に対応して設けられ、同一タイミングでサンプ
リングされた受信スペクトル拡散信号と前記拡散符号遅
延手段からの拡散符号との相互間の相関を演算する相関
演算手段と、前記各相関演算手段での演算結果の内、予
め定める一定区間分の拡散符号との演算結果の含まれる
出力を選択する選択手段と、拡散符号発生手段と、前記
ループを開放するスイッチとを含み、前記スイッチによ
って開放された拡散符号遅延手段から、前記拡散符号発
生手段で発生された他の拡散符号列を入力可能にしたマ
ッチトフィルタにおいて、前記スイッチを複数の拡散符
号遅延手段に対して設け、拡散符号列を入力すべき拡散
符号遅延手段を選択し、対応するスイッチを制御する拡
散符号入力選択手段をさらに備えることを特徴とする。According to the matched filter of the present invention, in order to solve the above-mentioned problem, at least the number of stages corresponding to the code length of the spread code is connected in a loop,
Spreading code delay means for sequentially transferring the held spreading codes in the cycle of the spreading code, and receiving spectrum spreading means provided individually corresponding to the respective spreading code delay means and sampled at the same timing. A correlation calculating means for calculating a correlation between the signal and the spreading code from the spreading code delay means; and a calculation result of a predetermined predetermined interval of the spreading code among the calculation results of the correlation calculating means. A selecting means for selecting an output to be included, a spreading code generating means, and a switch for releasing the loop, and from the spreading code delay means opened by the switch, another spread generated by the spreading code generating means. In a matched filter capable of inputting a code string, the switch is provided for a plurality of spreading code delay means, and a spreading code delay means to which a spreading code string is to be input is selected. And characterized by further comprising a spreading code input selection means for controlling the corresponding switch.

【００２８】上記の構成によれば、相関演算手段におい
て、受信したスペクトル拡散信号と拡散符号遅延手段に
保持された拡散符号とに基づいて相関演算が行われ、そ
の演算結果の内、予め定める一定区間分の拡散符号との
演算結果の含まれる出力が選択手段で選択されて導出さ
れ、後段の判定回路などで、その最大値の位相が同期位
相であると判定され、またその最大値が逆拡散出力（ベ
ースバンド信号）として使用される。According to the above arrangement, in the correlation operation means, the correlation operation is performed based on the received spread spectrum signal and the spread code held in the spread code delay means. The output including the calculation result with the spread code for the section is selected and derived by the selecting means, and the determination circuit or the like at the subsequent stage determines that the phase of the maximum value is the synchronous phase, and the maximum value is inverted. Used as spread output (baseband signal).

【００２９】前記スイッチを開放し、前記拡散符号発生
回路から他の拡散符号を、使用中の拡散符号に差換えて
前記拡散信号遅延手段に入力しようとするとき、前記ス
イッチは複数の拡散符号遅延手段に対して設けられてお
り、拡散符号入力選択手段は、ループ状の前記拡散信号
遅延手段内を循環している前記使用中の拡散符号列の終
端を認識し、拡散符号の切換え要求の発生から、最も速
く終端になる拡散信号遅延手段に対応したスイッチを適
切なタイミングで切換え、そのスイッチから、前記他の
拡散符号の入力を行う。When the switch is opened to replace another spreading code from the spreading code generation circuit with the spreading code in use and to input the spread signal delay means, the switch is provided with a plurality of spreading code delay means. The spreading code input selecting means recognizes the end of the used spreading code sequence circulating in the loop-shaped spreading signal delay means, and generates a request for switching the spreading code. The switch corresponding to the spread signal delay means which terminates the fastest is switched at an appropriate timing, and the other spread code is input from the switch.

【００３０】したがって、拡散符号が複数種類使用され
る場合に、該拡散符号の切換えを速やかに行うことがで
き、切換えから新しい拡散符号による相関演算までの演
算時間を短縮することができる。Therefore, when a plurality of types of spreading codes are used, the switching of the spreading codes can be performed quickly, and the calculation time from the switching to the correlation calculation using the new spreading codes can be reduced.

【００３１】また、本発明に係るマッチトフィルタで
は、前記拡散符号遅延手段の段数は、拡散符号列の周期
に対応した数Ｎとダンプ符号列の周期に対応した数Ｍと
の和に設定され、前記拡散符号入力選択手段は、ダンプ
符号区間と拡散符号区間とを識別するための遅延回路
と、論理積回路と、セットリセット付ラッチ回路とを備
え、前記遅延回路は、前記Ｍ＋Ｎ個のリセット付き遅延
回路がループ状に設けられて構成され、各遅延回路の出
力は、前記論理積回路によって、拡散符号列の入換えを
許可するＧＯ信号との論理積が取られて出力され、前記
セットリセット付ラッチ回路にＳＴＯＰ信号が与えられ
るまで、前記拡散符号列を入力すべき拡散符号遅延手段
を選択する切換え信号を出力することを特徴とする。In the matched filter according to the present invention, the number of stages of the spreading code delay means is set to the sum of the number N corresponding to the cycle of the spreading code string and the number M corresponding to the cycle of the dump code string. The spread code input selecting means includes a delay circuit for distinguishing between a dump code section and a spread code section, an AND circuit, and a latch circuit with set reset, and the delay circuit includes the M + N reset circuits. The output of each delay circuit is ANDed by the AND circuit with a GO signal permitting replacement of a spread code string, and is output. Until the STOP signal is supplied to the latch circuit with reset, a switching signal for selecting a spreading code delay unit to which the spreading code sequence is to be input is output.

【００３２】上記の構成によれば、拡散符号列の他にダ
ンプ符号列を設け、拡散符号遅延手段および相関演算手
段も、拡散符号列分のＮ個に、このダンプ符号列分のＭ
個がさらに設けられているので、連続して相関演算結果
を出力しつつ、前記相関演算手段のオフセット除去など
のリセット動作を行うことができるとともに、一周期分
の拡散符号列とダンプ符号列の切換わりを検知でき、前
記使用中の拡散符号列の終端の認識を行い、切換えるべ
きスイッチおよびタイミングを自動的に選択することが
できる。According to the above arrangement, a dump code string is provided in addition to the spread code string, and the spread code delay means and the correlation calculation means are also provided with N pieces of the spread code string and M codes of the dump code string.
Are further provided, it is possible to perform a reset operation such as offset removal of the correlation operation means while continuously outputting a correlation operation result, and to generate a spread code string and a dump code string for one cycle. Switching can be detected, the end of the used spreading code string can be recognized, and the switch and timing to be switched can be automatically selected.

【００３３】また、ダンプ期間Ｍ×Ｔｃ（Ｔｃは拡散符
号の１ビット期間）と相関演算期間である拡散符号期間
Ｎ×Ｔｃとのループが予め回路に作込まれることにな
り、クロック制御などの複雑な操作を行うことなしに前
記遅延回路のリセットを行うことができるとともに、上
記のように相関演算の終わりとダンプの始まりとの間に
位置する遅延回路が自動的に選択され、他の拡散符号列
の入換え制御が容易になる。Further, a loop of a dump period M × Tc (Tc is a 1-bit period of the spread code) and a spread code period N × Tc which is a correlation operation period is built in the circuit in advance, so that clock control and the like are performed. The delay circuit can be reset without performing a complicated operation, and the delay circuit located between the end of the correlation operation and the start of the dump is automatically selected as described above, and another diffusion circuit is selected. Code string exchange control is facilitated.

【００３４】さらにまた、本発明に係るマッチトフィル
タは、前記遅延回路の出力を、ダンプ符号のフラグとし
て用いることを特徴とする。Further, the matched filter according to the present invention is characterized in that an output of the delay circuit is used as a flag of a dump code.

【００３５】上記の構成によれば、前記拡散符号遅延手
段におけるダンプ符号のフラグとして、前記拡散符号入
力選択手段の遅延回路を用いるので、前記拡散符号遅延
手段を２ビットでなく１ビットで構成することができ、
回路数を減らすことができる。According to the above configuration, since the delay circuit of the spread code input selecting means is used as the dump code flag in the spread code delay means, the spread code delay means is constituted by one bit instead of two bits. It is possible,
The number of circuits can be reduced.

【００３６】また、本発明に係るマッチトフィルタは、
前記拡散符号入力選択手段に関連して、カウンタを含ん
だ拡散符号入力制御手段をさらに設け、前記拡散符号入
力制御手段は、前記ＧＯ信号に応答して前記拡散符号発
生回路から出力される拡散符号列の周期に対応した数Ｎ
のカウントの後、前記拡散符号入力選択手段にＳＴＯＰ
信号を与えることを特徴とする。Also, the matched filter according to the present invention is
In addition to the spread code input selecting means, there is further provided a spread code input control means including a counter, wherein the spread code input control means comprises a spread code output from the spread code generation circuit in response to the GO signal. Number N corresponding to column period
After the counting of
Providing a signal.

【００３７】上記の構成によれば、拡散長Ｎの場合、Ｎ
個の拡散符号列を入力したことをカウンタで検知し、Ｓ
ＴＯＰ信号を出力することで自動的に拡散符号列の入力
を切離し、前記拡散符号遅延手段内で拡散符号をループ
させることができる。According to the above configuration, when the diffusion length is N, N
The counter detects that the spread code strings have been input,
By outputting the TOP signal, the input of the spread code sequence is automatically cut off, and the spread code can be looped in the spread code delay means.

【００３８】さらにまた、本発明に係るマッチトフィル
タは、前記拡散符号入力選択手段に、パワーアップ回路
をさらに備え、前記遅延回路が、電源立ち上げ時に所望
となる設定値以外の値となることを防止することを特徴
とする。Further, in the matched filter according to the present invention, the spread code input selecting means further includes a power-up circuit, and the delay circuit has a value other than a desired set value at power-on. It is characterized by preventing.

【００３９】上記の構成によれば、上記遅延回路は電源
立ち上げ時などの初期状態には必ず設定した値になるの
で、遅延回路の初期値が決定せずに拡散符号入力選択手
段が拡散符号入力遅延手段を２回路以上選択するという
不適切な選択がなくなる。According to the above configuration, the delay circuit always has a set value in an initial state such as when the power is turned on, so that the initial value of the delay circuit is not determined and the spread code The inappropriate selection of two or more input delay means is eliminated.

【００４０】[0040]

【発明の実施の形態】本発明の実施の第１の形態につい
て、図１〜図４に基づいて説明すれば、以下の通りであ
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS The first embodiment of the present invention will be described below with reference to FIGS.

【００４１】図１は、本発明の実施の第１の形態のマッ
チトフイルタの電気的構成を示すブロック図である。こ
のマッチトフイルタにおいて、フイルタ動作を行う部分
は、受信したスペクトル拡散信号Ｄ_m と拡散符号とに基
づいて相互間の相関演算を行う相関演算手段である相関
器１２（０）〜１２（Ｎ＋１）と、一定区間分の拡散符
号を前記各相関器１２（０）〜１２（Ｎ＋１）にチップ
周期Ｔｃ（＝拡散符号の１ビット期間）で順次遅延させ
て出力するループ状に設けられた拡散符号遅延手段であ
る遅延素子１１（０）〜１１（Ｎ＋１）と、相関器１２
（０）〜１２（Ｎ＋１）の出力を前記チップ周期Ｔｃで
順次選択する選択手段であるマルチプレクサ１５とを備
えて構成されている。前記マルチプレクサ１５によっ
て、前記一定区間分の拡散符号との演算結果の含まれる
出力が選択されて相関信号Ｒ_m として出力され、後段の
判定回路による所定の閾値との比較などによって、最大
値の位相が同期位相であると判定され、またその最大値
が逆拡散出力（ベースバンド信号）として使用される。FIG. 1 is a block diagram showing an electrical configuration of the matched filter according to the first embodiment of the present invention. In this matched filter, the part that performs the filter operation is a correlator 12 (0) to 12 (N + 1), which is a correlation calculation unit that performs correlation calculation between the received spread spectrum signal _Dm and the spread code. And a spreading code provided in a loop for sequentially delaying and outputting a spreading code for a certain section to each of the correlators 12 (0) to 12 (N + 1) at a chip period Tc (= one bit period of the spreading code). Delay elements 11 (0) to 11 (N + 1), which are delay means, and a correlator 12
The multiplexer 15 is a selecting means for sequentially selecting outputs (0) to 12 (N + 1) at the chip cycle Tc. By the multiplexer 15, the fixed section output included in the calculation result of the spread code of the content is output is selected as the correlation signal R _m, such as by comparison with a predetermined threshold value due to the subsequent stage of the determination circuit, the maximum value phase Is determined to be the synchronous phase, and the maximum value is used as a despread output (baseband signal).

【００４２】このマッチトフイルタは、（Ｍ＋Ｎ）タッ
プの相関器を有し、タップ数Ｎは拡散比（拡散符号列の
周期に対応する個数）に等しく、またタップ数Ｍはダン
プ符号列の周期に対応する個数に等しいものとする。以
降、Ｍ＝２として図１の説明を進める。また図１は、後
述するように、前記遅延素子１１（０）〜１１（Ｎ＋
１）に拡散符号発生回路１６からの拡散符号列を入力せ
ず、１種類の拡散符号列を環状にループさせ続けている
状態を示している。This matched filter has a correlator with (M + N) taps. The number of taps N is equal to the spreading ratio (the number corresponding to the period of the spread code sequence), and the number of taps M is the period of the dump code sequence. Is assumed to be equal to the number corresponding to. Hereinafter, the description of FIG. 1 will proceed with M = 2. FIG. 1 shows the delay elements 11 (0) to 11 (N +
1A shows a state in which the spreading code sequence from the spreading code generation circuit 16 is not input and one type of spreading code sequence is continuously looped in a loop.

【００４３】遅延回路１１は、（Ｎ＋２）個の遅延素子
１１（ｎ）が前記環状（リング状）に接続された構成と
なっている（前記Ｍ＝２から、０≦ｎ≦Ｎ＋１、以後、
総称するときには１１のみで表し、１１（０）は０番目
の遅延素子、１１（１）は１番目の遅延素子、１１
（ｎ）はｎ番目の遅延素子であることを表す。相関器等
に関しても同様に表す。）。The delay circuit 11 has a configuration in which (N + 2) delay elements 11 (n) are connected in a ring shape (from M = 2, 0 ≦ n ≦ N + 1;
When they are collectively referred to, only 11 is used, 11 (0) is the 0th delay element, 11 (1) is the 1st delay element, 11 (1)
(N) represents the n-th delay element. The same applies to correlators and the like. ).

【００４４】相関器１２（ｎ）も前記遅延素子１１
（ｎ）と同様に、拡散符号列の周期に対応する個数Ｎに
加え、ダンプ符号列に対応するＭ個分多い個数だけ設け
られており、各相関器１２（ｎ）は、同一のスペクトル
拡散受信信号Ｄ_m と各遅延素子１１（ｎ）の出力である
拡散符号Ｐ（ｎ）とを入力とし、相関出力Ｒ_m （ｎ）を
出力する。こうして、隣り合う相関器１２には１時点ず
つずれた拡散符号が入力されることになる。各相関器１
２（ｎ）は、それぞれ乗算回路１３（ｎ）および積分回
路１４（ｎ）から構成される。乗算回路１３（ｎ）は、
受信信号Ｄ_m と遅延素子１１（ｎ）の出力である拡散符
号Ｐ（ｎ）との積を求め、積分回路１４（ｎ）でその積
の積分を行う。The correlator 12 (n) is also the delay element 11
Similarly to (n), in addition to the number N corresponding to the period of the spread code string, the number corresponding to the number M larger than the number corresponding to the dump code string is provided, and each correlator 12 (n) has the same spectral spread. the output of which the received signal D _m and the delay element 11 (n) diffusion codes P and (n) as input, and outputs a correlation output R _m (n). Thus, the adjacent correlators 12 receive the spread codes shifted by one point in time. Each correlator 1
2 (n) includes a multiplication circuit 13 (n) and an integration circuit 14 (n). The multiplication circuit 13 (n)
The product of the received signal _Dm and the spreading code P (n) output from the delay element 11 (n) is obtained, and the integration is performed by the integration circuit 14 (n).

【００４５】前記各遅延素子１１には、上記では拡散符
号Ｐ（ｎ）と総称しているけれども、拡散符号Ｐ（０）
〜Ｐ（Ｎ−１）または拡散符号でないダンプ符号ＤＭＰ
が格納されることになる。ダンプ符号ＤＭＰは、拡散符
号列の１周期の最後の符号Ｐ（０）の後になるように遅
延素子１１（ｎ）に格納されるようになっており、拡散
符号Ｐ（０）〜Ｐ（Ｎ−１）とダンプ符号ＤＭＰとは、
前記チップ周期Ｔｃ毎のクロックＣＫ２に同期して、隣
の遅延素子１１（ｎ＋１）に順次転送される。図１で
は、時点ｍにおいて、遅延素子１１（０）には拡散符号
Ｐ（０）、遅延素子１１（１）には拡散符号Ｐ（１）、
…、遅延素子１１（Ｎ−１）には拡散符号Ｐ（Ｎ−
１）、遅延素子１１（Ｎ），１１（Ｎ＋１）にはダンプ
符号ＤＭＰが格納されているものとしている。Although each of the delay elements 11 is collectively referred to as a spreading code P (n) in the above, the spreading code P (0)
-P (N-1) or a dump code DMP that is not a spreading code
Will be stored. The dump code DMP is stored in the delay element 11 (n) so as to be after the last code P (0) of one cycle of the spread code sequence, and the spread codes P (0) to P (N -1) and the dump code DMP are:
In synchronization with the clock CK2 for each chip cycle Tc, the data is sequentially transferred to the adjacent delay element 11 (n + 1). In FIG. 1, at time point m, the spreading code P (0) is applied to the delay element 11 (0), the spreading code P (1) is applied to the delay element 11 (1),
, The delay element 11 (N-1) has a spreading code P (N-
1) It is assumed that the dump code DMP is stored in the delay elements 11 (N) and 11 (N + 1).

【００４６】実際には、各遅延素子１１は２ビットレジ
スタとし、１ビット目に拡散符号Ｐ（０）〜Ｐ（Ｎ−
１）であるかダンプ符号ＤＭＰであるのかを示すフラグ
を格納し、拡散符号Ｐ（０）〜Ｐ（Ｎ−１）を示すフラ
グの場合は２ビット目に拡散符号を格納し、ダンプ符号
ＤＭＰを示すフラグの場合は２ビット目には何を格納し
てもよい。各遅延素子１１（ｎ）の２ビット目のデータ
の内、拡散符号Ｐ（０）〜Ｐ（Ｎ−１）が各相関器１２
の積分回路１４への入力Ｐ（０）〜Ｐ（Ｎ−１）とな
り、上記フラグ自身が積分回路１４のダンプを行うかど
うかの符号となる。Actually, each delay element 11 is a 2-bit register, and the spread codes P (0) to P (N-
1) or a dump code DMP is stored. If the flag indicates a spread code P (0) to P (N-1), the spread code is stored in the second bit, and the dump code DMP is stored. May be stored in the second bit. Of the data of the second bit of each delay element 11 (n), the spreading codes P (0) to P (N-1) correspond to the correlators 12 (n).
Are input P (0) to P (N-1) to the integrating circuit 14, and the flag itself is a sign indicating whether to dump the integrating circuit 14.

【００４７】次の時点ｍ＋１では、遅延素子１１（１）
には拡散符号Ｐ（０）、…、遅延素子１１（Ｎ−１）に
は拡散符号Ｐ（Ｎ−２）、遅延素子１１（Ｎ）には拡散
符号Ｐ（Ｎ−１）、遅延素子１１（Ｎ＋１）にはダンプ
符号ＤＭＰが格納される。遅延素子１１（０）には、前
記時点ｍにおいて遅延素子１１（Ｎ＋１）に格納されて
いたダンプ符号ＤＭＰが格納される。At the next time point m + 1, the delay element 11 (1)
, The spreading code P (N-2) for the delay element 11 (N-1), the spreading code P (N-1) for the delay element 11 (N), and the delay element 11 (N + 1) stores the dump code DMP. The dump code DMP stored in the delay element 11 (N + 1) at the time point m is stored in the delay element 11 (0).

【００４８】ここで、前記図１の時点ｍでの各相関器１
２（ｎ）の出力Ｒ_m （ｎ）を式で示すと、以下のように
なる。Here, each correlator 1 at the time point m in FIG.
The output R _m (n) of 2 (n) is expressed by the following equation.

【００４９】[0049]

【数１】 (Equation 1)

【００５０】つまり、この図１の時点ｍでは、相関器１
２（０）だけが、拡散符号Ｐ（ｎ）の１周期分（Ｐ
（０）からＰ（Ｎ−１））の積分を行っており、該相関
器１２（０）の出力Ｒ_m （０）は、受信信号Ｄ_m と拡散
符号Ｐ（ｎ）との相互相関関数である。他の相関器１２
（１）はＰ（１）〜Ｐ（Ｎ−１）の拡散符号、相関器１
２（２）はＰ（２）〜Ｐ（Ｎ−１）の拡散符号、…、相
関器１２（Ｎ−１）は拡散符号Ｐ（Ｎ−１）のみと、受
信信号Ｄ_m との相互相関関数、つまり部分相互相関関数
を出力することになる。マルチプレクサ１５には、全相
関器１２の出力Ｒ_m（０）〜Ｒ_m （Ｎ＋１）が入力さ
れ、その内、前記の拡散符号Ｐ（０）が入力された相関
器１２（０）の出力Ｒ_m （０）を相関信号Ｒ_m として出
力する。したがって、Ｒ_m ＝Ｒ_m （０）となる。そして
この相関器１２（０）の積分回路１４（０）には、次の
時点ｍ＋１では、前記のとおりダンプ符号ＤＭＰが入力
され、ダンプを行う。ダンプに関しては後述する。That is, at the time point m in FIG.
Only 2 (0) corresponds to one period (P) of the spreading code P (n).
(0) to P (N-1)), and the output R _m (0) of the correlator 12 (0) is a cross-correlation function between the received signal D _m and the spreading code P (n). It is. Other correlators 12
(1) is a spreading code of P (1) to P (N-1), a correlator 1
2 (2) spreading codes of P (2) ~P (N- 1), ..., the correlator 12 (N-1) is only spread code P (N-1), the cross-correlation between the received signal D _m A function, that is, a partial cross-correlation function will be output. The outputs R _m (0) to R _m (N + 1) of all the correlators 12 are input to the multiplexer 15, and the output R of the correlator 12 (0) to which the spread code P (0) is input is input. _m (0) is output as a correlation signal R _m. Therefore, R _m = R _m (0). Then, at the next time point m + 1, the dump code DMP is input to the integration circuit 14 (0) of the correlator 12 (0) to perform dumping as described above. The dump will be described later.

【００５１】前記時点ｍ＋１では、相関器１２（１）だ
けが拡散符号Ｐ（ｎ）の１周期分の積分を行っている。
しかも拡散符号Ｐ（０）を乗算する受信信号がＤ_m+1 で
あるので、時点ｍのとき（拡散符号Ｐ（０）を乗算する
受信信号はＤ_m ）とは、受信信号と拡散符号との位相は
１ずれている。この相互相関関数出力である相関器１２
（１）の出力Ｒ_m+1 （１）を、マルチプレクサ１５は選
択して相関信号Ｒ_m+1を出力する。そして、選択された
相関器１２（１）の積分回路１４（１）は、次の時点ｍ
＋２にダンプを行う。At the time point m + 1, only the correlator 12 (1) performs integration for one cycle of the spreading code P (n).
Moreover, since the received signal multiplied by the spreading code P (0) is D _{m + 1} , at the time point m (the received signal multiplied by the spreading code P (0) is D _m ), Are shifted by one. Correlator 12 which is the output of this cross-correlation function
The multiplexer 15 selects the output R _{m + 1} (1) of (1) and outputs the correlation signal R _{m + 1} . Then, the integration circuit 14 (1) of the selected correlator 12 (1) outputs the next time point m
Dump to +2.

【００５２】このようにして、マルチプレクサ１５は相
関器出力を順次選択してゆき、時点ｍ＋Ｎ−１ではＲ
_m+N-1 （Ｎ−１）を出力する。そして、時点ｍ＋Ｎでは
Ｒ_m+N、時点ｍ＋Ｎ＋１ではＲ_m+N+1 を出力した後、時
点ｍ＋Ｎ＋２で再び相関器１２（０）の出力Ｒ
_m+N+2 （０）を出力する。つまり、各相関器１２（ｎ）
は、それぞれチップ周期Ｔｃ毎にずれてゆく受信信号Ｄ
_m と拡散符号Ｐ（ｎ）との相互相関関数を順次計算す
る。In this way, the multiplexer 15 sequentially selects the correlator output, and at the time point m + N-1, R
_{m + N-1} (N-1) is output. After outputting R _{m + N} at time m + N and R _{m + N + 1} at time m + N + 1, the output R of the correlator 12 (0) is again output at time m + N + 2.
Outputs _{m + N + 2} (0). That is, each correlator 12 (n)
Is the received signal D which is shifted at every chip cycle Tc.
The cross-correlation function between _m and the spreading code P (n) is sequentially calculated.

【００５３】前記のとおり、ダンプは、遅延素子１１
（ｎ）のフラグがダンプ符号ＤＭＰを示しているときに
行われる。図１の時点ｍでは、相関器１２（０）が相互
相関関数Ｒ_m （０）を出力し、相関器１２（Ｎ），１２
（Ｎ＋１）がダンプ符号ＤＭＰの入力となり、積分回路
１４（Ｎ），１４（Ｎ＋１）がダンプを行っている。As described above, the dump is applied to the delay element 11.
This is performed when the flag (n) indicates the dump code DMP. At time m in FIG. 1, the correlator 12 (0) outputs the cross-correlation function R _m (0), and the correlators 12 (N), 12 (N)
(N + 1) is an input of the dump code DMP, and the integration circuits 14 (N) and 14 (N + 1) perform dumping.

【００５４】次の時点ｍ＋１では、相関器１２（１）が
相互相関関数Ｒ_m+1 （１）を出力し、積分回路１４（Ｎ
＋１）が引続きダンプを行う一方、遅延素子１１（０）
には、時点ｍにおいて遅延素子１１（Ｎ＋１）に格納さ
れていたダンプ符号ＤＭＰが格納され、積分回路１４
（０）がダンプを行うようになる。同様に、さらに次の
時点ｍ＋２では、相関器１２（２）が相互相関関数Ｒ
_m+2 （２）を出力し、遅延素子１１（０），１１（１）
にはダンプ信号ＤＭＰが格納され、積分回路１４（０）
は引続きダンプを行い、新たに積分回路１４（１）がダ
ンプを行う。At the next time point m + 1, the correlator 12 (1) outputs the cross-correlation function R _{m + 1} (1), and the integrator circuit 14 (N
+1) continues dumping, while the delay element 11 (0)
Stores the dump code DMP stored in the delay element 11 (N + 1) at the time point m.
(0) starts dumping. Similarly, at the next time point m + 2, the correlator 12 (2) sets the cross-correlation function R
_{m + 2} (2) and outputs the delay elements 11 (0) and 11 (1)
Stores the dump signal DMP, and the integration circuit 14 (0)
Continues dumping, and the integrating circuit 14 (1) newly performs dumping.

【００５５】そして、拡散符号列の１周期長が過ぎた時
点ｍ＋Ｎでは、相関器１２（Ｎ）が相互相関関数Ｒ_m+N
（Ｎ）を出力し、積分回路１４（Ｎ−２），１４（Ｎ−
１）がダンプを行う。相関器１２（０）が次に相互相関
関数を出力するのは時点ｍ＋Ｎ＋２である。つまり、１
つの相関器が相互相関関数を出力する周期は、拡散比Ｎ
ではなく、相関器の個数Ｎ＋２に一致する。しかし、相
互相関関数は、各時点毎に途切れることなく出力され
る。Then, at the time point m + N at which one cycle length of the spread code string has passed, the correlator 12 (N) sets the cross-correlation function R _{m + N}
(N) and outputs the integration circuits 14 (N-2) and 14 (N-
1) performs a dump. The next time the correlator 12 (0) outputs the cross-correlation function is at time m + N + 2. That is, 1
The period at which the two correlators output the cross-correlation function is the diffusion ratio N
Instead, it matches the number of correlators N + 2. However, the cross-correlation function is output without interruption at each time point.

【００５６】このようにして、相互相関関数を出力する
相関器１２（ｎ）の前の２つの積分回路１４（ｎ−
１），１４（ｎ−２）がダンプを行う一方、残りのＮ個
の相関器は積分を連続的に行い、各時点で相関器の１つ
が必ず相互相関関数を出力する。１つの積分回路１４が
ダンプする時間は２Ｔｃになる。このように、ダンプに
関するセトリング時間に相当するＭ個の相関器と遅延素
子とを追加するだけで、ダンプを高速化する必要がなく
なる。以上が、図１で拡散符号遅延手段である遅延回路
１１に１つの拡散符号列のみを用い、拡散符号列を環状
にループさせ続けているマッチトフイルタ動作の説明で
ある。In this way, the two integrators 14 (n-n) before the correlator 12 (n) which outputs the cross-correlation function
1) and 14 (n-2) perform dumping, while the remaining N correlators perform integration continuously, and at each time one of the correlators always outputs a cross-correlation function. The time for one integration circuit 14 to dump is 2Tc. Thus, it is not necessary to increase the speed of the dump simply by adding M correlators and delay elements corresponding to the settling time relating to the dump. The above is the description of the matched filter operation in which only one spreading code sequence is used for the delay circuit 11 as the spreading code delay means in FIG. 1 and the spreading code sequence is continuously looped in a loop.

【００５７】続いて、拡散符号列が複数種類ある場合に
ついて、以下に説明する。拡散符号列が１種類の場合と
同様に、タップ数Ｎは拡散比（拡散符号列の周期に対応
する個数）、タップ数Ｍはダンプ符号列の周期に対応す
る個数に等しいとし、ここでは前記のとおり、Ｍ＝２と
して図１の説明を進める。Next, a case where there are a plurality of types of spreading code strings will be described below. As in the case of one type of spreading code string, the number of taps N is equal to the spreading ratio (the number corresponding to the cycle of the spreading code string), and the number of taps M is equal to the number corresponding to the cycle of the dump code string. As described above, the description of FIG.

【００５８】上記のマッチトフイルタの構成において、
任意の拡散符号列の使用を可能にするために、遅延回路
１１に、拡散符号発生回路１６と、スイッチ群１７と、
拡散符号入力選択回路１８とが追加されている。つまり
元の拡散符号列を他の拡散符号列に入換える際には、拡
散符号入力選択回路１８から出力された切換え信号ＰＣ
（ｎ）によって選択された単一個のスイッチ１７（ｎ）
のみをループから切離し、対応する遅延素子１１（ｎ）
に拡散符号発生回路１６から拡散符号列を入力する。た
とえば、切換え信号ＰＣ（１）によってスイッチ１７
（１）が選択された場合、遅延素子１１（１）の入力と
しては、遅延素子１１（０）の出力に代わって、拡散符
号発生回路１６の出力が入力される。通常は、スイッチ
１７（１）は前述のように遅延素子１１（０）の出力を
選択するようにして、１種類の拡散符号列でマッチトフ
ィルタ動作している。In the configuration of the matched filter described above,
In order to enable use of an arbitrary spreading code sequence, a spreading code generating circuit 16, a switch group 17,
A spreading code input selection circuit 18 is added. That is, when replacing the original spread code sequence with another spread code sequence, the switching signal PC output from the spread code input selection circuit 18 is used.
A single switch 17 (n) selected by (n)
Only from the loop and the corresponding delay element 11 (n)
, A spreading code sequence is input from the spreading code generation circuit 16. For example, the switching signal PC (1) causes the switch 17
When (1) is selected, the output of the spreading code generation circuit 16 is input as the input of the delay element 11 (1) instead of the output of the delay element 11 (0). Normally, the switch 17 (1) performs the matched filter operation with one type of spreading code string so as to select the output of the delay element 11 (0) as described above.

【００５９】前記拡散符号入力選択回路１８は、たとえ
ば図２のように構成される。セット付遅延素子２１
（０）の出力ＤＰ（０）はさらに隣のセット付遅延素子
２１（１）に接続され、そのセット付遅延素子２１
（１）の出力ＤＰ（１）は隣のリセット付遅延素子２２
（０）に接続される。リセット付遅延素子２２（０）の
出力ＤＰ（２）がリセット付遅延素子２２（１）に、
…、リセット付遅延素子２２（Ｎ−２）の出力ＤＰ
（Ｎ）がリセット付遅延素子２２（Ｎ−１）にと、順次
接続される。最後に配置されたリセット付遅延素子２２
（Ｎ−１）の出力ＤＰ（Ｎ＋１）はセット付遅延素子２
１（０）に接続され、これらの遅延素子群は、環状に接
続された構成となっており、クロックＣＫ１に同期し
て、前記チップ周期Ｔｃ毎に拡散符号列を順次隣の遅延
素子へと送る。The spread code input selection circuit 18 is configured, for example, as shown in FIG. Delay element 21 with set
The output DP (0) of (0) is further connected to the adjacent delay element 21 (1) with set,
The output DP (1) of (1) is connected to the adjacent delay element 22 with reset.
(0). The output DP (2) of the delay element with reset 22 (0) is output to the delay element with reset 22 (1).
..., output DP of delay element with reset 22 (N-2)
(N) are sequentially connected to the delay element with reset 22 (N-1). Delay element 22 with reset arranged last
The output DP (N + 1) of (N-1) is the delay element 2 with set
1 (0), and these delay element groups are connected in a ring shape. In synchronization with the clock CK1, the spread code sequence is sequentially transmitted to the next delay element every chip period Tc. send.

【００６０】論理積回路２３（１）は、遅延素子２１
（０）の反転出力と、遅延素子２１（１）の出力と、拡
散符号列の入力を制御するＧＯ信号とを入力として、そ
れらの論理積を出力とする。同様に、論理積回路２３
（Ｎ＋１）は、遅延素子２２（Ｎ−２）の反転出力と、
遅延素子２２（Ｎ−１）の出力と、ＧＯ信号とを入力と
して、その論理積を出力とする。第１段目に配置される
論理積回路２３（０）は、遅延素子２２（Ｎ−１）の反
転出力と、遅延素子２１（０）の出力と、ＧＯ信号とを
入力として、それらの論理積を出力とする。The AND circuit 23 (1) includes the delay element 21
The inverted output of (0), the output of the delay element 21 (1), and the GO signal for controlling the input of the spread code string are input, and the logical product of them is output. Similarly, the AND circuit 23
(N + 1) is an inverted output of the delay element 22 (N−2),
The output of the delay element 22 (N-1) and the GO signal are input, and the logical product thereof is output. The AND circuit 23 (0) arranged in the first stage receives the inverted output of the delay element 22 (N-1), the output of the delay element 21 (0), and the GO signal as inputs, and performs a logical operation on these signals. Output the product.

【００６１】セットリセット付ラッチ回路２４（０）
は、セット端子Ｓに論理積回路２３（０）の出力を、リ
セット端子ＲにはＳＴＯＰ信号を入力とし、ラッチした
結果を前記切換え信号ＰＣ（０）として出力する。切換
え信号ＰＣ（０）は、前記図１でのスイッチ１７（０）
の開閉を制御する。Latch circuit 24 (0) with set / reset
Inputs the output of the AND circuit 23 (0) to the set terminal S and the STOP signal to the reset terminal R, and outputs the latched result as the switching signal PC (0). The switching signal PC (0) corresponds to the switch 17 (0) in FIG.
Control the opening and closing of

【００６２】セットリセット付ラッチ回路２４は、たと
えば図３に示すような２つの論理和回路３１，３２で構
成され、その動作は、表１で示すように、リセット端子
Ｒに入力されるＳＴＯＰ信号の“１”で出力Ｑを“０”
とし、ＳＴＯＰ信号の“０”でセット端子Ｓへの論理積
回路２３（０）の出力が“１”であれば出力Ｑを“１”
とし、ＳＴＯＰ信号も論理積回路２３（０）の出力も
“０”のときは出力Ｑに前回の値を保持する。The latch circuit with set / reset 24 is composed of, for example, two OR circuits 31 and 32 as shown in FIG. 3, and the operation thereof is, as shown in Table 1, the STOP signal inputted to the reset terminal R. The output Q to “0” with “1”
If the STOP signal is “0” and the output of the AND circuit 23 (0) to the set terminal S is “1”, the output Q is set to “1”.
When both the STOP signal and the output of the AND circuit 23 (0) are "0", the output Q holds the previous value.

【００６３】[0063]

【表１】 [Table 1]

【００６４】同様に、残余のセットリセット付ラッチ回
路２４（１）〜２４（Ｎ＋１）は、セット端子Ｓに対応
する論理積回路２３（１）〜２３（Ｎ＋１）の出力を、
リセット端子ＲにはＳＴＯＰ信号を入力とし、ラッチし
た結果を、スイッチ１７（１）〜１７（Ｎ＋１）の開閉
を制御する切換え信号ＰＣ（１）〜ＰＣ（Ｎ＋１）とし
て出力する。すなわち、この拡散符号入力選択回路１８
内では、ダンプ符号ＤＭＰの周期に対応する個数Ｍ（本
説明では２）の“１”と、拡散符号の周期に対応する個
数Ｎの“０”とがループ状に循環しており、“０”から
“１”に切換わる箇所のみに、拡散符号発生回路１６か
らの拡散符号列の入力を行うようにスイッチ１７（ｎ）
を切換える切換え信号ＰＣ（ｎ）を出力する。Similarly, the remaining set-reset-equipped latch circuits 24 (1) to 24 (N + 1) output the outputs of the AND circuits 23 (1) to 23 (N + 1) corresponding to the set terminal S.
The STOP signal is input to the reset terminal R, and the latched result is output as switching signals PC (1) to PC (N + 1) for controlling the opening and closing of the switches 17 (1) to 17 (N + 1). That is, the spread code input selection circuit 18
Inside, the number “1” of the number M (2 in the present description) corresponding to the cycle of the dump code DMP and the number “0” of the number N corresponding to the cycle of the spread code are circulated in a loop, and The switch 17 (n) is configured to input the spread code sequence from the spread code generation circuit 16 only at the point where "1" is switched to "1".
Is output as a switching signal PC (n).

【００６５】図４は、図２で示される拡散符号入力選択
回路１８の動作を、各種信号およびクロックを用いて説
明するためのタイミングチャートである。上述のとお
り、ダンプ符号周期Ｍに対応する個数を２、拡散符号周
期に対応する個数Ｎを２５６としている。FIG. 4 is a timing chart for explaining the operation of the spread code input selection circuit 18 shown in FIG. 2 using various signals and clocks. As described above, the number corresponding to the dump code cycle M is 2, and the number N corresponding to the spread code cycle is 256.

【００６６】まず、ＲＥＳＥＴ信号の“１”による初期
設定時には、セット付遅延回路２１（０），２１（１）
が“１”に、またリセット付遅延回路２２（０）〜２２
（Ｎ−１）が“０”にリセットされる。ＲＥＳＥＴ信号
が“０”になることで、遅延回路２１（０）．２１
（１），２２（０）〜２２（Ｎ−１）は、クロックＣＫ
１に同期して、ループ状に循環を開始する。このとき、
遅延回路１１も同時にリセットされる。First, at the time of initial setting by the RESET signal "1", the delay circuits 21 (0) and 21 (1) with set are set.
Becomes “1”, and the delay circuits with reset 22 (0) to 22 (22)
(N-1) is reset to "0". When the RESET signal becomes “0”, the delay circuits 21 (0). 21
(1), 22 (0) to 22 (N-1) are clock CK
In synchronization with 1, circulation starts in a loop. At this time,
The delay circuit 11 is also reset at the same time.

【００６７】次に、拡散符号列の入力を制御するＧＯ信
号が“１”になると同時に、拡散符号発生回路１６から
拡散符号列が出力され始める。このときの遅延回路２
１，２２のループ中で、“１”から“０”に切換わる箇
所の論理積回路２３（ｎ）の出力信号のみが“１”にセ
ットされる。図４を用いて具体的に説明すると、ＲＥＳ
ＥＴ信号が“０”になった後、ＧＯ信号が出力されるま
でには、これらの遅延回路２１，２２は、クロックＣＫ
１に応答して１回シフトしているので、拡散符号列が
“０”から“１”に切換わる箇所は遅延回路２１（０）
と遅延回路２１（１）との間であり、遅延回路２１
（１）の出力と遅延回路２１（０）の反転出力とは
“１”となる。ＧＯ信号が“１”になっているので、論
理積回路２３（１）の出力が“１”になり、セットリセ
ット付ラッチ回路２４（１）から出力される切換え信号
ＰＣ（１）のみが“１”になり、スイッチ１７（１）を
拡散符号発生回路１６側に切換える。切換え信号ＰＣ
（１）が“１”にセットされたことで、拡散符号列ＰＮ
０，ＰＮ１，…は拡散符号発生回路１６から遅延素子１
１（１）へと順次入力され、クロックＣＫ２によってチ
ップ周期Ｔｃ毎に隣の遅延素子１１（２），…へと順次
転送されてゆく。Next, at the same time when the GO signal for controlling the input of the spread code sequence becomes “1”, the spread code sequence starts to be output from the spread code generation circuit 16. The delay circuit 2 at this time
In the loop of 1 and 22, only the output signal of the AND circuit 23 (n) at the point where "1" switches to "0" is set to "1". More specifically, referring to FIG.
After the ET signal becomes “0” and before the GO signal is output, the delay circuits 21 and 22
Since the shift is performed once in response to 1, the point where the spread code string switches from “0” to “1” is the delay circuit 21 (0)
Between the delay circuit 21 (1) and the delay circuit 21 (1).
The output of (1) and the inverted output of the delay circuit 21 (0) become "1". Since the GO signal is "1", the output of the AND circuit 23 (1) becomes "1", and only the switching signal PC (1) output from the latch circuit 24 (1) with set / reset is set to "1". 1 ", and switches the switch 17 (1) to the spread code generation circuit 16 side. Switching signal PC
Since (1) is set to “1”, the spreading code string PN
, 0, PN1,...
1 (1), and sequentially transferred to the adjacent delay elements 11 (2),... At every chip cycle Tc by the clock CK2.

【００６８】上記拡散符号発生回路１６から拡散符号が
２５６個（ＰＮ０〜ＰＮ２５５）出力された後に、ＳＴ
ＯＰ信号を立て、切換え信号ＰＣ（１）を“０”に戻す
ことで、拡散符号遅延回路１１は、Ｔｃ×（２５６＋
２）周期のループとなり、図１の回路は、初期設定され
た拡散符号列で、前述のようにマッチトフィルタ動作を
行うことができる。After 256 spreading codes (PN0 to PN255) are output from the spreading code generating circuit 16, ST
By raising the OP signal and returning the switching signal PC (1) to “0”, the spreading code delay circuit 11 obtains Tc × (256+
2) It becomes a loop of the period, and the circuit of FIG. 1 can perform the matched filter operation as described above with the initially set spreading code sequence.

【００６９】図４の例において、次にＧＯ信号が“１”
になったタイミングで、拡散符号列が“０”から“１”
に切換わる箇所は遅延回路２１（１）と遅延回路２２
（０）との間であるので、切換え信号ＰＣ（２）が
“１”になり、スイッチ１７（２）が拡散符号発生回路
１６側に切換えられ、新たな拡散符号列ＰＮ０’，ＰＮ
１’，…は拡散符号発生回路１６から遅延素子１１
（２）へと順次入力され、クロックＣＫ２によってチッ
プ周期Ｔｃ毎に隣の遅延素子１１（３），…へと順次転
送されてゆく。In the example of FIG. 4, next, the GO signal is "1".
At the timing when the spreading code string becomes "1" from "0".
Are switched between the delay circuit 21 (1) and the delay circuit 22.
(0), the switching signal PC (2) becomes "1", the switch 17 (2) is switched to the spread code generation circuit 16 side, and new spread code strings PN0 'and PN are output.
1 ′,... Are the spreading code generation circuit 16 to the delay element 11
(2), and is sequentially transferred to the adjacent delay elements 11 (3),... Every chip period Tc by the clock CK2.

【００７０】このように本発明のマッチトフィルタは、
拡散符号の切換え中も中断することなくフイルタ動作し
続けることができるとともに、切換えのタイミングを検
知する必要なく、ＧＯ信号を立てるだけで、各遅延素子
１１に関して設けたスイッチ１７の内、循環している拡
散符号列の終端に対応したスイッチを自動的に切換えて
拡散符号列を入力することができ、拡散符号列の終端を
待って拡散符号列を入換える必要がないので、元の拡散
符号列による相互相関関数が出力されてから、新しい拡
散符号列による相互相関関数が出力されるまでの期間
は、拡散符号発生回路１６が１周期分の拡散符号を出力
するまでであり、拡散符号列の切換え時間を短縮するこ
とができる。As described above, the matched filter of the present invention
The filter operation can be continued without interruption during the switching of the spread code, and it is not necessary to detect the switching timing, and only by setting the GO signal, the signal is circulated in the switch 17 provided for each delay element 11. The switch corresponding to the end of the existing spread code sequence can be automatically switched to input the spread code sequence, and there is no need to wait for the end of the spread code sequence to replace the spread code sequence. The period from when the cross-correlation function is output to the time when the cross-correlation function using the new spreading code sequence is output is until the spreading code generation circuit 16 outputs one period of spreading code. Switching time can be reduced.

【００７１】本発明の第２の実施形態について、前記図
１および図２に基づいて説明すれば以下の通りである。The second embodiment of the present invention will be described below with reference to FIGS. 1 and 2.

【００７２】本実施形態では、拡散符号列が拡散符号か
ダンプ符号かどうかを示すフラグとして遅延回路２１，
２２を用い、各遅延素子１１（ｎ）は１ビットレジスタ
とし拡散符号を格納する。ダンプ符号を示すフラグの場
合、遅延素子１１（ｎ）には何を格納してもよい。各遅
延素子１１（ｎ）の拡散符号が各相関器１２（ｎ）の積
分回路１４（ｎ）の入力Ｐ（ｎ）となり、上記フラグが
積分回路１４（ｎ）のダンプを行うかどうかの符号とな
る。In the present embodiment, the delay circuit 21, the flag indicating whether the spread code string is a spread code or a dump code,
22, each delay element 11 (n) is a 1-bit register and stores a spreading code. In the case of the flag indicating the dump code, anything may be stored in the delay element 11 (n). The spreading code of each delay element 11 (n) becomes the input P (n) of the integration circuit 14 (n) of each correlator 12 (n), and the above flag indicates whether or not the integration circuit 14 (n) is to be dumped. Becomes

【００７３】このように、遅延素子１１におけるダンプ
符号のフラグとして、拡散符号入力選択回路１８の遅延
回路２１，２２をそのまま用いるので、遅延素子１１を
２ビットでなく１ビットで構成することができ、回路数
を減らすことができる。As described above, since the delay circuits 21 and 22 of the spread code input selection circuit 18 are used as they are as the flag of the dump code in the delay element 11, the delay element 11 can be constituted by one bit instead of two bits. , The number of circuits can be reduced.

【００７４】本発明の第３の実施形態について、図５〜
図７に基づいて説明すれば以下の通りである。A third embodiment of the present invention will be described with reference to FIGS.
The following is a description based on FIG.

【００７５】図５は、本発明の実施の第３の形態のマッ
チトフィルタの電気的構成を示すブロック図である。こ
の図５の構成において、図１の構成に類似し、対応する
部分には同一の参照符号を付して示し、その説明を省略
する。本例のマッチトフィルタは、図１の構成に拡散符
号入力制御回路６０を追加した構成になっており、該拡
散符号入力制御回路６０には、少なくとも１つのカウン
タ回路を含んでおり、その一例を図６に示す。FIG. 5 is a block diagram showing an electrical configuration of a matched filter according to the third embodiment of the present invention. In the configuration of FIG. 5, similar to the configuration of FIG. 1, corresponding portions are denoted by the same reference numerals, and description thereof will be omitted. The matched filter of this example has a configuration obtained by adding a spreading code input control circuit 60 to the configuration of FIG. 1. The spreading code input control circuit 60 includes at least one counter circuit. Is shown in FIG.

【００７６】この拡散符号入力制御回路６０では、ＳＴ
ＡＲＴ信号が、セットリセット付ラッチ６２のセット端
子と、論理積回路６４の１つの反転入力端子と、論理積
回路６５の一方の入力端子とに与えられ、拡散符号列の
入力を許可する信号として機能する。またＲＥＳＥＴ信
号は、カウンタ６１のリセット端子と、論理和回路６３
の一方の入力端子と、論理和回路６７の一方の入力端子
とに与えられ、それぞれリセット信号として機能する。
セットリセット付ラッチ６２のリセット端子は論理和回
路６３の出力に接続され、そのセットリセット付ラッチ
６２の出力は論理積回路６４の入力端子に接続される。In this spread code input control circuit 60, ST
An ART signal is supplied to the set terminal of the latch 62 with set / reset, one inverting input terminal of the AND circuit 64, and one input terminal of the AND circuit 65, and as a signal for permitting the input of the spread code string. Function. The RESET signal is supplied to the reset terminal of the counter 61 and the OR circuit 63.
, And one input terminal of the OR circuit 67, and each functions as a reset signal.
The reset terminal of the latch with set / reset 62 is connected to the output of the OR circuit 63, and the output of the latch with set / reset 62 is connected to the input terminal of the AND circuit 64.

【００７７】前記クロックＣＫ１は、論理積回路６４の
もう１つの反転入力端子と、論理積回路６５の他方の入
力端子と、論理積回路６６の一方の入力端子とに与えら
れ、このクロックＣＫ１をトリガとして、拡散符号入力
制御回路６０は機能する。論理積回路６４の出力がカウ
ンタ６１のクロックＣＯＵＮＴ ＣＫとして入力され、
カウンタ６１が所定の回数カウントした後に“１”にな
るＰＮＳＴＯＰ端子は、論理和回路６３の他方の入力端
子と論理積回路６６の他方の入力端子とに接続される。The clock CK1 is applied to another inverting input terminal of the AND circuit 64, the other input terminal of the AND circuit 65, and one input terminal of the AND circuit 66. The spreading code input control circuit 60 functions as a trigger. The output of the AND circuit 64 is the clock COUNT of the counter 61. Entered as CK,
The PNSTOP terminal which becomes “1” after the counter 61 counts a predetermined number of times is connected to the other input terminal of the OR circuit 63 and the other input terminal of the AND circuit 66.

【００７８】このように構成される拡散符号入力制御回
路６０と拡散符号入力選択回路１８との動作を、図７の
各種信号およびクロックを示すタイミングチャートを用
いて、前記図４と同様に、Ｍ＝２、Ｎ＝２５６として説
明する。The operation of the spread code input control circuit 60 and the spread code input selection circuit 18 configured as described above will be described with reference to FIG. = 2 and N = 256.

【００７９】拡散符号入力制御回路６０は、“１”のＲ
ＥＳＥＴ信号によって、カウンタ６１が“０”にリセッ
ト、論理和回路６３も同時に“０”になることで、セッ
トリセット付ラッチ６２も“０”にリセットされ、ＧＯ
信号、ＳＴＯＰ信号共に、“０”になっている。The spread code input control circuit 60 sets the R of “1”
The counter 61 is reset to “0” by the ESET signal, and the OR circuit 63 is also set to “0” at the same time, whereby the set / reset-added latch 62 is also reset to “0”.
The signal and the STOP signal are both "0".

【００８０】前記ＲＥＳＥＴ信号が“０”になり、拡散
符号入力選択回路１８でセット付遅延素子２１（ｎ）と
リセット付遅延素子２２（ｎ）とによる“１”（２個）
と“０”（２５６個）のループが開始される。次に、Ｓ
ＴＡＲＴ信号が“１”になると、クロックＣＫ１に同期
してＧＯ信号が拡散符号入力選択回路１８へと送られ
る。同時に拡散符号発生回路１６から拡散符号列が出力
され、この時点での拡散符号入力選択回路１８の遅延回
路で“１”から“０”に切換わる遅延素子（図７のタイ
ミングでは遅延素子１１（１））に最初の拡散符号“Ｐ
Ｎ０”の入力が開始される。The RESET signal becomes "0", and the spreading code input selection circuit 18 causes the delay element 21 (n) with set and the delay element 22 (n) with reset to "1" (two).
And a loop of “0” (256) is started. Next, S
When the TART signal becomes "1", the GO signal is sent to the spread code input selection circuit 18 in synchronization with the clock CK1. At the same time, a spreading code string is output from the spreading code generation circuit 16 and the delay element of the spreading code input selection circuit 18 at this point switches from "1" to "0" (at the timing of FIG. 7, the delay element 11 ( 1)) the first spreading code "P
Input of N0 "is started.

【００８１】図７の場合は、ＲＥＳＥＴ信号が“０”に
なった後、ＳＴＡＲＴ信号が出力されるまでには、遅延
回路２１，２２はクロックＣＫ１によって１回シフトし
ているので、拡散符号列が“０”から“１”に切換わる
箇所は遅延素子２１（０）と遅延素子２１（１）との間
であり、遅延回路２１（１）の出力と遅延回路２１
（０）の反転出力とが“１”となっていることによる。
そして、ＧＯ信号が“１”になっているので、論理積回
路２３（１）の出力が“１”になり、セットリセット付
ラッチ回路２４（１）から出力される切換え信号ＰＣ
（１）のみが“１”になり、スイッチ１７（１）を切換
える。切換え信号ＰＣ（１）が“１”にセットされたこ
とで、最初の拡散符号“ＰＮ０”が拡散符号発生回路１
６から遅延素子１１（１）へと入力される。In the case of FIG. 7, since the delay circuits 21 and 22 are shifted once by the clock CK1 after the RESET signal becomes "0" and before the START signal is output, the spread code string Is switched from "0" to "1" between the delay element 21 (0) and the delay element 21 (1), and the output of the delay circuit 21 (1) and the delay circuit 21 (1).
This is because the inverted output of (0) is "1".
Since the GO signal is "1", the output of the AND circuit 23 (1) becomes "1", and the switching signal PC output from the latch circuit 24 (1) with set / reset is output.
Only (1) becomes "1", and switch 17 (1) is switched. Since the switching signal PC (1) is set to "1", the first spreading code "PN0" is generated by the spreading code generation circuit 1
6 to the delay element 11 (1).

【００８２】クロックＣＫ２に同期したチップ周期Ｔｃ
で、最初の拡散符号“ＰＮ０”は、隣の遅延素子１１
（２）に転送され、遅延素子１１（１）には、拡散符号
発生回路１６からの次の拡散符号“ＰＮ１”が入力され
る。以降、クロックＣＫ２に同期して、チップ周期Ｔｃ
毎に、遅延素子１１（１）には拡散符号発生回路１６か
ら“ＰＮ２５５”までの２５６個の拡散符号が順次入力
され、また各遅延素子１１（ｎ）では、クロックＣＫ２
に応答して、前記チップ周期Ｔｃ毎に、隣の遅延素子１
１（ｎ＋１）へ拡散符号が順次転送される。Chip period Tc synchronized with clock CK2
The first spreading code “PN0” is transmitted to the adjacent delay element 11
The next spread code “PN1” from the spread code generation circuit 16 is input to the delay element 11 (1). Thereafter, in synchronization with the clock CK2, the chip cycle Tc
Each time, 256 spreading codes from the spreading code generating circuit 16 to “PN255” are sequentially input to the delay element 11 (1), and the clock CK2 is input to each delay element 11 (n).
In response to each of the chip periods Tc,
The spread codes are sequentially transferred to 1 (n + 1).

【００８３】拡散符号入力制御回路６０では、カウンタ
６１が拡散符号出力の“２５５”をカウントすると同時
に、ＰＮＳＴＯＰ信号に“１”を出力し、論理和回路６
３とセットリセット付ラッチ回路６２の動作によって以
後のカウントをストップする。また、ＰＮＳＴＯＰ信号
の“１”によって、論理積回路６６および論理和回路６
７は、拡散符号入力選択回路１８へＳＴＯＰ信号を出力
する。図１の動作と同様に、拡散符号入力選択回路１８
はＳＴＯＰ信号を受け、遅延素子１１（１）の入力とし
て、スイッチ１７（１）を遅延素子１１（０）側に接続
し、遅延回路５１内で拡散符号列をループさせる。以後
は、次に拡散符号列の入換えを行うＳＴＡＲＴ信号が入
力されるまで、遅延回路５１は拡散符号とダンプ符号と
のループを継続し、マッチトフィルタ動作を行う。In the spread code input control circuit 60, the counter 61 counts “255” of the spread code output, and at the same time, outputs “1” to the PNSTOP signal.
The subsequent counting is stopped by 3 and the operation of the latch circuit 62 with set / reset. In addition, the logical product circuit 66 and the logical sum circuit 6 are set by the PNSTOP signal “1”.
7 outputs a STOP signal to the spread code input selection circuit 18. As in the operation of FIG. 1, the spread code input selection circuit 18
Receives the STOP signal, connects the switch 17 (1) to the delay element 11 (0) side as an input of the delay element 11 (1), and loops the spread code string in the delay circuit 51. Thereafter, the delay circuit 51 continues the loop of the spread code and the dump code and performs the matched filter operation until the next START signal for replacing the spread code sequence is input.

【００８４】次に拡散符号列の入換えを行う際には、前
記ＳＴＡＲＴ信号を“１”にし、同時に拡散符号発生回
路１６から拡散符号列を出力することによって、その時
点の拡散符号入力選択回路１８内の遅延回路内で“１”
から“０”に切り替わる遅延素子（図７の第２拡散符号
列入力では１１（２））に、最初の拡散符号“ＰＮ
０’”の入力が開始される。Next, when replacing the spread code string, the START signal is set to "1", and at the same time, the spread code string is output from the spread code generation circuit 16, so that the spread code input selection circuit at that time is output. "1" in the delay circuit in
The delay element that switches from “0” to “0” (11 (2) in the input of the second spreading code sequence in FIG. 7) is connected to the first spreading code “PN”.
Input of 0 '"is started.

【００８５】このように構成することによって、拡散符
号列を切換えるにあたって、拡散符号制御回路６０への
ＳＴＡＲＴ信号の入力と同時に、拡散符号発生回路１６
から拡散符号を発生させるだけで、他の拡散符号列との
入換えを行うことができるので、遅延素子１１（ｎ）を
ループ側に復帰させるタイミングを検知する必要がなく
なる。また、拡散符号列の終端を待って拡散符号列を入
換える必要はなく、しかも総ての拡散符号列の入力を完
了すると、直ちにスイッチ１７（ｎ）がループ側に復帰
されるので、マッチトフィルタ動作を中断することなく
続けることができるとともに、新しい拡散符号列による
相互相関関数が出力されるまでの期間は、拡散符号発生
回路１６が１周期分の拡散符号を出力するまでであり、
拡散符号列の切換えの時間を最短とすることができる。With this configuration, when the spread code sequence is switched, the spread code generation circuit 16 and the START signal are input to the spread code control circuit 60 simultaneously.
Since it is possible to perform replacement with another spreading code sequence simply by generating a spreading code from, there is no need to detect the timing of returning the delay element 11 (n) to the loop side. Further, there is no need to wait for the end of the spreading code sequence to replace the spreading code sequence, and when the input of all the spreading code sequences is completed, the switch 17 (n) is immediately returned to the loop side. The period during which the filter operation can be continued without interruption and the cross-correlation function based on the new spreading code sequence is output is until the spreading code generation circuit 16 outputs a one-cycle spreading code.
The time for switching the spreading code sequence can be minimized.

【００８６】なお、実際に使われているマッチトフィル
タは、オーバーサンプリングされた受信信号を入力する
のが一般的である。つまり、チップ周期Ｔｃの１／Ｋ倍
（Ｋは通常２以上の整数）で受信信号はサンプリングさ
れており、このようなマッチトフイルタの場合も、上記
拡散符号遅延回路１１を適用することは可能である。Incidentally, a matched filter actually used generally receives an oversampled received signal. That is, the received signal is sampled at 1 / K times the chip period Tc (K is usually an integer of 2 or more), and the spread code delay circuit 11 can be applied to such a matched filter. It is.

【００８７】本発明の実施の第４の形態について図１、
図２、図８および図９に基づいて説明すれば以下の通り
である。FIG. 1 shows a fourth embodiment of the present invention.
The following is a description based on FIG. 2, FIG. 8, and FIG.

【００８８】本実施形態では、拡散符号入力選択回路１
８へのＲＥＳＥＴ信号として、図８に示すパワーアップ
回路８０を追加した構成になっている。このパワーアッ
プ回路８０は、抵抗８１の一端を電源に、他端をダイオ
ード８２のアノード側（ノード名：ＰＷＵＰ）に接続
し、ダイオード８２のカソード側は接地されている。論
理和回路８３は、一方の入力端子に前記ノードＰＷＵ
Ｐ、他方の入力端子に外部入力ＲＥＳＥＴ’を接続し
て、遅延回路２１，２２のリセット信号であるＲＥＳＥ
Ｔを出力する。In this embodiment, the spread code input selection circuit 1
As a RESET signal to the P.8, a power-up circuit 80 shown in FIG. 8 is added. In the power-up circuit 80, one end of a resistor 81 is connected to a power supply, the other end is connected to the anode side (node name: PWUP) of a diode 82, and the cathode side of the diode 82 is grounded. The OR circuit 83 has one input terminal connected to the node PWU.
P, an external input RESET ′ is connected to the other input terminal, and a reset signal
Output T.

【００８９】ノードＰＷＵＰの電源立ち上げからの時間
毎の変化を図９に示し、この回路の動作を説明する。電
源立ち上げの初期時（時刻ｔ０から時刻ｔ１）には、必
ずノードＰＷＵＰが“１”になるので、遅延回路２１，
２２は強制的にリセットされる。次に、時刻ｔ１にてダ
イオードがオンになると電流が急激に流れ、ノードＰＷ
ＵＰの電位は一気に“０”になる（時刻ｔ１から時刻ｔ
２）。その後（ｔ２以降）は、ノードＰＷＵＰは“０”
に固定されるので、ＲＥＳＥＴ信号は外部入力のＲＥＳ
ＥＴ’信号に従う。FIG. 9 shows a change with time from the power-on of the node PWUP, and the operation of this circuit will be described. At the initial stage of power-up (from time t0 to time t1), the node PWUP always becomes “1”.
22 is forcibly reset. Next, when the diode is turned on at time t1, a current flows rapidly, and the node PW
The potential of UP immediately becomes “0” (from time t1 to time t1).
2). Thereafter (after t2), the node PWUP becomes “0”.
RESET signal, so that the RESET signal
Follow the ET 'signal.

【００９０】電源立ち上げ時等は、遅延回路２１，２２
の値が一意に決定しないので、回路のリセットがかかる
までは、拡散符号入力選択回路１８の出力ＰＣ（ｎ）が
複数個“１”になる可能性があり、その時に拡散符号発
生回路１６から新しい拡散符号列の入力が行われてしま
うと、拡散符号遅延回路１８の複数箇所において拡散符
号列を同時に入力することになり、受信信号との相関を
計算するための拡散符号列としては不適切となる。そこ
で、上記パワーアップ回路８０を追加することによっ
て、遅延回路２１，２２が電源立ち上げ時に所望となる
設定値以外の値になるのを防ぐことができる。When power is turned on, delay circuits 21 and 22 are used.
Is not uniquely determined, there is a possibility that a plurality of outputs PC (n) of the spread code input selection circuit 18 may become "1" until the circuit is reset. If a new spread code sequence is input, the spread code sequence will be input simultaneously at a plurality of locations of the spread code delay circuit 18, which is inappropriate as a spread code sequence for calculating a correlation with a received signal. Becomes Therefore, by adding the power-up circuit 80, it is possible to prevent the delay circuits 21 and 22 from having a value other than a desired set value when the power is turned on.

【００９１】[0091]

【発明の効果】本発明に係るマッチトフィルタは、以上
のように、少なくとも拡散符号の符号長に対応した段数
の拡散符号遅延手段がループ状に接続され、保持してい
る拡散符号を順次転送してゆくようにしたマッチトフィ
ルタにおいて、複数の拡散符号遅延手段に対してスイッ
チを設け、拡散符号入力選択手段が、ループ状の前記拡
散信号遅延手段内を循環している拡散符号列の終端を認
識し、拡散符号の切換え要求の発生から、最も速く終端
になる拡散信号遅延手段に対応したスイッチを適切なタ
イミングで切換え、そのスイッチから、他の拡散符号の
入力を行う。As described above, in the matched filter according to the present invention, the spread code delay means of at least the number of stages corresponding to the code length of the spread code are connected in a loop, and the held spread codes are sequentially transferred. In the matched filter, a switch is provided for a plurality of spread code delay means, and a spread code input selecting means is configured to terminate a spread code string circulating in the loop spread signal delay means. The switch corresponding to the spreading signal delay means that terminates the fastest is switched at an appropriate timing from the occurrence of the request for switching the spreading code, and another spreading code is input from the switch.

【００９２】それゆえ、拡散符号が複数種類使用される
場合に、該拡散符号の切換えを、任意のタイミングで、
速やかに行うことができ、切換えから新しい拡散符号に
よる相関演算までの演算時間を短縮することができる。Therefore, when a plurality of types of spreading codes are used, switching of the spreading codes is performed at an arbitrary timing.
This can be performed promptly, and the calculation time from switching to correlation calculation using a new spreading code can be reduced.

【００９３】また、本発明に係るマッチトフィルタは、
以上のように、拡散符号列の他にダンプ符号列を設け、
拡散符号遅延手段および相関演算手段も、拡散符号列分
のＮ個に、このダンプ符号列分のＭ個をさらに設ける。Further, the matched filter according to the present invention comprises:
As described above, a dump code string is provided in addition to the spread code string,
The spreading code delay means and the correlation calculating means are further provided with N of the spreading code strings and M of the dump code strings.

【００９４】それゆえ、連続して相関演算結果を出力し
つつ、前記相関演算手段のオフセット除去などのリセッ
ト動作を行うことができるとともに、一周期分の拡散符
号列とダンプ符号列の切換えわりを検知でき、前記使用
中の拡散符号列の終端の認識を行い、切換えるべきスイ
ッチおよびタイミングを自動的に選択することができ
る。Therefore, the reset operation such as the offset removal of the correlation operation means can be performed while continuously outputting the correlation operation result, and the switching between the spread code string for one cycle and the dump code string can be performed. It can detect and recognize the end of the used spreading code sequence, and can automatically select a switch and a timing to be switched.

【００９５】さらにまた、本発明に係るマッチトフィル
タは、以上のように、前記拡散符号遅延手段におけるダ
ンプ符号のフラグとして、前記拡散散符号入力選択手段
の遅延回路を用いる。Further, as described above, the matched filter according to the present invention uses the delay circuit of the spread scattered code input selection means as the flag of the dump code in the spread code delay means.

【００９６】それゆえ、前記拡散符号遅延手段を２ビッ
トでなく１ビットで構成することができ、回路数を減ら
すことができる。Therefore, the spreading code delay means can be constituted by one bit instead of two bits, and the number of circuits can be reduced.

【００９７】また、本発明に係るマッチトフィルタは、
以上のように、前記拡散符号入力選択手段に関連して、
カウンタを含んだ拡散符号入力制御手段をさらに設け、
前記拡散符号入力制御手段は、ＧＯ信号に応答して前記
拡散符号発生回路から出力される拡散符号列の周期に対
応した数Ｎのカウントの後、前記拡散符号入力選択手段
にＳＴＯＰ信号を与える。Further, the matched filter according to the present invention comprises:
As described above, in connection with the spread code input selection means,
Further provided is a spread code input control means including a counter,
The spread code input control means supplies a STOP signal to the spread code input selection means after counting the number N corresponding to the cycle of the spread code string output from the spread code generation circuit in response to the GO signal.

【００９８】それゆえ、ＳＴＯＰ信号を出力することで
自動的に拡散符号列の入力を切離し、前記拡散符号遅延
手段内で拡散符号をループさせることができる。Therefore, by outputting the STOP signal, the input of the spread code sequence is automatically cut off, and the spread code can be looped in the spread code delay means.

【００９９】さらにまた、本発明に係るマッチトフィル
タは、以上のように、前記拡散符号入力選択手段に、パ
ワーアップ回路をさらに備え、前記遅延回路が、電源立
ち上げ時に所望となる設定値以外の値となることを防止
する。Further, as described above, the matched filter according to the present invention further comprises a power-up circuit in the spreading code input selecting means, and the delay circuit has a setting value other than a desired value at power-on. To prevent the value of.

【０１００】それゆえ、上記遅延回路は電源立ち上げ時
などの初期状態には必ず設定した値になるので、遅延回
路の初期値が決定せずに拡散符号入力選択手段が拡散符
号入力遅延手段を２回路以上選択するという不適切な選
択がなくなる。Therefore, the delay circuit always has the set value in the initial state such as when the power is turned on, so that the initial value of the delay circuit is not determined, and Eliminate inappropriate selection of two or more circuits.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施の第１および第２の形態のマッチ
トフィルタの電気的構成を示すブロック図である。FIG. 1 is a block diagram illustrating an electrical configuration of a matched filter according to first and second embodiments of the present invention.

【図２】本発明に係るマッチトフイルタにおける拡散符
号入力選択回路の一構成例を示すブロック図である。FIG. 2 is a block diagram showing a configuration example of a spread code input selection circuit in a matched filter according to the present invention.

【図３】本発明に係るマッチトフィルタにおけるセット
リセット付ラッチ回路の一構成例を示すブロック図であ
る。FIG. 3 is a block diagram showing a configuration example of a latch circuit with set / reset in a matched filter according to the present invention.

【図４】図１〜図４で示すマッチトフィルタにおける各
種信号およびクロックのタイミングチャートである。4 is a timing chart of various signals and clocks in the matched filter shown in FIGS.

【図５】本発明の実施の第３の形態のマッチトフィルタ
の電気的構成を示すブロック図である。FIG. 5 is a block diagram showing an electrical configuration of a matched filter according to a third embodiment of the present invention.

【図６】図５で示すマッチトフィルタにおける拡散符号
入力制御回路の一構成例を示すブロック図である。6 is a block diagram showing a configuration example of a spread code input control circuit in the matched filter shown in FIG.

【図７】図５および図６で示すマッチトフイルタにおけ
る各種信号およびクロックのタイミングチャートであ
る。7 is a timing chart of various signals and clocks in the matched filter shown in FIGS. 5 and 6. FIG.

【図８】本発明の実施の第４の形態であるマッチトフィ
ルタに用いられるパワーアップ回路の一例を示す概略の
構成図である。FIG. 8 is a schematic configuration diagram illustrating an example of a power-up circuit used in a matched filter according to a fourth embodiment of the present invention.

【図９】前記パワーアップ回路の動作を説明するための
グラフである。FIG. 9 is a graph for explaining the operation of the power-up circuit.

【図１０】従来技術のマッチトフイルタの一例を示すブ
ロック図である。FIG. 10 is a block diagram showing an example of a matched filter according to the related art.

【符号の説明】[Explanation of symbols]

１１ 遅延回路（拡散符号遅延手段） １１（０）〜１１（Ｎ＋１） 遅延素子 １２（０）〜１２（Ｎ＋１） 相関器（相関演算手
段） １３（０）〜１３（Ｎ＋１） 乗算回路 １４（０）〜１４（Ｎ＋１） 積分回路 １５ マルチプレクサ １６ 拡散符号発生回路（拡散符号発生手段） １７（０）〜１７（Ｎ＋１） スイッチ １８ 拡散符号入力選択回路（拡散符号入力選択手
段） ２１（０），２１（１） セット付遅延素子 ２２（０）〜２２（Ｎ−１） リセット付遅延素子 ２３（０）〜２３（Ｎ＋１） 論理積回路 ２４（０）〜２４（Ｎ＋１） セットリセット付ラッ
チ回路 ６０ 拡散符号入力制御回路 ６１ カウンタ ８０ パワーアップ回路11 delay circuit (spreading code delay means) 11 (0) to 11 (N + 1) delay element 12 (0) to 12 (N + 1) correlator (correlation calculation means) 13 (0) to 13 (N + 1) multiplication circuit 14 (0) ) To 14 (N + 1) Integrator 15 Multiplexer 16 Spreading code generator (spreading code generator) 17 (0) to 17 (N + 1) Switch 18 Spreading code input selector (Spreading code input selector) 21 (0), 21 (1) Delay element with set 22 (0) to 22 (N-1) Delay element with reset 23 (0) to 23 (N + 1) AND circuit 24 (0) to 24 (N + 1) Latch circuit with set reset 60 Diffusion Sign input control circuit 61 Counter 80 Power up circuit

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】少なくとも拡散符号の符号長に対応した段
数がループ状に接続され、保持している拡散符号を、該
拡散符号の周期で順次転送してゆく拡散符号遅延手段
と、前記各拡散符号遅延手段に個別的に対応して設けら
れ、同一タイミングでサンプリングされた受信スペクト
ル拡散信号と前記拡散符号遅延手段からの拡散符号との
相互間の相関を演算する相関演算手段と、前記各相関演
算手段での演算結果の内、予め定める一定区間分の拡散
符号との演算結果の含まれる出力を選択する選択手段
と、拡散符号発生手段と、前記ループを開放するスイッ
チとを含み、前記スイッチによって開放された拡散符号
遅延手段から、前記拡散符号発生手段で発生された他の
拡散符号列を入力可能にしたマッチトフィルタにおい
て、 前記スイッチを複数の拡散符号遅延手段に対して設け、 拡散符号列を入力すべき拡散符号遅延手段を選択し、対
応するスイッチを制御する拡散符号入力選択手段をさら
に備えることを特徴とするマッチトフィルタ。1. A spreading code delay means for connecting at least the number of stages corresponding to the code length of a spreading code in a loop and sequentially transferring the held spreading code at the cycle of the spreading code. Correlation calculating means provided individually corresponding to the code delay means for calculating the correlation between the received spread spectrum signal sampled at the same timing and the spread code from the spread code delay means; Selecting means for selecting an output including an operation result with a predetermined predetermined interval of spread codes among operation results of the operation means, spreading code generation means, and a switch for opening the loop; A matched filter that allows input of another spread code sequence generated by the spread code generation means from the spread code delay means opened by the A matched filter provided for the spread code delay means, further comprising a spread code input selection means for selecting a spread code delay means to which a spread code sequence is to be input and controlling a corresponding switch. 【請求項２】前記拡散符号遅延手段の段数は、拡散符号
列の周期に対応した数Ｎとダンプ符号列の周期に対応し
た数Ｍとの和に設定され、 前記拡散符号入力選択手段は、ダンプ符号区間と拡散符
号区間とを識別するための遅延回路と、論理積回路と、
セットリセット付ラッチ回路とを備え、 前記遅延回路は、前記Ｍ＋Ｎ個のリセット付き遅延回路
がループ状に設けられて構成され、各遅延回路の出力
は、前記論理積回路によって、拡散符号列の入換えを許
可するＧＯ信号との論理積が取られて出力され、前記セ
ットリセット付ラッチ回路にＳＴＯＰ信号が与えられる
まで、前記拡散符号列を入力すべき拡散符号遅延手段を
選択する切換え信号を出力することを特徴とする請求項
１記載のマッチトフィルタ。2. The number of stages of said spread code delay means is set to the sum of a number N corresponding to a cycle of a spread code string and a number M corresponding to a cycle of a dump code string. A delay circuit for identifying a dump code section and a spread code section, an AND circuit,
A latch circuit with a set reset, wherein the delay circuit is configured by providing the (M + N) delay circuits with resets in a loop, and outputs of each of the delay circuits are input and output of a spread code sequence by the AND circuit. A logical AND with the GO signal permitting the change is taken and output, and a switching signal for selecting the spread code delay means to which the spread code sequence is to be input is output until the STOP signal is given to the latch circuit with set / reset. The matched filter according to claim 1, wherein 【請求項３】前記遅延回路の出力を、ダンプ符号のフラ
グとして用いることを特徴とする請求項２記載のマッチ
トフイルタ。3. The matched filter according to claim 2, wherein an output of said delay circuit is used as a flag of a dump code. 【請求項４】前記拡散符号入力選択手段に関連して、カ
ウンタを含んだ拡散符号入力制御手段をさらに設け、 前記拡散符号入力制御手段は、前記ＧＯ信号に応答して
前記拡散符号発生回路から出力される拡散符号列の周期
に対応した数Ｎのカウントの後、前記拡散符号入力選択
手段にＳＴＯＰ信号を与えることを特徴とする請求項２
記載のマッチトフィルタ。4. A spread code input control means including a counter is further provided in association with said spread code input selection means, wherein said spread code input control means responds to said GO signal from said spread code generation circuit. 3. A STOP signal is supplied to said spread code input selecting means after counting the number N corresponding to the cycle of the output spread code sequence.
Matched filter as described. 【請求項５】前記拡散符号入力選択手段に、パワーアッ
プ回路をさらに備え、前記遅延回路が、電源立ち上げ時
に所望となる設定値以外の値となることを防止すること
を特徴とする請求項１〜４の何れかに記載のマッチトフ
ィルタ。5. The spread code input selecting means further comprising a power-up circuit, wherein the delay circuit prevents a value other than a desired set value when the power is turned on. A matched filter according to any one of claims 1 to 4.