JPH01319341A - Pn code acquisition circuit - Google Patents
Pn code acquisition circuitInfo
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- JPH01319341A JPH01319341A JP63152554A JP15255488A JPH01319341A JP H01319341 A JPH01319341 A JP H01319341A JP 63152554 A JP63152554 A JP 63152554A JP 15255488 A JP15255488 A JP 15255488A JP H01319341 A JPH01319341 A JP H01319341A
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Abstract
Description
【発明の詳細な説明】
[a業上の利用分野]
この発明は、固定パターンよりなるビット列の位相検出
するPN符号捕捉回路に関し、特に直接拡散スペクトル
拡散通信における初期捕捉回路としてのPN符号捕捉回
路に関するものである−[従来の技術]
第3図は、例えば’The Application
of Char、ge−Coupled Device
s to 5pread −SpectrumSyst
ems」、 IEEE、 Trans Coma+un
、 C0M−28No、9゜1980に示されている従
来のPN符号捕捉回路を示すもので、図中、(1)は受
信信号入力端子、(2)はこの受信信号をベースバンド
信号に変換するベースバンド変換回路、(A)、(B)
は同一構成の2組の相関器、(3)は上記ベースバンド
変換回路(2)からのベースバンド信号をサンプルする
サンプルホールド回路、(4) はサンプルした信号を
格納するシフトレジスタ1.(5)はベースバンド信号
を2倍の周波数でサンプルし上記シフトレジスタ1(4
)内の信号をシフトさせるクロックを発生させるクロッ
ク発生器、(6)は受信PN符号と相関をとるために予
め用意されたPN符号(内部PN符号)を格納するシフ
トレジスタ2、(7)は受信信号と内部PN符号とをシ
フトレジスタ1.2(4)、(6)の段数毎に掛合わせ
る掛算器、(8)は上記掛算器(7)の出力のうちの奇
数段目の出力のみを加え合わせる加算器1、(9)は上
記掛算器(7)の出力のうちの偶数段目の出力のみを加
え合わせる加算器2、(10)は上記各加算器1.2(
8)、(9)の出力と他方の相関器(B)の各加算器(
図示せず)の出力とに基づきPN符号の位相が一致した
かどうかを判定する判定回路、(11)はこの判定回路
(10)の出力を外部に出力するPN符号捕捉回路出力
端子である。Detailed Description of the Invention [Field of Application in Industry A] The present invention relates to a PN code acquisition circuit for detecting the phase of a bit string consisting of a fixed pattern, and particularly to a PN code acquisition circuit used as an initial acquisition circuit in direct sequence spread spectrum communication. - [Prior art] Fig. 3 shows, for example, 'The Application
of Char, ge-Coupled Device
s to 5pread-SpectrumSyst
ems”, IEEE, Trans Coma+un
, C0M-28No., 9° 1980. In the figure, (1) is a received signal input terminal, and (2) is a terminal for converting this received signal into a baseband signal. Baseband conversion circuit, (A), (B)
are two sets of correlators with the same configuration, (3) is a sample hold circuit that samples the baseband signal from the baseband conversion circuit (2), and (4) is a shift register 1 that stores the sampled signal. (5) samples the baseband signal at twice the frequency and samples the above shift register 1 (4).
), (6) is a shift register 2 that stores a PN code (internal PN code) prepared in advance to correlate with the received PN code, (7) is A multiplier that multiplies the received signal and internal PN code by the number of stages of shift registers 1.2 (4) and (6), (8) is only the output of the odd stage among the outputs of the multiplier (7). (9) is an adder 2 that adds only the outputs of even-numbered stages among the outputs of the multiplier (7), and (10) is an adder 2 (10) that adds together the outputs of each of the adders 1.2 (
8), (9) and each adder (
(11) is a PN code acquisition circuit output terminal that outputs the output of this determination circuit (10) to the outside.
従来のPN符号捕捉回路は上記のように構成され、受信
信号入力端子(1)に入力された受信信号は、ベースバ
ンド変換回路(2)によってベースバンド信号に変換さ
れた後、クロック発生器(5)で発生したベースバンド
信号の2倍の周波数のクロックによってサンプルホール
ド回路(3)でサンプルされ、シフトレジスタ1(4)
に格納される。The conventional PN code acquisition circuit is configured as described above, and the received signal input to the received signal input terminal (1) is converted to a baseband signal by the baseband conversion circuit (2), and then the received signal is converted to a baseband signal by the clock generator ( It is sampled by the sample-and-hold circuit (3) using a clock with twice the frequency of the baseband signal generated in step 5), and is transferred to shift register 1 (4).
is stored in
ここで、ベースバンド信号1ビツトをチップと呼ぶこと
にすると、1チツプに対して2回サンプルされることに
なる。Here, if one bit of the baseband signal is called a chip, it will be sampled twice for one chip.
次いで、この信号は、シフトレジスタ2(6)に予め格
納されている内部PN符号と掛算器(7)によってシフ
トレジスタ1.2(4)、(6)の段毎に掛合わされる
。そして、奇数段目の掛算結果は加算器1(8)によっ
て加算され、また偶数段目の掛算結果は加算器2(9)
によって加算される。Next, this signal is multiplied by the internal PN code stored in advance in the shift register 2 (6) by a multiplier (7) for each stage of the shift register 1.2 (4), (6). Then, the multiplication results of odd-numbered stages are added by adder 1 (8), and the multiplication results of even-numbered stages are added by adder 2 (9).
is added by
同様の動作がもう一方の相関器(B)で行なわれ、これ
らの加算出力は判定回路(10)に人力され、PN符号
の位相が一致したか否かが判定される。そしてその判定
結果は、PN符号捕捉回路出力端子(11)から外部に
出力される。A similar operation is performed in the other correlator (B), and the summed outputs are inputted to a determination circuit (10), which determines whether or not the phases of the PN codes match. The determination result is outputted to the outside from the PN code acquisition circuit output terminal (11).
[発明が解決しようとする課題]
上記のような従来のPN符号捕捉回路では、例えば、P
N符号長がMチップあった場合には、相関器(A)、(
B)の段数は2M段必要となる。そして、相関器は(A
)と(B)の2つ用いられているので、合計の相関段数
は4M段になる。[Problems to be Solved by the Invention] In the conventional PN code acquisition circuit as described above, for example, P
If the N code length is M chips, the correlator (A), (
B) requires 2M stages. And the correlator is (A
) and (B) are used, so the total number of correlation stages is 4M stages.
バードウェアの観点からすると、PN符号捕捉回路にお
ける相関器の占める割合は非常に大きく、特にPN符号
長Mが大きい場合、近年のLSI技術では、今だそのよ
うな大きな段数の相関器を実現するのは困難である。こ
れは、スペクトル拡散通信方式では、受信信号のSN比
が従来の狭帯域通信方式に比べて非常に小さく、チップ
に同期したクロックが得られないため、例えば1チツプ
に対して1サンプルでは、第4図に示すようにチップの
トランジェント(変わり目)をサンプルしてしまい、P
N符号の捕捉が不可能となる場合があるので、チップ周
波数の2倍の周波数でサンプルし、このような状態が起
きないような構成をとらざるを得ないという課題があっ
た。From the perspective of hardware, the proportion of the correlator in the PN code acquisition circuit is very large, and especially when the PN code length M is large, it is still difficult to realize a correlator with such a large number of stages with recent LSI technology. is difficult. This is because, in the spread spectrum communication method, the signal-to-noise ratio of the received signal is very small compared to the conventional narrowband communication method, and it is not possible to obtain a clock synchronized with the chip. As shown in Figure 4, I sampled the chip transient (turning point), and P
Since it may become impossible to capture the N code, there is a problem in that it is necessary to sample at a frequency twice the chip frequency and to adopt a configuration that prevents such a situation from occurring.
この発明は、かかる課題を解決するためになされたもの
で、相関器の相関段数を従来の半分にして小型化を図る
ことができるPN符号捕捉回路を得ることを目的とする
。The present invention has been made to solve this problem, and an object of the present invention is to obtain a PN code acquisition circuit that can be miniaturized by halving the number of correlation stages of the correlator compared to the conventional one.
[課題を解決するための手段]
この発明に係るPN符号捕捉回路は、受信信号をベース
バンド信号に変換するベースバンド変換回路と、ベース
バンド信号をサンプルするサンプルホールド回路、サン
プルした信号を格納するシフトレジスタ、予め用意され
たPN符号を格納するシフトレジスタ、受信したPN符
号と予め用意されたPN符号とを掛合せる掛算器、およ
びすべての掛算器の結果を加算する加算器を有する2組
の相関器と、これら各相関器の加算出力に基づきPN符
号の一致の有無を判定しその結果を出力する判定回路と
、チップ周波数に等しい周波数のクロックを発生させる
クロック発生器と、クロック発生器からのクロックの位
相を反転させる反転回路と、クロック発生器からのクロ
ックと反転回路からのクロックのうちのいずれか一方を
選択して上記各相関器に与える選択回路と、この選択回
路を一定時間毎に切換えるタイマとを設けるようにした
ものである。[Means for Solving the Problems] A PN code acquisition circuit according to the present invention includes a baseband conversion circuit that converts a received signal to a baseband signal, a sample hold circuit that samples the baseband signal, and a sample hold circuit that stores the sampled signal. Two sets of shift registers each having a shift register, a shift register that stores a PN code prepared in advance, a multiplier that multiplies the received PN code and the PN code prepared in advance, and an adder that adds the results of all the multipliers. A correlator, a determination circuit that determines whether or not PN codes match based on the addition outputs of these correlators and outputs the result, a clock generator that generates a clock with a frequency equal to the chip frequency, and a clock generator. an inversion circuit that inverts the phase of the clock; a selection circuit that selects either the clock from the clock generator or the clock from the inversion circuit and supplies it to each of the correlators; The system is equipped with a timer for switching to.
[作用]
この発明においては、クロック発生器で発生したチップ
周波数に等しい周波数のクロックは、反転回路により位
相が180度変えられる。そして、これら2つの異なる
位相のクロックは、選択回路によりいずれか一方が選択
されて各相関器に入力される0選択回路は、一定時間毎
にタイマにより切換えられ、したがって、各相関器には
、2つの異なる位相のクロックが一定時間毎に交互に入
力されることになる。このため、一方のクロック状態で
PN符号を捕捉できなくても、他方のクロック状態では
、PN符号の捕捉を確実に完了させることができる。し
かも、各相関器には、常にチップ周波数に等しいクロッ
クが入力されることになるので、従来の相関段数の半分
の相関器によりPN符号捕捉回路を構成することができ
る。[Operation] In the present invention, the phase of a clock having a frequency equal to the chip frequency generated by the clock generator is changed by 180 degrees by the inverting circuit. Then, one of these two clocks with different phases is selected by a selection circuit and inputted to each correlator.The 0 selection circuit is switched by a timer at regular intervals, so that each correlator Two clocks with different phases are input alternately at regular intervals. Therefore, even if the PN code cannot be captured in one clock state, the PN code capture can be reliably completed in the other clock state. Furthermore, since a clock equal to the chip frequency is always input to each correlator, the PN code acquisition circuit can be constructed using correlators with half the number of conventional correlation stages.
[実施例]
第1図はこの発明の一実施例を示すもので、図中、第3
図と同一符号は同−又は相当部分を示す。(12)はチ
ップ周波数に等しい周波数のクロックを発生させるクロ
ック発生器2、(13)はこのクロック発生器2 (1
2)により発生されたクロックの位相を反転させる反転
回路、(14)は上記クロック発生器2 (12)から
のクロックと上記反転回路(13)からの180度位相
がずれたクロックとが入力され、そのうちのいずれか一
方を選択して各相関器(^)、(B)に与える選択回路
、(15)はこの選択回路(14)を一定時間毎に切換
えるタイマ、(16)は相関器段数すべての掛算結果を
加算する加算器3である。[Example] Figure 1 shows an example of the present invention.
The same reference numerals as in the figures indicate the same or corresponding parts. (12) is a clock generator 2 that generates a clock with a frequency equal to the chip frequency, and (13) is this clock generator 2 (1
2), an inverting circuit (14) for inverting the phase of the clock generated by the above clock generator 2 (12) is inputted with a clock from the above clock generator 2 (12) and a clock whose phase is shifted by 180 degrees from the above inverting circuit (13). , a selection circuit that selects one of them and applies it to each correlator (^), (B), (15) is a timer that switches this selection circuit (14) at regular intervals, and (16) is the number of correlator stages. This is an adder 3 that adds all the multiplication results.
上記のように構成されたPN符号捕捉回路においては、
クロック発生器2 (12)で発生したチップ周波数に
等しいクロックは、反転回路(13)によりその位相が
反転され、クロック発生器2 (12)と反転回路(1
3)とにより、1°80度位相がずれた2つのクロック
が生成される。これら両クロックは選択回路(14)に
入力され、この選択回路(14)でいずれか一方のクロ
ックが選択されて各相関器(A)、(B) に入力さ
れる。In the PN code acquisition circuit configured as above,
The clock equal to the chip frequency generated by the clock generator 2 (12) has its phase inverted by the inverting circuit (13), and the clock generated by the clock generator 2 (12) and the inverting circuit (13) is inverted in phase.
3), two clocks with a phase shift of 1° and 80 degrees are generated. Both of these clocks are input to a selection circuit (14), which selects one of the clocks and inputs it to each correlator (A), (B).
ここで、例えば第2図に示す(a)の位相のクロックが
各相関器(A)、(B)に入力された場合を考えると、
このクロック状態では、相関がとれずにいつまでもPN
符号の捕捉は完了しない。For example, if we consider a case where a clock with phase (a) shown in FIG. 2 is input to each correlator (A) and (B),
In this clock state, no correlation can be established and the PN remains constant.
Code acquisition is not complete.
そこで、適当な一定時間毎に選択回路(14)が切換え
られるようタイマ(15)をセットした一定時間内に捕
捉が完了しない場合には、第2図に示す(b)の位相が
180度ずれたクロックが選択されて各相関器(^)、
(B)に与えられる。Therefore, if the acquisition is not completed within a certain period of time set by the timer (15) so that the selection circuit (14) is switched at an appropriate certain period of time, the phase of (b) shown in Fig. 2 will be shifted by 180 degrees. The selected clock is selected and each correlator (^),
(B) is given.
しかして、PN符号の捕捉は、いずれかのクロック状態
において必ず完了することが保証される。また各相関器
(A)、(B)に入力されるクロックは、常にチップ周
波数に等しいことから、各相関器(A)、(B)を、従
来の相関段数の半分の段数にすることができ、PN符号
捕捉回路の小型化が可能となる。Thus, acquisition of the PN code is guaranteed to be completed in any clock state. Furthermore, since the clock input to each correlator (A) and (B) is always equal to the chip frequency, it is possible to reduce the number of correlators (A) and (B) to half the number of conventional correlation stages. This makes it possible to downsize the PN code acquisition circuit.
[発明の効果]
この発明は以上説明したとおり、チップ周波数に等しく
、しかも位相が180度ずれた2つのクロックを、交互
に各相関器に与えてPN符号の捕捉を行なうようにして
いるので、チップ周波数に等しいクロックを用いるにも
かかわらず、PN符号を確実に捕捉することができると
いう効果を有する。またチップ周波数に等しいクロック
を用いているので、相関器の相関段数を従来の半分にす
ることができ、PN符号捕捉回路を小型化できる等の効
果がある。[Effects of the Invention] As explained above, the present invention captures the PN code by alternately applying two clocks equal to the chip frequency and having a phase difference of 180 degrees to each correlator. This has the effect that the PN code can be reliably captured even though a clock equal to the chip frequency is used. Furthermore, since a clock equal to the chip frequency is used, the number of correlation stages in the correlator can be halved compared to the conventional one, and the PN code acquisition circuit can be miniaturized.
第1図はこの発明の一実施例を示すPN符号捕捉回路の
構成図、第2図はこの発明の回路におけるチップとクロ
ックとの関係を示す説明図、第3図は従来のPN符号捕
捉回路を示す構成図、第4図は従来の回路におけるチッ
プとクロックとの関係を示す説明図である。
(2)・・・ベースバンド変換回路、
(3)・・・サンプルホールド回路、
(4)・・・シフトレジスタ1、
(6)・・・シフトレジスタ2、
(7)・・・掛算器、(10)・・・判定回路、(12
)・・・クロック発生器2、(13)・・・反転回路、
(14)・・・選択回路、(15)・・・タイマ、(1
6)・・・加算器3、(A)、(B)・・・相関器。
尚、図中、同一符号は同一または相当部分を示す。FIG. 1 is a block diagram of a PN code capture circuit showing an embodiment of the present invention, FIG. 2 is an explanatory diagram showing the relationship between the chip and the clock in the circuit of the present invention, and FIG. 3 is a conventional PN code capture circuit. FIG. 4 is an explanatory diagram showing the relationship between a chip and a clock in a conventional circuit. (2)... Baseband conversion circuit, (3)... Sample hold circuit, (4)... Shift register 1, (6)... Shift register 2, (7)... Multiplier, (10)...determination circuit, (12
)...Clock generator 2, (13)...Inversion circuit,
(14)...Selection circuit, (15)...Timer, (1
6)... Adder 3, (A), (B)... Correlator. In the drawings, the same reference numerals indicate the same or corresponding parts.
Claims (1)
換回路と、ベースバンド信号をサンプルするサンプルホ
ールド回路、サンプルした信号を格納するシフトレジス
タ、予め用意されたPN符号を格納するシフトレジスタ
、受信したPN符号と予め用意されたPN符号とを掛合
わせる掛算器、およびすべての掛算器の結果を加算する
加算器を有する2組の相関器と、これら各相関器の加算
器出力に基づきPN符号の一致の有無を判定しその結果
を出力する判定回路と、チップ周波数に等しい周波数の
クロックを発生させるクロック発生器と、クロック発生
器からのクロックの位相を反転させる反転回路と、クロ
ック発生器からのクロックと反転回路からのクロックの
うちのいずれか一方を選択して上記各相関器に与える選
択回路と、この選択回路を一定時間毎に切換えるタイマ
とを具備することを特徴とするPN符号捕捉回路。A baseband conversion circuit that converts a received signal to a baseband signal, a sample hold circuit that samples the baseband signal, a shift register that stores the sampled signal, a shift register that stores a PN code prepared in advance, and a received PN code. and a PN code prepared in advance, and two sets of correlators each having an adder that adds the results of all the multipliers. A determination circuit that determines the presence or absence and outputs the result, a clock generator that generates a clock with a frequency equal to the chip frequency, an inversion circuit that inverts the phase of the clock from the clock generator, and a clock from the clock generator. A PN code capture circuit comprising: a selection circuit that selects one of the clocks from the inversion circuit and applies it to each of the correlators; and a timer that switches the selection circuit at regular intervals.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63152554A JPH01319341A (en) | 1988-06-21 | 1988-06-21 | Pn code acquisition circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63152554A JPH01319341A (en) | 1988-06-21 | 1988-06-21 | Pn code acquisition circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01319341A true JPH01319341A (en) | 1989-12-25 |
Family
ID=15543005
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63152554A Pending JPH01319341A (en) | 1988-06-21 | 1988-06-21 | Pn code acquisition circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01319341A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7342953B2 (en) | 2002-02-08 | 2008-03-11 | Matsushita Electric Industrial Co., Ltd. | Synchronization detection circuit |
-
1988
- 1988-06-21 JP JP63152554A patent/JPH01319341A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7342953B2 (en) | 2002-02-08 | 2008-03-11 | Matsushita Electric Industrial Co., Ltd. | Synchronization detection circuit |
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