JP2004071979A - アクティブマトリクス型表示装置及びその製造方法 - Google Patents
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Abstract
【課題】チャネル領域に多結晶半導体を使用したトップゲート型薄膜トランジスタを使用しながらもゲート絶縁膜上に形成する導電層の剥離を生じ難いアクティブマトリクス型表示装置及びその製造方法を提供すること。
【解決手段】本発明のアクティブマトリクス型表示装置は、多結晶半導体からなるチャネル領域１４ａを備えたトップゲート型薄膜トランジスタ２０を具備したアクティブマトリクス型表示装置であって、前記薄膜トランジスタ２０のゲート絶縁膜１５には、その上に形成された導電層１６との接触面の少なくとも一部に複数の突起部１８が設けられていることを特徴とする。
【選択図】 図１
【解決手段】本発明のアクティブマトリクス型表示装置は、多結晶半導体からなるチャネル領域１４ａを備えたトップゲート型薄膜トランジスタ２０を具備したアクティブマトリクス型表示装置であって、前記薄膜トランジスタ２０のゲート絶縁膜１５には、その上に形成された導電層１６との接触面の少なくとも一部に複数の突起部１８が設けられていることを特徴とする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、表示装置及びその製造方法に係り、特にはトップゲート型薄膜トランジスタを備えたアクティブマトリクス型表示装置及びその製造方法に関する。
【０００２】
【従来の技術】
液晶表示装置、エレクトロルミネッセンス（以下、ＥＬという）表示装置、プラズマ表示装置、発光ダイオード表示装置などの平面表示装置では、多くの場合、薄膜トランジスタ（以下、ＴＦＴという）をマトリクス状に配置して画素のスイッチングを行っている。そのような目的で使用されているＴＦＴとしては、チャネル領域にアモルファスシリコンを使用したＴＦＴ（ａ−Ｓｉ：ＴＦＴ）とチャネル領域にポリシリコンを使用したＴＦＴ（ｐｏｌｙ−Ｓｉ：ＴＦＴ）とがあるが、後者のキャリア移動度は前者のキャリア移動度に対して１０倍乃至１００倍程度と非常に高い。そのため、ｐｏｌｙ−Ｓｉ：ＴＦＴを、画素のスイッチングのみならず、周辺駆動回路にも使用することが検討されている。
【０００３】
ところで、ｐｏｌｙ−Ｓｉ：ＴＦＴで高いキャリア移動度を実現するには、下地とゲート電極との間にチャネル領域を配置したトップゲート型の構造を採用することが有利である。これは、チャネル領域の結晶性は下地の近傍に比べて下地からより離れた位置で高く、トップゲート型構造によると、その結晶性がより高い部分をキャリアの経路として利用できるためである。
【０００４】
しかしながら、ｐｏｌｙ−Ｓｉ：ＴＦＴにトップゲート型構造を採用した場合、ゲート絶縁膜上に形成する導電層の剥離を生じ易い。例えば、ゲート配線がゲート絶縁膜から剥離して断線を生じた場合には、表示の際に線欠点が視認されることとなる。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、チャネル領域に多結晶半導体を使用したトップゲート型薄膜トランジスタを使用しながらもゲート絶縁膜上に形成する導電層の剥離を生じ難いアクティブマトリクス型表示装置及びその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記課題を解決するため、本発明は、多結晶半導体からなるチャネル領域を備えたトップゲート型薄膜トランジスタを具備したアクティブマトリクス型表示装置であって、前記薄膜トランジスタのゲート絶縁膜には、その上に形成された導電層との接触面の少なくとも一部に複数の突起部が設けられていることを特徴とするアクティブマトリクス型表示装置を提供する。
【０００７】
また、本発明は、多結晶半導体からなるチャネル領域を備えたトップゲート型薄膜トランジスタを具備したアクティブマトリクス型表示装置の製造方法であって、前記チャネル領域上に設けられたゲート絶縁膜上に珪素を含有した有機物層を形成する工程と、酸素を含んだガスを用いたアッシングにより前記有機物層を前記ゲート絶縁膜から除去するとともに前記ゲート絶縁膜の前記有機物層で被覆されていた表面上にそれぞれ珪素と酸素とを含有した複数の突起部を成長させる工程と、前記有機物層を除去した前記ゲート絶縁膜上に導電層を形成する工程とを含んだことを特徴とするアクティブマトリクス型表示装置の製造方法を提供する。
【０００８】
本発明において、ゲート絶縁膜の突起部が設けられた接触面は、ゲート絶縁膜のゲート電極またはゲート配線との接触面を含んでいてもよい。
本発明において、複数の突起部のそれぞれは珪素と酸素とを含有していてもよい。また、本発明において、上記多結晶半導体は珪素を含有していてもよい。さらに、ゲート絶縁膜は珪素と酸素とを含有していてもよい。加えて、上記導電層はモリブデン及びタングステンの少なくとも一方を含有していてもよい。
【０００９】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同様または類似する構成要素には同一の参照符号を付し、重複する説明は省略する。
【００１０】
図１は、本発明の第１の実施形態に係るアクティブマトリクス型表示装置の一例として平面表示装置の一部を概略的に示す断面図である。図１において、参照番号１１は基板を示しており、基板１１上には、アンダーコート層として、例えば、ＳｉＮｘ層１２とＳｉＯ２層１３とが順次積層されている。アンダーコート層１３上には、チャネル領域１４ａ及びソース・ドレイン領域１４ｂが形成されたポリシリコン層のような多結晶半導体層１４、ゲート絶縁膜１５、及びゲート配線（またはゲート電極）１６が順次積層されており、それらはトップゲート型ＴＦＴ２０を構成している。
【００１１】
ゲート絶縁膜１５及びゲート配線１６上には、ＳｉＯ２などからなる層間絶縁膜２１が設けられている。層間絶縁膜２１上には電極配線（図示せず）及びソース・ドレイン電極２３が設けられており、それらは、ＳｉＮｘなどからなるパッシベーション膜（図示せず）で埋め込まれている。なお、ソース・ドレイン電極２３のそれぞれの一端は、層間絶縁膜２１に設けられたコンタクトホールを介してＴＦＴ２０のソース・ドレイン領域１４ｂに電気的に接続されている。ソース・ドレイン電極２３の一方の他端は、画素電極（図示せず）に電気的に接続されている。
【００１２】
さて、本実施形態に係る平面表示装置では、ゲート絶縁膜１５のゲート配線１６との接触面に突起部１８が設けられている。従来技術に係る構造で、ゲート配線１６がゲート絶縁膜１５から剥離し易かった理由は、ゲート配線１６とゲート絶縁膜１５との密着力が低かったためである。これに対し、本実施形態では、上記の通り、ゲート絶縁膜１５のゲート配線１６との接触面に突起部１８を設けるため、ゲート配線１６とゲート絶縁膜１５との接触面積が増加し、ゲート配線１６とゲート絶縁膜１５との密着力が高まる。したがって、本実施形態によると、ゲート配線１６のゲート絶縁膜１５からの剥離が生じ難くなる。
【００１３】
このような効果を得るには、突起部１８とゲート絶縁膜１５との密着性、突起部１８の形状、突起部１８の寸法、及び、上記の接触面に対する突起部１８の面積比（すなわち、突起部１８の密度）などが重要である。以下に説明する方法によると、極めて容易且つ効果的にゲート配線１６のゲート絶縁膜１５からの剥離を抑制することができる。
【００１４】
図２（ａ）乃至（ｇ）は、本発明の第１の実施形態に係る平面表示装置の製造方法を概略的に示す断面図である。
この方法では、まず、図２（ａ）に示すように、一方の主面にアンダーコート層１２，１３が設けられた基板１１を準備する。
【００１５】
次に、図２（ｂ）に示すように、アンダーコート層１３上に、多結晶半導体層，例えば珪素を含有した多結晶半導体層，１４を形成し、これをパターニングする。多結晶半導体層１４は、例えば、非晶質半導体層を成膜したのち、これをエキシマレーザアニール法などにより結晶化することにより得られる。また、多結晶半導体層１４のパターニングは、フォトリソグラフィ技術とエッチング技術とを用いて行う。
【００１６】
続いて、この多結晶半導体層１４に比較的低い濃度で不純物をドープする。ここでは、多結晶半導体層１４としてポリシリコン層を形成し、不純物としてボロンをドープすることとする。
【００１７】
次いで、図２（ｃ）に示すように、基板１１の多結晶半導体層１４を形成した面にゲート絶縁膜１５を成膜する。ゲート絶縁膜１５は、例えば、テトラエトキシオルトシラン（ＴＥＯＳ）を用いて得られるシリコン酸化膜である。
【００１８】
その後、図２（ｄ）に示すように、ゲート絶縁膜１５の上面のうち、少なくともゲート配線１６を形成する領域に、珪素を含有した有機物層１７を形成する。ここでは、ゲート絶縁膜１５の上面のうちゲート配線１６を形成する領域に、有機物層１７として、分子内に珪素を有する界面活性剤を含有したフォトレジストを用いてレジストパターンを形成することとする。
【００１９】
続いて、図２（ｅ）に示すように、酸素を含んだガスを用いたアッシングにより、有機物層１７をゲート絶縁膜１５から除去する。この際、有機物層１７中の珪素の濃度と有機物層１７の厚さと処理温度とが所定の範囲内にあれば、ゲート絶縁膜１５の有機物層１７で被覆された表面上で、有機物層１７中の珪素と雰囲気中の酸素，例えば酸素ラジカル，とを原料として、シリコン酸化物のように珪素と酸素とを含有した突起部１８が例えば１０μｍ乃至５０μｍ程度の高さに成長する。
【００２０】
次に、図２（ｆ）に示すように、例えば、モリブデン、タングステン、モリブデン−タングステン合金のような金属材料などからなる導電層を形成し、これをフォトリソグラフィ技術とエッチング技術とを用いてパターニングすることにより、ゲート配線１６を得る。続いて、ゲート配線１６をマスクとして用いて、多結晶半導体層１４に比較的高い濃度で不純物をドープする。ここでは、不純物としてボロンを使用することとする。さらに、活性化熱処理を行うことにより、ｐチャネルＴＦＴ２０を完成する。なお、ソース・ドレイン領域１４ｂ中にドープした不純物の導電型を逆にすれば、上記と同様の方法によりｎチャネルＴＦＴを作製可能である。
【００２１】
その後、図２（ｇ）に示すように、層間絶縁膜２１及びソース・ドレイン電極２３を順次形成する。この際、ソース・ドレイン電極２３を形成する前に、ゲート絶縁膜１５及び層間絶縁膜２１にコンタクトホールを形成しておく。ソース・ドレイン電極２３は、これらコンタクトホールを介してソース・ドレイン領域１４ｂと電気的に接続する。以上のようにして図１に示す構造を得たのち、通常のプロセスを実施することにより平面表示装置を得る。
【００２２】
上述した方法によると、有機物層１７中の珪素濃度、有機物層１７の厚さ、及びアッシング条件などを適宜設定することにより、極めて容易且つ効果的にゲート配線１６のゲート絶縁膜１５からの剥離を抑制することが可能となる。
【００２３】
上記の方法において、有機物層１７中の珪素濃度は１ｐｐｍ以上であることが好ましい。有機物層１７中の珪素濃度が低すぎると、突起部１８を十分に成長させることが困難となることがある。また、有機物層１７中の珪素濃度は１０ｐｐｍ以下であることが好ましい。有機物層１７中の珪素濃度が高すぎると、隣り合う突起部１８同士が合体して１つの突起部を形成することがある。この場合、ゲート配線１６とゲート絶縁膜１５との接触面積を高める効果が損なわれることがある。
【００２４】
上記の方法において、有機物層１７中の厚さは０．９μｍ以上であることが好ましい。有機物層１７中が薄すぎると、突起部１８を十分に成長させることが困難となることがある。また、有機物層１７中の厚さは１．６μｍ以下であることが好ましい。有機物層１７中が厚すぎると、隣り合う突起部１８同士が合体して１つの突起部を形成することがある。この場合、ゲート配線１６とゲート絶縁膜１５との接触面積を高める効果が損なわれることがある。
【００２５】
次に、本発明の第２の実施形態について説明する。
上述した第１の実施形態では、有機物層１７を突起部１８を形成する目的にのみ使用した。これに対し、第２の実施形態では、有機物層１７を不純物をドープする際のマスクとしても利用する。また、第２の実施形態では、ｐチャネルＴＦＴと、ＬＤＤ構造を採用したｎチャネルＴＦＴと、不純物を高純度ドープした半導体／誘電体／メタル構造を採用した蓄積容量とを同時に形成する。
【００２６】
図３（ａ）乃至（ｅ）は、本発明の第２の実施形態に係る平面表示装置の製造方法を概略的に示す断面図である。
この方法では、まず、図２（ａ）及び（ｂ）を参照して説明したのと同様の方法により、図３（ａ）に示す構造を得る。すなわち、多結晶半導体層１４を形成し、これをパターニングする。次いで、これら多結晶半導体層１４に比較的低い濃度で一導電型の不純物をドープする。ここでは、多結晶半導体層１４としてポリシリコン層を形成し、不純物としてボロンをドープすることとする。
【００２７】
次に、図３（ｂ）に示すように、基板１１の多結晶半導体層１４を形成した面にシリコン酸化膜のような絶縁膜１５を成膜する。続いて、絶縁膜１５の上面のうち、ｐチャネルＴＦＴ２０ａの多結晶半導体層１４及びゲート配線１６に対応した領域とｎチャネルＴＦＴ２０ｂのゲート配線１６及びＬＤＤ領域１４ｃに対応した領域とに、珪素を含有した有機物層１７を形成する。その後、有機物層１７をマスクとして用いて、ｎチャネルＴＦＴ２０ｂのソース・ドレイン領域及び蓄積容量２５に対応した多結晶半導体層１４に、逆導電型の不純物を比較的高い濃度でドープする。ここでは、燐，例えばＰ＋やＰＨｘ＋，をドープすることとする。
【００２８】
続いて、図３（ｃ）に示すように、酸素を含んだガスを用いたアッシングを行う。これにより、有機物層１７を絶縁膜１５から除去するとともに、絶縁膜１５の有機物層１７で被覆された表面上で珪素と酸素とを含有した突起部１８を成長させる。
【００２９】
次に、図３（ｄ）に示すように、絶縁膜１５上に導電層１６を成膜し、これをパターニングする。このパターニングは、導電層１６の一部がｐチャネルＴＦＴ２０ａのゲート配線を構成するとともに、残りの部分がｎチャネルＴＦＴ２０ｂの多結晶半導体層１４と蓄積容量２５の多結晶半導体層１４とを被覆するように行う。その後、導電層１６をマスクとして用いて、多結晶半導体層１４に、一導電型の不純物を比較的高い濃度でドープする。ここでは、ボロンをドープすることとする。
【００３０】
次いで、図３（ｅ）に示すように、導電層１６をさらにパターニングし、ｎチャネルＴＦＴ２０ｂのゲート配線（ゲート電極を含む）を形成する。続いて、パターニングした導電層１６をマスクとして用いて、多結晶半導体層１４に、逆導電型の不純物を比較的低い濃度でドープし、ソース−チャネル領域間及びドレイン−チャネル領域間にＬＤＤ領域１４ｃを形成する。ここでは、燐をドープすることとする。この後、同伝送１６が存在していない領域の突起部１８を除去するために希ＨＦ処理を行ってもよい。さらに、活性化熱処理を行うことによりｐ型ＴＦＴ２０ａ、ｎ型ＴＦＴ２０ｂ、及び補助容量２５を完成する。その後、図２（ｇ）を参照して説明したように層間絶縁膜２１及びソース・ドレイン電極２３を順次形成し、さらに、通常のプロセスを実施することにより平面表示装置を得る。
【００３１】
上述した第１及び第２の実施形態において、突起部１８の平均高さは１ｎｍ以上であることが好ましい。突起部１８が低すぎると、ゲート配線１６のゲート絶縁膜１５からの剥離を抑制する効果が顕著には現われない。また、突起部１８の平均高さは１００ｎｍ以下であることが好ましい。突起部１８が高すぎると、チャネル領域１４ａに効率的に電圧を印加し難くなることがある。
【００３２】
第１及び第２の実施形態において、ゲート配線１６とゲート絶縁膜１５との接触面における突起部１８の密度は４５個／μｍ２以上であることが好ましい。突起部１８の密度が低すぎると、ゲート配線１６のゲート絶縁膜１５からの剥離を抑制する効果が顕著には現われない。また、ゲート配線１６とゲート絶縁膜１５との接触面における突起部１８の密度は８５個／μｍ２以下であることが好ましい。突起部１８の密度が高すぎると、ＭｏＷなどの異常成長を生じ、ゲート配線１６の断面形状を順テーパ状とすることが困難となることがある。この場合、その上に形成する配線が断線し易くなる。
【００３３】
第１及び第２の実施形態で説明した技術は、トップゲート型のｐｏｌｙ−Ｓｉ：ＴＦＴを有する如何なるアクティブマトリクス型表示装置にも適用可能である。例えば、第１及び第２の実施形態に係るアクティブマトリクス型表示装置は、液晶表示装置、ＥＬ表示装置、プラズマ表示装置、発光ダイオード表示装置などであってもよい。また、基板として硬質ガラスを平面表示装置について説明したが、これに限定されず、可撓性を有する表示装置や曲面表示装置に適用することもできる。例えば、プラスチックシートなどのようにフレキシブルな基板を用いたり、或いは、表示装置形成後にガラスの外表面を研磨して可撓性を持たせることもできる。
【００３４】
【実施例】
以下、本発明の実施例について説明する。
（実施例１）
本実施例では、絶縁膜の表面に突起部１８を設けた場合、その上に形成した導電層の剥離が生じ難くなることを以下の方法により調べた。
すなわち、まず、ガラス基板上にシリコン酸化膜を形成した。次いで、シリコン酸化膜上に、分子内に珪素を有する界面活性剤を含有した樹脂層を形成した。なお、樹脂層中の珪素濃度は２ｐｐｍ乃至３ｐｐｍ程度とし、樹脂層の厚さは１．４μｍ程度とした。さらに、酸素を含有したプラズマ雰囲気中でアッシングにより樹脂層を剥離した。その後、シリコン酸化膜上にＭｏＷ層を成膜した。以上のようにして得られた構造をサンプル［１］とする。
【００３５】
次に、樹脂層の形成及びアッシングを行わなかったこと以外は上記と同様のプロセスを実施した。このようにして得られた構造をサンプル［２］とする。
【００３６】
次に、これらサンプル［１］，［２］に対して、以下のピーリング試験を実施した。すなわち、まず、ＭｏＷ層の１０個の表面領域に対し、個々の領域内に５ｍｍ角の正方形部分が５×４＝２０個生じるように、ダイアモンドペンを用いて縦横に５ｍｍの間隔でキズを形成した。次に、キズを設けたＭｏＷ層に所定の粘着テープを貼り付けた。さらに、ＭｏＷ層から粘着テープを引き剥がした。その後、上記の表面領域のそれぞれについて、シリコン酸化膜上に残留したＭｏＷ層の面積を調べた。図４にその結果を示す。
【００３７】
図４は、絶縁膜の表面に設けた突起部１８が導電層の剥離が生じ難くする効果の一例を示すグラフである。なお、図中、縦軸は、上記の正方形部分の残存率を示している。図４に示すように、サンプル［１］の残存率は、サンプル［２］の残存率に比べて遥かに高い。すなわち、上記の正方形部分の残存率は、珪素を含有した樹脂層の形成及び酸素を含有した雰囲気中でのアッシングを行うことにより著しく向上した。
【００３８】
次に、サンプル［１］，［２］のそれぞれについて、シリコン酸化膜とＭｏＷ層との界面を調べた。その結果、サンプル［２］では、シリコン酸化膜とＭｏＷ層との界面は平坦であった。これに対し、サンプル［１］では、シリコン酸化膜のＭｏＷ層との接触面に、シリコン酸化物からなり且つ高さが１０μｍ乃至５０μｍ程度の突起部が７０個／μｍ２程度の密度で分布していた。
【００３９】
（実施例２）
図５は、実施例２に係る液晶表示装置を概略的に示す断面図である。本実施例では、図５に示す液晶表示装置１を以下に示す方法により作製した。
【００４０】
まず、一方の主面にＳｉＮｘ層１２とＳｉＯ２層１３とが設けられたガラス基板１１を準備した。次いで、ＳｉＯ２層１３上に、図３（ａ）乃至（ｅ）を参照して説明したのと同様の方法により、ＬＤＤ構造を採用したｎチャネルＴＦＴ２０を形成した。
【００４１】
すなわち、まず、ＳｉＯ２層１３上に、厚さ５０ｎｍ程度のアモルファスシリコン層を形成した。次に、フォトリソグラフィ技術とエッチング技術とを用いてアモルファスシリコン層をパターニングし、続いて、エキシマレーザアニール法により結晶化した。以上のようにして、ポリシリコン層１４を得た。これらポリシリコン層１４には比較的低い濃度でボロンをドープした。
【００４２】
次いで、基板１１のポリシリコン層１４を形成した面にＣＶＤ法によりＳｉＯｘ膜１５を成膜した。
【００４３】
その後、ＳｉＯｘ膜１５上に、分子内に珪素を有する界面活性剤を含有したフォトレジストを用いてレジストパターン１７を形成した。ここでは、レジストパターン１７中の珪素濃度は２ｐｐｍ乃至３ｐｐｍ程度とし、樹脂層１７の厚さは１．４μｍ程度とした。
【００４４】
次に、レジストパターン１７をマスクとして用いて、ポリシリコン層１４中に比較的高い濃度で燐をドープした。続いて、酸素を含んだプラズマ雰囲気を用いたアッシングにより、レジストパターン１７をＳｉＯｘ膜１５から除去した。
【００４５】
次に、ＳｉＯｘ膜１５上に、ＭｏＷ層をスパッタリング法により成膜し、これをフォトリソグラフィ技術とエッチング技術とを用いてパターニングすることにより、ゲート配線１６を得た。次いで、ゲート配線１６をマスクとして用いて、ポリシリコン層１４に比較的低い濃度で燐をドープした。さらに、５００℃で１時間の活性化熱処理を行うことにより、ＬＤＤ構造のｎチャネルＴＦＴ２０を完成した。
【００４６】
次に、基板１１のＴＦＴ２０を形成した面に、層間絶縁膜としてシリコン酸化膜２１を成膜した。続いて、シリコン酸化膜上に、スパッタリング法により、Ｍｏ／Ａｌ／Ｍｏ積層膜を形成し、これをフォトリソグラフィ技術とエッチング技術とを用いてパターニングすることにより電極配線（図示せず）及びソース・ドレイン電極２３を得た。なお、ソース・ドレイン電極２３のそれぞれの一端は、層間絶縁膜２１に設けられたコンタクトホールを介してＴＦＴ２０のソース・ドレイン領域１４ｂに電気的に接続した。
【００４７】
その後、基板１１のソース・ドレイン電極２３やその上のＳｉＮｘなどからなるパッシベーション膜４０などを形成した面に、赤、緑、青色の着色層２４Ｒ，２４Ｇ，２４Ｂで構成されたカラーフィルタ層２４を形成した。次いで、カラーフィルタ層２４上に、所定のパターンのマスクを介してＩＴＯをスパッタリングすることにより、画素電極２５を形成した。さらに、基板１１の画素電極２５を形成した面の全面にポリイミド層を形成し、このポリイミド層にラビング処理を施すことにより、配向膜２６を形成した。以上のようにして、アクティブマトリクス基板２を作製した。
【００４８】
上記のようにアクティブマトリクス基板２を形成する一方で、別途用意したガラス基板３１の一方の主面上に、共通電極３５としてＩＴＯ膜を形成した。続いて、この共通電極３５の全面に、アクティブマトリクス基板２に関して説明したのと同様の方法により配向膜３６を形成した。以上のようにして、対向基板３を作製した。
【００４９】
次いで、アクティブマトリクス基板２と対向基板３の対向面周縁部とを、それらの配向膜２６，３６が形成された面が対向するように及び液晶材料を注入するための注入口が残されるように接着剤を介して貼り合わせることにより液晶セルを形成した。なお、この液晶セルのセルギャップは、アクティブマトリクス基板２と対向基板３との間に粒状スペーサを介在させることにより一定に維持した。
【００５０】
さらに、この空の液晶セル中に液晶材料を注入して液晶層４を形成した。その後、液晶注入口を紫外線硬化樹脂で封止し、液晶セルの両面に偏光フィルム５を貼り付けることにより図５に示す液晶表示装置１を得た。以上の方法で液晶表示装置１を繰り返し製造し、それらで表示を行ったところ、ゲート配線１６の剥離に起因した線欠点は殆ど視認されなかった。
【００５１】
ところで、レジストパターン１７を除去するためのプラズマ処理を長時間実施すると、ゲート絶縁膜１５がダメージを受けることがある。すなわち、主にＳｉＯｘからなるゲート絶縁膜１５中には、Ｓｉ−ＨやＳｉ−Ｈ２などの水素を含んだ結合手が存在している。それらはプラズマに晒されると、水素イオンを発生する。水素イオンはゲート絶縁膜１５中で可動イオンとして振舞う。そのため、プラズマ処理を長時間実施すると、閾値電圧の経時変化が大きくなり、信頼性不良が発生する。
【００５２】
図６は、アッシング量と閾値電圧シフト量との関係の一例を示すグラフである。図中、横軸はアッシング量を示し、縦軸は閾値電圧シフト量を示している。また、「アッシング量」はレジストパターン１７が完全に除去されるのに要するプラズマ処理時間を基準とした相対的なプラズマ処理時間を示しており、「閾値電圧シフト量」は、ゲート絶縁膜１５の膜厚を１４０ｎｍとし、９０℃の温度でゲート配線１６に２０Ｖの電圧を２０００秒間印加した場合に生じた閾値電圧の変動量を示している。なお、この閾値電圧シフト量が−０．２８Ｖを超えた場合、パネル状態で１万時間の信頼性が保証できないこと，すなわち、１万時間の使用後に回路が停止してしまうこと，が推測される。
【００５３】
図６に示すように、アッシング量を１２０％未満とすれば、この閾値電圧シフト量が−０．２８Ｖ以下とすることができる。なお、突起部１８の成長は、アッシング量が１００％に達する前から始まる。
【００５４】
このように、アッシング量は閾値電圧シフト量に影響を与える。上記の通り、「アッシング量」はレジストパターン１７が完全に除去されるのに要するプラズマ処理時間を基準としており、この時間は、レジストパターン１７の厚さや基板表面全体に対するレジストパターン１７で被覆された領域の割合である被覆率などに応じて決定される。また、レジストパターン１７の厚さは、形成すべき突起部１８の寸法や密度などに加え、チャネル領域中へのイオンの突き抜けやイオン注入時の温度上昇によるレジストバブリングなどを防止する観点で設定される。例えば、上記の被覆率が６０％乃至８０％程度である場合、通常、レジストパターン１７の厚さが０．９μｍ乃至１．６μｍの範囲内にあれば、突起部１８を好適な寸法や密度で形成することができるのに加え、イオンの突き抜けやレジストバブリングなどを防止することができる。
【００５５】
【発明の効果】
以上説明したように、本発明では、ゲート絶縁膜の上面の少なくとも一部に突起部を設けるため、ゲート配線とゲート絶縁膜との接触面積を増加させることができる。したがって、ゲート配線とゲート絶縁膜との密着力を高め、それにより、ゲート配線がゲート絶縁膜から剥離するのを抑制することができる。
すなわち、本発明によると、チャネル領域に多結晶半導体を使用したトップゲート型薄膜トランジスタを使用しながらもゲート絶縁膜上に形成する導電層の剥離を生じ難いアクティブマトリクス型表示装置及びその製造方法が提供される。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るアクティブマトリクス型表示装置の一部を概略的に示す断面図。
【図２】（ａ）乃至（ｇ）は、本発明の第１の実施形態に係るアクティブマトリクス型表示装置の製造方法を概略的に示す断面図。
【図３】（ａ）乃至（ｅ）は、本発明の第２の実施形態に係るアクティブマトリクス型表示装置の製造方法を概略的に示す断面図。
【図４】絶縁膜の表面に設けた突起部が導電層の剥離が生じ難くする効果の一例を示すグラフ。
【図５】実施例２に係る液晶表示装置を概略的に示す断面図。
【図６】アッシング量と閾値電圧シフト量との関係の一例を示すグラフ。
【符号の説明】
１…液晶表示装置
２…アクティブマトリクス基板
３…対向基板
４…液晶層
５…偏光フィルム
１１…基板
１２…アンダーコート層
１３…アンダーコート層
１４…多結晶半導体層
１４ａ…チャネル領域
１４ｂ…ソース・ドレイン領域
１５…ゲート絶縁膜
１６…ゲート配線
１７…有機物層
１８…突起部
２０…ＴＦＴ
２１…層間絶縁膜
２３…ソース・ドレイン電極
２４Ｒ，２４Ｇ，２４Ｂ…着色層
２４…カラーフィルタ層
２５…画素電極
２６…配向膜
３１…基板
３５…共通電極
３６…配向膜
４０…パッシベーション膜
【発明の属する技術分野】
本発明は、表示装置及びその製造方法に係り、特にはトップゲート型薄膜トランジスタを備えたアクティブマトリクス型表示装置及びその製造方法に関する。
【０００２】
【従来の技術】
液晶表示装置、エレクトロルミネッセンス（以下、ＥＬという）表示装置、プラズマ表示装置、発光ダイオード表示装置などの平面表示装置では、多くの場合、薄膜トランジスタ（以下、ＴＦＴという）をマトリクス状に配置して画素のスイッチングを行っている。そのような目的で使用されているＴＦＴとしては、チャネル領域にアモルファスシリコンを使用したＴＦＴ（ａ−Ｓｉ：ＴＦＴ）とチャネル領域にポリシリコンを使用したＴＦＴ（ｐｏｌｙ−Ｓｉ：ＴＦＴ）とがあるが、後者のキャリア移動度は前者のキャリア移動度に対して１０倍乃至１００倍程度と非常に高い。そのため、ｐｏｌｙ−Ｓｉ：ＴＦＴを、画素のスイッチングのみならず、周辺駆動回路にも使用することが検討されている。
【０００３】
ところで、ｐｏｌｙ−Ｓｉ：ＴＦＴで高いキャリア移動度を実現するには、下地とゲート電極との間にチャネル領域を配置したトップゲート型の構造を採用することが有利である。これは、チャネル領域の結晶性は下地の近傍に比べて下地からより離れた位置で高く、トップゲート型構造によると、その結晶性がより高い部分をキャリアの経路として利用できるためである。
【０００４】
しかしながら、ｐｏｌｙ−Ｓｉ：ＴＦＴにトップゲート型構造を採用した場合、ゲート絶縁膜上に形成する導電層の剥離を生じ易い。例えば、ゲート配線がゲート絶縁膜から剥離して断線を生じた場合には、表示の際に線欠点が視認されることとなる。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、チャネル領域に多結晶半導体を使用したトップゲート型薄膜トランジスタを使用しながらもゲート絶縁膜上に形成する導電層の剥離を生じ難いアクティブマトリクス型表示装置及びその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記課題を解決するため、本発明は、多結晶半導体からなるチャネル領域を備えたトップゲート型薄膜トランジスタを具備したアクティブマトリクス型表示装置であって、前記薄膜トランジスタのゲート絶縁膜には、その上に形成された導電層との接触面の少なくとも一部に複数の突起部が設けられていることを特徴とするアクティブマトリクス型表示装置を提供する。
【０００７】
また、本発明は、多結晶半導体からなるチャネル領域を備えたトップゲート型薄膜トランジスタを具備したアクティブマトリクス型表示装置の製造方法であって、前記チャネル領域上に設けられたゲート絶縁膜上に珪素を含有した有機物層を形成する工程と、酸素を含んだガスを用いたアッシングにより前記有機物層を前記ゲート絶縁膜から除去するとともに前記ゲート絶縁膜の前記有機物層で被覆されていた表面上にそれぞれ珪素と酸素とを含有した複数の突起部を成長させる工程と、前記有機物層を除去した前記ゲート絶縁膜上に導電層を形成する工程とを含んだことを特徴とするアクティブマトリクス型表示装置の製造方法を提供する。
【０００８】
本発明において、ゲート絶縁膜の突起部が設けられた接触面は、ゲート絶縁膜のゲート電極またはゲート配線との接触面を含んでいてもよい。
本発明において、複数の突起部のそれぞれは珪素と酸素とを含有していてもよい。また、本発明において、上記多結晶半導体は珪素を含有していてもよい。さらに、ゲート絶縁膜は珪素と酸素とを含有していてもよい。加えて、上記導電層はモリブデン及びタングステンの少なくとも一方を含有していてもよい。
【０００９】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同様または類似する構成要素には同一の参照符号を付し、重複する説明は省略する。
【００１０】
図１は、本発明の第１の実施形態に係るアクティブマトリクス型表示装置の一例として平面表示装置の一部を概略的に示す断面図である。図１において、参照番号１１は基板を示しており、基板１１上には、アンダーコート層として、例えば、ＳｉＮｘ層１２とＳｉＯ２層１３とが順次積層されている。アンダーコート層１３上には、チャネル領域１４ａ及びソース・ドレイン領域１４ｂが形成されたポリシリコン層のような多結晶半導体層１４、ゲート絶縁膜１５、及びゲート配線（またはゲート電極）１６が順次積層されており、それらはトップゲート型ＴＦＴ２０を構成している。
【００１１】
ゲート絶縁膜１５及びゲート配線１６上には、ＳｉＯ２などからなる層間絶縁膜２１が設けられている。層間絶縁膜２１上には電極配線（図示せず）及びソース・ドレイン電極２３が設けられており、それらは、ＳｉＮｘなどからなるパッシベーション膜（図示せず）で埋め込まれている。なお、ソース・ドレイン電極２３のそれぞれの一端は、層間絶縁膜２１に設けられたコンタクトホールを介してＴＦＴ２０のソース・ドレイン領域１４ｂに電気的に接続されている。ソース・ドレイン電極２３の一方の他端は、画素電極（図示せず）に電気的に接続されている。
【００１２】
さて、本実施形態に係る平面表示装置では、ゲート絶縁膜１５のゲート配線１６との接触面に突起部１８が設けられている。従来技術に係る構造で、ゲート配線１６がゲート絶縁膜１５から剥離し易かった理由は、ゲート配線１６とゲート絶縁膜１５との密着力が低かったためである。これに対し、本実施形態では、上記の通り、ゲート絶縁膜１５のゲート配線１６との接触面に突起部１８を設けるため、ゲート配線１６とゲート絶縁膜１５との接触面積が増加し、ゲート配線１６とゲート絶縁膜１５との密着力が高まる。したがって、本実施形態によると、ゲート配線１６のゲート絶縁膜１５からの剥離が生じ難くなる。
【００１３】
このような効果を得るには、突起部１８とゲート絶縁膜１５との密着性、突起部１８の形状、突起部１８の寸法、及び、上記の接触面に対する突起部１８の面積比（すなわち、突起部１８の密度）などが重要である。以下に説明する方法によると、極めて容易且つ効果的にゲート配線１６のゲート絶縁膜１５からの剥離を抑制することができる。
【００１４】
図２（ａ）乃至（ｇ）は、本発明の第１の実施形態に係る平面表示装置の製造方法を概略的に示す断面図である。
この方法では、まず、図２（ａ）に示すように、一方の主面にアンダーコート層１２，１３が設けられた基板１１を準備する。
【００１５】
次に、図２（ｂ）に示すように、アンダーコート層１３上に、多結晶半導体層，例えば珪素を含有した多結晶半導体層，１４を形成し、これをパターニングする。多結晶半導体層１４は、例えば、非晶質半導体層を成膜したのち、これをエキシマレーザアニール法などにより結晶化することにより得られる。また、多結晶半導体層１４のパターニングは、フォトリソグラフィ技術とエッチング技術とを用いて行う。
【００１６】
続いて、この多結晶半導体層１４に比較的低い濃度で不純物をドープする。ここでは、多結晶半導体層１４としてポリシリコン層を形成し、不純物としてボロンをドープすることとする。
【００１７】
次いで、図２（ｃ）に示すように、基板１１の多結晶半導体層１４を形成した面にゲート絶縁膜１５を成膜する。ゲート絶縁膜１５は、例えば、テトラエトキシオルトシラン（ＴＥＯＳ）を用いて得られるシリコン酸化膜である。
【００１８】
その後、図２（ｄ）に示すように、ゲート絶縁膜１５の上面のうち、少なくともゲート配線１６を形成する領域に、珪素を含有した有機物層１７を形成する。ここでは、ゲート絶縁膜１５の上面のうちゲート配線１６を形成する領域に、有機物層１７として、分子内に珪素を有する界面活性剤を含有したフォトレジストを用いてレジストパターンを形成することとする。
【００１９】
続いて、図２（ｅ）に示すように、酸素を含んだガスを用いたアッシングにより、有機物層１７をゲート絶縁膜１５から除去する。この際、有機物層１７中の珪素の濃度と有機物層１７の厚さと処理温度とが所定の範囲内にあれば、ゲート絶縁膜１５の有機物層１７で被覆された表面上で、有機物層１７中の珪素と雰囲気中の酸素，例えば酸素ラジカル，とを原料として、シリコン酸化物のように珪素と酸素とを含有した突起部１８が例えば１０μｍ乃至５０μｍ程度の高さに成長する。
【００２０】
次に、図２（ｆ）に示すように、例えば、モリブデン、タングステン、モリブデン−タングステン合金のような金属材料などからなる導電層を形成し、これをフォトリソグラフィ技術とエッチング技術とを用いてパターニングすることにより、ゲート配線１６を得る。続いて、ゲート配線１６をマスクとして用いて、多結晶半導体層１４に比較的高い濃度で不純物をドープする。ここでは、不純物としてボロンを使用することとする。さらに、活性化熱処理を行うことにより、ｐチャネルＴＦＴ２０を完成する。なお、ソース・ドレイン領域１４ｂ中にドープした不純物の導電型を逆にすれば、上記と同様の方法によりｎチャネルＴＦＴを作製可能である。
【００２１】
その後、図２（ｇ）に示すように、層間絶縁膜２１及びソース・ドレイン電極２３を順次形成する。この際、ソース・ドレイン電極２３を形成する前に、ゲート絶縁膜１５及び層間絶縁膜２１にコンタクトホールを形成しておく。ソース・ドレイン電極２３は、これらコンタクトホールを介してソース・ドレイン領域１４ｂと電気的に接続する。以上のようにして図１に示す構造を得たのち、通常のプロセスを実施することにより平面表示装置を得る。
【００２２】
上述した方法によると、有機物層１７中の珪素濃度、有機物層１７の厚さ、及びアッシング条件などを適宜設定することにより、極めて容易且つ効果的にゲート配線１６のゲート絶縁膜１５からの剥離を抑制することが可能となる。
【００２３】
上記の方法において、有機物層１７中の珪素濃度は１ｐｐｍ以上であることが好ましい。有機物層１７中の珪素濃度が低すぎると、突起部１８を十分に成長させることが困難となることがある。また、有機物層１７中の珪素濃度は１０ｐｐｍ以下であることが好ましい。有機物層１７中の珪素濃度が高すぎると、隣り合う突起部１８同士が合体して１つの突起部を形成することがある。この場合、ゲート配線１６とゲート絶縁膜１５との接触面積を高める効果が損なわれることがある。
【００２４】
上記の方法において、有機物層１７中の厚さは０．９μｍ以上であることが好ましい。有機物層１７中が薄すぎると、突起部１８を十分に成長させることが困難となることがある。また、有機物層１７中の厚さは１．６μｍ以下であることが好ましい。有機物層１７中が厚すぎると、隣り合う突起部１８同士が合体して１つの突起部を形成することがある。この場合、ゲート配線１６とゲート絶縁膜１５との接触面積を高める効果が損なわれることがある。
【００２５】
次に、本発明の第２の実施形態について説明する。
上述した第１の実施形態では、有機物層１７を突起部１８を形成する目的にのみ使用した。これに対し、第２の実施形態では、有機物層１７を不純物をドープする際のマスクとしても利用する。また、第２の実施形態では、ｐチャネルＴＦＴと、ＬＤＤ構造を採用したｎチャネルＴＦＴと、不純物を高純度ドープした半導体／誘電体／メタル構造を採用した蓄積容量とを同時に形成する。
【００２６】
図３（ａ）乃至（ｅ）は、本発明の第２の実施形態に係る平面表示装置の製造方法を概略的に示す断面図である。
この方法では、まず、図２（ａ）及び（ｂ）を参照して説明したのと同様の方法により、図３（ａ）に示す構造を得る。すなわち、多結晶半導体層１４を形成し、これをパターニングする。次いで、これら多結晶半導体層１４に比較的低い濃度で一導電型の不純物をドープする。ここでは、多結晶半導体層１４としてポリシリコン層を形成し、不純物としてボロンをドープすることとする。
【００２７】
次に、図３（ｂ）に示すように、基板１１の多結晶半導体層１４を形成した面にシリコン酸化膜のような絶縁膜１５を成膜する。続いて、絶縁膜１５の上面のうち、ｐチャネルＴＦＴ２０ａの多結晶半導体層１４及びゲート配線１６に対応した領域とｎチャネルＴＦＴ２０ｂのゲート配線１６及びＬＤＤ領域１４ｃに対応した領域とに、珪素を含有した有機物層１７を形成する。その後、有機物層１７をマスクとして用いて、ｎチャネルＴＦＴ２０ｂのソース・ドレイン領域及び蓄積容量２５に対応した多結晶半導体層１４に、逆導電型の不純物を比較的高い濃度でドープする。ここでは、燐，例えばＰ＋やＰＨｘ＋，をドープすることとする。
【００２８】
続いて、図３（ｃ）に示すように、酸素を含んだガスを用いたアッシングを行う。これにより、有機物層１７を絶縁膜１５から除去するとともに、絶縁膜１５の有機物層１７で被覆された表面上で珪素と酸素とを含有した突起部１８を成長させる。
【００２９】
次に、図３（ｄ）に示すように、絶縁膜１５上に導電層１６を成膜し、これをパターニングする。このパターニングは、導電層１６の一部がｐチャネルＴＦＴ２０ａのゲート配線を構成するとともに、残りの部分がｎチャネルＴＦＴ２０ｂの多結晶半導体層１４と蓄積容量２５の多結晶半導体層１４とを被覆するように行う。その後、導電層１６をマスクとして用いて、多結晶半導体層１４に、一導電型の不純物を比較的高い濃度でドープする。ここでは、ボロンをドープすることとする。
【００３０】
次いで、図３（ｅ）に示すように、導電層１６をさらにパターニングし、ｎチャネルＴＦＴ２０ｂのゲート配線（ゲート電極を含む）を形成する。続いて、パターニングした導電層１６をマスクとして用いて、多結晶半導体層１４に、逆導電型の不純物を比較的低い濃度でドープし、ソース−チャネル領域間及びドレイン−チャネル領域間にＬＤＤ領域１４ｃを形成する。ここでは、燐をドープすることとする。この後、同伝送１６が存在していない領域の突起部１８を除去するために希ＨＦ処理を行ってもよい。さらに、活性化熱処理を行うことによりｐ型ＴＦＴ２０ａ、ｎ型ＴＦＴ２０ｂ、及び補助容量２５を完成する。その後、図２（ｇ）を参照して説明したように層間絶縁膜２１及びソース・ドレイン電極２３を順次形成し、さらに、通常のプロセスを実施することにより平面表示装置を得る。
【００３１】
上述した第１及び第２の実施形態において、突起部１８の平均高さは１ｎｍ以上であることが好ましい。突起部１８が低すぎると、ゲート配線１６のゲート絶縁膜１５からの剥離を抑制する効果が顕著には現われない。また、突起部１８の平均高さは１００ｎｍ以下であることが好ましい。突起部１８が高すぎると、チャネル領域１４ａに効率的に電圧を印加し難くなることがある。
【００３２】
第１及び第２の実施形態において、ゲート配線１６とゲート絶縁膜１５との接触面における突起部１８の密度は４５個／μｍ２以上であることが好ましい。突起部１８の密度が低すぎると、ゲート配線１６のゲート絶縁膜１５からの剥離を抑制する効果が顕著には現われない。また、ゲート配線１６とゲート絶縁膜１５との接触面における突起部１８の密度は８５個／μｍ２以下であることが好ましい。突起部１８の密度が高すぎると、ＭｏＷなどの異常成長を生じ、ゲート配線１６の断面形状を順テーパ状とすることが困難となることがある。この場合、その上に形成する配線が断線し易くなる。
【００３３】
第１及び第２の実施形態で説明した技術は、トップゲート型のｐｏｌｙ−Ｓｉ：ＴＦＴを有する如何なるアクティブマトリクス型表示装置にも適用可能である。例えば、第１及び第２の実施形態に係るアクティブマトリクス型表示装置は、液晶表示装置、ＥＬ表示装置、プラズマ表示装置、発光ダイオード表示装置などであってもよい。また、基板として硬質ガラスを平面表示装置について説明したが、これに限定されず、可撓性を有する表示装置や曲面表示装置に適用することもできる。例えば、プラスチックシートなどのようにフレキシブルな基板を用いたり、或いは、表示装置形成後にガラスの外表面を研磨して可撓性を持たせることもできる。
【００３４】
【実施例】
以下、本発明の実施例について説明する。
（実施例１）
本実施例では、絶縁膜の表面に突起部１８を設けた場合、その上に形成した導電層の剥離が生じ難くなることを以下の方法により調べた。
すなわち、まず、ガラス基板上にシリコン酸化膜を形成した。次いで、シリコン酸化膜上に、分子内に珪素を有する界面活性剤を含有した樹脂層を形成した。なお、樹脂層中の珪素濃度は２ｐｐｍ乃至３ｐｐｍ程度とし、樹脂層の厚さは１．４μｍ程度とした。さらに、酸素を含有したプラズマ雰囲気中でアッシングにより樹脂層を剥離した。その後、シリコン酸化膜上にＭｏＷ層を成膜した。以上のようにして得られた構造をサンプル［１］とする。
【００３５】
次に、樹脂層の形成及びアッシングを行わなかったこと以外は上記と同様のプロセスを実施した。このようにして得られた構造をサンプル［２］とする。
【００３６】
次に、これらサンプル［１］，［２］に対して、以下のピーリング試験を実施した。すなわち、まず、ＭｏＷ層の１０個の表面領域に対し、個々の領域内に５ｍｍ角の正方形部分が５×４＝２０個生じるように、ダイアモンドペンを用いて縦横に５ｍｍの間隔でキズを形成した。次に、キズを設けたＭｏＷ層に所定の粘着テープを貼り付けた。さらに、ＭｏＷ層から粘着テープを引き剥がした。その後、上記の表面領域のそれぞれについて、シリコン酸化膜上に残留したＭｏＷ層の面積を調べた。図４にその結果を示す。
【００３７】
図４は、絶縁膜の表面に設けた突起部１８が導電層の剥離が生じ難くする効果の一例を示すグラフである。なお、図中、縦軸は、上記の正方形部分の残存率を示している。図４に示すように、サンプル［１］の残存率は、サンプル［２］の残存率に比べて遥かに高い。すなわち、上記の正方形部分の残存率は、珪素を含有した樹脂層の形成及び酸素を含有した雰囲気中でのアッシングを行うことにより著しく向上した。
【００３８】
次に、サンプル［１］，［２］のそれぞれについて、シリコン酸化膜とＭｏＷ層との界面を調べた。その結果、サンプル［２］では、シリコン酸化膜とＭｏＷ層との界面は平坦であった。これに対し、サンプル［１］では、シリコン酸化膜のＭｏＷ層との接触面に、シリコン酸化物からなり且つ高さが１０μｍ乃至５０μｍ程度の突起部が７０個／μｍ２程度の密度で分布していた。
【００３９】
（実施例２）
図５は、実施例２に係る液晶表示装置を概略的に示す断面図である。本実施例では、図５に示す液晶表示装置１を以下に示す方法により作製した。
【００４０】
まず、一方の主面にＳｉＮｘ層１２とＳｉＯ２層１３とが設けられたガラス基板１１を準備した。次いで、ＳｉＯ２層１３上に、図３（ａ）乃至（ｅ）を参照して説明したのと同様の方法により、ＬＤＤ構造を採用したｎチャネルＴＦＴ２０を形成した。
【００４１】
すなわち、まず、ＳｉＯ２層１３上に、厚さ５０ｎｍ程度のアモルファスシリコン層を形成した。次に、フォトリソグラフィ技術とエッチング技術とを用いてアモルファスシリコン層をパターニングし、続いて、エキシマレーザアニール法により結晶化した。以上のようにして、ポリシリコン層１４を得た。これらポリシリコン層１４には比較的低い濃度でボロンをドープした。
【００４２】
次いで、基板１１のポリシリコン層１４を形成した面にＣＶＤ法によりＳｉＯｘ膜１５を成膜した。
【００４３】
その後、ＳｉＯｘ膜１５上に、分子内に珪素を有する界面活性剤を含有したフォトレジストを用いてレジストパターン１７を形成した。ここでは、レジストパターン１７中の珪素濃度は２ｐｐｍ乃至３ｐｐｍ程度とし、樹脂層１７の厚さは１．４μｍ程度とした。
【００４４】
次に、レジストパターン１７をマスクとして用いて、ポリシリコン層１４中に比較的高い濃度で燐をドープした。続いて、酸素を含んだプラズマ雰囲気を用いたアッシングにより、レジストパターン１７をＳｉＯｘ膜１５から除去した。
【００４５】
次に、ＳｉＯｘ膜１５上に、ＭｏＷ層をスパッタリング法により成膜し、これをフォトリソグラフィ技術とエッチング技術とを用いてパターニングすることにより、ゲート配線１６を得た。次いで、ゲート配線１６をマスクとして用いて、ポリシリコン層１４に比較的低い濃度で燐をドープした。さらに、５００℃で１時間の活性化熱処理を行うことにより、ＬＤＤ構造のｎチャネルＴＦＴ２０を完成した。
【００４６】
次に、基板１１のＴＦＴ２０を形成した面に、層間絶縁膜としてシリコン酸化膜２１を成膜した。続いて、シリコン酸化膜上に、スパッタリング法により、Ｍｏ／Ａｌ／Ｍｏ積層膜を形成し、これをフォトリソグラフィ技術とエッチング技術とを用いてパターニングすることにより電極配線（図示せず）及びソース・ドレイン電極２３を得た。なお、ソース・ドレイン電極２３のそれぞれの一端は、層間絶縁膜２１に設けられたコンタクトホールを介してＴＦＴ２０のソース・ドレイン領域１４ｂに電気的に接続した。
【００４７】
その後、基板１１のソース・ドレイン電極２３やその上のＳｉＮｘなどからなるパッシベーション膜４０などを形成した面に、赤、緑、青色の着色層２４Ｒ，２４Ｇ，２４Ｂで構成されたカラーフィルタ層２４を形成した。次いで、カラーフィルタ層２４上に、所定のパターンのマスクを介してＩＴＯをスパッタリングすることにより、画素電極２５を形成した。さらに、基板１１の画素電極２５を形成した面の全面にポリイミド層を形成し、このポリイミド層にラビング処理を施すことにより、配向膜２６を形成した。以上のようにして、アクティブマトリクス基板２を作製した。
【００４８】
上記のようにアクティブマトリクス基板２を形成する一方で、別途用意したガラス基板３１の一方の主面上に、共通電極３５としてＩＴＯ膜を形成した。続いて、この共通電極３５の全面に、アクティブマトリクス基板２に関して説明したのと同様の方法により配向膜３６を形成した。以上のようにして、対向基板３を作製した。
【００４９】
次いで、アクティブマトリクス基板２と対向基板３の対向面周縁部とを、それらの配向膜２６，３６が形成された面が対向するように及び液晶材料を注入するための注入口が残されるように接着剤を介して貼り合わせることにより液晶セルを形成した。なお、この液晶セルのセルギャップは、アクティブマトリクス基板２と対向基板３との間に粒状スペーサを介在させることにより一定に維持した。
【００５０】
さらに、この空の液晶セル中に液晶材料を注入して液晶層４を形成した。その後、液晶注入口を紫外線硬化樹脂で封止し、液晶セルの両面に偏光フィルム５を貼り付けることにより図５に示す液晶表示装置１を得た。以上の方法で液晶表示装置１を繰り返し製造し、それらで表示を行ったところ、ゲート配線１６の剥離に起因した線欠点は殆ど視認されなかった。
【００５１】
ところで、レジストパターン１７を除去するためのプラズマ処理を長時間実施すると、ゲート絶縁膜１５がダメージを受けることがある。すなわち、主にＳｉＯｘからなるゲート絶縁膜１５中には、Ｓｉ−ＨやＳｉ−Ｈ２などの水素を含んだ結合手が存在している。それらはプラズマに晒されると、水素イオンを発生する。水素イオンはゲート絶縁膜１５中で可動イオンとして振舞う。そのため、プラズマ処理を長時間実施すると、閾値電圧の経時変化が大きくなり、信頼性不良が発生する。
【００５２】
図６は、アッシング量と閾値電圧シフト量との関係の一例を示すグラフである。図中、横軸はアッシング量を示し、縦軸は閾値電圧シフト量を示している。また、「アッシング量」はレジストパターン１７が完全に除去されるのに要するプラズマ処理時間を基準とした相対的なプラズマ処理時間を示しており、「閾値電圧シフト量」は、ゲート絶縁膜１５の膜厚を１４０ｎｍとし、９０℃の温度でゲート配線１６に２０Ｖの電圧を２０００秒間印加した場合に生じた閾値電圧の変動量を示している。なお、この閾値電圧シフト量が−０．２８Ｖを超えた場合、パネル状態で１万時間の信頼性が保証できないこと，すなわち、１万時間の使用後に回路が停止してしまうこと，が推測される。
【００５３】
図６に示すように、アッシング量を１２０％未満とすれば、この閾値電圧シフト量が−０．２８Ｖ以下とすることができる。なお、突起部１８の成長は、アッシング量が１００％に達する前から始まる。
【００５４】
このように、アッシング量は閾値電圧シフト量に影響を与える。上記の通り、「アッシング量」はレジストパターン１７が完全に除去されるのに要するプラズマ処理時間を基準としており、この時間は、レジストパターン１７の厚さや基板表面全体に対するレジストパターン１７で被覆された領域の割合である被覆率などに応じて決定される。また、レジストパターン１７の厚さは、形成すべき突起部１８の寸法や密度などに加え、チャネル領域中へのイオンの突き抜けやイオン注入時の温度上昇によるレジストバブリングなどを防止する観点で設定される。例えば、上記の被覆率が６０％乃至８０％程度である場合、通常、レジストパターン１７の厚さが０．９μｍ乃至１．６μｍの範囲内にあれば、突起部１８を好適な寸法や密度で形成することができるのに加え、イオンの突き抜けやレジストバブリングなどを防止することができる。
【００５５】
【発明の効果】
以上説明したように、本発明では、ゲート絶縁膜の上面の少なくとも一部に突起部を設けるため、ゲート配線とゲート絶縁膜との接触面積を増加させることができる。したがって、ゲート配線とゲート絶縁膜との密着力を高め、それにより、ゲート配線がゲート絶縁膜から剥離するのを抑制することができる。
すなわち、本発明によると、チャネル領域に多結晶半導体を使用したトップゲート型薄膜トランジスタを使用しながらもゲート絶縁膜上に形成する導電層の剥離を生じ難いアクティブマトリクス型表示装置及びその製造方法が提供される。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るアクティブマトリクス型表示装置の一部を概略的に示す断面図。
【図２】（ａ）乃至（ｇ）は、本発明の第１の実施形態に係るアクティブマトリクス型表示装置の製造方法を概略的に示す断面図。
【図３】（ａ）乃至（ｅ）は、本発明の第２の実施形態に係るアクティブマトリクス型表示装置の製造方法を概略的に示す断面図。
【図４】絶縁膜の表面に設けた突起部が導電層の剥離が生じ難くする効果の一例を示すグラフ。
【図５】実施例２に係る液晶表示装置を概略的に示す断面図。
【図６】アッシング量と閾値電圧シフト量との関係の一例を示すグラフ。
【符号の説明】
１…液晶表示装置
２…アクティブマトリクス基板
３…対向基板
４…液晶層
５…偏光フィルム
１１…基板
１２…アンダーコート層
１３…アンダーコート層
１４…多結晶半導体層
１４ａ…チャネル領域
１４ｂ…ソース・ドレイン領域
１５…ゲート絶縁膜
１６…ゲート配線
１７…有機物層
１８…突起部
２０…ＴＦＴ
２１…層間絶縁膜
２３…ソース・ドレイン電極
２４Ｒ，２４Ｇ，２４Ｂ…着色層
２４…カラーフィルタ層
２５…画素電極
２６…配向膜
３１…基板
３５…共通電極
３６…配向膜
４０…パッシベーション膜
Claims (7)
- 多結晶半導体からなるチャネル領域を備えたトップゲート型薄膜トランジスタを具備したアクティブマトリクス型表示装置であって、
前記薄膜トランジスタのゲート絶縁膜には、その上に形成された導電層との接触面の少なくとも一部に複数の突起部が設けられていることを特徴とするアクティブマトリクス型表示装置。 - 前記複数の突起のそれぞれは珪素と酸素とを含有したことを特徴とする請求項１に記載のアクティブマトリクス型表示装置。
- 前記ゲート絶縁膜の前記突起部が設けられた前記接触面は、前記ゲート絶縁膜のゲート電極またはゲート配線との接触面を含んでいることを特徴とする請求項１または請求項２に記載のアクティブマトリクス型表示装置。
- 前記多結晶半導体は珪素を含有したことを特徴とする請求項１乃至請求項３の何れか１項に記載のアクティブマトリクス型表示装置。
- 前記ゲート絶縁膜は珪素と酸素とを含有したことを特徴とする請求項１乃至請求項４の何れか１項に記載のアクティブマトリクス型表示装置。
- 前記導電層はモリブデン及びタングステンの少なくとも一方を含有したことを特徴とする請求項１乃至請求項５の何れか１項に記載のアクティブマトリクス型表示装置。
- 多結晶半導体からなるチャネル領域を備えたトップゲート型薄膜トランジスタを具備したアクティブマトリクス型表示装置の製造方法であって、
前記チャネル領域上に設けられたゲート絶縁膜上に珪素を含有した有機物層を形成する工程と、
酸素を含んだガスを用いたアッシングにより前記有機物層を前記ゲート絶縁膜から除去するとともに前記ゲート絶縁膜の前記有機物層で被覆されていた表面上にそれぞれ珪素と酸素とを含有した複数の突起部を成長させる工程と、
前記有機物層を除去した前記ゲート絶縁膜上に導電層を形成する工程とを含んだことを特徴とするアクティブマトリクス型表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002231863A JP2004071979A (ja) | 2002-08-08 | 2002-08-08 | アクティブマトリクス型表示装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002231863A JP2004071979A (ja) | 2002-08-08 | 2002-08-08 | アクティブマトリクス型表示装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004071979A true JP2004071979A (ja) | 2004-03-04 |
Family
ID=32017498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002231863A Pending JP2004071979A (ja) | 2002-08-08 | 2002-08-08 | アクティブマトリクス型表示装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004071979A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006324368A (ja) * | 2005-05-18 | 2006-11-30 | Dainippon Printing Co Ltd | 薄膜トランジスタ搭載パネル及びその製造方法 |
| JP2007043115A (ja) * | 2005-06-30 | 2007-02-15 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
-
2002
- 2002-08-08 JP JP2002231863A patent/JP2004071979A/ja active Pending
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