JPH0982982A - 薄膜トランジスタ及びアクティブマトリクス表示装置 - Google Patents
薄膜トランジスタ及びアクティブマトリクス表示装置Info
- Publication number
- JPH0982982A JPH0982982A JP7265002A JP26500295A JPH0982982A JP H0982982 A JPH0982982 A JP H0982982A JP 7265002 A JP7265002 A JP 7265002A JP 26500295 A JP26500295 A JP 26500295A JP H0982982 A JPH0982982 A JP H0982982A
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- Japan
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- thin film
- active layer
- film transistor
- silicon
- silicon dioxide
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 イオンドーピングや水素化処理により加わる
ダメージを軽減可能なボトムゲート型薄膜トランジスタ
のパシベーション構造を提供する。 【解決手段】 薄膜トランジスタはボトムゲート構造を
有し、絶縁基板１の上に下から順に重なったゲート電極
２、ゲート絶縁膜３及び活性層４ａとこれに隣接するソ
ース領域６Ｓ／ドレイン領域６Ｄとを備えている。活性
層４ａは非単結晶シリコンを主成分とする。活性層４ａ
及び／又はソース領域６Ｓ／ドレイン領域６Ｄに接して
パシベーション用の二酸化シリコン薄膜８が形成されて
いる。その上にさらに窒化シリコン薄膜９が形成されて
いる。二酸化シリコン薄膜８を活性層４ａやソース領域
６Ｓ／ドレイン領域６Ｄに直接接してパシベーション層
とする事により、イオンドーピングによるダメージ等を
抑制可能である。
ダメージを軽減可能なボトムゲート型薄膜トランジスタ
のパシベーション構造を提供する。 【解決手段】 薄膜トランジスタはボトムゲート構造を
有し、絶縁基板１の上に下から順に重なったゲート電極
２、ゲート絶縁膜３及び活性層４ａとこれに隣接するソ
ース領域６Ｓ／ドレイン領域６Ｄとを備えている。活性
層４ａは非単結晶シリコンを主成分とする。活性層４ａ
及び／又はソース領域６Ｓ／ドレイン領域６Ｄに接して
パシベーション用の二酸化シリコン薄膜８が形成されて
いる。その上にさらに窒化シリコン薄膜９が形成されて
いる。二酸化シリコン薄膜８を活性層４ａやソース領域
６Ｓ／ドレイン領域６Ｄに直接接してパシベーション層
とする事により、イオンドーピングによるダメージ等を
抑制可能である。
Description
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタに
関する。特にプロセス温度が６００℃以下で作成可能な
薄膜トランジスタに関する。又、薄膜トランジスタを画
素のスイッチング素子とするアクティブマトリクス表示
装置に関する。
関する。特にプロセス温度が６００℃以下で作成可能な
薄膜トランジスタに関する。又、薄膜トランジスタを画
素のスイッチング素子とするアクティブマトリクス表示
装置に関する。
【０００２】
【従来の技術】薄膜トランジスタは液晶ディスプレイ等
によって代表されるアクティブマトリクス表示装置のス
イッチング素子として広く用いられている。薄膜トラン
ジスタは半導体薄膜を活性層（チャネル部）としてい
る。半導体薄膜としては従来から多結晶シリコンや非晶
質シリコン等の非単結晶シリコンが用いられている。特
に多結晶シリコンを活性層とする薄膜トランジスタは画
素のスイッチング素子としてばかりでなく周辺の駆動回
路を構成できる。従って、多結晶シリコン薄膜トランジ
スタは同一基板上にスイッチング素子と周辺の駆動回路
を一体的に集積形成できるという利点がある。又、多結
晶シリコン薄膜トランジスタは微細化が可能な為画素の
開口率を改善できる。以上の理由により多結晶シリコン
薄膜トランジスタは高精細液晶ディスプレイ用のデバイ
スとして注目されている。近年になって多結晶シリコン
薄膜トランジスタを６００℃以下の所謂低温プロセスで
作成する技術が開発されている。この低温プロセスを採
用すると基板の低コスト化及び大型化が可能になり、液
晶ディスプレイの低価格化及び大画面化にとって非常に
有力である。
によって代表されるアクティブマトリクス表示装置のス
イッチング素子として広く用いられている。薄膜トラン
ジスタは半導体薄膜を活性層（チャネル部）としてい
る。半導体薄膜としては従来から多結晶シリコンや非晶
質シリコン等の非単結晶シリコンが用いられている。特
に多結晶シリコンを活性層とする薄膜トランジスタは画
素のスイッチング素子としてばかりでなく周辺の駆動回
路を構成できる。従って、多結晶シリコン薄膜トランジ
スタは同一基板上にスイッチング素子と周辺の駆動回路
を一体的に集積形成できるという利点がある。又、多結
晶シリコン薄膜トランジスタは微細化が可能な為画素の
開口率を改善できる。以上の理由により多結晶シリコン
薄膜トランジスタは高精細液晶ディスプレイ用のデバイ
スとして注目されている。近年になって多結晶シリコン
薄膜トランジスタを６００℃以下の所謂低温プロセスで
作成する技術が開発されている。この低温プロセスを採
用すると基板の低コスト化及び大型化が可能になり、液
晶ディスプレイの低価格化及び大画面化にとって非常に
有力である。
【０００３】ところで薄膜トランジスタを構造的な観点
から分類するとトップゲート型とボトムゲート型があ
る。トップゲート型は絶縁基板の上に下から順に半導体
薄膜、ゲート絶縁膜、ゲート電極を形成したものであ
る。このトップゲート型は従来から主として多結晶シリ
コンを対象に開発されてきている。これに対し、ボトム
ゲート型は絶縁基板の上に下から順にゲート電極、ゲー
ト絶縁膜、半導体薄膜を重ねた構造である。このボトム
ゲート型は従来から主として非晶質シリコンを対象に開
発が行なわれていたものである。ボトムゲート型は半導
体薄膜がゲート絶縁膜を介して絶縁基板から離間してい
る為信頼性の上で優位にある。ところで、このボトムゲ
ート型の薄膜トランジスタでは基板の表面に位置する半
導体薄膜を保護する為のパシベーション層としてプラズ
マＣＶＤ法で成膜した窒化シリコン膜（以下、Ｐ−Ｓｉ
Ｎx ）を用いる事が一般的である。
から分類するとトップゲート型とボトムゲート型があ
る。トップゲート型は絶縁基板の上に下から順に半導体
薄膜、ゲート絶縁膜、ゲート電極を形成したものであ
る。このトップゲート型は従来から主として多結晶シリ
コンを対象に開発されてきている。これに対し、ボトム
ゲート型は絶縁基板の上に下から順にゲート電極、ゲー
ト絶縁膜、半導体薄膜を重ねた構造である。このボトム
ゲート型は従来から主として非晶質シリコンを対象に開
発が行なわれていたものである。ボトムゲート型は半導
体薄膜がゲート絶縁膜を介して絶縁基板から離間してい
る為信頼性の上で優位にある。ところで、このボトムゲ
ート型の薄膜トランジスタでは基板の表面に位置する半
導体薄膜を保護する為のパシベーション層としてプラズ
マＣＶＤ法で成膜した窒化シリコン膜（以下、Ｐ−Ｓｉ
Ｎx ）を用いる事が一般的である。
【０００４】薄膜トランジスタの特性を改善する為従来
から水素化処理が行なわれている。例えば、多結晶シリ
コンを活性層とした場合、膜中に多くの欠陥準位が含ま
れている。この欠陥準位を水素で終端化（ターミネー
ト）する為この水素化処理が行なわれている。具体的に
は、絶縁基板を水素プラズマ中に曝露して水素を半導体
薄膜中に導入し欠陥準位を終端化する。
から水素化処理が行なわれている。例えば、多結晶シリ
コンを活性層とした場合、膜中に多くの欠陥準位が含ま
れている。この欠陥準位を水素で終端化（ターミネー
ト）する為この水素化処理が行なわれている。具体的に
は、絶縁基板を水素プラズマ中に曝露して水素を半導体
薄膜中に導入し欠陥準位を終端化する。
【０００５】
【発明が解決しようとする課題】上述した様に活性層と
して多結晶シリコンを用いると薄膜トランジスタの高性
能化及び微細化が可能になる為、ボトムゲート型でも多
結晶シリコンを活性層とする構造が研究開発されてい
る。しかしながら、多結晶シリコンを用いたボトムゲー
ト型の薄膜トランジスタで、従来と同様にパシベーショ
ン層としてＰ−ＳｉＮx を用いると、多結晶シリコン中
にダメージが入りやすくなり、トランジスタ特性を劣化
させるという課題があった。Ｐ−ＳｉＮx は内部膜応力
が大きい為多結晶シリコンにストレスが加わり、薄膜ト
ランジスタの特性が劣化する。加えて、低温プロセスで
主流となっているイオンドーピング法を用いて薄膜トラ
ンジスタを作成する場合、このイオンドーピングによる
ダメージがさらに多結晶シリコンに加わる。このイオン
ドーピングはイオン化した不純物を電界加速して半導体
薄膜に注入し、薄膜トランジスタのソース／ドレイン領
域を形成する為に行なわれる。このイオンドーピングに
よるダメージは後工程で熱アニールを加える事によりあ
る程度回復させる事が可能である。しかしながら、パシ
ベーション層としてＰ−ＳｉＮx を用いると後工程の熱
アニールによりダメージを完全に回復させる事は困難で
ある。この為、多結晶シリコンを用いたボトムゲート型
の薄膜トランジスタを安定に製造する事が難しかった。
同様に、水素プラズマの曝露による水素化処理でも半導
体薄膜にダメージが入り、薄膜トランジスタの閾電圧
（Ｖｔｈ）が大きくシフトする事が多く、問題となって
いた。本発明は以上の問題点を解決するものであり、そ
の目的は低温プロセスで作成される多結晶シリコン等の
非単結晶シリコンを用いたボトムゲート型の薄膜トラン
ジスタにおいて、ダメージの影響が殆どないパシベーシ
ョン構造を提供する事にある。
して多結晶シリコンを用いると薄膜トランジスタの高性
能化及び微細化が可能になる為、ボトムゲート型でも多
結晶シリコンを活性層とする構造が研究開発されてい
る。しかしながら、多結晶シリコンを用いたボトムゲー
ト型の薄膜トランジスタで、従来と同様にパシベーショ
ン層としてＰ−ＳｉＮx を用いると、多結晶シリコン中
にダメージが入りやすくなり、トランジスタ特性を劣化
させるという課題があった。Ｐ−ＳｉＮx は内部膜応力
が大きい為多結晶シリコンにストレスが加わり、薄膜ト
ランジスタの特性が劣化する。加えて、低温プロセスで
主流となっているイオンドーピング法を用いて薄膜トラ
ンジスタを作成する場合、このイオンドーピングによる
ダメージがさらに多結晶シリコンに加わる。このイオン
ドーピングはイオン化した不純物を電界加速して半導体
薄膜に注入し、薄膜トランジスタのソース／ドレイン領
域を形成する為に行なわれる。このイオンドーピングに
よるダメージは後工程で熱アニールを加える事によりあ
る程度回復させる事が可能である。しかしながら、パシ
ベーション層としてＰ−ＳｉＮx を用いると後工程の熱
アニールによりダメージを完全に回復させる事は困難で
ある。この為、多結晶シリコンを用いたボトムゲート型
の薄膜トランジスタを安定に製造する事が難しかった。
同様に、水素プラズマの曝露による水素化処理でも半導
体薄膜にダメージが入り、薄膜トランジスタの閾電圧
（Ｖｔｈ）が大きくシフトする事が多く、問題となって
いた。本発明は以上の問題点を解決するものであり、そ
の目的は低温プロセスで作成される多結晶シリコン等の
非単結晶シリコンを用いたボトムゲート型の薄膜トラン
ジスタにおいて、ダメージの影響が殆どないパシベーシ
ョン構造を提供する事にある。
【０００６】
【課題を解決するための手段】上述した目的を達成する
為に以下の手段を講じた。即ち本発明は、絶縁基板の上
に下から順に重なったゲート電極、ゲート絶縁膜及び活
性層とこれに隣接するソース／ドレイン領域とを備え、
前記活性層は非単結晶シリコンを主成分とするボトムゲ
ート型の薄膜トランジスタにおいて、前記活性層及び／
又はソース／ドレイン領域に接してパシベーション用の
二酸化シリコン薄膜が形成されている事を特徴とする。
好ましくは、前記二酸化シリコン薄膜の上にさらに窒化
シリコン薄膜が形成されている。又好ましくは、前記二
酸化シリコン薄膜はリンを含有する。さらに好ましく
は、前記非単結晶シリコンはリン含有の該二酸化シリコ
ン薄膜を水素供給源とするアニールにより水素化され
る。
為に以下の手段を講じた。即ち本発明は、絶縁基板の上
に下から順に重なったゲート電極、ゲート絶縁膜及び活
性層とこれに隣接するソース／ドレイン領域とを備え、
前記活性層は非単結晶シリコンを主成分とするボトムゲ
ート型の薄膜トランジスタにおいて、前記活性層及び／
又はソース／ドレイン領域に接してパシベーション用の
二酸化シリコン薄膜が形成されている事を特徴とする。
好ましくは、前記二酸化シリコン薄膜の上にさらに窒化
シリコン薄膜が形成されている。又好ましくは、前記二
酸化シリコン薄膜はリンを含有する。さらに好ましく
は、前記非単結晶シリコンはリン含有の該二酸化シリコ
ン薄膜を水素供給源とするアニールにより水素化され
る。
【０００７】本発明は薄膜トランジスタばかりでなく、
これをスイッチング素子とするアクティブマトリクス表
示装置を包含している。即ち本発明にかかるアクティブ
マトリクス表示装置は基本的な構成として、画素電極及
びこれをスイッチング駆動する薄膜トランジスタが集積
形成された一方の絶縁基板（駆動基板）と、対向電極を
有する他方の絶縁基板（対向基板）と、互いに接合した
両基板の間隙に保持された電気光学物質とを備えてい
る。前記薄膜トランジスタは駆動基板の上に下から順に
重なったゲート電極、ゲート絶縁膜及び活性層とこれに
隣接するソース／ドレイン領域とを有する。前記活性層
は多結晶シリコン等の非単結晶シリコンを主成分とす
る。特徴事項として、前記活性層及び／又は前記ソース
／ドレイン領域に接してパシベーション用の二酸化シリ
コン薄膜が形成されている。
これをスイッチング素子とするアクティブマトリクス表
示装置を包含している。即ち本発明にかかるアクティブ
マトリクス表示装置は基本的な構成として、画素電極及
びこれをスイッチング駆動する薄膜トランジスタが集積
形成された一方の絶縁基板（駆動基板）と、対向電極を
有する他方の絶縁基板（対向基板）と、互いに接合した
両基板の間隙に保持された電気光学物質とを備えてい
る。前記薄膜トランジスタは駆動基板の上に下から順に
重なったゲート電極、ゲート絶縁膜及び活性層とこれに
隣接するソース／ドレイン領域とを有する。前記活性層
は多結晶シリコン等の非単結晶シリコンを主成分とす
る。特徴事項として、前記活性層及び／又は前記ソース
／ドレイン領域に接してパシベーション用の二酸化シリ
コン薄膜が形成されている。
【０００８】本発明によれば低温プロセスで作成される
多結晶シリコン等を用いたボトムゲート型の薄膜トラン
ジスタにおいて、活性層やソース／ドレイン領域に接し
て二酸化シリコン（ＳｉＯ2 ）薄膜を成膜しパシベーシ
ョン層としている。さらにこの二酸化シリコン薄膜の上
に窒化シリコン薄膜が形成されている。これにより、イ
オンドーピング等に起因するダメージを受け難い構造を
実現する。この際、二酸化シリコン薄膜はリンを含有す
るガラス（ＰＳＧ）からなり、水素供給源を構成する。
窒化シリコン薄膜をキャッピング層としてアニールを行
なう事でＰＳＧから多結晶シリコンに水素を拡散させる
事ができ水素化処理を効率良く実施可能である。これに
より、水素プラズマ曝露等を行なう必要がなくなり、ダ
メージが一層軽減できる。
多結晶シリコン等を用いたボトムゲート型の薄膜トラン
ジスタにおいて、活性層やソース／ドレイン領域に接し
て二酸化シリコン（ＳｉＯ2 ）薄膜を成膜しパシベーシ
ョン層としている。さらにこの二酸化シリコン薄膜の上
に窒化シリコン薄膜が形成されている。これにより、イ
オンドーピング等に起因するダメージを受け難い構造を
実現する。この際、二酸化シリコン薄膜はリンを含有す
るガラス（ＰＳＧ）からなり、水素供給源を構成する。
窒化シリコン薄膜をキャッピング層としてアニールを行
なう事でＰＳＧから多結晶シリコンに水素を拡散させる
事ができ水素化処理を効率良く実施可能である。これに
より、水素プラズマ曝露等を行なう必要がなくなり、ダ
メージが一層軽減できる。
【０００９】
【発明の実施の形態】以下図面を参照して本発明の最良
な実施形態を詳細に説明する。図１は本発明にかかる薄
膜トランジスタの製造方法を示す工程図である。先ず最
初に、（ｄ）に示す完成品状態を参照して、本薄膜トラ
ンジスタの基本的な構造を説明する。本薄膜トランジス
タはボトムゲート型であり、絶縁基板１の上に下から順
に重なったゲート電極２、ゲート絶縁膜３及び活性層４
ａとこれに隣接するソース領域６Ｓ／ドレイン領域６Ｄ
とを備えている。活性層４ａは多結晶シリコン又は非晶
質シリコン等の非単結晶シリコンを主成分とする。本例
では多結晶シリコンを活性層４ａとしている。特徴事項
として活性層４ａ及び／又はソース領域６Ｓ／ドレイン
領域６Ｄに接してパシベーション用の二酸化シリコン薄
膜８が形成されている。本例では、二酸化シリコン薄膜
８と活性層４ａとの間に同じく二酸化シリコンからなる
チャネルストッパ５が介在している。従って、二酸化シ
リコン薄膜８はソース領域６Ｓ及びドレイン領域６Ｄと
直接接した構造になっている。この二酸化シリコン薄膜
８はリンを含有したガラス（ＰＳＧ）からなる。これに
代えて、リンを含有しないガラス（ＮＳＧ）を用いても
良い。二酸化シリコン薄膜８の上にさらに窒化シリコン
薄膜９が形成されている。この構造によれば、活性層４
ａを構成する非単結晶シリコンが、リン含有の二酸化シ
リコン薄膜８を水素供給源とするアニールにより水素化
可能である。この際、窒化シリコン薄膜９は水素の外方
拡散を抑制するキャップ膜として機能する。なお本例で
は薄膜トランジスタは画素のスイッチング素子として絶
縁基板１の上に形成されている。この関係で、ドレイン
領域６Ｄは画素電極１１に接続し、ソース領域６Ｓは信
号配線１０に接続している。
な実施形態を詳細に説明する。図１は本発明にかかる薄
膜トランジスタの製造方法を示す工程図である。先ず最
初に、（ｄ）に示す完成品状態を参照して、本薄膜トラ
ンジスタの基本的な構造を説明する。本薄膜トランジス
タはボトムゲート型であり、絶縁基板１の上に下から順
に重なったゲート電極２、ゲート絶縁膜３及び活性層４
ａとこれに隣接するソース領域６Ｓ／ドレイン領域６Ｄ
とを備えている。活性層４ａは多結晶シリコン又は非晶
質シリコン等の非単結晶シリコンを主成分とする。本例
では多結晶シリコンを活性層４ａとしている。特徴事項
として活性層４ａ及び／又はソース領域６Ｓ／ドレイン
領域６Ｄに接してパシベーション用の二酸化シリコン薄
膜８が形成されている。本例では、二酸化シリコン薄膜
８と活性層４ａとの間に同じく二酸化シリコンからなる
チャネルストッパ５が介在している。従って、二酸化シ
リコン薄膜８はソース領域６Ｓ及びドレイン領域６Ｄと
直接接した構造になっている。この二酸化シリコン薄膜
８はリンを含有したガラス（ＰＳＧ）からなる。これに
代えて、リンを含有しないガラス（ＮＳＧ）を用いても
良い。二酸化シリコン薄膜８の上にさらに窒化シリコン
薄膜９が形成されている。この構造によれば、活性層４
ａを構成する非単結晶シリコンが、リン含有の二酸化シ
リコン薄膜８を水素供給源とするアニールにより水素化
可能である。この際、窒化シリコン薄膜９は水素の外方
拡散を抑制するキャップ膜として機能する。なお本例で
は薄膜トランジスタは画素のスイッチング素子として絶
縁基板１の上に形成されている。この関係で、ドレイン
領域６Ｄは画素電極１１に接続し、ソース領域６Ｓは信
号配線１０に接続している。
【００１０】引き続き図１を参照して本薄膜トランジス
タの製造方法を詳細に説明する。先ず（ａ）に示す様
に、ガラス等からなる絶縁基板１の上に、Ａｌ，Ｍｏ，
Ｔａ，Ｔｉ，Ｃｒ等の金属又は高濃度ドープ多結晶シリ
コン（ＤＯＰＯＳ）、又はＤＯＰＯＳと前記金属との積
層構造あるいは合金を成膜し、所定の形状にパタニング
してゲート電極２に加工する。次いで、ゲート電極２を
被覆する様にゲート絶縁膜３を成膜する。例えばプラズ
マＣＶＤ等の手段でＳｉＯ2 又はＳｉＮx を５０〜１０
０nmの厚みで堆積する。続いて薄膜トランジスタの活性
層となる非単結晶シリコン４を約２０〜１００nmの膜厚
でプラズマＣＶＤ法又はＬＰＣＶＤ法により成膜する。
この非単結晶シリコン４をレーザアニール又は熱アニー
ルで結晶化させる。レーザアニールはエキシマレーザパ
ルス等を非単結晶シリコン４に照射して一旦溶融し冷却
過程で結晶化を図るものである。これにより、例えば成
膜段階で得られた非晶質シリコンが多結晶シリコンに転
換できる。
タの製造方法を詳細に説明する。先ず（ａ）に示す様
に、ガラス等からなる絶縁基板１の上に、Ａｌ，Ｍｏ，
Ｔａ，Ｔｉ，Ｃｒ等の金属又は高濃度ドープ多結晶シリ
コン（ＤＯＰＯＳ）、又はＤＯＰＯＳと前記金属との積
層構造あるいは合金を成膜し、所定の形状にパタニング
してゲート電極２に加工する。次いで、ゲート電極２を
被覆する様にゲート絶縁膜３を成膜する。例えばプラズ
マＣＶＤ等の手段でＳｉＯ2 又はＳｉＮx を５０〜１０
０nmの厚みで堆積する。続いて薄膜トランジスタの活性
層となる非単結晶シリコン４を約２０〜１００nmの膜厚
でプラズマＣＶＤ法又はＬＰＣＶＤ法により成膜する。
この非単結晶シリコン４をレーザアニール又は熱アニー
ルで結晶化させる。レーザアニールはエキシマレーザパ
ルス等を非単結晶シリコン４に照射して一旦溶融し冷却
過程で結晶化を図るものである。これにより、例えば成
膜段階で得られた非晶質シリコンが多結晶シリコンに転
換できる。
【００１１】次に（ｂ）に示す様に、ＳｉＯ2 をプラズ
マＣＶＤ法等で１００〜４００nmの厚みに成膜する。こ
のＳｉＯ2 の上にフォトレジストを塗布した後、ゲート
電極２をマスクとして透明な絶縁基板１の裏面から露光
処理を行ない（裏面露光処理）フォトレジストをゲート
電極２と同じパタンに加工する。このパタン化されたフ
ォトレジストをマスクとしてＳｉＯ2 をエッチングし、
ゲート電極２と略整合したチャネルストッパ５に加工す
る。次いでイオンドーピング装置により不純物イオン７
を電界加速で照射し、シリコン中にソース領域６Ｓ及び
ドレイン領域６Ｄを形成する。不純物イオン７としてリ
ンをドーピングすればＮチャネル型の薄膜トランジスタ
が得られる。このドーパント種を例えばＢに代えればＰ
チャネル型の薄膜トランジスタが得られる。このイオン
ドーピングにおいてチャネルストッパ５によりマスクさ
れた領域には活性層４ａが残される事になる。この後再
びレーザアニール又は熱アニールを行ない不純物を活性
化させる。このイオンドーピングを行なうと活性層４ａ
及びゲート絶縁膜３等に一時的なダメージが加わる。こ
の後非単結晶シリコンをアイランド状にパタニングして
個々の薄膜トランジスタを互いに分離する。
マＣＶＤ法等で１００〜４００nmの厚みに成膜する。こ
のＳｉＯ2 の上にフォトレジストを塗布した後、ゲート
電極２をマスクとして透明な絶縁基板１の裏面から露光
処理を行ない（裏面露光処理）フォトレジストをゲート
電極２と同じパタンに加工する。このパタン化されたフ
ォトレジストをマスクとしてＳｉＯ2 をエッチングし、
ゲート電極２と略整合したチャネルストッパ５に加工す
る。次いでイオンドーピング装置により不純物イオン７
を電界加速で照射し、シリコン中にソース領域６Ｓ及び
ドレイン領域６Ｄを形成する。不純物イオン７としてリ
ンをドーピングすればＮチャネル型の薄膜トランジスタ
が得られる。このドーパント種を例えばＢに代えればＰ
チャネル型の薄膜トランジスタが得られる。このイオン
ドーピングにおいてチャネルストッパ５によりマスクさ
れた領域には活性層４ａが残される事になる。この後再
びレーザアニール又は熱アニールを行ない不純物を活性
化させる。このイオンドーピングを行なうと活性層４ａ
及びゲート絶縁膜３等に一時的なダメージが加わる。こ
の後非単結晶シリコンをアイランド状にパタニングして
個々の薄膜トランジスタを互いに分離する。
【００１２】次に（ｃ）に示す様に、二酸化シリコン薄
膜８を約２００〜６００nmの厚みで堆積しパシベーショ
ン層とする。この成膜方法はプラズマＣＶＤ法でも良い
し、常圧ＣＶＤ法（ＡＰＣＶＤ）、減圧ＣＶＤ法（ＬＰ
ＣＶＤ）の何れでも良い。プラズマＣＶＤ法、ＡＰＣＶ
Ｄ法、ＬＰＣＶＤ法の何れの場合であっても、このパシ
ベーション層はＳｉＨ4 ，Ｎ2 Ｏ，Ｏ2 等の混合ガスを
原料気体に用いてＳｉＯ2 を形成する。特に、この混合
ガスにＰＨ3 ガスを用いて成膜するとリンドープＳｉＯ
2 （ＰＳＧ）が得られる。ＰＳＧは吸湿性が高い性質が
あり、加熱により膜中の水分が分解され水素を放出す
る。従って、ＰＳＧは良好な水素供給源となる。さらに
パシベーション層を形成した後窒化シリコン薄膜（Ｓｉ
Ｎx ）９を約１００〜４００nmの厚みで成膜しキャップ
層とする。続いて窒素ガス又はフォーミングガスあるい
は真空中において３００〜４００℃で且つ１〜２時間ア
ニールを行ない二酸化シリコン薄膜８から水素をシリコ
ン中に拡散させる。この際、窒化シリコン薄膜９はキャ
ップ層として機能し水素の外方拡散を抑制して水素化処
理を効率化する。但し、このキャップ層は必ずしも必要
ではなく、二酸化シリコン薄膜８からなるパシベーショ
ン層を成膜した段階で水素化処理の為のアニールを行な
っても良い。このアニールにより、イオンドーピングで
一時的に生じたダメージも略完全に回復可能である。こ
れに対し、従来の様にパシベーション層としてＳｉＮx
を活性層又はソース／ドレイン領域に直接接して設けた
構造ではダメージを完全に回復する事はできない。
膜８を約２００〜６００nmの厚みで堆積しパシベーショ
ン層とする。この成膜方法はプラズマＣＶＤ法でも良い
し、常圧ＣＶＤ法（ＡＰＣＶＤ）、減圧ＣＶＤ法（ＬＰ
ＣＶＤ）の何れでも良い。プラズマＣＶＤ法、ＡＰＣＶ
Ｄ法、ＬＰＣＶＤ法の何れの場合であっても、このパシ
ベーション層はＳｉＨ4 ，Ｎ2 Ｏ，Ｏ2 等の混合ガスを
原料気体に用いてＳｉＯ2 を形成する。特に、この混合
ガスにＰＨ3 ガスを用いて成膜するとリンドープＳｉＯ
2 （ＰＳＧ）が得られる。ＰＳＧは吸湿性が高い性質が
あり、加熱により膜中の水分が分解され水素を放出す
る。従って、ＰＳＧは良好な水素供給源となる。さらに
パシベーション層を形成した後窒化シリコン薄膜（Ｓｉ
Ｎx ）９を約１００〜４００nmの厚みで成膜しキャップ
層とする。続いて窒素ガス又はフォーミングガスあるい
は真空中において３００〜４００℃で且つ１〜２時間ア
ニールを行ない二酸化シリコン薄膜８から水素をシリコ
ン中に拡散させる。この際、窒化シリコン薄膜９はキャ
ップ層として機能し水素の外方拡散を抑制して水素化処
理を効率化する。但し、このキャップ層は必ずしも必要
ではなく、二酸化シリコン薄膜８からなるパシベーショ
ン層を成膜した段階で水素化処理の為のアニールを行な
っても良い。このアニールにより、イオンドーピングで
一時的に生じたダメージも略完全に回復可能である。こ
れに対し、従来の様にパシベーション層としてＳｉＮx
を活性層又はソース／ドレイン領域に直接接して設けた
構造ではダメージを完全に回復する事はできない。
【００１３】最後に（ｄ）に示す様に二酸化シリコン薄
膜８及び窒化シリコン薄膜９の積層にエッチングでコン
タクトホールを開口する。Ｍｏ，Ａｌ等をスパッタリン
グにより成膜し所定の形状に加工して信号配線１０とす
る。この信号配線１０はコンタクトホールを介してソー
ス領域６Ｓに接続している。さらにＩＴＯ等の透明導電
膜をスパッタリング等で成膜し所定の形状にパタニング
して画素電極１１に加工する。この画素電極１１は他の
コンタクトホールを介してドレイン領域６Ｄに接続して
いる。なお、配線電極１０と画素電極１１との間に層間
絶縁膜としてアクリル樹脂等の平坦化層を介在させても
良い。
膜８及び窒化シリコン薄膜９の積層にエッチングでコン
タクトホールを開口する。Ｍｏ，Ａｌ等をスパッタリン
グにより成膜し所定の形状に加工して信号配線１０とす
る。この信号配線１０はコンタクトホールを介してソー
ス領域６Ｓに接続している。さらにＩＴＯ等の透明導電
膜をスパッタリング等で成膜し所定の形状にパタニング
して画素電極１１に加工する。この画素電極１１は他の
コンタクトホールを介してドレイン領域６Ｄに接続して
いる。なお、配線電極１０と画素電極１１との間に層間
絶縁膜としてアクリル樹脂等の平坦化層を介在させても
良い。
【００１４】図２は薄膜トランジスタのゲート電圧（Ｖ
ｇ）／ドレイン電流（Ｉｄｓ）特性を示すグラフであ
る。曲線Ａは本発明にかかる薄膜トランジスタの特性を
示し、曲線Ｂは従来の薄膜トランジスタの特性を示して
いる。このグラフから明らかな様に窒化シリコン薄膜を
パシベーション層として直接シリコンに接した状態で形
成した従来例ではリーク電流が大きく且つ閾電圧Ｖｔｈ
がシフトしている。これに対し二酸化シリコン薄膜をパ
シベーション層に用いた本発明の薄膜トランジスタでは
イオンドーピングや水素化処理によるダメージが現われ
ず、リーク電流（オフ電流）及び閾電圧ともに正常であ
る。
ｇ）／ドレイン電流（Ｉｄｓ）特性を示すグラフであ
る。曲線Ａは本発明にかかる薄膜トランジスタの特性を
示し、曲線Ｂは従来の薄膜トランジスタの特性を示して
いる。このグラフから明らかな様に窒化シリコン薄膜を
パシベーション層として直接シリコンに接した状態で形
成した従来例ではリーク電流が大きく且つ閾電圧Ｖｔｈ
がシフトしている。これに対し二酸化シリコン薄膜をパ
シベーション層に用いた本発明の薄膜トランジスタでは
イオンドーピングや水素化処理によるダメージが現われ
ず、リーク電流（オフ電流）及び閾電圧ともに正常であ
る。
【００１５】最後に図３は本発明にかかるアクティブマ
トリクス表示装置の一例を示す模式的な斜視図である。
本表示装置は駆動基板１０１と対向基板１０２と両者の
間に保持された電気光学物質１０３とを備えたパネル構
造を有する。電気光学物質１０３としては液晶材料等が
広く用いられている。駆動基板１０１には画素アレイ部
１０４と駆動回路部とが集積形成されている。駆動回路
部は垂直駆動回路１０５と水平駆動回路１０６とに分か
れている。又、駆動基板１０１の周辺部上端には外部接
続用の端子部１０７が形成されている。端子部１０７は
配線１０８を介して垂直駆動回路１０５及び水平駆動回
路１０６に接続している。一方、対向基板１０２の内表
面には対向電極（図示せず）が全面的に形成されてい
る。画素アレイ部１０４には行状のゲート配線１０９と
列状の信号配線１１０が形成されている。ゲート配線１
０９は垂直駆動回路１０５に接続し、信号配線１１０は
水平駆動回路１０６に接続する。両配線の交差部には画
素電極１１１とこれをスイッチング駆動する薄膜トラン
ジスタ１１２が集積形成されている。又、垂直駆動回路
１０５及び水平駆動回路１０６も薄膜トランジスタで構
成されている。特徴事項として、薄膜トランジスタはボ
トムゲート型であり、駆動基板１０１の上に下から順に
重なったゲート電極、ゲート絶縁膜及び活性層とこれに
隣接するソース／ドレイン領域とを有する。活性層は非
単結晶シリコンを主成分とする。特徴事項として、活性
層及び／又はソース／ドレイン領域に接してパシベーシ
ョン用の二酸化シリコン薄膜が形成されている。
トリクス表示装置の一例を示す模式的な斜視図である。
本表示装置は駆動基板１０１と対向基板１０２と両者の
間に保持された電気光学物質１０３とを備えたパネル構
造を有する。電気光学物質１０３としては液晶材料等が
広く用いられている。駆動基板１０１には画素アレイ部
１０４と駆動回路部とが集積形成されている。駆動回路
部は垂直駆動回路１０５と水平駆動回路１０６とに分か
れている。又、駆動基板１０１の周辺部上端には外部接
続用の端子部１０７が形成されている。端子部１０７は
配線１０８を介して垂直駆動回路１０５及び水平駆動回
路１０６に接続している。一方、対向基板１０２の内表
面には対向電極（図示せず）が全面的に形成されてい
る。画素アレイ部１０４には行状のゲート配線１０９と
列状の信号配線１１０が形成されている。ゲート配線１
０９は垂直駆動回路１０５に接続し、信号配線１１０は
水平駆動回路１０６に接続する。両配線の交差部には画
素電極１１１とこれをスイッチング駆動する薄膜トラン
ジスタ１１２が集積形成されている。又、垂直駆動回路
１０５及び水平駆動回路１０６も薄膜トランジスタで構
成されている。特徴事項として、薄膜トランジスタはボ
トムゲート型であり、駆動基板１０１の上に下から順に
重なったゲート電極、ゲート絶縁膜及び活性層とこれに
隣接するソース／ドレイン領域とを有する。活性層は非
単結晶シリコンを主成分とする。特徴事項として、活性
層及び／又はソース／ドレイン領域に接してパシベーシ
ョン用の二酸化シリコン薄膜が形成されている。
【００１６】
【発明の効果】以上説明した様に、本発明によれば、ボ
トムゲート型薄膜トランジスタにおいて活性層及び／又
はソース／ドレイン領域に接してパシベーション用の二
酸化シリコン薄膜が形成されている。かかる構成によ
り、多結晶シリコン等を用いたボトムゲート構造でダメ
ージフリーの薄膜トランジスタを安定に製造できる様に
なった。この結果、高精細及び高解像度のアクティブマ
トリクス表示装置を低温プロセスで製造可能になり、そ
の効果は極めて大きい。
トムゲート型薄膜トランジスタにおいて活性層及び／又
はソース／ドレイン領域に接してパシベーション用の二
酸化シリコン薄膜が形成されている。かかる構成によ
り、多結晶シリコン等を用いたボトムゲート構造でダメ
ージフリーの薄膜トランジスタを安定に製造できる様に
なった。この結果、高精細及び高解像度のアクティブマ
トリクス表示装置を低温プロセスで製造可能になり、そ
の効果は極めて大きい。
【図１】本発明にかかる薄膜トランジスタの製造工程図
である。
である。
【図２】薄膜トランジスタのゲート電圧／ドレイン電流
特性を示すグラフである。
特性を示すグラフである。
【図３】本発明にかかるアクティブマトリクス表示装置
の一例を示す模式的な斜視図である。
の一例を示す模式的な斜視図である。
１ 絶縁基板 ２ ゲート電極 ３ ゲート絶縁膜 ４ 非単結晶シリコン ４ａ 活性層 ５ チャネルストッパ ６Ｓ ソース領域 ６Ｄ ドレイン領域 ８ 二酸化シリコン薄膜 ９ 窒化シリコン薄膜 １０ 信号配線 １１ 画素電極
Claims (5)
- 【請求項１】 絶縁基板の上に下から順に重なったゲー
ト電極、ゲート絶縁膜及び活性層とこれに隣接するソー
ス／ドレイン領域とを備え、前記活性層は非単結晶シリ
コンを主成分とするボトムゲート型の薄膜トランジスタ
であって、 前記活性層及び／又はソース／ドレイン領域に接してパ
シベーション用の二酸化シリコン薄膜が形成されている
事を特徴とする薄膜トランジスタ。 - 【請求項２】 前記二酸化シリコン薄膜の上にさらに窒
化シリコン薄膜が形成されている事を特徴とする請求項
１記載の薄膜トランジスタ。 - 【請求項３】 前記二酸化シリコン薄膜はリンを含有す
る事を特徴とする請求項１記載の薄膜トランジスタ。 - 【請求項４】 前記非単結晶シリコンは、リン含有の該
二酸化シリコン薄膜を水素供給源とするアニールにより
水素化されている事を特徴とする請求項３記載の薄膜ト
ランジスタ。 - 【請求項５】 画素電極及びこれをスイッチング駆動す
る薄膜トランジスタが集積形成された一方の絶縁基板
と、対向電極を有する他方の絶縁基板と、互いに接合し
た両絶縁基板の間隙に保持された電気光学物質とを備え
たアクティブマトリクス表示装置であって、 前記薄膜トランジスタは該一方の絶縁基板の上に下から
順に重なったゲート電極、ゲート絶縁膜及び活性層とこ
れに隣接するソース／ドレイン領域とを有するボトムゲ
ート型であり、 前記活性層は非単結晶シリコンを主成分とし、 前記活性層及び／又はソース／ドレイン領域に接してパ
シベーション用の二酸化シリコン薄膜が形成されている
事を特徴とするアクティブマトリクス表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7265002A JPH0982982A (ja) | 1995-09-19 | 1995-09-19 | 薄膜トランジスタ及びアクティブマトリクス表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7265002A JPH0982982A (ja) | 1995-09-19 | 1995-09-19 | 薄膜トランジスタ及びアクティブマトリクス表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0982982A true JPH0982982A (ja) | 1997-03-28 |
Family
ID=17411210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7265002A Pending JPH0982982A (ja) | 1995-09-19 | 1995-09-19 | 薄膜トランジスタ及びアクティブマトリクス表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0982982A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6548828B2 (en) | 1997-09-30 | 2003-04-15 | Sanyo Electric Co., Ltd. | Thin-film transistor and method of manufacturing thin-film transistor with tapered gate of 20 degrees or less |
| US6555419B2 (en) | 1997-10-03 | 2003-04-29 | Sanyo Electric Co., Ltd. | Thin film transistor and manufacturing method of thin film transistor |
| US6613618B1 (en) | 1997-09-30 | 2003-09-02 | Sanyo Electric Co., Ltd. | Thin-film transistor and method of producing the same |
| US7202927B2 (en) | 2001-10-04 | 2007-04-10 | Seiko Epson Corporation | Electrooptic device comprising a silicon nitride film formed directly on the data lines and not existent on a side face of contact holes |
-
1995
- 1995-09-19 JP JP7265002A patent/JPH0982982A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6548828B2 (en) | 1997-09-30 | 2003-04-15 | Sanyo Electric Co., Ltd. | Thin-film transistor and method of manufacturing thin-film transistor with tapered gate of 20 degrees or less |
| US6613618B1 (en) | 1997-09-30 | 2003-09-02 | Sanyo Electric Co., Ltd. | Thin-film transistor and method of producing the same |
| KR100544919B1 (ko) * | 1997-09-30 | 2006-04-21 | 산요덴키가부시키가이샤 | 박막트랜지스터및박막트랜지스터의제조방법 |
| US6555419B2 (en) | 1997-10-03 | 2003-04-29 | Sanyo Electric Co., Ltd. | Thin film transistor and manufacturing method of thin film transistor |
| US6867075B2 (en) | 1997-10-03 | 2005-03-15 | Sanyo Electric Co | Manufacturing method of thin film transistor in which a total film thickness of silicon oxide films is defined |
| US7202927B2 (en) | 2001-10-04 | 2007-04-10 | Seiko Epson Corporation | Electrooptic device comprising a silicon nitride film formed directly on the data lines and not existent on a side face of contact holes |
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