JP2004071979A - Active matrix display device and method for manufacturing the same - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide an active matrix display device which is not likely to cause peeling of a conductive layer formed on a gate insulating film while using a top gate film transistor using a polycrystal semiconductor in a channel area, and to provide a method for manufacturing the display. <P>SOLUTION: In the active matrix display device provided with the top gate film transistor 20 provided with a channel area 14a consisting of the polycrystal semiconductor, the gate insulating film 15 of the transistor 20 is provided with a plurality of protrusion parts 18 at least on a part of a contacting face with a conductive layer 16 formed on it. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、表示装置及びその製造方法に係り、特にはトップゲート型薄膜トランジスタを備えたアクティブマトリクス型表示装置及びその製造方法に関する。
【０００２】
【従来の技術】
液晶表示装置、エレクトロルミネッセンス（以下、ＥＬという）表示装置、プラズマ表示装置、発光ダイオード表示装置などの平面表示装置では、多くの場合、薄膜トランジスタ（以下、ＴＦＴという）をマトリクス状に配置して画素のスイッチングを行っている。そのような目的で使用されているＴＦＴとしては、チャネル領域にアモルファスシリコンを使用したＴＦＴ（ａ−Ｓｉ：ＴＦＴ）とチャネル領域にポリシリコンを使用したＴＦＴ（ｐｏｌｙ−Ｓｉ：ＴＦＴ）とがあるが、後者のキャリア移動度は前者のキャリア移動度に対して１０倍乃至１００倍程度と非常に高い。そのため、ｐｏｌｙ−Ｓｉ：ＴＦＴを、画素のスイッチングのみならず、周辺駆動回路にも使用することが検討されている。
【０００３】
ところで、ｐｏｌｙ−Ｓｉ：ＴＦＴで高いキャリア移動度を実現するには、下地とゲート電極との間にチャネル領域を配置したトップゲート型の構造を採用することが有利である。これは、チャネル領域の結晶性は下地の近傍に比べて下地からより離れた位置で高く、トップゲート型構造によると、その結晶性がより高い部分をキャリアの経路として利用できるためである。
【０００４】
しかしながら、ｐｏｌｙ−Ｓｉ：ＴＦＴにトップゲート型構造を採用した場合、ゲート絶縁膜上に形成する導電層の剥離を生じ易い。例えば、ゲート配線がゲート絶縁膜から剥離して断線を生じた場合には、表示の際に線欠点が視認されることとなる。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、チャネル領域に多結晶半導体を使用したトップゲート型薄膜トランジスタを使用しながらもゲート絶縁膜上に形成する導電層の剥離を生じ難いアクティブマトリクス型表示装置及びその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記課題を解決するため、本発明は、多結晶半導体からなるチャネル領域を備えたトップゲート型薄膜トランジスタを具備したアクティブマトリクス型表示装置であって、前記薄膜トランジスタのゲート絶縁膜には、その上に形成された導電層との接触面の少なくとも一部に複数の突起部が設けられていることを特徴とするアクティブマトリクス型表示装置を提供する。
【０００７】
また、本発明は、多結晶半導体からなるチャネル領域を備えたトップゲート型薄膜トランジスタを具備したアクティブマトリクス型表示装置の製造方法であって、前記チャネル領域上に設けられたゲート絶縁膜上に珪素を含有した有機物層を形成する工程と、酸素を含んだガスを用いたアッシングにより前記有機物層を前記ゲート絶縁膜から除去するとともに前記ゲート絶縁膜の前記有機物層で被覆されていた表面上にそれぞれ珪素と酸素とを含有した複数の突起部を成長させる工程と、前記有機物層を除去した前記ゲート絶縁膜上に導電層を形成する工程とを含んだことを特徴とするアクティブマトリクス型表示装置の製造方法を提供する。
【０００８】
本発明において、ゲート絶縁膜の突起部が設けられた接触面は、ゲート絶縁膜のゲート電極またはゲート配線との接触面を含んでいてもよい。
本発明において、複数の突起部のそれぞれは珪素と酸素とを含有していてもよい。また、本発明において、上記多結晶半導体は珪素を含有していてもよい。さらに、ゲート絶縁膜は珪素と酸素とを含有していてもよい。加えて、上記導電層はモリブデン及びタングステンの少なくとも一方を含有していてもよい。
【０００９】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同様または類似する構成要素には同一の参照符号を付し、重複する説明は省略する。
【００１０】
図１は、本発明の第１の実施形態に係るアクティブマトリクス型表示装置の一例として平面表示装置の一部を概略的に示す断面図である。図１において、参照番号１１は基板を示しており、基板１１上には、アンダーコート層として、例えば、ＳｉＮ_ｘ層１２とＳｉＯ_２層１３とが順次積層されている。アンダーコート層１３上には、チャネル領域１４ａ及びソース・ドレイン領域１４ｂが形成されたポリシリコン層のような多結晶半導体層１４、ゲート絶縁膜１５、及びゲート配線（またはゲート電極）１６が順次積層されており、それらはトップゲート型ＴＦＴ２０を構成している。
【００１１】
ゲート絶縁膜１５及びゲート配線１６上には、ＳｉＯ_２などからなる層間絶縁膜２１が設けられている。層間絶縁膜２１上には電極配線（図示せず）及びソース・ドレイン電極２３が設けられており、それらは、ＳｉＮ_ｘなどからなるパッシベーション膜（図示せず）で埋め込まれている。なお、ソース・ドレイン電極２３のそれぞれの一端は、層間絶縁膜２１に設けられたコンタクトホールを介してＴＦＴ２０のソース・ドレイン領域１４ｂに電気的に接続されている。ソース・ドレイン電極２３の一方の他端は、画素電極（図示せず）に電気的に接続されている。
【００１２】
さて、本実施形態に係る平面表示装置では、ゲート絶縁膜１５のゲート配線１６との接触面に突起部１８が設けられている。従来技術に係る構造で、ゲート配線１６がゲート絶縁膜１５から剥離し易かった理由は、ゲート配線１６とゲート絶縁膜１５との密着力が低かったためである。これに対し、本実施形態では、上記の通り、ゲート絶縁膜１５のゲート配線１６との接触面に突起部１８を設けるため、ゲート配線１６とゲート絶縁膜１５との接触面積が増加し、ゲート配線１６とゲート絶縁膜１５との密着力が高まる。したがって、本実施形態によると、ゲート配線１６のゲート絶縁膜１５からの剥離が生じ難くなる。
【００１３】
このような効果を得るには、突起部１８とゲート絶縁膜１５との密着性、突起部１８の形状、突起部１８の寸法、及び、上記の接触面に対する突起部１８の面積比（すなわち、突起部１８の密度）などが重要である。以下に説明する方法によると、極めて容易且つ効果的にゲート配線１６のゲート絶縁膜１５からの剥離を抑制することができる。
【００１４】
図２（ａ）乃至（ｇ）は、本発明の第１の実施形態に係る平面表示装置の製造方法を概略的に示す断面図である。
この方法では、まず、図２（ａ）に示すように、一方の主面にアンダーコート層１２，１３が設けられた基板１１を準備する。
【００１５】
次に、図２（ｂ）に示すように、アンダーコート層１３上に、多結晶半導体層，例えば珪素を含有した多結晶半導体層，１４を形成し、これをパターニングする。多結晶半導体層１４は、例えば、非晶質半導体層を成膜したのち、これをエキシマレーザアニール法などにより結晶化することにより得られる。また、多結晶半導体層１４のパターニングは、フォトリソグラフィ技術とエッチング技術とを用いて行う。
【００１６】
続いて、この多結晶半導体層１４に比較的低い濃度で不純物をドープする。ここでは、多結晶半導体層１４としてポリシリコン層を形成し、不純物としてボロンをドープすることとする。
【００１７】
次いで、図２（ｃ）に示すように、基板１１の多結晶半導体層１４を形成した面にゲート絶縁膜１５を成膜する。ゲート絶縁膜１５は、例えば、テトラエトキシオルトシラン（ＴＥＯＳ）を用いて得られるシリコン酸化膜である。
【００１８】
その後、図２（ｄ）に示すように、ゲート絶縁膜１５の上面のうち、少なくともゲート配線１６を形成する領域に、珪素を含有した有機物層１７を形成する。ここでは、ゲート絶縁膜１５の上面のうちゲート配線１６を形成する領域に、有機物層１７として、分子内に珪素を有する界面活性剤を含有したフォトレジストを用いてレジストパターンを形成することとする。
【００１９】
続いて、図２（ｅ）に示すように、酸素を含んだガスを用いたアッシングにより、有機物層１７をゲート絶縁膜１５から除去する。この際、有機物層１７中の珪素の濃度と有機物層１７の厚さと処理温度とが所定の範囲内にあれば、ゲート絶縁膜１５の有機物層１７で被覆された表面上で、有機物層１７中の珪素と雰囲気中の酸素，例えば酸素ラジカル，とを原料として、シリコン酸化物のように珪素と酸素とを含有した突起部１８が例えば１０μｍ乃至５０μｍ程度の高さに成長する。
【００２０】
次に、図２（ｆ）に示すように、例えば、モリブデン、タングステン、モリブデン−タングステン合金のような金属材料などからなる導電層を形成し、これをフォトリソグラフィ技術とエッチング技術とを用いてパターニングすることにより、ゲート配線１６を得る。続いて、ゲート配線１６をマスクとして用いて、多結晶半導体層１４に比較的高い濃度で不純物をドープする。ここでは、不純物としてボロンを使用することとする。さらに、活性化熱処理を行うことにより、ｐチャネルＴＦＴ２０を完成する。なお、ソース・ドレイン領域１４ｂ中にドープした不純物の導電型を逆にすれば、上記と同様の方法によりｎチャネルＴＦＴを作製可能である。
【００２１】
その後、図２（ｇ）に示すように、層間絶縁膜２１及びソース・ドレイン電極２３を順次形成する。この際、ソース・ドレイン電極２３を形成する前に、ゲート絶縁膜１５及び層間絶縁膜２１にコンタクトホールを形成しておく。ソース・ドレイン電極２３は、これらコンタクトホールを介してソース・ドレイン領域１４ｂと電気的に接続する。以上のようにして図１に示す構造を得たのち、通常のプロセスを実施することにより平面表示装置を得る。
【００２２】
上述した方法によると、有機物層１７中の珪素濃度、有機物層１７の厚さ、及びアッシング条件などを適宜設定することにより、極めて容易且つ効果的にゲート配線１６のゲート絶縁膜１５からの剥離を抑制することが可能となる。
【００２３】
上記の方法において、有機物層１７中の珪素濃度は１ｐｐｍ以上であることが好ましい。有機物層１７中の珪素濃度が低すぎると、突起部１８を十分に成長させることが困難となることがある。また、有機物層１７中の珪素濃度は１０ｐｐｍ以下であることが好ましい。有機物層１７中の珪素濃度が高すぎると、隣り合う突起部１８同士が合体して１つの突起部を形成することがある。この場合、ゲート配線１６とゲート絶縁膜１５との接触面積を高める効果が損なわれることがある。
【００２４】
上記の方法において、有機物層１７中の厚さは０．９μｍ以上であることが好ましい。有機物層１７中が薄すぎると、突起部１８を十分に成長させることが困難となることがある。また、有機物層１７中の厚さは１．６μｍ以下であることが好ましい。有機物層１７中が厚すぎると、隣り合う突起部１８同士が合体して１つの突起部を形成することがある。この場合、ゲート配線１６とゲート絶縁膜１５との接触面積を高める効果が損なわれることがある。
【００２５】
次に、本発明の第２の実施形態について説明する。
上述した第１の実施形態では、有機物層１７を突起部１８を形成する目的にのみ使用した。これに対し、第２の実施形態では、有機物層１７を不純物をドープする際のマスクとしても利用する。また、第２の実施形態では、ｐチャネルＴＦＴと、ＬＤＤ構造を採用したｎチャネルＴＦＴと、不純物を高純度ドープした半導体／誘電体／メタル構造を採用した蓄積容量とを同時に形成する。
【００２６】
図３（ａ）乃至（ｅ）は、本発明の第２の実施形態に係る平面表示装置の製造方法を概略的に示す断面図である。
この方法では、まず、図２（ａ）及び（ｂ）を参照して説明したのと同様の方法により、図３（ａ）に示す構造を得る。すなわち、多結晶半導体層１４を形成し、これをパターニングする。次いで、これら多結晶半導体層１４に比較的低い濃度で一導電型の不純物をドープする。ここでは、多結晶半導体層１４としてポリシリコン層を形成し、不純物としてボロンをドープすることとする。
【００２７】
次に、図３（ｂ）に示すように、基板１１の多結晶半導体層１４を形成した面にシリコン酸化膜のような絶縁膜１５を成膜する。続いて、絶縁膜１５の上面のうち、ｐチャネルＴＦＴ２０ａの多結晶半導体層１４及びゲート配線１６に対応した領域とｎチャネルＴＦＴ２０ｂのゲート配線１６及びＬＤＤ領域１４ｃに対応した領域とに、珪素を含有した有機物層１７を形成する。その後、有機物層１７をマスクとして用いて、ｎチャネルＴＦＴ２０ｂのソース・ドレイン領域及び蓄積容量２５に対応した多結晶半導体層１４に、逆導電型の不純物を比較的高い濃度でドープする。ここでは、燐，例えばＰ^＋やＰＨ_ｘ＋，をドープすることとする。
【００２８】
続いて、図３（ｃ）に示すように、酸素を含んだガスを用いたアッシングを行う。これにより、有機物層１７を絶縁膜１５から除去するとともに、絶縁膜１５の有機物層１７で被覆された表面上で珪素と酸素とを含有した突起部１８を成長させる。
【００２９】
次に、図３（ｄ）に示すように、絶縁膜１５上に導電層１６を成膜し、これをパターニングする。このパターニングは、導電層１６の一部がｐチャネルＴＦＴ２０ａのゲート配線を構成するとともに、残りの部分がｎチャネルＴＦＴ２０ｂの多結晶半導体層１４と蓄積容量２５の多結晶半導体層１４とを被覆するように行う。その後、導電層１６をマスクとして用いて、多結晶半導体層１４に、一導電型の不純物を比較的高い濃度でドープする。ここでは、ボロンをドープすることとする。
【００３０】
次いで、図３（ｅ）に示すように、導電層１６をさらにパターニングし、ｎチャネルＴＦＴ２０ｂのゲート配線（ゲート電極を含む）を形成する。続いて、パターニングした導電層１６をマスクとして用いて、多結晶半導体層１４に、逆導電型の不純物を比較的低い濃度でドープし、ソース−チャネル領域間及びドレイン−チャネル領域間にＬＤＤ領域１４ｃを形成する。ここでは、燐をドープすることとする。この後、同伝送１６が存在していない領域の突起部１８を除去するために希ＨＦ処理を行ってもよい。さらに、活性化熱処理を行うことによりｐ型ＴＦＴ２０ａ、ｎ型ＴＦＴ２０ｂ、及び補助容量２５を完成する。その後、図２（ｇ）を参照して説明したように層間絶縁膜２１及びソース・ドレイン電極２３を順次形成し、さらに、通常のプロセスを実施することにより平面表示装置を得る。
【００３１】
上述した第１及び第２の実施形態において、突起部１８の平均高さは１ｎｍ以上であることが好ましい。突起部１８が低すぎると、ゲート配線１６のゲート絶縁膜１５からの剥離を抑制する効果が顕著には現われない。また、突起部１８の平均高さは１００ｎｍ以下であることが好ましい。突起部１８が高すぎると、チャネル領域１４ａに効率的に電圧を印加し難くなることがある。
【００３２】
第１及び第２の実施形態において、ゲート配線１６とゲート絶縁膜１５との接触面における突起部１８の密度は４５個／μｍ^２以上であることが好ましい。突起部１８の密度が低すぎると、ゲート配線１６のゲート絶縁膜１５からの剥離を抑制する効果が顕著には現われない。また、ゲート配線１６とゲート絶縁膜１５との接触面における突起部１８の密度は８５個／μｍ^２以下であることが好ましい。突起部１８の密度が高すぎると、ＭｏＷなどの異常成長を生じ、ゲート配線１６の断面形状を順テーパ状とすることが困難となることがある。この場合、その上に形成する配線が断線し易くなる。
【００３３】
第１及び第２の実施形態で説明した技術は、トップゲート型のｐｏｌｙ−Ｓｉ：ＴＦＴを有する如何なるアクティブマトリクス型表示装置にも適用可能である。例えば、第１及び第２の実施形態に係るアクティブマトリクス型表示装置は、液晶表示装置、ＥＬ表示装置、プラズマ表示装置、発光ダイオード表示装置などであってもよい。また、基板として硬質ガラスを平面表示装置について説明したが、これに限定されず、可撓性を有する表示装置や曲面表示装置に適用することもできる。例えば、プラスチックシートなどのようにフレキシブルな基板を用いたり、或いは、表示装置形成後にガラスの外表面を研磨して可撓性を持たせることもできる。
【００３４】
【実施例】
以下、本発明の実施例について説明する。
（実施例１）
本実施例では、絶縁膜の表面に突起部１８を設けた場合、その上に形成した導電層の剥離が生じ難くなることを以下の方法により調べた。
すなわち、まず、ガラス基板上にシリコン酸化膜を形成した。次いで、シリコン酸化膜上に、分子内に珪素を有する界面活性剤を含有した樹脂層を形成した。なお、樹脂層中の珪素濃度は２ｐｐｍ乃至３ｐｐｍ程度とし、樹脂層の厚さは１．４μｍ程度とした。さらに、酸素を含有したプラズマ雰囲気中でアッシングにより樹脂層を剥離した。その後、シリコン酸化膜上にＭｏＷ層を成膜した。以上のようにして得られた構造をサンプル［１］とする。
【００３５】
次に、樹脂層の形成及びアッシングを行わなかったこと以外は上記と同様のプロセスを実施した。このようにして得られた構造をサンプル［２］とする。
【００３６】
次に、これらサンプル［１］，［２］に対して、以下のピーリング試験を実施した。すなわち、まず、ＭｏＷ層の１０個の表面領域に対し、個々の領域内に５ｍｍ角の正方形部分が５×４＝２０個生じるように、ダイアモンドペンを用いて縦横に５ｍｍの間隔でキズを形成した。次に、キズを設けたＭｏＷ層に所定の粘着テープを貼り付けた。さらに、ＭｏＷ層から粘着テープを引き剥がした。その後、上記の表面領域のそれぞれについて、シリコン酸化膜上に残留したＭｏＷ層の面積を調べた。図４にその結果を示す。
【００３７】
図４は、絶縁膜の表面に設けた突起部１８が導電層の剥離が生じ難くする効果の一例を示すグラフである。なお、図中、縦軸は、上記の正方形部分の残存率を示している。図４に示すように、サンプル［１］の残存率は、サンプル［２］の残存率に比べて遥かに高い。すなわち、上記の正方形部分の残存率は、珪素を含有した樹脂層の形成及び酸素を含有した雰囲気中でのアッシングを行うことにより著しく向上した。
【００３８】
次に、サンプル［１］，［２］のそれぞれについて、シリコン酸化膜とＭｏＷ層との界面を調べた。その結果、サンプル［２］では、シリコン酸化膜とＭｏＷ層との界面は平坦であった。これに対し、サンプル［１］では、シリコン酸化膜のＭｏＷ層との接触面に、シリコン酸化物からなり且つ高さが１０μｍ乃至５０μｍ程度の突起部が７０個／μｍ^２程度の密度で分布していた。
【００３９】
（実施例２）
図５は、実施例２に係る液晶表示装置を概略的に示す断面図である。本実施例では、図５に示す液晶表示装置１を以下に示す方法により作製した。
【００４０】
まず、一方の主面にＳｉＮ_ｘ層１２とＳｉＯ_２層１３とが設けられたガラス基板１１を準備した。次いで、ＳｉＯ_２層１３上に、図３（ａ）乃至（ｅ）を参照して説明したのと同様の方法により、ＬＤＤ構造を採用したｎチャネルＴＦＴ２０を形成した。
【００４１】
すなわち、まず、ＳｉＯ_２層１３上に、厚さ５０ｎｍ程度のアモルファスシリコン層を形成した。次に、フォトリソグラフィ技術とエッチング技術とを用いてアモルファスシリコン層をパターニングし、続いて、エキシマレーザアニール法により結晶化した。以上のようにして、ポリシリコン層１４を得た。これらポリシリコン層１４には比較的低い濃度でボロンをドープした。
【００４２】
次いで、基板１１のポリシリコン層１４を形成した面にＣＶＤ法によりＳｉＯ_ｘ膜１５を成膜した。
【００４３】
その後、ＳｉＯ_ｘ膜１５上に、分子内に珪素を有する界面活性剤を含有したフォトレジストを用いてレジストパターン１７を形成した。ここでは、レジストパターン１７中の珪素濃度は２ｐｐｍ乃至３ｐｐｍ程度とし、樹脂層１７の厚さは１．４μｍ程度とした。
【００４４】
次に、レジストパターン１７をマスクとして用いて、ポリシリコン層１４中に比較的高い濃度で燐をドープした。続いて、酸素を含んだプラズマ雰囲気を用いたアッシングにより、レジストパターン１７をＳｉＯ_ｘ膜１５から除去した。
【００４５】
次に、ＳｉＯ_ｘ膜１５上に、ＭｏＷ層をスパッタリング法により成膜し、これをフォトリソグラフィ技術とエッチング技術とを用いてパターニングすることにより、ゲート配線１６を得た。次いで、ゲート配線１６をマスクとして用いて、ポリシリコン層１４に比較的低い濃度で燐をドープした。さらに、５００℃で１時間の活性化熱処理を行うことにより、ＬＤＤ構造のｎチャネルＴＦＴ２０を完成した。
【００４６】
次に、基板１１のＴＦＴ２０を形成した面に、層間絶縁膜としてシリコン酸化膜２１を成膜した。続いて、シリコン酸化膜上に、スパッタリング法により、Ｍｏ／Ａｌ／Ｍｏ積層膜を形成し、これをフォトリソグラフィ技術とエッチング技術とを用いてパターニングすることにより電極配線（図示せず）及びソース・ドレイン電極２３を得た。なお、ソース・ドレイン電極２３のそれぞれの一端は、層間絶縁膜２１に設けられたコンタクトホールを介してＴＦＴ２０のソース・ドレイン領域１４ｂに電気的に接続した。
【００４７】
その後、基板１１のソース・ドレイン電極２３やその上のＳｉＮ_ｘなどからなるパッシベーション膜４０などを形成した面に、赤、緑、青色の着色層２４Ｒ，２４Ｇ，２４Ｂで構成されたカラーフィルタ層２４を形成した。次いで、カラーフィルタ層２４上に、所定のパターンのマスクを介してＩＴＯをスパッタリングすることにより、画素電極２５を形成した。さらに、基板１１の画素電極２５を形成した面の全面にポリイミド層を形成し、このポリイミド層にラビング処理を施すことにより、配向膜２６を形成した。以上のようにして、アクティブマトリクス基板２を作製した。
【００４８】
上記のようにアクティブマトリクス基板２を形成する一方で、別途用意したガラス基板３１の一方の主面上に、共通電極３５としてＩＴＯ膜を形成した。続いて、この共通電極３５の全面に、アクティブマトリクス基板２に関して説明したのと同様の方法により配向膜３６を形成した。以上のようにして、対向基板３を作製した。
【００４９】
次いで、アクティブマトリクス基板２と対向基板３の対向面周縁部とを、それらの配向膜２６，３６が形成された面が対向するように及び液晶材料を注入するための注入口が残されるように接着剤を介して貼り合わせることにより液晶セルを形成した。なお、この液晶セルのセルギャップは、アクティブマトリクス基板２と対向基板３との間に粒状スペーサを介在させることにより一定に維持した。
【００５０】
さらに、この空の液晶セル中に液晶材料を注入して液晶層４を形成した。その後、液晶注入口を紫外線硬化樹脂で封止し、液晶セルの両面に偏光フィルム５を貼り付けることにより図５に示す液晶表示装置１を得た。以上の方法で液晶表示装置１を繰り返し製造し、それらで表示を行ったところ、ゲート配線１６の剥離に起因した線欠点は殆ど視認されなかった。
【００５１】
ところで、レジストパターン１７を除去するためのプラズマ処理を長時間実施すると、ゲート絶縁膜１５がダメージを受けることがある。すなわち、主にＳｉＯ_ｘからなるゲート絶縁膜１５中には、Ｓｉ−ＨやＳｉ−Ｈ_２などの水素を含んだ結合手が存在している。それらはプラズマに晒されると、水素イオンを発生する。水素イオンはゲート絶縁膜１５中で可動イオンとして振舞う。そのため、プラズマ処理を長時間実施すると、閾値電圧の経時変化が大きくなり、信頼性不良が発生する。
【００５２】
図６は、アッシング量と閾値電圧シフト量との関係の一例を示すグラフである。図中、横軸はアッシング量を示し、縦軸は閾値電圧シフト量を示している。また、「アッシング量」はレジストパターン１７が完全に除去されるのに要するプラズマ処理時間を基準とした相対的なプラズマ処理時間を示しており、「閾値電圧シフト量」は、ゲート絶縁膜１５の膜厚を１４０ｎｍとし、９０℃の温度でゲート配線１６に２０Ｖの電圧を２０００秒間印加した場合に生じた閾値電圧の変動量を示している。なお、この閾値電圧シフト量が−０．２８Ｖを超えた場合、パネル状態で１万時間の信頼性が保証できないこと，すなわち、１万時間の使用後に回路が停止してしまうこと，が推測される。
【００５３】
図６に示すように、アッシング量を１２０％未満とすれば、この閾値電圧シフト量が−０．２８Ｖ以下とすることができる。なお、突起部１８の成長は、アッシング量が１００％に達する前から始まる。
【００５４】
このように、アッシング量は閾値電圧シフト量に影響を与える。上記の通り、「アッシング量」はレジストパターン１７が完全に除去されるのに要するプラズマ処理時間を基準としており、この時間は、レジストパターン１７の厚さや基板表面全体に対するレジストパターン１７で被覆された領域の割合である被覆率などに応じて決定される。また、レジストパターン１７の厚さは、形成すべき突起部１８の寸法や密度などに加え、チャネル領域中へのイオンの突き抜けやイオン注入時の温度上昇によるレジストバブリングなどを防止する観点で設定される。例えば、上記の被覆率が６０％乃至８０％程度である場合、通常、レジストパターン１７の厚さが０．９μｍ乃至１．６μｍの範囲内にあれば、突起部１８を好適な寸法や密度で形成することができるのに加え、イオンの突き抜けやレジストバブリングなどを防止することができる。
【００５５】
【発明の効果】
以上説明したように、本発明では、ゲート絶縁膜の上面の少なくとも一部に突起部を設けるため、ゲート配線とゲート絶縁膜との接触面積を増加させることができる。したがって、ゲート配線とゲート絶縁膜との密着力を高め、それにより、ゲート配線がゲート絶縁膜から剥離するのを抑制することができる。
すなわち、本発明によると、チャネル領域に多結晶半導体を使用したトップゲート型薄膜トランジスタを使用しながらもゲート絶縁膜上に形成する導電層の剥離を生じ難いアクティブマトリクス型表示装置及びその製造方法が提供される。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るアクティブマトリクス型表示装置の一部を概略的に示す断面図。
【図２】（ａ）乃至（ｇ）は、本発明の第１の実施形態に係るアクティブマトリクス型表示装置の製造方法を概略的に示す断面図。
【図３】（ａ）乃至（ｅ）は、本発明の第２の実施形態に係るアクティブマトリクス型表示装置の製造方法を概略的に示す断面図。
【図４】絶縁膜の表面に設けた突起部が導電層の剥離が生じ難くする効果の一例を示すグラフ。
【図５】実施例２に係る液晶表示装置を概略的に示す断面図。
【図６】アッシング量と閾値電圧シフト量との関係の一例を示すグラフ。
【符号の説明】
１…液晶表示装置
２…アクティブマトリクス基板
３…対向基板
４…液晶層
５…偏光フィルム
１１…基板
１２…アンダーコート層
１３…アンダーコート層
１４…多結晶半導体層
１４ａ…チャネル領域
１４ｂ…ソース・ドレイン領域
１５…ゲート絶縁膜
１６…ゲート配線
１７…有機物層
１８…突起部
２０…ＴＦＴ
２１…層間絶縁膜
２３…ソース・ドレイン電極
２４Ｒ，２４Ｇ，２４Ｂ…着色層
２４…カラーフィルタ層
２５…画素電極
２６…配向膜
３１…基板
３５…共通電極
３６…配向膜
４０…パッシベーション膜[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a display device and a method of manufacturing the same, and more particularly, to an active matrix display device having a top gate thin film transistor and a method of manufacturing the same.
[0002]
[Prior art]
2. Description of the Related Art In flat display devices such as a liquid crystal display device, an electroluminescence (hereinafter, referred to as EL) display device, a plasma display device, and a light emitting diode display device, thin film transistors (hereinafter, referred to as TFTs) are arranged in a matrix in many cases. Switching is being performed. TFTs used for such purposes include TFTs using amorphous silicon in the channel region (a-Si: TFT) and TFTs using polysilicon in the channel region (poly-Si: TFT). The carrier mobility of the latter is very high, about 10 to 100 times that of the former. Therefore, use of the poly-Si: TFT as a peripheral driving circuit as well as pixel switching is being studied.
[0003]
By the way, in order to realize high carrier mobility in poly-Si: TFT, it is advantageous to adopt a top-gate structure in which a channel region is arranged between a base and a gate electrode. This is because the crystallinity of the channel region is higher at a position farther from the base than in the vicinity of the base, and according to the top gate type structure, a portion having higher crystallinity can be used as a carrier path.
[0004]
However, when a top-gate structure is adopted for the poly-Si: TFT, the conductive layer formed on the gate insulating film is easily peeled off. For example, when the gate wiring is separated from the gate insulating film to cause a disconnection, a line defect is visually recognized at the time of display.
[0005]
[Problems to be solved by the invention]
SUMMARY OF THE INVENTION An object of the present invention is to provide an active matrix type display device in which a conductive layer formed on a gate insulating film is hardly peeled off while using a top gate type thin film transistor using a polycrystalline semiconductor in a channel region, and a method for manufacturing the same. It is in.
[0006]
[Means for Solving the Problems]
In order to solve the above problems, the present invention is an active matrix display device including a top gate thin film transistor having a channel region made of a polycrystalline semiconductor, wherein a gate insulating film of the thin film transistor is formed thereon. An active matrix display device, wherein a plurality of protrusions are provided on at least a part of a contact surface with a conductive layer provided.
[0007]
Further, the present invention is a method for manufacturing an active matrix display device including a top gate thin film transistor having a channel region made of a polycrystalline semiconductor, wherein silicon is formed on a gate insulating film provided on the channel region. Forming the organic material layer containing silicon, removing the organic material layer from the gate insulating film by ashing using a gas containing oxygen, and forming silicon on the surface of the gate insulating film covered with the organic material layer, respectively. Manufacturing a plurality of projections containing oxygen and oxygen; and forming a conductive layer on the gate insulating film from which the organic material layer has been removed. Provide a method.
[0008]
In the present invention, the contact surface of the gate insulating film provided with the protrusion may include the contact surface of the gate insulating film with the gate electrode or the gate wiring.
In the present invention, each of the plurality of protrusions may contain silicon and oxygen. In the present invention, the polycrystalline semiconductor may contain silicon. Further, the gate insulating film may contain silicon and oxygen. In addition, the conductive layer may contain at least one of molybdenum and tungsten.
[0009]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In each of the drawings, the same or similar components are denoted by the same reference numerals, and redundant description will be omitted.
[0010]
FIG. 1 is a sectional view schematically showing a part of a flat display device as an example of an active matrix display device according to a first embodiment of the present invention. In FIG. 1, reference numeral 11 indicates a substrate, and an undercoat layer such as SiN _x Layer 12 and SiO ₂ The layers 13 are sequentially stacked. On the undercoat layer 13, a polycrystalline semiconductor layer 14 such as a polysilicon layer having a channel region 14a and source / drain regions 14b formed thereon, a gate insulating film 15, and a gate wiring (or gate electrode) 16 are sequentially laminated. And they constitute a top gate type TFT 20.
[0011]
On the gate insulating film 15 and the gate wiring 16, SiO ₂ An interlayer insulating film 21 is provided. An electrode wiring (not shown) and source / drain electrodes 23 are provided on the interlayer insulating film 21, which are made of SiN. _x Embedded in a passivation film (not shown) made of a material such as One end of each of the source / drain electrodes 23 is electrically connected to the source / drain region 14b of the TFT 20 via a contact hole provided in the interlayer insulating film 21. One other end of the source / drain electrode 23 is electrically connected to a pixel electrode (not shown).
[0012]
By the way, in the flat panel display according to the present embodiment, the projection 18 is provided on the contact surface of the gate insulating film 15 with the gate wiring 16. In the structure according to the related art, the reason why the gate wiring 16 is easily peeled off from the gate insulating film 15 is that the adhesion between the gate wiring 16 and the gate insulating film 15 is low. On the other hand, in the present embodiment, as described above, since the projection 18 is provided on the contact surface of the gate insulating film 15 with the gate wiring 16, the contact area between the gate wiring 16 and the gate insulating film 15 increases, The adhesion between the wiring 16 and the gate insulating film 15 increases. Therefore, according to the present embodiment, peeling of the gate wiring 16 from the gate insulating film 15 hardly occurs.
[0013]
To obtain such an effect, the adhesion between the protrusion 18 and the gate insulating film 15, the shape of the protrusion 18, the size of the protrusion 18, and the area ratio of the protrusion 18 to the contact surface (that is, The density of the projection 18) is important. According to the method described below, peeling of the gate wiring 16 from the gate insulating film 15 can be suppressed extremely easily and effectively.
[0014]
2A to 2G are cross-sectional views schematically showing a method of manufacturing the flat panel display according to the first embodiment of the present invention.
In this method, first, as shown in FIG. 2A, a substrate 11 having one main surface on which undercoat layers 12 and 13 are provided is prepared.
[0015]
Next, as shown in FIG. 2B, a polycrystalline semiconductor layer, for example, a polycrystalline semiconductor layer 14 containing silicon is formed on the undercoat layer 13 and is patterned. The polycrystalline semiconductor layer 14 is obtained, for example, by forming an amorphous semiconductor layer and then crystallizing the same by an excimer laser annealing method or the like. The patterning of the polycrystalline semiconductor layer 14 is performed using a photolithography technique and an etching technique.
[0016]
Subsequently, the polycrystalline semiconductor layer 14 is doped with an impurity at a relatively low concentration. Here, a polysilicon layer is formed as the polycrystalline semiconductor layer 14, and boron is doped as an impurity.
[0017]
Next, as shown in FIG. 2C, a gate insulating film 15 is formed on the surface of the substrate 11 on which the polycrystalline semiconductor layer 14 is formed. The gate insulating film 15 is, for example, a silicon oxide film obtained by using tetraethoxyorthosilane (TEOS).
[0018]
Thereafter, as shown in FIG. 2D, an organic material layer 17 containing silicon is formed on at least a region of the upper surface of the gate insulating film 15 where the gate wiring 16 is to be formed. Here, a resist pattern is formed in the region of the upper surface of the gate insulating film 15 where the gate wiring 16 is to be formed, using a photoresist containing a surfactant having silicon in the molecule as the organic layer 17. .
[0019]
Subsequently, as shown in FIG. 2E, the organic material layer 17 is removed from the gate insulating film 15 by ashing using a gas containing oxygen. At this time, if the concentration of silicon in the organic material layer 17, the thickness of the organic material layer 17, and the processing temperature are within predetermined ranges, on the surface of the gate insulating film 15 covered with the organic material layer 17, Using silicon as a raw material and oxygen in the atmosphere, for example, oxygen radicals, a projection 18 containing silicon and oxygen like silicon oxide grows to a height of, for example, about 10 μm to 50 μm.
[0020]
Next, as shown in FIG. 2F, a conductive layer made of, for example, a metal material such as molybdenum, tungsten, or a molybdenum-tungsten alloy is formed, and is patterned using a photolithography technique and an etching technique. By doing so, the gate wiring 16 is obtained. Subsequently, using the gate wiring 16 as a mask, the polycrystalline semiconductor layer 14 is doped with an impurity at a relatively high concentration. Here, boron is used as an impurity. Further, by performing an activation heat treatment, the p-channel TFT 20 is completed. If the conductivity type of the impurity doped in the source / drain region 14b is reversed, an n-channel TFT can be manufactured by the same method as described above.
[0021]
Thereafter, as shown in FIG. 2G, an interlayer insulating film 21 and source / drain electrodes 23 are sequentially formed. At this time, before forming the source / drain electrodes 23, contact holes are formed in the gate insulating film 15 and the interlayer insulating film 21. The source / drain electrode 23 is electrically connected to the source / drain region 14b via these contact holes. After obtaining the structure shown in FIG. 1 as described above, a normal process is performed to obtain a flat panel display.
[0022]
According to the above-described method, by appropriately setting the silicon concentration in the organic material layer 17, the thickness of the organic material layer 17, the ashing conditions, and the like, the gate wiring 16 can be very easily and effectively peeled from the gate insulating film 15. It can be suppressed.
[0023]
In the above method, the silicon concentration in the organic layer 17 is preferably 1 ppm or more. If the silicon concentration in the organic material layer 17 is too low, it may be difficult to grow the protrusion 18 sufficiently. The silicon concentration in the organic layer 17 is preferably 10 ppm or less. If the silicon concentration in the organic layer 17 is too high, the adjacent projections 18 may unite to form one projection. In this case, the effect of increasing the contact area between the gate wiring 16 and the gate insulating film 15 may be impaired.
[0024]
In the above method, the thickness in the organic material layer 17 is preferably 0.9 μm or more. If the thickness of the organic material layer 17 is too thin, it may be difficult to grow the protrusion 18 sufficiently. Further, the thickness in the organic material layer 17 is preferably 1.6 μm or less. If the inside of the organic material layer 17 is too thick, the adjacent projections 18 may unite to form one projection. In this case, the effect of increasing the contact area between the gate wiring 16 and the gate insulating film 15 may be impaired.
[0025]
Next, a second embodiment of the present invention will be described.
In the above-described first embodiment, the organic material layer 17 is used only for the purpose of forming the protrusion 18. On the other hand, in the second embodiment, the organic material layer 17 is also used as a mask when doping impurities. In the second embodiment, a p-channel TFT, an n-channel TFT adopting an LDD structure, and a storage capacitor adopting a semiconductor / dielectric / metal structure in which impurities are highly purified are simultaneously formed.
[0026]
3A to 3E are cross-sectional views schematically showing a method for manufacturing a flat panel display according to the second embodiment of the present invention.
In this method, first, the structure shown in FIG. 3A is obtained by the same method as described with reference to FIGS. 2A and 2B. That is, the polycrystalline semiconductor layer 14 is formed and patterned. Next, these polycrystalline semiconductor layers 14 are doped with an impurity of one conductivity type at a relatively low concentration. Here, a polysilicon layer is formed as the polycrystalline semiconductor layer 14, and boron is doped as an impurity.
[0027]
Next, as shown in FIG. 3B, an insulating film 15 such as a silicon oxide film is formed on the surface of the substrate 11 on which the polycrystalline semiconductor layer 14 is formed. Subsequently, on the upper surface of the insulating film 15, silicon is contained in a region corresponding to the polycrystalline semiconductor layer 14 and the gate wiring 16 of the p-channel TFT 20a and a region corresponding to the gate wiring 16 and the LDD region 14c of the n-channel TFT 20b. The formed organic layer 17 is formed. Thereafter, using the organic layer 17 as a mask, the polycrystalline semiconductor layer 14 corresponding to the source / drain region of the n-channel TFT 20b and the storage capacitor 25 is doped with a relatively high-concentration impurity at a relatively high concentration. Here, phosphorus, for example, P ⁺ And PH _x + Is to be doped.
[0028]
Subsequently, as shown in FIG. 3C, ashing using a gas containing oxygen is performed. As a result, the organic material layer 17 is removed from the insulating film 15, and the protrusion 18 containing silicon and oxygen is grown on the surface of the insulating film 15 covered with the organic material layer 17.
[0029]
Next, as shown in FIG. 3D, a conductive layer 16 is formed on the insulating film 15 and is patterned. This patterning is performed so that a part of the conductive layer 16 forms the gate wiring of the p-channel TFT 20a and the remaining part covers the polycrystalline semiconductor layer 14 of the n-channel TFT 20b and the polycrystalline semiconductor layer 14 of the storage capacitor 25. To do. After that, using the conductive layer 16 as a mask, the polycrystalline semiconductor layer 14 is doped with an impurity of one conductivity type at a relatively high concentration. Here, boron is doped.
[0030]
Next, as shown in FIG. 3E, the conductive layer 16 is further patterned to form a gate wiring (including a gate electrode) of the n-channel TFT 20b. Subsequently, using the patterned conductive layer 16 as a mask, the polycrystalline semiconductor layer 14 is doped with an impurity of the opposite conductivity type at a relatively low concentration, and the LDD region 14c is formed between the source-channel region and the drain-channel region. To form Here, phosphorus is doped. Thereafter, a rare HF process may be performed to remove the protrusion 18 in a region where the transmission 16 does not exist. Further, an activation heat treatment is performed to complete the p-type TFT 20a, the n-type TFT 20b, and the storage capacitor 25. Thereafter, as described with reference to FIG. 2G, the interlayer insulating film 21 and the source / drain electrodes 23 are sequentially formed, and a normal process is performed to obtain a flat display device.
[0031]
In the first and second embodiments described above, it is preferable that the average height of the protrusions 18 is 1 nm or more. If the protrusion 18 is too low, the effect of suppressing the separation of the gate wiring 16 from the gate insulating film 15 does not appear significantly. Further, it is preferable that the average height of the protrusions 18 is 100 nm or less. If the protrusion 18 is too high, it may be difficult to efficiently apply a voltage to the channel region 14a.
[0032]
In the first and second embodiments, the density of the protrusions 18 at the contact surface between the gate wiring 16 and the gate insulating film 15 is 45 / μm. ² It is preferable that it is above. If the density of the projections 18 is too low, the effect of suppressing separation of the gate wiring 16 from the gate insulating film 15 does not appear significantly. The density of the projections 18 on the contact surface between the gate wiring 16 and the gate insulating film 15 is 85 / μm. ² The following is preferred. If the density of the protrusions 18 is too high, abnormal growth such as MoW may occur, and it may be difficult to make the cross-sectional shape of the gate wiring 16 forward tapered. In this case, the wiring formed thereon is easily broken.
[0033]
The techniques described in the first and second embodiments can be applied to any active matrix type display device having a top gate type poly-Si: TFT. For example, the active matrix display device according to the first and second embodiments may be a liquid crystal display device, an EL display device, a plasma display device, a light emitting diode display device, or the like. In addition, although a hard glass substrate is described as a flat display device, the present invention is not limited to this, and the present invention can be applied to a flexible display device or a curved display device. For example, a flexible substrate such as a plastic sheet or the like can be used, or the outer surface of glass can be polished after the display device is formed to have flexibility.
[0034]
【Example】
Hereinafter, examples of the present invention will be described.
(Example 1)
In the present example, the following method was used to examine that when the protrusion 18 was provided on the surface of the insulating film, the conductive layer formed thereon was less likely to peel off.
That is, first, a silicon oxide film was formed on a glass substrate. Next, a resin layer containing a surfactant having silicon in the molecule was formed on the silicon oxide film. The silicon concentration in the resin layer was about 2 to 3 ppm, and the thickness of the resin layer was about 1.4 μm. Further, the resin layer was peeled off by ashing in a plasma atmosphere containing oxygen. Thereafter, a MoW layer was formed on the silicon oxide film. The structure obtained as described above is referred to as a sample [1].
[0035]
Next, the same process as described above was performed except that the formation of the resin layer and the ashing were not performed. The structure thus obtained is referred to as a sample [2].
[0036]
Next, the following peeling test was performed on these samples [1] and [2]. That is, first, scratches are formed with a diamond pen at 5 mm intervals vertically and horizontally on 10 surface regions of the MoW layer so that 5 × 4 = 20 square portions of 5 mm square are formed in each region. did. Next, a predetermined adhesive tape was attached to the scratched MoW layer. Further, the adhesive tape was peeled off from the MoW layer. After that, for each of the above surface regions, the area of the MoW layer remaining on the silicon oxide film was examined. FIG. 4 shows the result.
[0037]
FIG. 4 is a graph showing an example of the effect of making the protrusion 18 provided on the surface of the insulating film less likely to cause peeling of the conductive layer. Note that, in the drawing, the vertical axis indicates the remaining rate of the above-mentioned square portion. As shown in FIG. 4, the residual ratio of sample [1] is much higher than the residual ratio of sample [2]. That is, the residual ratio of the square portion was significantly improved by forming the resin layer containing silicon and performing ashing in an atmosphere containing oxygen.
[0038]
Next, for each of the samples [1] and [2], the interface between the silicon oxide film and the MoW layer was examined. As a result, in the sample [2], the interface between the silicon oxide film and the MoW layer was flat. On the other hand, in the sample [1], on the contact surface of the silicon oxide film with the MoW layer, 70 projections made of silicon oxide and having a height of about 10 μm to 50 μm were provided at 70 protrusions / μm. ² It was distributed at a moderate density.
[0039]
(Example 2)
FIG. 5 is a cross-sectional view schematically illustrating the liquid crystal display device according to the second embodiment. In this example, the liquid crystal display device 1 shown in FIG. 5 was manufactured by the following method.
[0040]
First, one main surface is SiN _x Layer 12 and SiO ₂ The glass substrate 11 provided with the layer 13 was prepared. Then, SiO ₂ An n-channel TFT 20 having an LDD structure was formed on the layer 13 by a method similar to that described with reference to FIGS.
[0041]
That is, first, SiO ₂ An amorphous silicon layer having a thickness of about 50 nm was formed on the layer 13. Next, the amorphous silicon layer was patterned using a photolithography technique and an etching technique, and subsequently crystallized by an excimer laser annealing method. As described above, the polysilicon layer 14 was obtained. These polysilicon layers 14 are doped with boron at a relatively low concentration.
[0042]
Next, the surface of the substrate 11 on which the polysilicon layer 14 is formed _x The film 15 was formed.
[0043]
After that, the SiO _x A resist pattern 17 was formed on the film 15 using a photoresist containing a surfactant having silicon in the molecule. Here, the silicon concentration in the resist pattern 17 was about 2 ppm to 3 ppm, and the thickness of the resin layer 17 was about 1.4 μm.
[0044]
Next, the polysilicon layer 14 was doped with phosphorus at a relatively high concentration using the resist pattern 17 as a mask. Subsequently, the resist pattern 17 is changed to SiO 2 by ashing using a plasma atmosphere containing oxygen. _x It was removed from the film 15.
[0045]
Next, SiO 2 _x A gate wiring 16 was obtained by forming a MoW layer on the film 15 by a sputtering method and patterning the MoW layer by using a photolithography technique and an etching technique. Next, the polysilicon layer 14 was doped with phosphorus at a relatively low concentration using the gate wiring 16 as a mask. Further, an activation heat treatment was performed at 500 ° C. for 1 hour to complete an n-channel TFT 20 having an LDD structure.
[0046]
Next, on the surface of the substrate 11 on which the TFT 20 was formed, a silicon oxide film 21 was formed as an interlayer insulating film. Subsequently, a Mo / Al / Mo laminated film is formed on the silicon oxide film by a sputtering method, and the Mo / Al / Mo laminated film is patterned by using a photolithography technique and an etching technique to form an electrode wiring (not shown) and a source wiring. The drain electrode 23 was obtained. One end of each of the source / drain electrodes 23 was electrically connected to the source / drain region 14b of the TFT 20 via a contact hole provided in the interlayer insulating film 21.
[0047]
After that, the source / drain electrodes 23 of the substrate 11 and the SiN _x The color filter layer 24 composed of the red, green, and blue coloring layers 24R, 24G, and 24B was formed on the surface on which the passivation film 40 made of, for example, was formed. Next, the pixel electrode 25 was formed on the color filter layer 24 by sputtering ITO through a mask having a predetermined pattern. Further, a polyimide layer was formed on the entire surface of the substrate 11 on which the pixel electrodes 25 were formed, and a rubbing process was performed on the polyimide layer to form an alignment film 26. As described above, the active matrix substrate 2 was manufactured.
[0048]
While the active matrix substrate 2 was formed as described above, an ITO film was formed as a common electrode 35 on one main surface of a separately prepared glass substrate 31. Subsequently, an alignment film 36 was formed on the entire surface of the common electrode 35 by the same method as described for the active matrix substrate 2. As described above, the opposing substrate 3 was manufactured.
[0049]
Next, the active matrix substrate 2 and the peripheral edge of the opposing surface of the opposing substrate 3 are set so that the surfaces on which the alignment films 26 and 36 are formed face each other, and an injection port for injecting a liquid crystal material is left. A liquid crystal cell was formed by bonding via an adhesive. The cell gap of this liquid crystal cell was kept constant by interposing a granular spacer between the active matrix substrate 2 and the counter substrate 3.
[0050]
Further, a liquid crystal material was injected into the empty liquid crystal cell to form a liquid crystal layer 4. Thereafter, the liquid crystal injection port was sealed with an ultraviolet curable resin, and the polarizing films 5 were attached to both surfaces of the liquid crystal cell to obtain the liquid crystal display device 1 shown in FIG. When the liquid crystal display device 1 was repeatedly manufactured by the above-described method, and a display was performed using the same, almost no line defect caused by peeling of the gate wiring 16 was visually recognized.
[0051]
By the way, if the plasma processing for removing the resist pattern 17 is performed for a long time, the gate insulating film 15 may be damaged. That is, mainly SiO 2 _x The gate insulating film 15 made of Si-H or Si-H ₂ And other bonds containing hydrogen. They generate hydrogen ions when exposed to plasma. Hydrogen ions behave as mobile ions in the gate insulating film 15. Therefore, when the plasma treatment is performed for a long time, the threshold voltage changes with time, and reliability is deteriorated.
[0052]
FIG. 6 is a graph showing an example of the relationship between the ashing amount and the threshold voltage shift amount. In the figure, the horizontal axis indicates the ashing amount, and the vertical axis indicates the threshold voltage shift amount. The “ashing amount” indicates a relative plasma processing time based on the plasma processing time required for completely removing the resist pattern 17, and the “threshold voltage shift amount” indicates the amount of the gate insulating film 15. It shows the amount of change in the threshold voltage that occurs when a voltage of 20 V is applied to the gate wiring 16 at a temperature of 90 ° C. for 2000 seconds at a film thickness of 140 nm. If this threshold voltage shift amount exceeds -0.28 V, it is assumed that the reliability of 10,000 hours cannot be guaranteed in the panel state, that is, the circuit stops after 10,000 hours of use. You.
[0053]
As shown in FIG. 6, if the ashing amount is less than 120%, the threshold voltage shift amount can be set to -0.28 V or less. The growth of the projection 18 starts before the ashing amount reaches 100%.
[0054]
Thus, the ashing amount affects the threshold voltage shift amount. As described above, the “ashing amount” is based on the plasma processing time required for completely removing the resist pattern 17, and this time is determined by the thickness of the resist pattern 17 or the entire surface of the substrate covered with the resist pattern 17. It is determined according to the coverage, which is the ratio of the area. The thickness of the resist pattern 17 is set from the viewpoint of preventing the penetration of ions into the channel region and resist bubbling due to a rise in temperature during ion implantation, in addition to the dimensions and density of the projections 18 to be formed. You. For example, when the above-mentioned coverage is about 60% to 80%, usually, if the thickness of the resist pattern 17 is in the range of 0.9 μm to 1.6 μm, the protrusion 18 is formed with a suitable size and density. In addition to being able to be formed, penetration of ions and resist bubbling can be prevented.
[0055]
【The invention's effect】
As described above, in the present invention, since the projection is provided on at least a part of the upper surface of the gate insulating film, the contact area between the gate wiring and the gate insulating film can be increased. Therefore, the adhesion between the gate wiring and the gate insulating film can be increased, and thereby the peeling of the gate wiring from the gate insulating film can be suppressed.
That is, according to the present invention, there is provided an active matrix type display device in which a conductive layer formed on a gate insulating film does not easily peel off while using a top gate type thin film transistor using a polycrystalline semiconductor in a channel region, and a method for manufacturing the same. Is done.
[Brief description of the drawings]
FIG. 1 is a sectional view schematically showing a part of an active matrix type display device according to a first embodiment of the present invention.
FIGS. 2A to 2G are cross-sectional views schematically showing a method for manufacturing an active matrix display device according to the first embodiment of the present invention.
FIGS. 3A to 3E are cross-sectional views schematically illustrating a method for manufacturing an active matrix display device according to a second embodiment of the present invention.
FIG. 4 is a graph showing an example of an effect of making a protrusion provided on a surface of an insulating film less likely to cause separation of a conductive layer.
FIG. 5 is a sectional view schematically showing a liquid crystal display device according to a second embodiment.
FIG. 6 is a graph showing an example of a relationship between an ashing amount and a threshold voltage shift amount.
[Explanation of symbols]
1. Liquid crystal display device
2. Active matrix substrate
3: Counter substrate
4: Liquid crystal layer
5 ... Polarizing film
11 ... substrate
12 ... Undercoat layer
13 ... Undercoat layer
14 ... Polycrystalline semiconductor layer
14a: channel region
14b: source / drain region
15 ... Gate insulating film
16 ... Gate wiring
17 ... Organic layer
18 Projection
20 ... TFT
21 ... Interlayer insulating film
23 Source / drain electrodes
24R, 24G, 24B ... Colored layer
24 ... Color filter layer
25 ... pixel electrode
26 ... Orientation film
31 ... Substrate
35 ... Common electrode
36 ... Orientation film
40 ... passivation film

Claims (7)

多結晶半導体からなるチャネル領域を備えたトップゲート型薄膜トランジスタを具備したアクティブマトリクス型表示装置であって、
前記薄膜トランジスタのゲート絶縁膜には、その上に形成された導電層との接触面の少なくとも一部に複数の突起部が設けられていることを特徴とするアクティブマトリクス型表示装置。An active matrix display device including a top gate thin film transistor including a channel region made of a polycrystalline semiconductor,
An active matrix display device, wherein a plurality of protrusions are provided on at least a part of a contact surface of a gate insulating film of the thin film transistor with a conductive layer formed thereon. 前記複数の突起のそれぞれは珪素と酸素とを含有したことを特徴とする請求項１に記載のアクティブマトリクス型表示装置。2. The active matrix display device according to claim 1, wherein each of the plurality of protrusions contains silicon and oxygen. 前記ゲート絶縁膜の前記突起部が設けられた前記接触面は、前記ゲート絶縁膜のゲート電極またはゲート配線との接触面を含んでいることを特徴とする請求項１または請求項２に記載のアクティブマトリクス型表示装置。3. The contact surface of the gate insulating film on which the protrusion is provided includes a contact surface of the gate insulating film with a gate electrode or a gate wiring. 4. Active matrix type display device. 前記多結晶半導体は珪素を含有したことを特徴とする請求項１乃至請求項３の何れか１項に記載のアクティブマトリクス型表示装置。The active matrix display device according to claim 1, wherein the polycrystalline semiconductor contains silicon. 前記ゲート絶縁膜は珪素と酸素とを含有したことを特徴とする請求項１乃至請求項４の何れか１項に記載のアクティブマトリクス型表示装置。5. The active matrix display device according to claim 1, wherein the gate insulating film contains silicon and oxygen. 前記導電層はモリブデン及びタングステンの少なくとも一方を含有したことを特徴とする請求項１乃至請求項５の何れか１項に記載のアクティブマトリクス型表示装置。The active matrix display device according to claim 1, wherein the conductive layer contains at least one of molybdenum and tungsten. 多結晶半導体からなるチャネル領域を備えたトップゲート型薄膜トランジスタを具備したアクティブマトリクス型表示装置の製造方法であって、
前記チャネル領域上に設けられたゲート絶縁膜上に珪素を含有した有機物層を形成する工程と、
酸素を含んだガスを用いたアッシングにより前記有機物層を前記ゲート絶縁膜から除去するとともに前記ゲート絶縁膜の前記有機物層で被覆されていた表面上にそれぞれ珪素と酸素とを含有した複数の突起部を成長させる工程と、
前記有機物層を除去した前記ゲート絶縁膜上に導電層を形成する工程とを含んだことを特徴とするアクティブマトリクス型表示装置の製造方法。A method for manufacturing an active matrix display device including a top gate thin film transistor including a channel region made of a polycrystalline semiconductor,
Forming an organic layer containing silicon on a gate insulating film provided on the channel region;
A plurality of protrusions each containing silicon and oxygen on the surface of the gate insulating film covered with the organic material layer, while removing the organic material layer from the gate insulating film by ashing using a gas containing oxygen. A step of growing
Forming a conductive layer on the gate insulating film from which the organic layer has been removed.

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