JP2004056066A - 二重接合領域の形成方法及びこれを用いた転送トランジスタの形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 98
- 238000005468 ion implantation Methods 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 238000005530 etching Methods 0.000 claims abstract description 8
- 238000000151 deposition Methods 0.000 claims abstract description 5
- 150000002500 ions Chemical class 0.000 claims description 25
- 238000010438 heat treatment Methods 0.000 claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 5
- 229910052698 phosphorus Inorganic materials 0.000 claims description 5
- 239000011574 phosphorus Substances 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- 229910052785 arsenic Inorganic materials 0.000 claims description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 239000010410 layer Substances 0.000 description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 239000007789 gas Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- -1 phosphorous ions Chemical class 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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- Power Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【解決手段】構造物層が形成された半導体基板に対し、低濃度イオン注入工程を行って、前記構造物層の間に露出される前記半導体基板に低濃度接合領域を形成する段階と、全体構造上に絶縁膜を蒸着した後、前記低濃度接合領域の一部が露出されるように前記絶縁膜をエッチングしてコンタクトホールを形成する段階と、高濃度イオン注入工程を行って、前記コンタクトホールを介して露出される前記低濃度接合領域の一部に高濃度接合領域を形成する段階とを含む。
【選択図】 図9
Description
【発明の属する技術分野】
本発明は、二重接合領域の形成方法及びこれを用いた転送トランジスタの形成方法に関し、特に、高電圧バイアスに安定的に動作するNAND型フラッシュメモリ素子の二重接合領域及びこれを用いた転送トランジスタの形成方法に関する。
【0002】
【従来の技術】
NAND型フラッシュメモリ素子は、FNトンネリング(Fowler/Nordheim tunneling)を用いてフローティングゲート内に電子を注入し、注入された電子を取り出す過程によってプログラム及び消去動作を行う。このようなフラッシュメモリ素子のプログラム及び消去動作は、選択されたメモリセルの2つの電極(すなわち、コントロールゲートと基板)間に20V以上の高電圧バイアスを印加することにより行われる。
【0003】
上述したように、高電圧バイアスを選択されたメモリセルに印加するためには、高電圧バイアスを転送(transfer)するためのトランジスタ(以下、「転送トランジスタ」という)が必要である。すなわち、選択されたメモリセルのプログラム及び消去動作を緩慢に行うためには、外部から印加される高電圧バイアスを損失なく選択されたメモリセルのワードラインへ転送しなければならず、これにより転送トランジスタが必要となる。
【0004】
これまで知られた転送トランジスタは、ウェルが形成された基板内に、低濃度ドーピング接合領域(以下、「低濃度接合領域」という)と高濃度ドーピング接合領域(以下、「高濃度接合領域という」からなる二重接合領域(double junction region)構造を取っている。このような転送トランジスタの二重接合領域の製造方法は図1乃至図3に示されている通りである。
【0005】
図1を参照すると、半導体基板102にはウェル工程によってウェル(図示せず)が形成される。その後、半導体基板102上には、所定の蒸着工程及びエッチング工程によって、ゲート酸化膜104とポリシリコン層106からなる積層構造のゲート電極108が形成される。その後、隣接したゲート電極108の間に露出される半導体基板102には、低濃度イオン注入工程(low doping implantation)によって低濃度接合領域が形成される。
【0006】
図2を参照すると、ゲート電極108の両側壁にはスペーサ112が形成される。その後、低濃度接合領域110内には、スペーサ112をイオン注入マスクとして用いた高濃度イオン注入工程(high doping implantation)によって高濃度接合領域114が形成される。これにより、半導体基板102には、低濃度接合領域110と高濃度接合領域114からなる二重接合領域116が形成される。
【0007】
図3を参照すると、高濃度接合領域114の一部が露出されるように半導体基板102上に層間絶縁膜118が形成される。その後、露出される高濃度接合領域114の一部には、層間絶縁膜118をイオン注入マスクとして用いたプラグイオン注入工程によってプラグ接合領域120(すなわち、金属配線と接続される領域)が形成される。これにより、二重接合領域116とゲート電極108を含んだ転送トランジスタが形成される。
【0008】
ところが、前記のように二重接合領域の構造を有する転送トランジスタは、その特性上、20V以上の高電圧バイアスを転送する場合に、半導体基板102内のウェルと二重接合領域116との間に降伏(breakdown)現象が容易に発生し、転送しようとする高電圧バイアスを正常的に転送し得なくなる。一般に、二重接合領域構造の転送トランジスタは、最高17Vの高電圧バイアスを転送することは可能であると報告されている。ところが、この電圧のみでは選択されたメモリセルのプログラム及び消去動作を効率よく十分行えることができない上、素子特性を低下させる原因になっている。
【0009】
上述したように、二重接合領域構造の転送トランジスタのウェルと二重接合領域間の降伏現象は、それぞれ異なるドーパントを有する領域のドーピング濃度差が大きければ大きいほど、一層容易に発生する。また、ウェルと二重接合領域の高濃度接合領域との距離(図3の「D」参照)が近いほどアバランシェ降伏(Avalanche breakdown)現象が容易に発生し、転送しようとする高電圧バイアスを正常的に転送することができない。これは、ウェルと高濃度接合領域との距離が近いほど、高電圧バイアス印加の際に、図4に示した「A」部位のようにウェル領域が高濃度接合領域へ拡散して二重接合領域とウェル領域間の降伏電圧が20Vの高電圧バイアスに耐えられないためである。また、一般に、ゲート酸化膜の厚さ(図4の「T」参照)は約150Å〜200Å程度であるが、これも20Vの高電圧バイアスに耐えられず破壊される。
【0010】
【発明が解決しようとする課題】
従って、本発明は、前述した従来の技術の問題点を解決するために創案されたもので、その目的は、高電圧バイアスに安定的に動作する転送トランジスタを形成することにある。
【0011】
また、本発明の他の目的は、メモリセルのプログラム及び消去動作の効率を改善させることが可能な転送トランジスタを提供することにある。
【0012】
【課題を解決するための手段】
上記目的を達成するために、本発明は、構造物層が形成された半導体基板に対し、低濃度イオン注入工程を行って、前記構造物層の間に露出される前記半導体基板に低濃度接合領域を形成する段階と、全体構造上に絶縁膜を蒸着した後、前記低濃度接合領域の一部が露出されるように前記絶縁膜をエッチングしてコンタクトホールを形成する段階と、高濃度イオン注入工程を行って、前記コンタクトホールを介して露出される前記低濃度接合領域の一部に高濃度接合領域を形成する段階とを含む二重接合領域の形成方法を提供する。
【0013】
また、本発明では、ウェルが形成された半導体基板上にゲート電極を形成する段階と、低濃度イオン注入工程を行って、前記半導体基板に低濃度接合領域を形成する段階と、全体構造上に絶縁膜を蒸着した後、前記低濃度接合領域の一部が露出されるように前記絶縁膜をエッチングしてコンタクトホールを形成する段階と、高濃度イオン注入工程を行って、前記コンタクトホールを介して露出される前記低濃度接合領域の一部に高濃度接合領域を形成する段階とを含む転送トランジスタの形成方法を提供する。
【0014】
【発明の実施の形態】
以下、添付図に基づいて本発明の好適な実施例を詳細に説明する。ところが、本発明は、下記の実施例に限定されるものではなく、様々に変更実現することが可能である。これらの実施例は本発明の開示を完全にし、当技術分野で通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。一方、添付図において、同一の符号は同一の要素を指し、重複した要素はその説明を省略する。
【0015】
図5乃至図10は本発明の好適な実施例に係る二重接合領域構造からなる転送トランジスタの製造方法を説明するために示した断面図であって、その一例として、フラッシュメモリ素子の転送トランジスタの断面図である。
【0016】
図5を参照すると、一例としてP型半導体基板202の一定の部位には「n−」不純物のリン(phosphorous)イオンが注入されてNウェル(図示せず)が形成される。この際、Nウェルを形成するためのイオン注入工程は、Nウェルの濃度が最大限低くなるように行われることが好ましい。一方、P型半導体基板202は、半導体基板に対し、ボロンイオンを用いて、ドーズ量を1E11ions/cm2とし、イオン注入エネルギーを150KeVとして施されるイオン注入工程によって形成される。
【0017】
次に、全体構造上にはゲート酸化膜204とポリシリコン層206が順次蒸着される。この際、ゲート酸化膜204はシリコン酸化膜SiO2、シリコン窒化膜SiN、シリコン酸化膜とシリコン窒化膜の積層構造、またはシリコン酸化膜と窒化膜の積層構造からなる。また、ゲート酸化膜204は20V以上の高電圧バイアス印加時に破壊に耐えられるように最小限300Åの厚さ、好ましくは300Å〜500Å以上の厚さ(更に好ましくは300Å以上、且つ500Å以下の厚さ)に形成される。
【0018】
その後、全体構造上にはフォトレジスト(図示せず)がコートされた後、フォトマスク(図示せず)を用いた露光工程及び現像工程によってフォトレジストパターン(図示せず)が形成される。
【0019】
次いで、前記フォトレジストパターンを用いたエッチング工程によってポリシリコン層206とゲート酸化膜204が順次パターニングされて積層構造のゲート電極208が形成される。以後、前記フォトレジストパターンは所定のストリップ工程によって除去される。
【0020】
図6を参照すると、構造物層となるゲート電極208の間に露出される半導体基板202には低濃度イオン注入工程によって低濃度接合領域210が形成される。たとえば、低濃度イオン注入工程はリン(P)またはヒ素(As)イオンを用いてドーズ量1E13ions/cm2以下で実施するが、好ましくは1E10ions/cm2以上、且つ1E13ions/cm2以下の範囲、例えば5E12ions/cm2、5E11ions/cm2、1E11ions/cm2、1E11ions/cm2または1E13ions/cm2で実施し、イオン注入エネルギーを90KeV以下で実施するが、好ましくは50KeV以上、且つ90KeV以下の範囲、例えば50KeV、60KeV、70KeV、80KeVまたは90KeVで実施することが好ましい。
【0021】
図7を参照すると、低濃度接合領域210に注入されたイオンを活性化して拡散させるために、全体構造上に対して熱処理工程(以下、「第1熱処理工程」という)が実施される。第1熱処理工程はファーネス(Furnace)方式または急速熱処理(Rapid Temperature Process;RTP)方式を用いて実施され、酸素O2、窒素N2または酸素と窒素が所定の比率で混合された混合ガス雰囲気中で実施される。この際、第1熱処理工程の工程条件は表1の通りである。
【0022】
【表1】
【0023】
図8を参照すると、全体構造上にはSOG(Spin On Glass)、USG(Un−dopedsilicate glass)、BPSG(Boron−Phosphorus Silicate glass)、PSG(Phosphorus Silicate Glass)、PETEOS(Plasma Enhanced TetraEthyl Ortho Silicate Glass)またはIPO(Inter Poly Oxide)からなる層間絶縁膜 (Inter Layer Dielectric;ILD)212が蒸着される。
【0024】
次に、全体構造上にフォトレジスト(図示せず)がコートされた後、フォトマスク(図示せず)を用いた露光工程及び現像工程によって、後続のコンタクトプラグ(すなわち、上部金属配線と高濃度接合領域を電気的に接続する;図示せず)が形成される領域を定義するフォトレジストパターン(図示せず)が形成される。
【0025】
その後、前記フォトレジストパターンを用いたエッチング工程によって層間絶縁膜212がエッチングされ、これにより低濃度接合領域210の一部が露出されるようにコンタクトホール214が形成される。
【0026】
図9を参照すると、コンタクトホール214を介して露出される低濃度接合領域210の一部には、高濃度イオン注入工程によって高濃度接合領域216が形成される。例えば、高濃度イオン注入工程はリン(P)またはヒ素(As)イオンを用いてドーズ量5E15ions/cm2以下で実施するが、好ましくは1E12ions/cm2以上、且つ5E15ions/cm2以下の範囲、例えば1E12ions/cm2、5E12ions/cm2、1E13ions/cm2、5E13ions/cm2、1E14ions/cm2、5E14ions/cm2、1E15ions/cm2または5E15ions/cm2で実施し、イオン注入エネルギーを40KeV以下で実施するが、好ましくは5KeV以上、且つ40KeV以下の範囲、例えば5KeV、10KeV、15KeV、20KeV、25KeV、30KeV、35KeVまたは40KeVで実施することが好ましい。
【0027】
前記工程によって、高濃度接合領域216がウェル領域と十分な距離Dを維持することが可能なので、高濃度接合領域216とウェル領域との間に十分な降伏電圧を得ることができる。従って、高電圧バイアス印加時、この部位における降伏現象は最大限抑制される。高濃度接合領域216の幅はコンタクトホール214の幅によって決定される。
【0028】
図10を参照すると、高濃度接合領域216に注入されたイオンを活性化するために、熱処理工程(以下、「第2熱処理工程」という)が実施される。この際、第2熱処理工程は、ファーネス工程、急速熱処理RTP工程またはアニール工程で実施され、酸素O2、窒素N2または酸素と窒素が所定の比率で混合された混合ガス雰囲気中で行われる。この際、第2熱処理工程の工程条件は表2の通りである。
【0029】
【表2】
【0030】
上述したように、本発明の技術的思想は、好適な実施例で具体的に記述されたが、これらの実施例は本発明を説明するためのもので、本発明を制限するものではない。また、当技術分野で通常の知識を有する者であれば、本発明は本発明の技術的思想から外れない範囲内で様々な実施が可能であることを理解できよう。
【0031】
【発明の効果】
以上説明したように、本発明では、半導体基板にウェルを形成する際、ウェルの濃度が最大限低くなるように考慮してウェルを形成することにより、ウェルと高濃度接合領域間の降伏電圧を最大限獲得して高電圧バイアスに安定的に動作する転送トランジスタを形成することができる。
【0032】
また、本発明では、ゲート酸化膜の厚さを最小限300Åの厚さに形成することにより、高電圧バイアス印加時、ゲート酸化膜が破壊されることを抑制して安定的に動作する転送トランジスタを形成することができる。
【0033】
また、本発明では、低濃度接合領域を形成し、後続のコンタクトプラグを形成するための層間絶縁膜をイオン注入マスクとして用いた高濃度イオン注入工程を行って高濃度接合領域を形成することにより、高濃度接合領域とウェル間の距離を層間絶縁膜に形成されたコンタクトホールの幅によって制御することにより、高濃度接合領域とウェル間の距離を十分確保することができる。
【0034】
また、本発明では、前記工程によって高濃度接合領域とウェル間の距離を十分確保することにより、高電圧バイアスに安定的に動作する転送トランジスタを形成することができる。
【0035】
また、本発明では、前記工程によって高濃度接合領域を形成することにより、従来の高濃度イオン注入工程時にマスクとして用いられたゲート電極の両側壁のスペーサを形成する必要がないため、全体工程を単純化することができる。
【0036】
また、本発明では、前記工程によって高電圧バイアスに安定的に動作する転送トランジスタを形成することにより、メモリセルのプログラム及び消去動作効率を改善させることができる。
【図面の簡単な説明】
【図1】従来の技術に係るNAND型フラッシュメモリ素子の転送トランジスタの形成方法を説明するために示した断面図である。
【図2】従来の技術に係るNAND型フラッシュメモリ素子の転送トランジスタの形成方法を説明するために示した断面図である。
【図3】従来の技術に係るNAND型フラッシュメモリ素子の転送トランジスタの形成方法を説明するために示した断面図である。
【図4】従来の技術によって形成された転送トランジスタの問題点を説明するために示した断面図である。
【図5】本発明の好適な実施例に係るNAND型フラッシュメモリ素子の転送トランジスタの形成方法を説明するために示した断面図である。
【図6】本発明の好適な実施例に係るNAND型フラッシュメモリ素子の転送トランジスタの形成方法を説明するために示した断面図である。
【図7】本発明の好適な実施例に係るNAND型フラッシュメモリ素子の転送トランジスタの形成方法を説明するために示した断面図である。
【図8】本発明の好適な実施例に係るNAND型フラッシュメモリ素子の転送トランジスタの形成方法を説明するために示した断面図である。
【図9】本発明の好適な実施例に係るNAND型フラッシュメモリ素子の転送トランジスタの形成方法を説明するために示した断面図である。
【図10】本発明の好適な実施例に係るNAND型フラッシュメモリ素子の転送トランジスタの形成方法を説明するために示した断面図である。
【符号の説明】
102、202 半導体基板
104、204 ゲート酸化膜
106、206 ポリシリコン
108、208 ゲート電極
110、210 低濃度接合領域
112 スペーサ
114、216 高濃度接合領域
118、212 層間絶縁膜
214 コンタクトホール
Claims (17)
- (a)構造物層が形成された半導体基板に対し、低濃度イオン注入工程を行って、前記構造物層の間に露出される前記半導体基板に低濃度接合領域を形成する段階と、
(b)全体構造上に絶縁膜を蒸着した後、前記低濃度接合領域の一部が露出されるように前記絶縁膜をエッチングしてコンタクトホールを形成する段階と、
(c)高濃度イオン注入工程を行って、前記コンタクトホールによって露出される前記低濃度接合領域の一部に高濃度接合領域を形成する段階とを含むことを特徴とする二重接合領域の形成方法。 - 前記低濃度イオン注入工程は、リン(P)またはヒ素(As)イオンを用いてドーズ量を1E10ions/cm2以上、且つ1E13ions/cm2以下の範囲とし、イオン注入エネルギーを50KeV以上、且つ90KeV以下の範囲として実施することを特徴とする請求項1記載の二重接合領域の形成方法。
- 前記(a)段階後、前記低濃度接合領域に対し、ファーネス方式または急速熱処理方式を用いた熱処理工程を行う段階をさらに含むことを特徴とする請求項1記載の二重接合領域の形成方法。
- 前記ファーネス方式または急速熱処理方式は、O2、N2またはO2とN2が混合された混合ガス雰囲気中で実施することを特徴とする請求項3記載の二重接合領域の形成方法。
- 前記ファーネス方式は、O2ガス雰囲気中で、温度を750℃以上、且つ950℃以下の範囲とし、工程時間を10分以上、且つ8時間以下として実施することを特徴とする請求項3記載の二重接合領域の形成方法。
- 前記ファーネス方式は、N2ガス雰囲気中で、温度を600℃以上、且つ950℃以下の範囲とし、工程時間を10分以上、且つ8時間以下として実施することを特徴とする請求項3記載の二重接合領域の形成方法。
- 前記ファーネス方式は、O2:N2が10SLM:0.5SLMで混合された混合ガス雰囲気中で、温度を600℃以上、且つ950℃以下の範囲とし、工程時間を10分以上、且つ8時間以下として実施することを特徴とする請求項3記載の二重接合領域の形成方法。
- 前記急速熱処理方式は、O2ガス雰囲気中で、温度上昇率を10℃/Min以上、且つ50℃/Min以下とし、最終温度を850℃以上、且つ950℃以下の範囲とし、工程時間を5秒以上、且つ10分以下として実施することを特徴とする請求項3記載の二重接合領域の形成方法。
- 前記急速熱処理方式は、N2ガス雰囲気中で、温度上昇率を10℃/Min以上、且つ50℃/Min以下とし、最終温度を600℃以上、且つ950℃以下の範囲とし、工程時間を5秒以上、且つ10分以下として実施することを特徴とする請求項3記載の二重接合領域の形成方法。
- 前記急速熱処理方式は、O2:N2が10SLM:0.5SLMで混合された混合ガス雰囲気中で、温度上昇率を10℃/Min以上、且つ50℃/Min以下とし、最終温度を850℃以上、且つ950℃以下の範囲とし、工程時間を5秒以上、且つ10分以下として実施することを特徴とする請求項3記載の二重接合領域の形成方法。
- 前記高濃度イオン注入工程は、リン(P)またはヒ素(As)イオンを用いてドーズ量を1E12ions/cm2以上、且つ5E15ions/cm2以下の範囲とし、イオン注入エネルギーを5KeV以上、且つ40KeV以下の範囲として実施することを請求項1記載の二重接合領域の形成方法。
- (a)ウェルが形成された半導体基板上にゲート電極を形成する段階と、
(b)低濃度イオン注入工程を実施し、前記半導体基板に低濃度接合領域を形成する段階と、
(c)全体構造上に絶縁膜を蒸着した後、前記低濃度接合領域の一部が露出されるように前記絶縁膜をエッチングしてコンタクトホールを形成する段階と、
(d)高濃度イオン注入工程を実施し、前記コンタクトホールによって露出される前記低濃度接合領域に高濃度接合領域を形成する段階とを含むことを特徴とする転送トランジスタの形成方法。 - 前記ゲート電極はゲート酸化膜とポリシリコン層の積層構造からなることを特徴とする請求項12記載の転送トランジスタの形成方法。
- 前記ゲート酸化膜はシリコン酸化膜、シリコン窒化膜、シリコン酸化膜とシリコン窒化膜の積層構造、またはシリコン酸化膜と窒化膜の積層構造からなることを特徴とする請求項13記載の転送トランジスタの形成方法。
- 前記ゲート酸化膜は、後続の高電圧バイアス印加時に破壊されることを考慮し、300Å以上、且つ500Å以下の厚さに形成することを特徴とする請求項13記載の転送トランジスタの形成方法。
- 前記高濃度接合領域はその幅が前記コンタクトホールの幅によって決定されることを特徴とする請求項12記載の転送トランジスタの形成方法。
- 前記コンタクトホールは後続の上部金属配線と前記高濃度接合領域を電気的に接続するためのコンタクトプラグが形成されることを特徴とする請求項12記載の転送トランジスタの形成方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2002-0042173A KR100447433B1 (ko) | 2002-07-18 | 2002-07-18 | 이중 접합영역 형성방법 및 이를 이용한 전송 트랜지스터형성방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004056066A true JP2004056066A (ja) | 2004-02-19 |
Family
ID=29707773
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002359508A Pending JP2004056066A (ja) | 2002-07-18 | 2002-12-11 | 二重接合領域の形成方法及びこれを用いた転送トランジスタの形成方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6660604B1 (ja) |
JP (1) | JP2004056066A (ja) |
KR (1) | KR100447433B1 (ja) |
TW (1) | TWI225306B (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100542395B1 (ko) * | 2003-11-13 | 2006-01-11 | 주식회사 하이닉스반도체 | 낸드 플래시 소자의 제조 방법 |
US7009903B2 (en) * | 2004-05-27 | 2006-03-07 | Hewlett-Packard Development Company, L.P. | Sense amplifying magnetic tunnel device |
KR100583731B1 (ko) | 2004-08-03 | 2006-05-26 | 삼성전자주식회사 | 노어형 플래시 메모리 소자 및 그 제조방법 |
US7811892B2 (en) * | 2005-10-11 | 2010-10-12 | United Microelectronics Corp. | Multi-step annealing process |
KR20080016197A (ko) * | 2006-08-18 | 2008-02-21 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 고전압 트랜지스터 형성방법 |
CN113178391B (zh) * | 2021-06-30 | 2021-09-17 | 绍兴中芯集成电路制造股份有限公司 | 沟槽型场效应晶体管及其形成方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6162668A (en) * | 1996-03-07 | 2000-12-19 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having a lightly doped contact impurity region surrounding a highly doped contact impurity region |
JPH1117035A (ja) * | 1997-06-24 | 1999-01-22 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
US6245608B1 (en) * | 1999-06-14 | 2001-06-12 | Mosel Vitelic Inc. | Ion implantation process for forming contact regions in semiconductor materials |
US6245625B1 (en) * | 1999-06-19 | 2001-06-12 | United Microelectronics Corp. | Fabrication method of a self-aligned contact window |
US6417081B1 (en) * | 2000-05-16 | 2002-07-09 | Advanced Micro Devices, Inc. | Process for reduction of capacitance of a bitline for a non-volatile memory cell |
US6562683B1 (en) * | 2000-08-31 | 2003-05-13 | Advanced Micro Devices, Inc. | Bit-line oxidation by removing ONO oxide prior to bit-line implant |
JP2002141420A (ja) * | 2000-10-31 | 2002-05-17 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
-
2002
- 2002-07-18 KR KR10-2002-0042173A patent/KR100447433B1/ko active IP Right Grant
- 2002-12-09 US US10/314,442 patent/US6660604B1/en not_active Expired - Lifetime
- 2002-12-11 JP JP2002359508A patent/JP2004056066A/ja active Pending
- 2002-12-17 TW TW091136438A patent/TWI225306B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
TWI225306B (en) | 2004-12-11 |
KR20040008534A (ko) | 2004-01-31 |
KR100447433B1 (ko) | 2004-09-07 |
US6660604B1 (en) | 2003-12-09 |
TW200402147A (en) | 2004-02-01 |
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