JP4434809B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、ビアが形成された半導体装置およびその製造方法に関する。
携帯電話、ＰＤＡ、ＤＶＣ、ＤＳＣといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムＬＳＩが求められている。一方、これらのエレクトロニクス機器に対しては、より使い易く便利なものが求められており、機器に使用されるＬＳＩに対し、高機能化、高性能化が要求されている。このため、ＬＳＩチップの高集積化にともないそのＩ／Ｏ数が増大する一方でパッケージ自体の小型化要求も強く、これらを両立させるために、半導体部品の高密度な基板実装に適合した半導体パッケージの開発が強く求められている。こうした要求に対応するため、ＣＳＰ（Chip Size Package）と呼ばれるパッケージ技術が種々開発されている。たとえば、特許文献１には、このようなＣＳＰが記載されている。
このような半導体パッケージにおいて、半導体チップからの信号を電極パッドを介して外部に取り出すため、電極パッド上にビアが形成される。このような電極パッドの下方には半導体チップが配置されているため、高熱をかけることなくビアを形成する必要がある。
また、電子機器の高速化に伴い、配線材料として銅が用いられるようになってきている。このように銅により形成されたパッド電極において、熱が加わると、パッド電極表面が酸化してしまうという問題があった。特許文献１には、このような問題を解決すべく、パッド電極上部に酸化防止用のＡｌパッド電極をキャップした形態が記載されている。
特開２００３−２４９４９８号公報 特開２００２−１１０７１７号公報
本発明は上記事情を踏まえてなされたものであり、本発明の目的は、回路素子の電極パッドと接続するビアを有する半導体装置の安定性を良好にする技術を提供することにある。
本発明によれば、電極パッドを備えた回路素子上に形成された絶縁樹脂膜に、電極パッドが露出するようにビアホールを形成する工程と、ビアホール内に導電性材料を導入し、電極パッドに接続するビアを形成する工程と、を含み、ビアホールを形成する工程は、レーザを照射して絶縁樹脂膜に開口を形成する第一の工程と、ドライエッチングにより絶縁樹脂膜に開口を形成する第二の工程と、を含むことを特徴とする半導体装置の製造方法が提供される。ここで、回路素子とは、半導体素子や受動素子等である。
本発明の半導体装置の製造方法によれば、レーザ照射により迅速に開口を形成した後、ドライエッチングにより微細な開口を形成することができる。これにより、ビアホールの形成時間を短縮することができるとともに、微細な加工を行うことができる。また、回路素子を露出させるビアホールを形成する場合、レーザ照射のみで開口を行うと、レーザの熱により回路素子がダメージを受けるおそれがある。具体的には、回路素子に含まれるＣｕやＡｌが溶融したり、トランジスタ部へ熱が加わることによりデバイス特定が劣化するおそれがある。しかし、本発明によれば、段階的に開口を行うので、回路素子がダメージを受けない程度の深さまでレーザで開口を行い、その後にドライエッチングにより開口を行うことができる。
本発明の半導体装置の製造方法において、半導体装置は、絶縁樹脂膜上に形成された導電性膜をさらに含むことができ、ビアホールを形成する工程は、導電性膜を部分的に除去する工程をさらに含み、導電性膜をマスクとして第一の工程および第二の工程を行うことができる。これにより、ビアホールを簡易に形成することができる。
本発明の半導体装置の製造方法において、第一の工程は、絶縁樹脂膜に対する加工速度が速い第一のレーザにより絶縁樹脂膜に開口を形成する工程と、第一のレーザよりも、絶縁樹脂膜に対する加工速度が遅い第二のレーザにより絶縁樹脂膜に開口を形成する工程と、を含むことができる。本発明の半導体装置の製造方法において、このように絶縁樹脂膜に対する加工速度が異なる２種のレーザを用いて、絶縁樹脂膜に開口を形成することにより、まず加工速度の速いレーザで迅速に開口を形成することができるとともに、加工速度の遅いレーザで微細加工を行うことができる。
本発明の半導体装置の製造方法において、第一の工程は、炭酸ガスレーザにより絶縁樹脂膜に開口を形成する工程と、ＹＡＧレーザにより絶縁樹脂膜に開口を形成する工程と、を含むことができる。これにより、レーザ照射により開口を形成する段階でも、まず炭酸ガスレーザにより迅速に開口を形成した後、ＹＡＧレーザにより微細な開口を形成することができる。
本発明の半導体装置の製造方法において、ビアホールを形成する工程は、プラズマ雰囲気下で、逆スパッタリングを行う第三の工程をさらに含むことができる。これにより、レーザ照射やドライエッチングにより電極パッド表面が酸化された場合でも、酸化膜を除去することができ、ビアホールと電極パッドを低抵抗化することができる。また、ビアホールと電極パッド間の密着性を良好にすることもできる。
本発明によれば、電極パッドを備えた回路素子と、回路素子上に形成された絶縁樹脂膜と、絶縁樹脂膜内に設けられ、電極パッドと接続されたビアと、を含み、ビアは、側壁の一部が電極パッドに囲まれて形成されたことを特徴とする半導体装置が提供される。
このような構成とすることにより、ビアと電極パッドとの接触面積を増やすことができ、ビアホールと電極パッドを低抵抗化することができる。
以上、本発明の構成について説明したが、これらの構成を任意に組み合わせたものも本発明の態様として有効である。また、本発明の表現を他のカテゴリーに変換したものもまた本発明の態様として有効である。
本発明によれば、回路素子の電極パッドと接続するビアを有する半導体装置の安定性を良好にすることができる。
図１は、本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
まず、図１（ａ）に示すように、基材１４０上に複数の半導体素子１４２および受動素子１４４を配置する。半導体素子１４２は、たとえば、トランジスタ、ダイオード、ＩＣチップ等である。また、受動素子１４４は、たとえば、チップコンデンサ、チップ抵抗等である。ここで、半導体素子１４２の表面には電極パッド１４６が設けられている。ここで、図１では、電極パッド１４６が半導体素子１４２上に突出して設けられた形態を示しているが、半導体素子１４２の構成はこれに限定されるものではない。たとえば、電極パッド１４６が半導体素子１４２に設けられた凹部内に埋め込まれた構成とすることもできる。ここで、半導体素子１４２は、複数の半導体素子１４２が積層された形態とすることもできる。この場合、複数の半導体素子１４２の組み合わせとしては、たとえばＳＲＡＭとＦｌａｓｈメモリ、ＳＲＡＭとＤＲＡＭとすることができる。
つぎに、複数の半導体素子１４２および受動素子１４４上に、導電性膜１２０および絶縁樹脂膜１２２により構成された導電性膜付き絶縁樹脂膜１２３を配置し、導電性膜付き絶縁樹脂膜１２３を基材１４０に押し当て、絶縁樹脂膜１２２内に半導体素子１４２および受動素子１４４を押し込む。つづいて、絶縁樹脂膜１２２を真空下または減圧下で加熱して基材１４０に圧着する。これにより、図１（ｂ）に示すように、半導体素子１４２および受動素子１４４が絶縁樹脂膜１２２内に埋め込まれ、半導体素子１４２および受動素子１４４が絶縁樹脂膜１２２内に圧着される。
導電性膜１２０は、たとえば圧延銅箔等の圧延金属である。絶縁樹脂膜１２２としては、加熱することにより軟化する材料であればどのようなものを用いることもできるが、たとえばエポキシ樹脂、ＢＴレジン等のメラミン誘導体、液晶ポリマー、ＰＰＥ樹脂、ポリイミド樹脂、フッ素樹脂、フェノール樹脂、ポリアミドビスマレイミド等を用いることができる。このような材料を用いることにより、半導体モジュールの剛性を高めることができ、半導体モジュールの安定性を向上することができる。絶縁樹脂膜１２２として、エポキシ樹脂、またはＢＴレジン、ＰＰＥ樹脂、ポリイミド樹脂、フッ素樹脂、フェノール樹脂、ポリアミドビスマレイミド等の熱硬化性樹脂を用いることにより、さらに半導体モジュールの剛性を高めることができる。
エポキシ樹脂としては、ビスフェノールＡ型樹脂、ビスフェノールＦ型樹脂、ビスフェノールＳ型樹脂、フェノールノボラック樹脂、クレゾールノボラック型エポキシ樹脂、トリスフェノールメタン型エポキシ樹脂、脂環式エポキシ樹脂等が挙げられる。
メラミン誘導体としては、メラミン、メラミンシアヌレート、メチロール化メラミン、（イソ）シアヌール酸、メラム、メレム、メロン、サクシノグアミン、硫酸メラミン、硫酸アセトグアナミン、硫酸メラム、硫酸グアニルメラミン、メラミン樹脂、ＢＴレジン、シアヌール酸、イソシアネール酸、イソシアヌール酸誘導体、メラミンイソシアヌレート、ベンゾグアナミン、アセトグアナミン等のメラミン誘導体、グアニジン系化合物等が例示される。
液晶ポリマーとしては、芳香族系液晶ポリエステル、ポリイミド、ポリエステルアミドや、それらを含有する樹脂組成物が例示される。このうち、耐熱性、加工性および吸湿性のバランスに優れる液晶ポリエステルまたは液晶ポリエステルを含有する組成物が好ましい。
液晶ポリエステルとしては、たとえば、(１)芳香族ジカルボン酸と芳香族ジオールと芳香族ヒドロキシカルボン酸とを反応させて得られるもの、(２)異種の芳香族ヒドロキシカルボン酸の組み合わせを反応させて得られるもの、(３)芳香族ジカルボン酸と芳香族ジオールとを反応させて得られるもの、(４)ポリエチレンテレフタレート等のポリエステルに芳香族ヒドロキシカルボン酸を反応させて得られるもの、等が挙げられる。なお、これらの芳香族ジカルボン酸、芳香族ジオール及び芳香族ヒドロキシカルボン酸の代わりに、それらのエステル誘導体が使用されることもある。さらに、これらの芳香族ジカルボン酸、芳香族ジオール及び芳香族ヒドロキシカルボン酸は、芳香族部分がハロゲン原子、アルキル基、アリール基等で置換されたものが使用されることもある。
液晶ポリエステルの繰返し構造単位としては、芳香族ジカルボン酸に由来する繰返し構造単位（下記式(i)）、芳香族ジオールに由来する繰返し構造単位（下記式(ii)）、芳香族ヒドロキシカルボン酸に由来する繰返し構造単位（下記式(iii)）を例示することができる。
(i)−ＣＯ−Ａ１−ＣＯ−
（但しＡ１は、芳香環を含有する２価の結合基を示す。）
(ii)−Ｏ−Ａ２−Ｏ−
（但しＡ２は、芳香環を含有する２価の結合基を示す。）
(iii)−ＣＯ−Ａ３−Ｏ−
（但しＡ３は、芳香環を含有する２価の結合基を示す。）
また、絶縁樹脂膜１２２には、フィラーまたは繊維等の充填材を含めることができる。フィラーとしては、たとえば粒子状または繊維状のＳｉＯ２やＳｉＮを用いることができる。絶縁樹脂膜１２２にフィラーや繊維を含めることにより、絶縁樹脂膜１２２を加熱して半導体素子１４２および受動素子１４４を熱圧着した後、絶縁樹脂膜１２２をたとえば室温に冷却する際に、絶縁樹脂膜１２２の反りを低減することができる。これにより、半導体素子１４２および受動素子１４４と絶縁樹脂膜１２２との密着性を高めることができる。また、絶縁樹脂膜１２２に繊維を含めた場合、絶縁樹脂膜１２２の流動性を高めることができるため、絶縁樹脂膜１２２と半導体素子１４２および受動素子１４４との密着性を高めることができる。このような観点からは、絶縁樹脂膜１２２を構成する材料としてアラミド不織布が好ましく用いられる。これにより、加工性を良好にすることができる。
アラミド繊維としては、パラアラミド繊維またはメタアラミド繊維を用いることができる。パラアラミド繊維としては、たとえば、ポリ（ｐ−フェニレンテレフタルアミド）（ＰＰＤ−Ｔ）、メタアラミドとしては、たとえば、ポリ（ｍ−フェニレンイソフタルアミド）（ＭＰＤ−Ｉ）を用いることができる。
導電性膜付き絶縁樹脂膜１２３としては、フィルム状の絶縁樹脂膜１２２上に導電性膜１２０が付着したものを用いることができる。また、導電性膜付き絶縁樹脂膜１２３は、導電性膜１２０上に絶縁樹脂膜１２２を構成する樹脂組成物を塗布・乾燥することにより形成することもできる。本実施の形態において、樹脂組成物は、本発明の目的に反しない範囲において、硬化剤、硬化促進剤、その他の成分を含むことができる。導電性膜付き絶縁樹脂膜１２３は、絶縁樹脂膜１２２がＢステージ化した状態で基材１４０上に配置される。このようにすれば、絶縁樹脂膜１２２と半導体素子１４２および受動素子１４４との密着性を高めることができる。この後、絶縁樹脂膜１２２を構成する樹脂の種類に応じて絶縁樹脂膜１２２を加熱し、真空下または減圧下で導電性膜付き絶縁樹脂膜１２３と半導体素子１４２および受動素子１４４を圧着する。また、他の例において、フィルム状の絶縁樹脂膜１２２をＢステージ化した状態で基材１４０上に配置し、さらにその上に導電性膜１２０を配置して絶縁樹脂膜１２２を半導体素子１４２および受動素子１４４と熱圧着する際に、導電性膜１２０を絶縁樹脂膜１２２に熱圧着することによっても導電性膜付き絶縁樹脂膜１２３を形成することができる。
つづいて、絶縁樹脂膜１２２にビア１２１を形成する。ビア１２１は、以下のようにして形成する。まず、ビア１２１を形成する箇所に対応する導電性膜１２０を、レーザ直描法（トレパニングアライメント）またはウェット銅エッチングにより部分的に除去する（図１（ｃ））。つづいて、炭酸ガスレーザ、ＹＡＧレーザ、ドライエッチング、および逆スパッタリング法を組み合わせて絶縁性樹脂膜１２２にビアホール１２１ａを形成する（図１（ｄ））。この処理の詳細は後述する。
その後、ビアホール１２１ａ内をウェット処理により粗化および洗浄する。つづいて、高アスペクト比対応の無電解めっき、次いで電解めっきにより、ビアホール１２１ａ内を導電性材料で埋め込み、ビア１２１を形成する（図１（ｅ））。ビア１２１は、たとえば以下のようにして形成することができる。まず、無電解銅めっきにより全面に０．５〜１μｍ程度の薄膜を形成した後、電解めっきにより約２０μｍ程度の膜を形成する。無電解めっき用触媒は、通常パラジウムを用いることが多く、可とう性の絶縁基材に無電解用めっき用触媒を付着させるには、パラジウムを錯体の状態で水溶液に含ませ、可とう性の絶縁基材を浸漬して表面にパラジウム錯体を付着させ、そのまま、還元剤を用いて、金属パラジウムに還元することによって可とう性の絶縁基材表面にめっきを開始するための核を形成することができる。
その後、パターニングを行い、配線を形成する（図１（ｆ））。配線は、フォトレジストをマスクとして、たとえば、レジストから露出した箇所に、化学エッチング液をスプレー噴霧して不要な導電性膜をエッチング除去することにより形成することができる。これにより、半導体装置１００が形成される。この後、導電性膜付き絶縁樹脂膜１２３を積層して同様の処理を繰り返すことにより、多層配線構造を得ることができる。
図２は、図１（ｄ）に示したビアホール１２１ａを形成する工程を詳細に示す図である。
図２（ａ）に示すように、半導体素子１４２には、プラグ１４が設けられ、その上に電極パッド１４６が設けられる。電極パッド１４６の上には、ＳｉＮ膜１８およびポリイミド膜２０により構成されたパッシベーション層１６が設けられる。パッシベーション層１６の上に絶縁樹脂膜１２２および導電性膜１２０が配置される。
このような状態で、導電性膜１２０上にエッチングレジスト（不図示）を形成し、ビアホール形成箇所に開口するようエッチングレジストを露光・現像する。つづいて、このようにして形成したエッチングレジストをマスクとして導電性膜１２０を第二塩化鉄液（塩鉄）を用いたウェットエッチングにより除去する（図２（ｂ））。その後、苛性ソーダ等のアルカリ水溶液を用いてエッチングレジストを除去する。
つづいて、導電性膜１２０をマスクとして、絶縁樹脂膜１２２およびパッシベーション層１６にビアホール１２１ａを形成する（図２（ｃ）および図２（ｄ））。ビアホール１２１ａは、まず炭酸ガスレーザにより開口を形成した後、ＹＡＧレーザおよびドライエッチングにより微細加工を行うことにより形成される。
炭酸ガスレーザは、第一条件およびパルス幅を変更させた第二条件の２段階で照射する。０．２５ｍｓのパルス周期で、１．０Ｗの出力のレーザを用い、第一条件としては、たとえばパルス幅が８〜１０μｓ、ショット数が１とすることができる。また、第二条件としては、たとえばパルス幅が３〜５μｓ、パルス間隔が２５ｍｓ以上、ショット数が３とすることができる。これにより、導電性膜１２０から半導体素子１４２の方向に行くにつれて径が縮小するテーパ形状の側壁を有するビアホール１２１ａが形成される。
ＹＡＧレーザの条件は、パワーが５Ｗ、パルス幅が１０〜５０μｓ、パルス間隔が１０〜５０μｓ、ショット数が５〜１５とすることができる。これにより、微細加工を行うことができる。
つづいて、塩素やフッ素等のハロゲン系ガスを用いたドライエッチングにより、さらに微細加工を行い、ビアホール１２１ａを形成する（図２（ｅ））。これにより、電極パッド１４６の表面も一部除去され、電極パッド１４６表面に凹部が形成される。
その後、Ａｒプラズマ雰囲気下で逆スパッタリングを行う。逆スパッタリングの条件は、たとえば、Ａｒガスの流量が５ｓｃｃｍ、圧力３ｍｔｏｒｒ、第一のＲＦパワー１５０Ｗ、第二のＲＦパワー２８０Ｗ、室温とすることができる。これにより、電極パッド１４６表面の酸化物を除去することができる。
炭酸ガスレーザやＹＡＧレーザによりビアホール１２１ａを形成した場合、電極パッド１４６に熱が加わり、電極パッド１４６表面が酸化してしまうおそれがある。しかし、本実施の形態において、ビアホール１２１ａ形成の最終段階をドライエッチングにより行うので、酸化物を除去することができる。また、さらに、ドライエッチングの後に逆スパッタリングを行うので、酸化物をさらに良好に除去することができる。
図３は、以上のようにして形成したビアホール１２１ａに導電性材料を埋め込んだ状態を示す図である。ここで、ドライエッチングにより電極パッド１４６表面に凹部が形成されているので、ビアホール１２１ａに導電性材料を埋め込んでビア１２１を形成した際に、ビア１２１と電極パッド１４６との接触面積が増加するため、これらの導電性材料を低抵抗化することができる。また、ドライエッチングおよび逆スパッタリングを行うことによって、酸化物を除去することができるので、これらの導電性材料をより低抵抗化することができる。
ここで、電極パッド１４６は、たとえば銅やＡｌにより構成することができる。電極パッド１４６は、半導体装置１００の積層方向に長軸を有する結晶粒子を含む金属により構成される。
以上のように、本実施の形態における半導体装置１００の製造方法によれば、ビアホール１２１ａを段階的に形成するので、迅速な処理が行えるとともに、微細加工を行うことができる。また、電極パッド１４６表面の酸化膜を除去した後にビア１２１を形成するので、ビア１２１および電極パッド１４６を低抵抗化することができる。さらに、ビア１２１と電極パッド１４６の接触面積を増やすことができ、さらにこれらを低抵抗化することができる。これにより、半導体装置１００の安定性を良好にすることができる。
以上で説明した半導体装置１００は、以下で説明するＩＳＢ（Integrated System in Board；登録商標）に適用することができる。ＩＳＢとは、半導体ベアチップを中心とする電子回路のパッケージングにおいて、銅による配線パターンを持ちながら回路部品を支持するためのコア(基材)を使用しない独自のコアレスシステム・イン・パッケージである。特開２００２−１１０７１７号公報には、こうしたシステム・イン・パッケージが記載されている。
従来、ＩＳＢパッケージは、支持基板としても機能する導電箔上に複数層の導電パターンを形成して多層配線構造を作り、さらに回路素子を実装し、絶縁樹脂でモールドし、導電箔を除去することにより得られる。この場合、導電箔は裏面が露出した構成とすることができる。
このパッケージによれば、以下の利点が得られる。
（ｉ）コアレスで実装できるため、トランジスタ、ＩＣ、ＬＳＩの小型・薄型化を実現できる。
（ｉｉ）トランジスタからシステムＬＳＩ、さらにチップタイプのコンデンサや抵抗を回路形成し、パッケージングすることができるため、高度なＳＩＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）を実現できる。
（ｉｉｉ）現有の半導体チップを組み合わせできるため、システムＬＳＩを短期間に開発できる。
（ｉｖ）半導体ベアチップの下にコア材がないため、良好な放熱性を得ることができる。
（ｖ）回路配線が銅材でありコア材がないため、低誘電率の回路配線となり、高速データ転送や高周波回路で優れた特性を発揮する。
（ｖｉ）電極がパッケージの内部に埋め込まれる構造のため、電極材料のパーティクルコンタミの発生を抑制できる。
（ｖｉｉ）パッケージサイズはフリーであり、１個あたりの廃材を６４ピンのＳＱＦＰパッケージと比較すると、約１／１０の量となるため、環境負荷を低減できる。
（ｖｉｉｉ）部品を載せるプリント回路基板から、機能の入った回路基板へと、新しい概念のシステム構成を実現できる。
（ｉｘ）ＩＳＢのパターン設計は、プリント回路基板のパターン設計と同じように容易であり、セットメーカーのエンジニアが自ら設計できる。
以上、本発明を実施の形態および実施例に基づいて説明した。この実施の形態および実施例はあくまで例示であり、種々の変形例が可能なこと、またそうした変形例も本発明の
範囲にあることは当業者に理解されるところである。
本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 図１に示したビアホールを形成する工程を詳細に示す図である。 図２に示した手順で形成されたビアホールに導電性材料を埋め込んだ状態を示す図である。
符号の説明
１４ プラグ、 １６ パッシベーション層、 １８ ＳｉＮ膜、 ２０ ポリイミド膜、 １００ 半導体装置、 １２０ 導電性膜、 １２１ ビア、 １２１ａ ビアホール、 １２２ 絶縁樹脂膜、 １２３ 導電性膜付き絶縁樹脂膜、 １４０ 基材、 １４２ 半導体素子、 １４４ 受動素子、 １４６ 電極パッド。

Claims (4)

  1. 電極パッドを備えた回路素子上に形成された絶縁樹脂膜に、前記電極パッドが露出するようにビアホールを形成する工程と、
    前記ビアホール内に導電性材料を導入し、前記電極パッドに接続するビアを形成する工程と、
    を含み、
    前記ビアホールを形成する工程は、レーザを照射して前記絶縁樹脂膜に開口を形成する第一の工程と、ハロゲン系ガスを用いたドライエッチングにより前記絶縁樹脂膜に開口を形成する第二の工程と、を有し、前記第一の工程は、前記絶縁樹脂膜に対する加工速度が速い第一のレーザにより前記絶縁樹脂膜に開口を形成する工程と、前記第一のレーザよりも、前記絶縁樹脂膜に対する加工速度が遅い第二のレーザにより前記絶縁樹脂膜に開口を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記半導体装置は、前記絶縁樹脂膜上に形成された導電性膜をさらに含み、
    前記ビアホールを形成する工程は、前記導電性膜を部分的に除去する工程をさらに含み、前記導電性膜をマスクとして前記第一の工程および前記第二の工程を行うことを特徴とする半導体装置の製造方法。
  3. 請求項１または２に記載の半導体装置の製造方法において、
    前記第一の工程は、炭酸ガスレーザにより前記絶縁樹脂膜に開口を形成する工程と、ＹＡＧレーザにより前記絶縁樹脂膜に開口を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
  4. 請求項１乃至３いずれかに記載の半導体装置の製造方法において、
    前記ビアホールを形成する工程は、プラズマ雰囲気下で、逆スパッタリングを行う第三の工程をさらに含むことを特徴とする半導体装置の製造方法。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5025932B2 (ja) * 2005-09-26 2012-09-12 昭和電工株式会社 窒化物半導体発光素子の製造方法
US7915737B2 (en) 2006-12-15 2011-03-29 Sanyo Electric Co., Ltd. Packing board for electronic device, packing board manufacturing method, semiconductor module, semiconductor module manufacturing method, and mobile device
JP5175476B2 (ja) 2007-02-28 2013-04-03 三洋電機株式会社 回路装置の製造方法
US7969005B2 (en) 2007-04-27 2011-06-28 Sanyo Electric Co., Ltd. Packaging board, rewiring, roughened conductor for semiconductor module of a portable device, and manufacturing method therefor
JP5024348B2 (ja) * 2009-03-23 2012-09-12 株式会社デンソー 基板の表面に樹脂絶縁膜のパターンを形成する方法及び半導体装置
US9299661B2 (en) * 2009-03-24 2016-03-29 General Electric Company Integrated circuit package and method of making same
US20110156261A1 (en) * 2009-03-24 2011-06-30 Christopher James Kapusta Integrated circuit package and method of making same
CN102044417B (zh) * 2009-10-14 2014-06-18 株式会社电装 半导体设备以及在其基片上图案化树脂绝缘层的方法
CN105336855B (zh) * 2012-01-12 2020-08-04 大日本印刷株式会社 蒸镀掩模装置准备体
CN102768950A (zh) * 2012-07-12 2012-11-07 江苏扬景光电有限公司 一种混合式蚀刻产生氮化物器件衬底的孔洞的方法
CN103730379A (zh) * 2014-01-16 2014-04-16 苏州晶方半导体科技股份有限公司 芯片封装方法及结构
JP6862087B2 (ja) * 2015-12-11 2021-04-21 株式会社アムコー・テクノロジー・ジャパン 配線基板、配線基板を有する半導体パッケージ、およびその製造方法
CN113207244A (zh) 2020-02-03 2021-08-03 奥特斯奥地利科技与***技术有限公司 制造部件承载件的方法及部件承载件
US11232951B1 (en) * 2020-07-14 2022-01-25 Applied Materials, Inc. Method and apparatus for laser drilling blind vias

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69416200T2 (de) * 1993-06-16 1999-06-02 Nitto Denko Corp Sondenkonstruktion
US5807765A (en) * 1997-06-06 1998-09-15 Northwestern University Processing of Sb-based lasers
JP3484324B2 (ja) * 1997-07-29 2004-01-06 シャープ株式会社 半導体メモリ素子
JP4458563B2 (ja) * 1998-03-31 2010-04-28 三菱電機株式会社 薄膜トランジスタの製造方法およびこれを用いた液晶表示装置の製造方法
US6674017B1 (en) * 1998-12-24 2004-01-06 Ngk Spark Plug Co., Ltd. Multilayer-wiring substrate and method for fabricating same
US6348737B1 (en) * 2000-03-02 2002-02-19 International Business Machines Corporation Metallic interlocking structure
JP2002110717A (ja) 2000-10-02 2002-04-12 Sanyo Electric Co Ltd 回路装置の製造方法
JP2003249498A (ja) 2002-02-25 2003-09-05 Toshiba Corp 半導体装置の製造方法
JP2004055628A (ja) * 2002-07-17 2004-02-19 Dainippon Printing Co Ltd ウエハレベルの半導体装置及びその作製方法

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