JP4746342B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置、特に、チップサイズパッケージ型の樹脂封止半導体装置に関する。また、その製造方法に関する。
近年、ノートパソコンや携帯電話に代表される携帯機器が急速に普及し、それに搭載される半導体装置の小型化、薄膜化、軽量化が要求されている。これを実現するキーテクノロジーの一つとして、半導体チップのサイズに限りなく近づけたCSP(Chip Size Package)などの高密度パッケージがある。特に、封止工程をウエハ状態で行うW−CSP(Wafer Level Chip Size Package)は、製造コストの低減化などが期待できることから、究極の小型パッケージとして注目を集めている。
一般的なW−CSPの構造は、半導体チップの電極パッドに接続される再配線と、再配線に接続される導体ポストと、導体ポストと略同一の高さで半導体チップ上を覆う封止樹脂と、導体ポストの先端に形成される外部電極とからなっている。また、外部電極の形状により、LGA(Land Grid Array)タイプやBGA(Ball Grid Array)タイプなどが存在する。
チップサイズパッケージ型の半導体装置に関する発明が、例えば、特許文献1に記載されている。特許文献1に記載の半導体装置は、半導体基板上に形成された銅を材料とする再配線と、再配線上に形成された銅を材料とする柱状電極(導体ポスト)と、再配線を含む半導体基板上に柱状電極の外周面を覆うように形成された封止樹脂とを備えており、再配線の表面及び柱状電極の外周面には酸化銅層が形成されている。
特開2004−22699(第4−7頁、第1図)
一般的なW−CSPでは、封止樹脂が導体ポストの外周面に直接接着される構造となっている。しかしながら、封止樹脂と導体ポストとの密着性は必ずしも十分ではなく、製造バラツキなどにより密着性が不足すると、封止樹脂が導体ポストの外周面から容易に剥離して隙間を生じてしまう。封止樹脂と導体ポストとの間に隙間を生じると、例えば、その部分からパッケージ内部に水分が進入して金属を材料とする導体ポストや再配線などの腐食を引き起こしたり、導体ポストが外力により変位して半導体チップ表面の絶縁膜などにクラックを生じたりする虞がある。
特許文献1に記載の半導体装置は、銅を材料とする柱状電極(導体ポスト)の外周面に酸化銅からなる密着層を形成することにより、封止樹脂と柱状電極との密着性を向上させて剥離しにくいようにしている。しかしながら、柱状電極の外周面に酸化銅を形成するには、例えば、柱状電極の表面を純銅面にするためのウエットエッチング処理工程、基板温度を所定温度で均一にするためのプリベーク処理工程、柱状電極の表面を酸化して酸化銅を形成するための本ベーク処理工程などを必要とし、工数がかかり製造コストが増大してしまう。
本発明に係る半導体装置は、主面に複数の電極パッドを有する半導体基板と、半導体基板の上方に電極パッドに接続して形成された再配線と、再配線の上面の一部に接続して形成されたCuからなる導体ポストと、導体ポストの側面に形成された熱硬化性を有するシリコーンからなる絶縁膜と、再配線を含む半導体基板上に絶縁膜が形成された導体ポストの側面を覆うように形成されたエポキシ樹脂からなる封止樹脂と、導体ポストの上面に接続して形成された外部電極と、を備えることを特徴とする。
本発明に係る半導体装置によれば、熱硬化性を有する絶縁膜、例えば、シリコーンなどで導体ポストの側面と封止樹脂との間に生じた間隙を埋め込むことにより、半導体装置の封止効果を向上させることができる。すなわち、間隙からの水分の進入を抑制して耐湿性を向上させることができ、導体ポストの外力による変位を抑制して機械的強度を向上させることができる。
(1)第1実施形態
図1は、本発明の第1実施形態に係る半導体装置100の一部の断面構造図である。半導体装置100は、W−CSPの樹脂封止半導体装置であり、半導体基板1と、保護膜2及び3と、電極パッド4と、導電膜5と、再配線6と、導体ポスト7と、絶縁膜8と、封止樹脂9と、外部電極10とを備えている。
半導体基板1は、その素子形成面1a側にトランジスタなどの半導体素子によって電子回路(図示せず)が構成されている。半導体基板1は、例えば、シリコンなどを材料としている。保護膜2は、機械的応力や不純物の進入から半導体基板1を保護するためのパッシベーション膜であり、半導体基板1の表面を覆うように形成されている。保護膜2は、例えば、シリコン酸化膜やシリコン窒化膜などを材料としている。電極パッド4は、半導体基板1と外部との間で電気信号のやり取りをするためのもので、素子形成面1a側に形成された半導体素子(図示せず)と電気的に接続されている。電極パッド4は、例えば、AlやCuなどを材料としている。保護膜3は、耐熱性、耐薬品性に優れた特性を有する絶縁膜であり、電極パッド4の上方を除いて保護膜2上に形成されている。保護膜3は、例えば、ポリイミド樹脂などを材料としている。導電膜5は、再配線6を形成するためのシード層であると同時に、下層の電極パッド4と上層の再配線6との密着性を確保するための密着層であり、電極パッド4に接続して保護膜3上の所定位置に形成されている。導電膜5は、例えば、下層からTi膜とCu膜との積層構造となっている。再配線6は、電極パッド4と導体ポスト7とを接続するための金属配線で、導電膜5に積層して保護膜3上の所定位置に形成されている。再配線6は、例えば、Cuなどを材料としている。導体ポスト7は、再配線6を介して電極パッド4と外部電極10とを接続するための柱状電極で、再配線6の上面の一部に接して形成されている。再配線6は、例えば、Cuなどを材料としている。絶縁膜8は、導体ポスト7と封止樹脂9との間に生じた間隙部11を埋め込むための絶縁膜で、導体ポスト7の側面及び封止樹脂9の表面を覆うように形成されている。絶縁膜8は、例えば、シリコーンなどの熱硬化性を有する液状物質を材料としている。封止樹脂9は、保護膜3と、導電膜5と、再配線6と、側面に絶縁膜8を備える導体ポスト7とを覆う封止材で、導体ポスト7と略同一の高さに形成されている。封止樹脂9は、例えば、エポキシ樹脂などの熱硬化性樹脂を材料としている。外部電極10は、半導体装置100を実装基板、例えば、プリント配線基板などに接続するための端子で、導体ポスト7の頂面に接して形成されている。外部電極10は、例えば、半田を材料としている。
次に、本発明の第1実施形態に係る半導体装置100の製造方法を説明する。図2乃至3は、半導体装置100の製造工程を簡略に示したものである。なお、W−CSPでは封止工程をウエハ状態で行うため、図2乃至3はウエハ状態での加工となる。
まず、図2(a)に示すように、ウエハ検査によって電気的特性が評価された半導体基板1を準備する。半導体基板1は、素子形成面1a側に保護膜2と電極パッド4とを備えている。素子形成面1a側には、トランジスタなどの半導体素子によって電子回路(図示せず)が構成されており、電極パッド4はそれらの半導体素子と電気的に接続している。電極パッド4の上方を除いて半導体基板1の表面には保護膜2が形成されている。保護膜2は一般的にはシリコン酸化膜であるが、シリコン窒化膜であってもよい。
次に、図2(b)に示すように、半導体基板1の全面にポリイミド樹脂を、例えば、4〜10μmの膜厚で塗布し、ホトリソエッチングにより電極パッド4の上方を除いて保護膜3を形成する。なお、保護膜3の材料として、ポリイミド樹脂の代わりにベンゾシクロブテン(BCB)樹脂などを使用することも可能である。続いて、スパッタ法により、Ti膜及びCu膜を順次堆積し、ホトリソエッチングによりパターン加工して導電膜5を形成する。Ti膜の膜厚は、例えば、100〜200nmで、Cu膜の膜厚は、例えば、200〜700nmである。導電層5を構成する下層のTi膜は、電極パッド4の一般的な材料であるAlと、後述する再配線6の材料であるCuとの密着層として機能する。また、導電層5を構成する上層のCu膜は、再配線6を形成する際のシード層として機能する。続いて、電解めっき法により、導電層5に積層してCuからなる再配線6を、例えば、2〜10μmの膜厚で形成する。続いて、電解めっき法により、再配線6の上面の一部にCuからなる導体ポスト7を、例えば、高さ50〜100μm、径100〜400μmで形成する。導体ポスト7を形成するためのめっき工程は、例えば、全面にレジスト膜を形成した後、レジスト膜に再配線6の上面の一部を露出する開口部を形成し、開口部が形成された半導体基板1をCuのめっき液に漬け込んで開口部内にめっき液を充填させ、めっき液が固まった後にレジストを除去する。
次に、図2(c)に示すように、保護膜3と、導電膜5と、再配線6と、導体ポスト7とをエポキシ樹脂からなる封止樹脂9で封止する。この時、導体ポスト7の全てが覆われるように、封止樹脂9を導体ポスト7の高さ、例えば、50〜100μmよりも一旦厚く形成する。なお、封止樹脂9の材料として、エポキシ樹脂の代わりにフェノール樹脂などを使用することも可能である。続いて、図示しないグラインダの砥石12によって、封止樹脂9の表面を研削(グラインド)して封止樹脂9の表面を平坦化すると共に、導体ポスト7の表面を露出させる。この封止樹脂9の形成工程において、製造条件のバラツキや研削時の外力などにより、導体ポスト7と封止樹脂9との間に数μm程度の間隙部11が生ずることがある。ここでは、間隙部11が存在するものとして説明を進める。
次に、図2(d)に示すように、導体ポスト7の頂面に半田からなる外部電極10を形成する。外部電極10の形状及び形成方法は、W−CSPの種類、例えば、BGAタイプやLGAタイプなどによって異なる。BGAタイプにおける外部電極10は、球状電極(半田ボール)であり、例えば、ボールマウント方式によって形成する。すなわち、半田ボールをボールマウンタにより機械的に導体ポスト7の頂面に搭載し、引き続きリフローすることにより外部電極10を形成する。LGAタイプにおける外部電極10は、導体ポスト7と実装基板とが接続できる程度の薄型電極であり、例えば、印刷法によって形成する。すなわち、メタルマスクにてクリーム半田を導体ポスト7の頂面に印刷し、引き続きリフローすることにより外部電極10を形成する。
次に、図3(e)に示すように、導体ポスト7と封止樹脂9との間に生じた間隙部11の内部、及び封止樹脂9の表面にシリコーンからなる絶縁膜8を形成する。絶縁膜8の形成は、適量塗布が可能な塗布器具、例えば、注射器などを用いて外部電極10を覆わないように封止樹脂9の表面にシリコーンを一様に塗布し、真空状態に保たれた脱泡装置の中で脱泡処理を行い、間隙部11の内部の空気を引き抜くと同時に間隙部11の内部にシリコーンを埋め込む。その後、例えば、150℃/1hrの熱処理により熱硬化させる。なお、絶縁膜8の材料はシリコーンに限定するものではなく、シリコーンと同様に間隙部11の内部を埋め込むことができ、熱処理で硬化させることができる絶縁性を有する液状材料であれば使用することは可能である。
最後に、図3(f)に示すように、一連の封止工程が完了した半導体基板1を、例えば、ダイヤモンドカッターなどで個片化して半導体装置100が完成する。
〔作用効果〕
本発明の第1実施形態によれば、導体ポスト7と封止樹脂9との間に生じた間隙部11を絶縁膜8、例えば、シリコーンで埋め込むことにより、半導体装置100の封止効果を向上させることができる。すなわち、間隙部11からの水分の進入を抑制して耐湿性を向上させることができ、導体ポスト7の外力による変位を抑制して機械的強度を向上させることができる。また、シリコーンなどの熱硬化性を有する液状材料を塗布して間隙部11を埋め込むため、工程が非常に簡便であり、製造コストを低減することができる。
(2)第2実施形態
図4は、本発明の第2実施形態に係る半導体装置200の一部の断面構造図である。半導体装置200は、第1実施形態に係る半導体装置100(図1)において、導体ポスト7と封止樹脂9との間に生じた間隙部11を覆う絶縁膜8の代わりに、絶縁膜8aが形成されている点が異なる。その他の構造は半導体装置100と同じであるため、図4では、半導体装置100と同一の構造については図1と同一符号を付してその説明を省略する。
絶縁膜8aは、導体ポスト7と封止樹脂9との間に生じた間隙部11を埋め込むための絶縁膜で、導体ポスト7の側面のみを覆うように形成されている。絶縁膜8は、例えば、シリコーンなどの熱硬化性を有する液状物質を材料としている。
次に、本発明の第2実施形態に係る半導体装置200の製造方法を説明する。半導体装置200の製造方法は、絶縁膜8aの形成工程を除き、第1実施形態に係る半導体装置100の製造方法(図2、3)と同様である。そのため、絶縁膜8aを形成する直前までの工程に関しては、半導体装置100の製造工程図(図2(a)〜(d))を流用してその説明を省略し、図5で絶縁膜8aの形成以降の工程を説明する。
図2(d)で外部電極10を形成した後に、図5(e)に示すように、導体ポスト7と封止樹脂9との間に生じた間隙部11の内部、及び封止樹脂9の表面にシリコーンからなる絶縁膜8aを形成する。絶縁膜8aの形成は、適量塗布が可能な塗布器具、例えば、注射器などを用いて外部電極10を覆わないように封止樹脂9の表面にシリコーンを一様に塗布し、真空状態に保たれた脱泡装置の中で脱泡処理を行い、間隙部11の内部の空気を引き抜くと同時に間隙部11の内部にシリコーンを埋め込む。なお、絶縁膜8aの材料はシリコーンに限定するものではなく、シリコーンと同様に間隙部11の内部を埋め込むことができ、熱処理で硬化させることができる絶縁性を有する液状材料であれば使用することは可能である。
次に、図5(f)に示すように、封止樹脂9の表面に塗布されたシリコーンを、例えば、拭き取りや吸着などにより除去する。その後、例えば、150℃/1hrの熱処理により熱硬化させて間隙部11の内部、すなわち、導体ポストの側面のみに絶縁膜8aを形成する。
最後に、図5(g)に示すように、一連の封止工程が完了した半導体基板1を、例えば、ダイヤモンドカッターなどで個片化して半導体装置200が完成する。
〔作用効果〕
本発明の第2実施形態によれば、導体ポスト7と封止樹脂9との間に生じた間隙部11を絶縁膜8a、例えば、シリコーンで埋め込むことにより、半導体装置200の封止効果を向上させることができる。すなわち、間隙部11からの水分の進入を抑制して耐湿性を向上させることができ、導体ポスト7の外力による変位を抑制して機械的強度を向上させることができる。また、シリコーンなどの熱硬化性を有する液状材料を塗布して間隙部11を埋め込むため、工程が非常に簡便であり、製造コストを低減することができる。さらに、封止樹脂9の表面に塗布されたシリコーンなどの液状材料を除去することにより、外部電極10の側面部が完全に露出されるため、半導体装置200と実装基板との接続信頼性を向上させることができる。
第1実施形態に係る半導体装置の構造図。 第1及び第2実施形態に係る半導体装置の製造工程図。 第1実施形態に係る半導体装置の製造工程図。 第2実施形態に係る半導体装置の構造図。 第2実施形態に係る半導体装置の製造工程図。
符号の説明
1・・・半導体基板
2、3・・・保護膜
4・・・電極パッド
5・・・導電膜
6・・・再配線
7・・・導体ポスト
8、8a・・・絶縁膜
9・・・封止樹脂
10・・・外部電極
11・・・間隙部
12・・・砥石
100、200・・・半導体装置

Claims (7)

  1. 主面に複数の電極パッドを有する半導体基板と、
    前記半導体基板の上方に前記電極パッドに接続して形成された再配線と、
    前記再配線の上面の一部に接続して形成されたCuからなる導体ポストと、
    前記導体ポストの側面に形成された熱硬化性を有するシリコーンからなる絶縁膜と、
    前記再配線を含む前記半導体基板上に前記絶縁膜が形成された前記導体ポストの側面を覆うように形成されたエポキシ樹脂からなる封止樹脂と、
    前記導体ポストの上面に接続して形成された外部電極と、
    を備えることを特徴とする半導体装置。
  2. 前記封止樹脂の表面に前記絶縁膜をさらに備えることを特徴とする、請求項1に記載の半導体装置。
  3. 主面に複数の電極パッドを備えた半導体基板を準備する工程と、
    前記半導体基板の上方に前記電極パッドに接続する再配線を形成する工程と、
    前記再配線の上面の一部に接続する導体ポストを形成する工程と、
    前記再配線を含む前記半導体基板上に前記導体ポストを略同一の高さで覆う封止樹脂を形成する工程と、
    前記導体ポストの上面に接続する外部電極を形成する工程と、
    前記導体ポストの側面と前記封止樹脂との間に生じた間隙の内部に熱硬化性及び絶縁性を有する液状物質を塗布する工程と、
    前記液状物質を熱処理により熱硬化させて絶縁膜を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  4. 前記液状物質を塗布する工程は、前記封止樹脂の表面に前記液状物質を塗布し、脱泡処理により前記間隙の内部に前記液状物質を注入することを特徴とする、請求項に記載の半導体装置の製造方法。
  5. 前記液状物質は、シリコーンであることを特徴とする、請求項に記載の半導体装置の製造方法。
  6. 前記液状物質を塗布する工程は、前記封止樹脂の表面に前記液状物質を塗布し、脱泡処理により前記間隙の内部に前記液状物質を注入した後に、前記封止樹脂の表面の前記液状物質を除去することを特徴とする、請求項に記載の半導体装置の製造方法。
  7. 前記液状物質は、シリコーンであることを特徴とする、請求項に記載の半導体装置の製造方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4757056B2 (ja) * 2006-02-21 2011-08-24 富士通株式会社 樹脂層の形成方法並びに半導体装置及びその製造方法
JP5226639B2 (ja) * 2009-10-09 2013-07-03 株式会社テラミクロス 半導体装置およびその製造方法
US9620468B2 (en) * 2012-11-08 2017-04-11 Tongfu Microelectronics Co., Ltd. Semiconductor packaging structure and method for forming the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3417079B2 (ja) * 1994-08-31 2003-06-16 ソニー株式会社 半導体装置の製造方法
EP0860876A3 (de) * 1997-02-21 1999-09-22 DaimlerChrysler AG Anordnung und Verfahren zur Herstellung von CSP-Gehäusen für elektrische Bauteile
US6181569B1 (en) * 1999-06-07 2001-01-30 Kishore K. Chakravorty Low cost chip size package and method of fabricating the same
JP2001144228A (ja) * 1999-11-12 2001-05-25 Sanyo Electric Co Ltd 半導体装置とその製造方法
EP1270694B1 (en) * 2000-01-13 2006-10-18 Nitto Denko Corporation Porous adhesive sheet, semiconductor wafer with porous adhesive sheet, and method of manufacture thereof
JP3386029B2 (ja) * 2000-02-09 2003-03-10 日本電気株式会社 フリップチップ型半導体装置及びその製造方法
JP3548082B2 (ja) * 2000-03-30 2004-07-28 三洋電機株式会社 半導体装置及びその製造方法
US6975035B2 (en) * 2002-03-04 2005-12-13 Micron Technology, Inc. Method and apparatus for dielectric filling of flip chip on interposer assembly
EP1351298B1 (de) * 2002-03-28 2007-12-26 Infineon Technologies AG Method for producing a semiconductor wafer
JP2004022699A (ja) 2002-06-14 2004-01-22 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2004327910A (ja) * 2003-04-28 2004-11-18 Sharp Corp 半導体装置およびその製造方法

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