JP2003529998A - エラー訂正集積回路および方法 - Google Patents

Abstract

(57)【要約】 集積回路の組合せ論理回路の動作で生じるエラーが訂正される。この組合せ回路は、入力信号からの中間信号のベクトルを計算する。この組合せ論理回路は、この組合せ論理回路がエラーなしに作動する場合、このベクトルは繰り返しコードでないエラー訂正コードに属するように設計される。この組合せ論理回路は、各々が他のセクションとは無関係に中間信号のそれぞれを計算する組合せ論理セクションを含む。エラー訂正回路は、これらの誤ったベクトルが所定数の中間信号が少ない訂正ベクトルとは異なる場合、誤ったベクトルをエラー訂正コードに基づいて最も近い訂正ベクトルに写像する計算で出力信号をベクトルから計算する。

Description

【発明の詳細な説明】

【０００１】 欠陥はディジタル集積回路で主要な問題である。誤った信号を発生する集積回
路の使用を避けるために、欠陥であることが見つかった製品および全集積回路が
廃棄された後、集積回路は広範囲にテストされる。いかなる小さい欠陥によって
も、集積回路は、誤ったディジタル信号を発生する。この問題は、集積回路がよ
り複雑になるにつれて増加する。したがって、テスティングおよび廃棄は、無駄
にされたシリコンおよび無駄にされたテスティング時間によって集積回路のコス
トはますます増加する。さらに、テスティングは、例えば、アルファ粒子あるい
は過度の雑音のために使用中「ソフト」エラーを防止しない。

【０００２】 ディジタル集積メモリの場合、この問題は、エラー訂正コードのワードを記憶
することによって処理される。エラー訂正コードが使用される場合、全ての可能
な２進ワードがメモリに記憶されるだけでなく、全ての可能なワードの部分集合
も記憶される。この部分集合のワードは、エラー訂正コード「の（ｉｎ）」ワー
ドと称される。エラー訂正コードのワードは、少なくとも「ｈ」ビット桁（ｈは
少なくとも３である）互いに異なる。ワードがメモリが読み出され、それが部分
集合のワードでない場合、ワードは最少のビット桁数異なる部分集合のワードに
訂正される。したがって、ビットエラーは、ビットエラー数がｈ／２よりも小さ
い場合、訂正される。

【０００３】 この方式は、メモリに記憶されたワードのエラーの訂正に限定される。例えば
、アドレスデコーダのエラーはこのように防止されない。そしてまた、この方式
は、全信号をメモリから引き出すよりもむしろ「組合せ論理」回路、すなわち若
干の組合せ論理機能を使用して入力信号から出力信号を論理的に計算する回路に
用いられない。

【０００４】 エラー訂正コードは伝送回路のエラーを防ぐためにも使用される。エンコーダ
、デコーダおよびエンコーダとデコーダとの間の伝送回路で構成される回路では
、符号化データは、伝送回路によってエンコーダからデコーダへ伝送される（コ
ピーされる）。エンコーダは、エンコーダの入力信号を伝送回路の出力から再構
成できるようにするエラー訂正コードを使用する。デコーダは、伝送回路で生じ
たエラーを訂正する。

【０００５】 この方式は、伝送回路、すなわち直接の入出力関係を有する回路のエラーの訂
正向きであるので、入力は出力から復元できる。より複雑な入出力関係を有する
回路を通る伝送中生じるエラーは、回路の入出力関係がコードのエラー訂正機能
を妨害する場合、このように訂正できない。これは、例えば出力が入力ビットの
いくつかのＡＮＤおよび／またはＯＲによってだけ決まる場合である。一般に、
エラー訂正コードの入力信号を入力することは、入力ビットのＡＮＤおよびＯＲ
等を含む任意の入出力関係を有する任意の組合せ論理回路を通る伝送中生じるエ
ラーを訂正する解決策では全くない。

【０００６】 任意の回路のエラー訂正問題は、いわゆる多数決技術の使用によって技術上解
決された。多数決は一般にディジタル回路のエラーの訂正を可能にする。多数決
を用いるために、各々が同じ入力を受信する多数の同じ回路のコピーが使用され
る。結果として、エラーを除外すると、全コピーは同じ出力信号を出力する。正
式に言えば、これは、出力信号が、出力の各ビットが繰り返し生じるいわゆる繰
り返しコードのコードワードであることを意味する。出力信号が異なる場合、多
数のコピーによって出力される信号はディジタル出力として使用される。任意あ
るいは少数のコピーが誤った信号を発生する場合、この信号は出力で抑制される
。回路の少なくとも３つのコピーは最少のエラー訂正機能に対して実行される必
要があるので、多数決は、任意の論理回路に対するエラー問題であるがかなりの
オーバーヘッドという犠牲を払って解決する（少なくとも減少させる）。

【０００７】 他のものの中で、本発明の目的は、伝送回路よりもより複雑である組合せ論理
回路からエラー訂正信号を発生できるようにし、エラー訂正が多数決に必要とさ
れるよりも少ないオーバーヘッドを必要とすることにある。

【０００８】 本発明による方法は、請求項１に記載されていて、本発明にわる回路は請求項
４に記載されている。本発明による回路では、複雑な組合せ機能を計算する組合
せ回路によって引き起こされるエラーが訂正される。組合せ論理回路は、各々が
他のセクションと並列に中間信号を発生する相互に独立したセクションで構成さ
れる。全セクションの組合せは、このセクションが少しもエラーなして作動する
場合、出力信号のビットはエラー訂正コードのコードワードを形成するように設
計される。セクションの数は、実際に必要とされる出力信号数よりも大きいが、
繰り返しコード以外のコード、例えばハミングコードを使用することによって、
セクション数は出力信号数の３倍よりも小さい。１つのセクションのエラーは、
エラー訂正回路によって訂正される１つの中間信号だけにエラーを生じる。通常
、組合せ回路は、シリコン領域、すなわち、シリコン領域を最少にするためにで
きるだけ多くのロジックを共用する異なる出力ビットを発生する回路を最少にす
るように設計される。この点で、別々のセクションの使用は、シリコン使用の増
加を意味するが、この増加のコストは、組合せ論理回路がエラーにより廃棄され
ねばならない場合のシリコン領域の無駄のコストよりも小さい。

【０００９】 組合せ論理回路は、請求項がその入出力関係が逆にできない組合せ論理回路に
関しているという点で従来のエラー訂正コードのためのエンコーダでないことに
注目すべきである。これは、通常、たとえ組合せ論理回路がエラーなしで作動す
るとしても、入力信号を組合せ論理回路の出力から決定できないことを意味する
。本発明は、組合せ回路の機能に応用するので、たとえこの回路がエラーなしで
作動するとしても、入力信号のいくつかの異なる値は、組合せ論理回路の同じ出
力およびこの回路全部の同じ出力を生じ得る。この回路がエラーなしで作動する
場合、これは、入力の明白な再構成を出力から可能にするために必ず逆にできる
エラー訂正コードに対するエンコーダの入出力関係と異なっている。

【００１０】 実施例では、このセクションの第１の部分は、他の回路による使用のための情
報ビットを発生し、このセクションの第２の部分は、情報ビットのエラーの検出
および訂正のためのエラー訂正ビットを発生する。このような回路の設計のため
の開始点は情報ビットを発生するのに必要とされる入出力関係である。これは、
所望の論理機能の問題であり、設計される特定の回路しだいである。エラー訂正
ビットを発生するセクションの入出力関係は、情報ビットからのエラー訂正ビッ
トの計算が続く情報ビットの計算に対応する機能を構成することによってこのこ
とから得られる。

【００１１】 したがって、エラー訂正ビットを発生する各セクションは、中間信号からのエ
ラー訂正信号の計算が続く情報信号を計算するセクションの出力信号に等しい中
間信号の計算に対応する機能を実行する。しかしながら、このことは、論理回路
がエラービットを発生するセクションの全中間信号の計算を必要とすることを意
味しない。各々のこのようなセクションの回路は、全体としてシリコン領域の総
量を最少にするために最適化される。このセクションに対して必要とされるシリ
コン領域は、通常中間信号およびエラー訂正信号を計算する回路が別々に最適化
される場合よりも非常に少ないことが分かった。

【００１２】 一般に、エラーなしで作動する場合、組合せ論理回路は、出力で必要とされる
これらの出力信号を発生できるだけである。その入力信号が何であっても、不必
要な信号を形成することはできない。このことは、必ずしもエラー訂正コードの
全ての可能なベクトルが発生されるとは限らないことを意味する。特に、各情報
信号の可能な値を個別に考察する場合、組合せ論理回路は、これらの空間のデカ
ルト積をとることによって得られた可能な情報信号の仮想空間（すなわち、異な
る情報信号セクションの出力信号の可能な値を組合せ、同じ入力信号に対するこ
れらの信号が生じるかどうかを無視することによって得られた空間）から全信号
を発生しない。

【００１３】 本発明の実施例では、集積回路は複数の出力を有するセクションを含む。この
ようなセクションの論理ゲートが適切に機能を果たさない場合、出力のいくつか
は結果としてエラーであり得る。したがって、単一回路エラーはいくつかの誤っ
た信号を生じ得る。この実施例では、集積回路は、セクションの異なる組合せか
らの入力ビットが結合される複数のエラー訂正のレイヤを含む。これによってこ
のような回路エラーを訂正できる。

【００１４】 本発明のこれらのおよび他の有利な態様は下記の図を使用してより詳述される
。

【００１５】 図１は、組合せ論理機能性を有する組合せ論理回路１０と、訂正決定回路１２
と、訂正回路１４と、多数の走査チェーンレジスタ１７ａ〜１７ｇとを含む回路
を示す。この組合せ論理回路１０は、多数の個別セクション（その番号１００ａ
〜１００ｇだけが簡単にするために明確に示されている）で構成されている。こ
のセクション１００ａ〜１００ｇは、共通入力端子１１に結合された入力端子を
有する。このセクションの出力は一緒に、訂正決定回路１２の入力に走査チェー
ンレジスタ１７ａ〜１７ｇを介して結合されるベクトル出力インタフェース１６
を形成する。この訂正回路１４は、訂正セクション（その３つの１４０ａ、１４
０ｂ、１４０ｃだけが簡単にするために明確に示されている）を含む。組合せ論
理回路１０のセクション１００ａ〜１００ｇの数は、エラーの訂正を可能にする
冗長性をもたらす訂正セクション１４０ａ〜１４０ｄの数よりも大きい。組合せ
論理回路１０のセクションの部分集合の出力端子は、訂正回路１４のセクション
のそれぞれの入力端子に結合される。訂正決定回路１２は、訂正セクション１４
０ａ〜１４０ｄのそれぞれに結合される出力端子を有する。訂正回路１４のセク
ション１４０ａ〜１４０ｄの出力は一緒に、この回路の出力端子１８を形成する
。

【００１６】 組合せ論理回路１０は、製造エラーを受ける傾向があるかなりの数の回路によ
って実現される複号入出力関係を有する。

【００１７】 動作において、組合せ論理回路１０のセクション１００ａ〜１００ｇは、それ
ぞれのディジタル中間出力ビットを計算する。１例では、これらの出力ビットは
、訂正回路１４に接続されるセクション１００ａ〜１００ｄおよび残りのセクシ
ョン１００ｅ〜１００ｇのそれぞれによって計算される「機能」ビットおよび「
エラー訂正」ビットを含む。機能ビットは、この回路に要求される入力端子１１
と出力端子１８との間のＩ／Ｏ関係により計算される。エラー訂正ビットは、セ
クション１００ａ〜１００ｇの出力ビットは一緒にエラー訂正コードに基づいて
ベクトルを形成するように計算される。エラー訂正コードは、エラー訂正ビット
が機能ビットで構成されるベクトルの機能に対応するという事実によってこの例
で規定され、この機能は、２つのベクトルがｘ（＞０）ビットにおいて異なる場
合、エラー訂正ビットの対応するベクトルが少なくとも２＊ｔ＋１−ｘビットだ
け（ｘ＜２＊ｔ＋１の場合；さもなければ、ｘ＞２＊ｔ＋１の場合、同じエラー
訂正ビットを含むいかなるエラー訂正ビットも使用されてもよい）異なるように
選択される。「ｔ」は、ここでは訂正できるビットエラー数を示す正の整数であ
る。機能ビットのこのような機能は、エラー訂正コードのフィールドからそれ自
体公知である。例えば、１ビット（ｔ＝１）エラー訂正ハミングコードを使用し
てもよい。より一般的には、エラー訂正コードは、このコードに基づくいかなる
２つのベクトルも同一であるかあるいは少なくとも２＊ｔ＋１ビットにおいて異
なるという事実によって規定される。

【００１８】 セクション１００ａ〜１００ｇからの出力は一緒にエラー訂正コードに基づい
てベクトルを形成するが、セクション１００ａ〜１００ｇが入力信号に応じてこ
のエラー訂正コードに基づいて全ベクトルを形成できることは決して必要でない
ことに注目すべきである。例えば、ベクトル０００００００はエラー訂正コード
であるが、出力００００が機能ビットから必要とされない場合、選択１００ａ〜
１００ｇは、このベクトルのビットを形成できない。

【００１９】 訂正決定回路１２は、エラー数がエラー訂正コードのエラー訂正容量を超えな
いと仮定すれば、機能ビットを発生するセクション１００ａ〜１００ｄの出力の
ベクトルを訂正することが必要である訂正を決定する。この訂正回路１４は、訂
正決定回路１２によって決定された訂正を使用し、組合せ論理回路のセクション
１００ａ〜１００ｄによってビット出力を訂正する。エラー訂正回路１４の各セ
クション１４０ａ〜１４０ｄは、例えば「排他的論理和」ゲートである。

【００２０】 通常の環境の下では、組合せ論理回路１０は、設計されたように少しのエラー
もなしに作動する。この場合、訂正は全く必要とされなく、訂正回路は、セクシ
ョン１００ａ〜１００ｄによって機能ビット出力を通す。しかしながら、組合せ
論理回路が設計されたように作動しない場合、エラー数はコードのエラー訂正容
量を超えない場合、訂正決定回路１２および訂正回路１４は、出力端子１８の信
号がそれにもかかわらず設計されたようであることを保証する。

【００２１】 走査チェーンレジスタ１７ａ〜１７ｇは任意である。回路で挿入される場合、
これらのレジスタは、従来の走査テスト技術により組合せ論理回路１０の機能の
テスティングを可能にする。さらに、このレジスタは、この回路の動作をパイプ
ラインするために使用されてもよいが（組合せ論理回路１０、およびエラー訂正
回路１２の機能は異なるクロックサイクルで実行される）、これが所望されない
場合、レジスタ１７ａ〜１７ｇは、この回路がテストモードでない場合、トラン
スペアレントのままにされてもよい。走査テストは、いかなるエラー訂正前でも
組合せ回路１０にいかなるエラーがあるかどうかを示す。これは、回路をあまり
にも多数のエラーを有するのでエラー訂正回路１４によって訂正されないエラー
なしの回路である回路およびエラーなしであるがそのエラーが訂正できる回路に
分類するのを可能にする。第１および第３の種類の回路は、異なる品質製品とし
て販売され、前者は、より過酷な環境（例えばアルファ粒子にさらされる）での
動作に適している。エラー訂正回路１４の出力端子１８の後ろにもまた走査チェ
ーンレジスタ（図示せず）を挿入することによって、エラー訂正回路１４および
訂正決定回路１２の動作もまた、組合せ論理回路１０から別々にテストできる。
通常、走査チェーンレジスタ（図示せず）は、組合せ論理回路１０の前の入力端
子にもまた挿入され、テスト中組合せ論理回路に供給されたテストパターンを制
御する。しかし、入力が他の方法で（例えば、直接にＩＣピンを介して）アクセ
スできる場合、テストパターンは、走査チェーンなしで組合せ論理回路にも供給
されてもよい。

【００２２】 １ビットエラー訂正ハミングコードが使用されてもよいが、本発明は、任意の
エラー訂正コードに限定されない。エラー訂正の重要な文献から公知である多数
の訂正決定および訂正回路は図１の回路で使用できる。これらの回路は、訂正ビ
ットが機能ビットから計算でき、機能ビットとともに伝送される伝送システムに
対して公知であるので、訂正ビットは、機能ビットの伝送の最中で生じた機能ビ
ットのエラーを訂正するために使用できる。しかしながら、本発明では、エラー
訂正コードは、組合せ論理回路１０の機能ビットの計算中生じるエラーを訂正す
るために使用され、伝送中生じるエラーを必ずしも訂正しない。組合せ論理回路
１０は、好ましくは、訂正決定回路１２および訂正回路１４に、すなわち使用さ
れるエラー訂正コードを正当化するような多数のエラーを発生しない接続を介し
て直接に結合される。

【００２３】 計算エラーの訂正は、伝送エラーの訂正よりも多くの注意を必要とする。回路
エラーを訂正できるために、まず第一に、エラー訂正ビットを計算するセクショ
ン１００ｅ〜１００ｇは、機能ビットを計算するセクション１０ａ〜１０ｄの出
力端子からでなく、エラー訂正ビットを組合せ論理回路１０の入力端子１１から
計算する。したがって、エラー訂正ビットを計算する各セクション１００ｅ〜１
００ｇは、エラー訂正ビットを機能ビットのコピー計算の結果から計算すること
が続く機能ビットの計算をコピーすることに等しい機能を実行する（それに反し
て、伝送中のエラーを訂正するために、エラー訂正ビットは情報ビットから計算
できる）。直ちに、これは、エラー訂正ビットを計算するセクション１００ｅ〜
１００ｇが機能ビットを計算するセクション１００ａ〜１００ｄのコピーを含む
ことを必要とするように見え得る。しかしながら、エラー訂正ビットだけは、エ
ラー訂正ビットを計算するセクションから必要とされ、機能ビットは、エラー訂
正ビットを計算するセクションから必要とされない。エラー訂正ビットを計算す
るセクション１００ｅ〜１００ｇの回路、すなわち各々が単一エラー訂正ビット
の計算を実行するための回路は、全体としてこの計算を実行するように最適化さ
れる。これらのセクション１００ｅ〜１００ｇは、機能ビットおよびエラー訂正
ビットをそれぞれ計算する個別に最適化部分から成らない。これは、一般に各々
のおよびあらゆる情報信号のコピーはエラー訂正ビットを計算するセクション１
００ｅ〜１００ｇに全くないことを意味する。結果として、各セクション１００
ｅ〜１００ｇは、一般に機能ビットおよびエラー訂正ビットを別々に計算する回
路よりも非常に小さい。

【００２４】 第二に、そのエラーが訂正されねばならない組合せ論理回路１０は、各々が出
力１６でビットの異なるビットを計算する個別のセクション１００ａ〜１００ｇ
で分割される。これは、共有回路が出力端子１６で２以上の出力ビットの計算で
使用される状態を避ける。後者の状態は、回路エラーを複数のビットエラーを生
じさせることができる。したがって、共有回路を避けることによって、そのエラ
ーが訂正しなければならない組合せ論理回路の単一回路エラーが組合せ論理回路
１０の出力端子１６で２ビット以上のエラーを全く生じないことを保証する。

【００２５】 訂正計算回路１２は、計算機能ビットおよび計算エラー訂正ビットの両方を組
合せ論理回路１０のセクション１００ａ〜１００ｇから受け取る。これらの機能
ビットおよびエラー訂正ビットから、訂正決定回路１２は、必要ならば、機能ビ
ットを出力端子１８に送る前に機能ビットを訂正するために訂正決定回路１２が
エラー訂正回路１４に供給する機能ビットのための訂正を計算する。

【００２６】 組合せて、訂正決定回路１２およびエラー訂正は、機能ビットおよびエラー訂
正ビットを発生するセクション１００ａ〜１００ｇの結合出力がセクション１０
０ａ〜１００ｇが適切に作動する場合に生じ得る多数の可能な結合出力の中の１
つであるか否かを検出する機能を果たす。そうでない場合、少なくともエラーで
あるセクションの数があまり大きくないならば、セクション１００ａ〜１００ｇ
が適切に作動するときに生じ得る最も近い可能な出力値にセクション１００ａ〜
１００ｇの出力を訂正する訂正が決定される。

【００２７】 さらに、多数のエラー訂正方式は、伝送中エラーを訂正するエラー訂正コード
の技術から公知である。この技術は、受信ビットと訂正との関係の機能的記述と
同様に訂正されねばならないビットとエラー訂正ビットとの関係の機能的記述を
行う。本発明では、これらの機能的記述は、エラー訂正ビットを計算するセクシ
ョン１００ｅ〜１００ｇの設計および訂正決定回路１２に応用される。もちろん
、訂正決定回路１２そのもので生じる少しのエラーも訂正されない。したがって
、訂正決定回路１２は、好ましくは、できるだけ簡単に保たれる。実施例では、
これは線形エラー訂正コードを使用することによって実現される。線形エラー訂
正コードの場合、訂正決定回路は小さく保つことができる。

【００２８】 線形訂正コードにおいて、あらゆるエラー訂正ビットは、（数０，１のフィー
ルドにおいて、ここで加算は排他的論理和、乗算は論理ＡＮＤに対応する）機能
ビットの重み付け和である。したがって、各エラー訂正ビットは、それぞれの機
能ビットに対する成分を有する重みベクトルに対応する。この成分は、関連エラ
ー訂正ビットに対する各機能ビットに対して適切であるように１あるいは０の値
を有する。結果として、エラー訂正ビットを計算するセクション１００ｅ〜１０
０ｇにおいて、そのためにこのエラー訂正ビットに対する対応成分が１である機
能ビットのこれらのコピーだけが寄与する。エラー訂正ビットは、これらの機能
ビットの排他的オアである。このエラー訂正ビットを計算するセクション１００
ｅ〜１００ｇは、これらの機能ビットを計算し、この機能ビットの排他的オアを
とることに等しい機能を実行する。排他的オアの計算は、セクションで機能ビッ
トの計算と統合されてもよい。これは、セクションを最適化できるようにするの
で、このセクションは最少のシリコン領域を必要とする。真理値表は、選択およ
び真理値を使用できることを実現する最小回路の入力値の機能として関連機能ビ
ットの排他的オアのために形成できる。

【００２９】 同様に、線形エラー訂正コードの場合、エラー訂正は、機能ビットおよびエラ
ー訂正ビットの重み付け和、すなわち機能ビットおよびエラー訂正ビットの部分
集合の排他的オアを計算することを含む。この計算は比較的少ない回路で実現で
きる。

【００３０】 もちろん、線形訂正コードは、それからベクトル（通常ベクトルの部分集合）
が本発明を実行するために使用されてもよいエラー訂正コードの一例だけである
。非線形コードも使用されてもよい。さらに、図１は、対称コード（すなわち、
選択が少しのエラーも生じない場合に組合せ論理回路１０のセクション１００ａ
〜１００ｇによって発生されたビットの部分集合が出力のビットに直接に対応す
るコード）を使用する実施例を示すが、本発明は対称コードに限定されない。セ
クション１００ａ〜１００ｇの非ゼロの出力がたとえエラーが全くなくてもこの
回路の出力端子１８を発生するように修正される非対称コードも使用されてもよ
い。

【００３１】 重要である唯一のことは、訂正決定回路１２および訂正回路１４が一緒にエラ
ー訂正機能に従ってベクトル出力インタフェース１６の信号を出力端子１８の信
号に変換する機能を果たす。ここで、エラー訂正機能は、相互に限られた桁数（
選択出力）でだけ訂正ベクトルと異なる異なるアーギュメントベクトルに対する
同じ結果を生じる機能として規定される。同時に、組合せ論理回路１０は、組合
せ論理回路が設計されているように機能を果たす場合、全て同じ訂正出力を生じ
る異なるアーギュメントベクトルとは限定された桁数未満で異なる前述の「訂正
ベクトル」だけを発生しなければならない意味で訂正決定回路１２および訂正回
路１４の組合せに対応しなければならない。したがって、組合せ論理回路１０の
個別のセクション１００ａ〜１００ｇは、互いに適合されねばならないので、一
緒にこのセクションは、設計されるように作動される場合にこれらの「訂正ベク
トル」だけを生じる。これは、例えば、各々が機能ビットのコピーからエラー訂
正ビットを計算する機能を有するエラー訂正ビットを発生する多数のセクション
１００ｅ〜１００ｇを設計することによって実現される。

【００３２】 さらに、図１は各々が出力として単一ビットを有するセクション１００ａ〜１
００ｇによって本発明を示しているが、しかし本発明からそれないで多数ビット
出力を有するセクションが使用されてもよい。これは、例えば、各々２つの値以
上を含む範囲からの数字のセットの誤った数字を訂正する既知のエラー訂正コー
ドと組合せて行うことができる。

【００３３】 図２は、エラー訂正の２つのレイヤを有する回路を示す。この回路は、第１の
機能ブロック２０ａ〜２０ｃ（３つの機能ブロックは例として示されているが、
任意の数が存在してもよい）と、全エラー訂正ビット発生器２２と、全エラー訂
正回路２４とを含む。この回路の入力端子２６は、第１の機能ブロック２０ａ〜
２０ｃおよびエラー訂正ビット発生器２２に結合されている。機能ブロック２０
ａ〜２０ｃおよび全エラー訂正ビット発生器２２の出力端子は、全エラー訂正回
路２４に結合される。全エラー訂正回路２４の出力はこの回路の出力２８を形成
する。

【００３４】 機能ブロック２０ａ〜２０ｃの第１のブロック２０ａは、機能回路２２０、ロ
ーカルエラー訂正ビット発生器２０２およびローカルエラー訂正回路２０４を含
むように示されている。この入力端子２６は機能回路２２０およびローカルエラ
ー訂正ビット発生器２２２に結合される。機能回路２２０およびローカルエラー
訂正ビット発生器２２２の出力端子はローカルエラー訂正回路２２４に結合され
ている。ローカルエラー訂正回路２２４の出力端子は、エラー訂正回路２４の入
力に結合されている。他の機能ブロック２０ａ〜２０ｃは好ましくは全て、各々
が機能回路、ローカルエラー訂正ビット発生器およびローカルエラー訂正回路を
含む機能ブロックの第１のブロック２０ａと同じ一般構造を有する。異なるブロ
ック２０ａ〜２０ｃのこの機能回路２００は、この回路の必要とされる機能によ
り相互に異なる内部構造を有する。一般に、機能回路は、相互に接続された論理
ゲート（図示せず）の集合体を含み、この機能回路２００の出力の中の異なる出
力は、機能回路２００の共通論理ゲートの出力によって決まる。

【００３５】 全エラー訂正ビット発生器２２は、全エラー訂正ビット発生器回路２２０とエ
ラー訂正ビット訂正回路２２２とを含む。この入力端子２６は、全エラー訂正ビ
ット発生器回路２２０の入力端子に結合され、この全エラー訂正ビット発生器回
路２２０は、同様にエラー訂正ビット訂正回路２２２に結合された出力端子を有
する。エラー訂正ビット訂正回路２２２はエラー訂正回路２４に結合される。

【００３６】 全エラー訂正回路２４は、多数の部分エラー訂正回路２０ａ〜２０ｄ（例とし
てこのような部分エラー訂正回路の中の４つが示されている）を含む。機能ブロ
ック２０ａ〜２０ｃの出力と全エラー訂正ビット発生器２２はそれぞれ、多数の
ビット出力を含む。機能ブロック２０ａ〜２０ｃからのビット出力の異なるグル
ープ（一般的にはグループは１ビットだけで構成されている）は、部分エラー訂
正ビットのそれぞれに結合されている。一般に２ビット以上が各グループに含め
られることを除いて、同じことが、全エラー訂正ビット発生器２２のビット出力
の異なるグループに対して当てはまる。各部分エラー訂正回路２４０ａ〜２４０
ｄは、機能ブロック２０ａ〜２０ｃの全てのビットのグループおよび全エラー訂
正ビット発生器２２からの入力を受信する。

【００３７】 動作において、機能回路２２０は、この回路が実行しなければならない機能に
よって必要に応じてその入力端子２６で受信された信号のある論理機能である出
力を発生する。この目的のために、機能回路２２０は、相互に接続された論理ゲ
ート（図示せず）の集合体を含む。ローカルエラー訂正ビット発生器２０２は、
入力端子２６で受信された信号からエラー訂正情報を計算する。このローカルエ
ラー訂正発生器は、機能回路２２０およびローカルエラー訂正ビット発生器２２
２の両方が設計されたように作動する場合、機能回路２２０およびローカルエラ
ー訂正ビット発生器２２２がエラー訂正コードのベクトルを形成するように設計
された。すなわち、異なる可能な出力ベクトルは、少なくとも所定数のビット桁
において互いに異なる。ローカルエラー訂正回路２２４は、機能回路２２０およ
びローカルエラー訂正ビット発生器２２２の組合せの出力信号がエラー訂正コー
ドのベクトルである場合に修正された機能回路２２０の出力信号を通す。これが
この場合でないならば、これは、機能回路２２０および／またはローカルエラー
訂正ビット発生器２２２の動作のエラーが原因である。次に、ローカルエラー訂
正回路２２４は、少なくともビット桁数において機能回路２２０およびローカル
エラー訂正ビット発生器２２２によって出力されたベクトルとは異なるエラー訂
正コードの訂正ベクトルを決定するかあるいは少なくともエラー訂正回路２２４
は、機能回路２２０の出力に相当するこの訂正ベクトルの一部を決定する。ロー
カルエラー訂正回路２２４は訂正ベクトルのこの部分を出力する。

【００３８】 全エラー訂正ビット発生器２２は、エラー訂正ビットを発生するので、機能ブ
ロック２０ａ〜２０ｃおよび全エラー訂正ビット発生器２２の結合出力は、機能
ブロック２０ａ〜２０ｃおよび全エラー訂正ビット発生器２２が設計されたよう
な機能を果たす場合あるいは少なくともローカルエラー訂正回路２２４および機
能ブロック２０ａ〜２０ｃのその均等物のいずれかが機能回路２２０および他の
機能ブロック２０ｂ〜２０ｃの対応する機能回路のエラーを訂正できる場合、全
エラー訂正コードのベクトルを形成する。図２の場合、これらのベクトルは、各
サブベクトルがそれ自体のエラー訂正コードである多数のサブベクトル（部分エ
ラー訂正回路２４０ａ〜２４０ｄがあるのと同じ数のサブベクトル）で構成され
ている。各サブベクトルは、機能ブロック２０ａ〜２０ｃの全てからのビットグ
ループ（各グループは一般的には１ビットで構成される）および全エラー訂正ビ
ット発生器２４からのビットグループを含む。

【００３９】 エラー訂正回路２４は、機能ブロック２０ａ〜２０ｃによって発生されたベク
トルのエラーを訂正する。各部分エラー訂正回路２４０ａ〜２４０ｄは、それに
供給されたグループビットのエラーを訂正する。部分エラー訂正回路２４０ａ〜
２４０ｄの訂正出力あるいは機能ブロック２０ａ〜２０ｃからのビットに対応す
るこれらの出力の少なくとも一部は、一緒に全エラー訂正回路の出力端子２６を
形成する。

【００４０】 機能ブロック２０ａ〜２０ｃの出力ビットは異なる部分エラー訂正回路２４０
ａ〜２４０ｃにわたって分配されるために、機能ブロックのいずれかの主要エラ
ー（すなわち、多数のこの機能ブロック２０ａ〜２０ｃの出力ビットあるいはこ
の機能ブロック２０ａ〜２０ｃの出力ビットの全てさえ影響を及ぼすエラー）を
訂正できる。したがって、機能回路２００のような機能ブロック２０ａ〜２０ｃ
の機能回路は、このような主要エラーを避けるために個別のセクションに分割さ
れる必要がない。機能ブロック２０ａ〜２０ｃは別個であるために、エラー訂正
機能がこの場合得られる。

【００４１】 本発明からそれないで、全エラー訂正回路２４は、機能回路２００と第１の機
能ブロックのローカルエラー訂正回路２０４との間（および同様に他の機能ブロ
ックの同様な回路間）にも挿入されてもよい。これは、ローカルエラー訂正回路
２０４等によるエラーの訂正前に部分エラー訂正回路２４０ａ〜２４０ｃによっ
て機能ブロックの主要エラーの訂正を可能にする。

【００４２】 もちろん、パイプラインレジスタ（図示せず）は、例えば、一方の機能ブロッ
ク２０ａ〜２０ｃおよび全エラー訂正ビット発生器２２と他方の全エラー訂正回
路２４との間および／または一方の機能回路２００およびローカルエラー訂正ビ
ット発生器２０２と他方のローカルエラー訂正回路２０４（および他の機能ブロ
ック２０ｂ、２０ｃの等しい桁において）との間でこの回路に挿入されてもよい
。これらの桁の各々あるいは両方のレジスタは、テスティングがエラーなしで機
能を果たす回路とエラーが訂正される機能とを区別するためにも使用できる。

【００４３】 図３は、各機能回路ＦＣ０、ＦＣ１、ＦＣｉ（ｉが、任意の数の機能回路があ
り得ることを示す指数を表す）のビット出力が異なる「ローカル」エラー訂正回
路ＥＣ１１、ＥＣ１２、ＥＣ１ｊ、ＥＣ１Ｎにわたって分配され、各エラー訂正
回路が各異なる機能回路ＦＣ０、ＦＣ１、ＦＣｉから１つの出力ビットを受信す
ることを除いて図２の回路と同様である回路を示している。（図３に関して、「
ローカル」エラー訂正回路ＥＣ１１、ＥＣ１２、ＥＣ１ｊ、ＥＣ１Ｎは「第１の
レイヤエラー訂正回路」と呼ばれる；図３の実施例では、これらの回路は機能回
路ＦＣ０、ＦＣ１、ＦＣｉの特定の機能回路の一部ではない）。入力に結合され
たエラー訂正ビット発生器回路３０２ａ〜３０２ｂは、第１のレイヤの各エラー
訂正回路ＥＣ１１、ＥＣ１２、ＥＣ１ｊ、ＥＣ１Ｎ‐１のために含まれ、エラー
訂正ビットエラー訂正回路３２２が続くエラー訂正ビット発生器回路３２０は、
第２のレイヤのエラー訂正回路ＥＣ２１、ＥＣ２２、ＥＣ２ｊ、ＥＣ２Ｎ‐１の
ために設けられている。

【００４４】 第１のレイヤのエラー訂正回路ＥＣ１１、ＥＣ１２、ＥＣ１ｊ、ＥＣ１Ｎ‐１
は、（エラーが全くない場合）同じ機能回路ＦＣ０、ＦＣ１、ＦＣｉからの出力
ビットに相当する第１のレイヤのエラー訂正回路ＥＣ１１、ＥＣ１２、ＥＣ１ｊ
、ＥＣ１Ｎ‐１の異なるエラー訂正回路の出力が異なる部分エラー訂正回路ＥＣ
２０、ＥＣ２１、ＥＣ２ｊ、ＥＣ２Ｎ‐１にも接続されるように接続される。（
図３に関して、「部分」エラー訂正回路ＥＣ２１、ＥＣ２２、ＥＣ２ｊ、ＥＣ２
Ｎ‐１は、「第２のレイヤエラー訂正回路」と呼ばれる）。

【００４５】 図３の実施例の機能回路ＦＣ０、ＦＣ１、ＦＣｉ間の接続は表１に記載される
ようになる。

【００４６】 ［表１］ ＦＣ０ ＦＣ１ ＦＣｉ ＥＣ１０ ０ ０ ０ ＥＣ１１ １ １ １ ＥＣ１ｊ ｊ ｊ ｊ ＥＣ１Ｎ−１ Ｎ−１ Ｎ−１ Ｎ−１ 表１では、Ｎ個のラベル０，１．．ｊ，．．Ｎ‐１は、各機能回路ＦＣ０、Ｆ
Ｃ１、ＦＣｉの個別ビット出力に割り当てられた。表のエントリは、行の頭のエ
ラー訂正回路ＥＣ１０、ＥＣ１１、ＥＣ１ｊ、ＥＣ１Ｎ‐１に接続されている機
能回路ＦＣ０、ＦＣ１、ＦＣｉの出力のラベルを示す。

【００４７】 表ＩＩは、第１のレイヤのエラー訂正回路ＥＣ１０、ＥＣ１１、ＥＣ１ｊ、Ｅ
Ｃ１Ｎ‐１および第２のレイヤのエラー訂正回路ＥＣ２０、ＥＣ２１、ＥＣ２ｊ
、ＥＣ２Ｎ‐１との間の接続を示す。

【００４８】 ［表２］ ＦＣ０ ＦＣ１ ＦＣｉ ＥＣ２０ ０ １ ｉ ＥＣ２１ １ ２ ｉ＋１ｍｏｄＮ ＥＣ２ｊ ｊ ｊ＋１ ｉ＋ｊｍｏｄＮ ＥＣ２Ｎ−１ Ｎ−１ ０＝ＮｍｏｄＮ １＋Ｎ−１ｍｏｄＮ 表ＩＩでは、第１のレイヤのエラー訂正回路ＥＣ１０、ＥＣ１１、ＥＣ１ｊ、
ＥＣ１Ｎ‐１の出力は、回路エラーが全くない場合、この出力がぶらさがる機能
回路ＦＣ０、ＦＣ１、ＦＣｉのビット出力によって示される。列の頭で、機能回
路ＦＣ０、ＦＣ１、ＦＣｉは識別され、この表のエントリは、これらの機能回路
ＦＣ０、ＦＣ１、ＦＣｉのビット出力のラベル（０、１、．．ｊ、．．．）を識
別する。

【００４９】 簡単にされた例証によって、図３は、図示された機能回路ＦＣ０、ＦＣ１、Ｆ
Ｃｉに対応する信号線およびエラー訂正回路ＥＣ１．．．，ＥＣ２．．．へのこ
の信号線の接続だけを示している。実際には、多かれ少なかれ、機能回路があっ
てもよいしおよび／または多かれ少なかれ、各レイヤにエラー訂正回路があって
もよい。エラー訂正回路は、多かれ少なかれ接続部を有してもよい（例えば、図
３は、３つの機能回路ＦＣ０、ＦＣ１、ＦＣｉを有するので、第１のレイヤの各
エラー訂正回路ＥＣ１から第２のレイヤの４つのエラー訂正回路ＥＣ２への３つ
の接続部だけを示している。しかし多くの機能回路があり、第１のレイヤの各エ
ラー訂正回路が多くの入力および出力を有する場合、第１のレイヤの各エラー訂
正回路ＥＣ１からエラー訂正回路ＥＣ２の第２のレイヤへの多くの接続が行われ
る）。

【００５０】 もちろん、図３の実施例の接続は、（エラーが全くない場合）同じ機能回路Ｆ
Ｃ０、ＦＣ１、ＦＣｉからの出力ビットに相当する第１のレイヤエラー訂正回路
ＥＣ１１、ＥＣ１２、ＥＣ１ｊ、ＥＣ１Ｎ‐１の出力が再び異なる部分エラー訂
正回路ＥＣ２０、ＥＣ２１、ＥＣ２ｊ、ＥＣ２Ｎ‐１に接続される原理の例のみ
である。

【００５１】 エラー訂正回路が、（エラーが全くない場合）同じ機能回路ＦＣ０、ＦＣ１、
ＦＣｉからの出力ビットに相当する第１のレイヤのエラー訂正回路ＥＣ１１、Ｅ
Ｃ１２、ＥＣ１ｊ、ＥＣ１Ｎ‐１の異なる出力が第２のレイヤのエラー訂正回路
ＥＣ２１、ＥＣ２２、ＥＣ２ｊ、ＥＣ２Ｎ‐１の異なるエラー訂正回路に再度接
続されるように接続される場合、第１および第２のレイヤＥＣ１１、ＥＣ１２、
ＥＣ１ｊ、ＥＣ１Ｎ‐１、ＥＣ２１、ＥＣ２２、ＥＣ２ｊ、ＥＣ２Ｎ‐１の各エ
ラー訂正回路の入力は、個別の機能回路ＦＣ０、ＦＣ１、ＦＣｉから入力を受信
する。結果として、機能回路ＦＣ０、ＦＣ１、ＦＣｉの少しの対の主要エラーも
、第１のレイヤの少しの単一のエラー訂正回路ＥＣ１１、ＥＣ１２、ＥＣ１ｊ、
ＥＣ１Ｎ‐１あるいは第２のレイヤの少しの単一エラー訂正回路ＥＣ２１、ＥＣ
２２、ＥＣ２ｊ、ＥＣ２Ｎ‐１の入力にも訂正可能なエラー数以上を決してもた
らさない。したがって、異なる機能回路ＦＣ０、ＦＣ１、ＦＣｉからの同時主要
エラーが訂正される。

【００５２】 既に単独で第１のレイヤのエラー訂正回路ＥＣ１０、ＥＣ１１、ＥＣ１ｊ、Ｅ
Ｃ１Ｎ‐１は機能回路ＦＣのいかなる単一の機能回路のいかなる主要エラーも訂
正でき、異なる出力ビットに多数回加えられた図１に示された実施例に従って作
動することに注目される。したがって、第２のレイヤのエラー訂正回路ＥＣ２０
、ＥＣ２１、ＥＣ２ｊ、ＥＣ２Ｎ‐１なしの回路は元来役に立つ。図３に示され
たような第２のレイヤを加えることは、複数の機能回路ＦＣ０、ＦＣ１、ＦＣ２
の主要なエラーを含むより多くのエラーの訂正を可能にする付加的エラー訂正機
能をもたらす。

【００５３】 もちろん、パイプラインレジスタ（図示せず）は、例えば、一方の機能回路Ｆ
Ｃ０、ＦＣ１、ＦＣｉおよびエラー訂正ビット発生器３０２ａ〜３２０ｄと他方
の第１のレイヤのエラー訂正回路ＥＣ１０．．Ｎ‐１との間および／または一方
のエラー訂正回路ＥＣ１０．．Ｎ‐１およびエラー訂正ビット発生器３２０と他
方の第２のレイヤのエラー訂正回路ＥＣ２０．．Ｎ‐１のとの間でこの回路に挿
入されてもよい。したがって、異なる連続処理サイクルからの入力信号は、機能
回路ＦＣ０、ＦＣ１、ＦＣｉ、第１のレイヤのエラー訂正回路ＥＣ１０．．Ｎ‐
１および第２のレイヤのエラー訂正回路ＥＣ２０．．Ｎ‐１において並列に処理
されてもよい。これらの桁の各々あるいは両方のレジスタは、エラーなしで機能
を果たす回路とエラーが訂正される機能とを識別するテスティングのための走査
チェーンの一部としても使用できる。

【００５４】 図１におけるように、図２および図３のエラー訂正ビット発生器回路２０２、
２２０、３０２ａ〜３０２ｄ、３２０は、中間信号からのエラー訂正信号の計算
が続く機能回路ＦＣ０、ＦＣ１、ＦＣｉの出力信号に等しい中間信号の計算に対
応する機能を実行する。機能回路ＦＣ０、ＦＣ１、ＦＣｉは、入力信号の逆にで
きない論理組合せを含む複雑な回路であってもよい。しかしながら、これらの信
号は、エラー訂正ビット発生器２０２、２２０、３０２ａ〜３０２ｄ、３２０の
少しの出力にも必要でないので、これは、機能回路ＦＣ０、ＦＣ１、ＦＣｉの出
力信号のコピーを計算する論理回路がエラー訂正ビット発生器２０２、２２０、
３０２ａ〜３０２ｄ、３２０で必要であることを意味しない。各エラー回路ビッ
ト発生器２０２、２２０、３０２ａ〜３０２ｄ、３２０の回路は、シリコン領域
の総量を最少にするように最適化されてもよい。一般に、エラー訂正ビットの定
義に含まれる機能回路ＦＣ０、ＦＣ１、ＦＣｉの全出力信号のコピーは、これら
のエラー訂正ビットを発生するエラー訂正ビット発生器２０２、２２０、３０２
ａ〜３０２ｄ、３２０で発生されない。結果として、セクションに対して必要と
されるシリコン領域は、機能回路ＦＣ０、ＦＣ１、ＦＣｉの出力信号およびエラ
ー訂正ビットのコピーを計算する回路が別々に最適化される場合よりも通常小さ
いことが分かった。

【図面の簡単な説明】

【図１】 回路エラーを訂正する訂正回路を有する回路を示す。

【図２】 回路エラーを訂正する訂正回路を有する２つのレイヤ回路を示す。

【図３】 回路エラーを訂正する訂正回路を有する他の２つのレイヤ回路を示す。

【符号の説明】

１０ 組合せ論理回路 １１ 共通入力 １２ 訂正決定回路 １４ 訂正回路 １６ ベクトル出力インターフェース １７ａ〜１７ｇ 走査チェーンレジスタ ２０ａ〜２０ｃ 第１の機能ブロック １００ａ〜１００ｇ 個別セクション ２２ 全エラー訂正ビット発生器 ２００ 機能回路 ２２０ 全エラー訂正ビット訂正回路 ２２２ エラー訂正ビット訂正回路 ２４０ａ〜２４０ｄ 部分エラー訂正回路

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＪＰ (72)発明者 ジーク、ミューリング オランダ国5656、アーアー、アインドーフ ェン、プロフ．ホルストラーン、６ (72)発明者 ニコ、エフ．ベンショップ オランダ国5656、アーアー、アインドーフ ェン、プロフ．ホルストラーン、６ Ｆターム(参考） 5B001 AA03 AB02 AC01 AD01 AE06 5J042 BA01 BA19 CA00 CA13 CA20 CA22 CA26 DA05 5J065 AA01 AA04 AB01 AC04 AE02 AF03 AH04 AH11

Claims (12)

【特許請求の範囲】
1. 【請求項１】 集積回路の組合せ論理回路の動作で生じるエラーを訂正する方法であって、 入力信号を印加するステップと、 前記組合せ回路を使用して前記入力信号から中間信号のベクトルを計算するス
   テップであって、前記組合せ論理回路が、前記組合せ論理回路がエラーなしで作
   動する場合、前記ベクトルが繰り返しコードでないエラー訂正コードに属し、前
   記エラー訂正コードに基づいて前記入力信号と前記ベクトルとの論理関係が逆に
   できなく、前記組合せ論理回路が、各々が他のセクションから独立して前記中間
   信号のそれぞれを計算する組合せ論理セクションを含むように設計されることと
   、 誤ったベクトルが所定数の中間信号よりも少ない点で前記訂正ベクトルとは異
   なる場合、前記エラー訂正コードに基づいてこれらの誤ったベクトルを最も近い
   訂正ベクトルのための前記出力信号に写像する計算で出力信号を前記ベクトルか
   ら計算するステップとを含むことを特徴とする集積回路の組合せ論理回路の動作
   で生じるエラーを訂正する方法。
2. 【請求項２】 前記出力信号が、前記組合せ論理回路が誤りなしに作動する場合だけ各々が前
   記中間信号のそれぞれの機能である成分信号を含み、かつ前記出力信号が、前記
   組合せ回路がエラーなしに作動する場合、前記入力信号の逆にできない組合せ機
   能であることを特徴とする請求項１記載の方法。
3. 【請求項３】 前記エラー訂正コードが、前記出力信号の前記成分信号に対する可能な値の信
   号空間のデカルト積に対応する積空間からの全てのベクトルを個別に訂正するの
   に適するエラー訂正コードであり、前記組合せ論理回路が、前記入力信号の可能
   な値の入力空間を前記積空間の適切な部分集合に写像することを特徴とする請求
   項２記載の方法。
4. 【請求項４】 集積回路であって、 入力端子と、 各々が前記入力端子とそれぞれの中間出力端子との間に結合される相互に独立
   したセクションであって、前記セクションが、前記入力端子のディジタル入力信
   号と前記中間出力端子のディジタル中間信号との論理関係を生じ、前記セクショ
   ンによって組合せて実現された前記論理関係が逆にできない組合せ機能を実行す
   る場合、前記セクションが、前記セクションが適切に作動するとき、中間出力端
   子のディジタル中間信号が繰り返しコードでないエラー訂正コードのベクトルを
   組合せて形成するように設計されることと、 前記中間出力端子と訂正出力端子との間に結合され、前記エラー訂正コードに
   よるエラーの訂正に基づいて訂正出力信号を前記ディジタル中間信号から得るよ
   うに構成されるエラー訂正回路とを備えていることを特徴とする集積回路。
5. 【請求項５】 エラー訂正ビット発生器回路および他のエラー訂正回路を含み、前記エラー訂
   正回路が、前記他のエラー訂正回路の入力端子に結合された出力端子を有し、各
   セクションが他の中間出力端子を有し、前記セクションの中の第１のセクション
   以外の全セクションの他の中間出力端子が前記他のエラー訂正回路の前記入力端
   子に結合され、前記エラー訂正ビット発生器回路が、前記他のエラー訂正回路に
   結合された出力端子を有し、前記エラー訂正ビット発生器回路が、前記セクショ
   ンが適切に作動する場合、前記エラー訂正ビット発生器回路、前記エラー訂正回
   路および前記他の中間出力端子からの前記他のエラー訂正回路の入力端子に結合
   された信号が、組合せ繰り返しコードでない他のエラー訂正コードで組合わせて
   ベクトルを形成し、前記他のエラー訂正回路が、前記他のエラー訂正コードによ
   るエラーの訂正に基づいてその入力端子に結合された前記信号から訂正出力信号
   を得るように構成されるように設計されることを特徴とする請求項４記載の集積
   回路。
6. 【請求項６】 前記セクションの第１のセクションが、前記セクションの第１のセクションの
   共通論理ゲートに結合された複数の中間出力端子を有し、前記エラー訂正回路が
   、前記集積回路の中に構成される複数のエラー訂正回路の中の１つであり、前記
   複数の中間出力端子の各中間出力が、前記セクションの中の他のセクションから
   の出力と組合せて前記複数のエラー訂正回路のそれぞれに結合され、前記セクシ
   ョンが、前記セクションが適切に作動する場合、前記エラー訂正回路の各々に対
   して、このエラー訂正回路に結合された信号が繰り返しコードでないそれぞれの
   エラー訂正コードで組合せてベクトルを形成し、各エラー訂正回路が、そのそれ
   ぞれのエラー訂正コードによるエラーの訂正に基づいてその入力端子に結合され
   た前記信号から訂正出力信号を得るように構成されるように設計されることを特
   徴とする請求項４記載の集積回路。
7. 【請求項７】 第１および第２のレイヤのエラー訂正回路を含み、各レイヤが、複数のエラー
   訂正回路を含み、各セクションが複数の中間出力を有し、各々が第１のレイヤの
   前記エラー訂正回路のそれぞれに結合され、前記第１のレイヤの前記エラー訂正
   回路の各々が、前記第２のレイヤの前記エラー訂正回路のそれぞれに結合された
   複数の出力端子を有し、前記セクションが、前記集積回路が正確に作動される場
   合、前記複数のエラー訂正回路の各エラー訂正回路の結合入力信号が各々、繰り
   返しコードでないそれぞれのエラー訂正コードでベクトルを形成し、各エラー訂
   正回路が、そのそれぞれのエラー訂正コードによるエラーの訂正に基づいてその
   入力端子に結合された前記信号から訂正出力信号を得るように構成されるように
   設計されることを特徴とする請求項４記載の集積回路。
8. 【請求項８】 第１のレイヤの前記エラー訂正回路が出力ビットを有し、各出力ビットが前記
   セクションが正確に作動される場合に単一の対応する入力ビットによって決まり
   、前記第２のレイヤの各エラー訂正回路の入力端子が、前記セクションの相互に
   異なるセクションからの前記第１のレイヤの前記エラー訂正回路に結合された入
   力ビットによって決まる出力ビットを受信することを特徴とする請求項７記載の
   集積回路。
9. 【請求項９】 前記第１のレイヤの前記各エラー訂正回路の前記出力ビットが、前記第２のレ
   イヤの前記エラー訂正回路のそれぞれに結合されることを特徴とする請求項８記
   載の集積回路。
10. 【請求項１０】 前記ディジタル中間信号の第１の部分が情報信号であり、前記セクションがエ
    ラーなしで作動する場合だけ各出力信号が、前記情報信号の第１の部分のそれぞ
    れによって決まり、前記入力信号と前記情報信号との間の前記論理関係が、他の
    逆にできない組合せ論理機能を実行し、前記信号の第２の部分が、前記他の逆に
    できない組合せ論理機能の結果から計算されたエラー訂正ビット信号に対応する
    前記情報信号のための冗長訂正信号であることを特徴とする請求項４記載の集積
    回路。
11. 【請求項１１】 前記他の逆にできない組合せ論理機能が非線形であり、前記エラー訂正コード
    が線形であり、前記エラー訂正回路が、前記中間信号から計算された訂正の線形
    排他的ＯＲ加算によって前記中間信号を訂正することを特徴とする請求項１０記
    載の集積回路。
12. 【請求項１２】 各々が、一方の前記セクションのそれぞれと他方の前記エラー訂正回路との間
    に結合される一連の走査チェーンレジスタを有する走査チェーンインタフェース
    を含むことを特徴とする請求項４記載の集積回路。