JP3895118B2 - シングルイベントアップセット補償回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置内で発生するシングルイベントアップセット（ＳＥＵ：Single Event Upset）に対する補償回路に係り、特に人工衛星に搭載する半導体装置内においてフリップフロップを組み合せて構成されたレジスタ、カウンタ等に適用するのが好適なシングルイベントアップセット補償回路に関するものである。
【０００２】
【従来の技術】
例えば人工衛星に搭載される半導体装置のように宇宙放射線の影響を受ける環境下にある半導体装置内においては、放射線によりフリップフロップやメモリの記憶素子などに記憶された論理値が反転するシングルイベントアップセット現象（ソフトエラーとも呼ばれるビット反転現象）が発生する。このシングルイベントアップセットに係る対策の一つとして、半導体装置内の回路素子に放射線に対する耐性を備えさせることが挙げられる。この方策は半導体製造プロセス技術を用いて可能ではあるが、コストがかかるとともに個々の回路素子に要求される耐性を必ずしも実現することができない等の問題がある。したがって、シングルイベントアップセットが発生することを前提とした回路設計技術によりシングルイベントアップセットに係る問題を解決することが望まれている。すなわち、シングルイベントアップセットが発生してエラーが生じても当該エラーを補償することができるような機能を有する補償回路の開発が要望されている。
【０００３】
例えば特開平５−２４３９１６号公報に記載された補償回路では、遅延回路と排他的論理和をとるイクスクルーシブ・オアゲート（以下、ＥＸ−ＯＲゲートと称する）とを組み合せて構成された補償回路をフリップフロップの出力部に接続して、フリップフロップに自己復元機能を備えさせている。上記補償回路は、フリップフロップが保持する論理値反転に係るエラーを検出して、正しい論理値を保持するようにフリップフロップを元の状態に復帰させる。但し、この方策においては、フリップフロップを有して構成される回路について所望の動作を得るためには、遅延素子に対して要求される遅延特性が、個々の回路毎に異なる。また、遅延素子の遅延特性は半導体製造プロセスに応じて大きく変化するので、所望の遅延特性を実現するためには、半導体製造プロセス毎に遅延素子に係る設計を最適化する必要がある。
【０００４】
また、例えば特開平７−７３１１４号公報に記載されたメモリ制御回路では、メモリに誤り訂正回路または誤り検出回路を付加して、メモリからデータを読み出す毎に誤り訂正されたデータをメモリに再書き込みするように構成されているので、シングルイベントアップセットが複数回生じてメモリにエラーが蓄積するのを防止することができる。このような方策は、バイトまたはワード単位でデータの書き込みまたは読み出しを行うメモリ等に適用するのに好適である。
【０００５】
また、図６は、冗長構成を採用した従来のシングルイベントアップセット補償回路の例を示す回路図である。図６において、１０１，１０２，１０３はそれぞれ並列に接続されたフリップフロップ（以下、適宜ＦＦと称する）、１０４はＦＦ１０１、ＦＦ１０２およびＦＦ１０３の出力データを入力して入力された３つのデータについて多いほうのデータ（データ“０”またはデータ“１”）を出力する多数決回路、１０５は入力部、１０６は出力部である。
【０００６】
次に、図６に示されたシングルイベントアップセット補償回路の動作について説明する。ＦＦ１０１、ＦＦ１０２およびＦＦ１０３は、入力されるクロック信号の立ち上がりまたは立ち下がりをトリガとして入力部１０５に与えられたデータをラッチして保持する。多数決回路１０４は、ＦＦ１０１、ＦＦ１０２およびＦＦ１０３に保持されたデータを入力して、多いほうのデータを出力部１０６へ出力する。
【０００７】
ＦＦ１０１、ＦＦ１０２およびＦＦ１０３がデータをラッチした後に、放射線等の影響によりいずれか１つのフリップフロップにシングルイベントアップセットが発生して論理値の反転が生じても、他の２つのフリップフロップは正しいデータを保持しているので、多数決回路１０４は正しいデータを出力部１０６へ出力するから、シングルイベントアップセットの発生を補償することができる。
【０００８】
【発明が解決しようとする課題】
従来のシングルイベントアップセット補償回路は以上のように構成されている。特開平５−２４３９１６号公報に記載された補償回路については、形成される各回路毎に遅延素子に対して要求される遅延特性が異なるために、半導体製造プロセス毎に遅延素子に係る設計の最適化が必要となり、設計パラメータが増加することで回路設計の効率性において劣るという課題があった。
【０００９】
また、特開平７−７３１１４号公報に記載されたメモリ制御回路については、上述したように、当該制御回路は、バイトまたはワード単位でデータの書き込みまたは読み出しを行う記憶手段に適用するのが好適なものである。半導体装置内において複数のフリップフロップから成るレジスタ、カウンタ等の一般的なデータ処理部は、必ずしもバイトやワード単位でデータを記憶するものではないので、上記メモリ制御回路に係る回路構成をこのようなデータ処理部に係るシングルイベントアップセット補償回路に適用するのは困難であるという課題があった。
【００１０】
さらに、図６に示された従来のシングルイベントアップセット補償回路については、多数決回路を設ける構成としたことで、補償回路の冗長性が３重以上となるために、半導体装置上における補償回路の占有面積が大きくなるという課題があった。
【００１１】
この発明は上記のような課題を解決するためになされたもので、遅延素子を用いることなく、フリップフロップを組み合せて構成されるレジスタ、カウンタ等の回路に汎用的に適用可能で、占有面積の小さなシングルイベントアップセット補償回路を得ることを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係るシングルイベントアップセット補償回路は、複数のフリップフロップと、それぞれのフリップフロップの入力データに対して所定の論理演算を適用して検査ビットを生成する入力データ用検査ビット生成手段と、当該入力データ用検査ビットを入力データとしてフリップフロップと共通のトリガに基づいて入力データ用検査ビットをラッチして保持する検査ビット保持手段と、それぞれのフリップフロップの出力データに対して入力データに適用したのと同じ所定の論理演算を適用して検査ビットを生成する出力データ用検査ビット生成手段と、検査ビット保持手段の出力データと出力データ用検査ビット生成手段の出力データとを比較して異なる場合にアクティブとなるエラー検出信号を出力するエラー検出手段とを有してそれぞれ構成される第１のデータ処理部および第２のデータ処理部と、第１のデータ処理部から出力されるエラー検出信号および第２のデータ処理部から出力されるエラー検出信号を入力してエラーの生じていないデータ処理部からの出力データの取得を指示する選択信号を出力する選択手段と、第１のデータ処理部から出力されるデータおよび第２のデータ処理部から出力されるデータを入力して選択信号に基づいてエラーの生じていないデータ処理部からの出力データを出力する切り換え手段とを備えるようにしたものである。
【００１３】
この発明に係るシングルイベントアップセット補償回路は、検査ビット保持手段が、それぞれ並列に接続される３以上の奇数個のフリップフロップと、それぞれのフリップフロップからの出力データを入力して多いほうのデータを出力する多数決回路とを有して構成されるようにしたものである。
【００１４】
この発明に係るシングルイベントアップセット補償回路は、複数のフリップフロップと、それぞれのフリップフロップの入力部に接続されてフリップフロップの入力データを対象とする１ビット誤り訂正・２ビット誤り検出を実施するための検査ビット列を生成する検査ビット列生成部、検査ビット列生成部により生成された検査ビット列をフリップフロップと共通のトリガに基づいてラッチして保持する検査ビット列保持部、およびそれぞれのフリップフロップの出力部およびそれぞれのフリップフロップからの出力データが出力されるべき回路素子に接続されて検査ビット列保持部に保持された検査ビット列に基づいてフリップフロップの出力データに係るエラーを訂正し訂正されたデータを当該出力データが出力されるべき回路素子に出力する誤り訂正・検出部から成るエラー訂正手段とを備えるようにしたものである。
【００１５】
この発明に係るシングルイベントアップセット補償回路は、出力部に接続される回路素子が、それぞれ並列に接続される３以上の奇数個のフリップフロップと、それぞれのフリップフロップからの出力データを入力して多いほうのデータを出力する多数決回路とを有して構成されるようにしたものである。
【００１６】
この発明に係るシングルイベントアップセット補償回路は、複数のフリップフロップと、それぞれのフリップフロップの入力部に接続されてフリップフロップの入力データについて１ビット誤り訂正・２ビット誤り検出を実施するための検査ビット列を生成する検査ビット列生成部、検査ビット列生成部により生成された検査ビット列をフリップフロップと共通のトリガに基づいてラッチして保持する検査ビット列保持部、およびそれぞれのフリップフロップの出力部およびそれぞれのフリップフロップからの出力データが出力されるべき回路素子に接続されて検査ビット列保持部に保持された検査ビット列に基づいてフリップフロップの出力データに係るエラーを訂正し訂正されたデータを当該出力データが出力されるべき回路素子に出力するとともに、エラーが２ビット以上である場合にアクティブとなる２ビット誤り検出信号を出力する誤り訂正・検出部から成るエラー訂正手段とを有してそれぞれ構成される第１のデータ処理部および第２のデータ処理部と、第１のデータ処理部から出力される２ビット誤り検出信号および第２のデータ処理部から出力される２ビット誤り検出信号を入力してエラー訂正不能となっていないデータ処理部からの出力データの取得を指示する選択信号を出力する選択手段と、第１のデータ処理部から出力されるデータおよび第２のデータ処理部から出力されるデータを入力して選択信号に基づいてエラー訂正不能となっていないデータ処理部からの出力データを出力する切り換え手段とを備えるようにしたものである。
【００１７】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１は、この発明の実施の形態１によるシングルイベントアップセット補償回路の構成を示す回路図である。図１において、１は入力部、２は出力部、３，４，５，６，７，８，９，１０はフリップフロップ（以下、適宜ＦＦと称する）、１１，１２，１３，１４，１５，１６，１７，１８，１９，２０は２入力のＥＸ−ＯＲゲート、２１，２２は検査ビット保持用のフリップフロップ（検査ビット保持手段）、２３は４ビットのシフトレジスタを構成するフリップフロップ３，４，５，６とパリティビット生成用のＥＸ−ＯＲゲート１１，１２，１３，１４，１５と検査ビット保持用フリップフロップ２１とを有して構成されデータ並びにエラー検出信号を出力する第１のデータ処理部、２４は４ビットのシフトレジスタを構成するフリップフロップ７，８，９，１０とパリティビット生成用のＥＸ−ＯＲゲート１６，１７，１８，１９，２０と検査ビット保持用フリップフロップ２２とを有して構成されデータ並びにエラー検出信号を出力する第２のデータ処理部、２５は第１のデータ処理部２３のＥＸ−ＯＲゲート（エラー検出手段）１４および第２のデータ処理部２４のＥＸ−ＯＲゲート（エラー検出手段）１９に接続されてそれぞれのエラー検出信号を入力するとともに第１のデータ処理部２３または第２のデータ処理部２４のいずれから出力されるデータを出力部２へ出力するかを指示する選択信号を出力する選択回路（選択手段）、２６は第１のデータ処理部２３のデータ出力部であるＦＦ６、第２のデータ処理部２４のデータ出力部であるＦＦ１０および選択回路２５の出力部に接続されて選択回路２５から出力される選択信号に応じて第１のデータ処理部２３または第２のデータ処理部２４のいずれか一方から出力されるデータを出力部２へ出力する切り換え回路（切り換え手段）である。
【００１８】
ＥＸ−ＯＲゲート１１とＥＸ−ＯＲゲート１２とＥＸ−ＯＲゲート１５とから、ＦＦ３の入力データとＦＦ４の入力データとＦＦ５の入力データとＦＦ６の入力データとについての排他的論理和をとる入力データ用検査ビット生成手段が構成される。同様に、ＥＸ−ＯＲゲート１６とＥＸ−ＯＲゲート１７とＥＸ−ＯＲゲート２０とから、ＦＦ７の入力データとＦＦ８の入力データとＦＦ９の入力データとＦＦ１０の入力データとについての排他的論理和をとる入力データ用検査ビット生成手段が構成される。また、ＥＸ−ＯＲゲート１１とＥＸ−ＯＲゲート１２とＥＸ−ＯＲゲート１３とから、ＦＦ３の出力データとＦＦ４の出力データとＦＦ５の出力データとＦＦ６の出力データとについての排他的論理和をとる出力データ用検査ビット生成手段が構成される。同様に、ＥＸ−ＯＲゲート１６とＥＸ−ＯＲゲート１７とＥＸ−ＯＲゲート１８とから、ＦＦ７の出力データとＦＦ８の出力データとＦＦ９の出力データとＦＦ１０の出力データとについての排他的論理和をとる出力データ用検査ビット生成手段が構成される。なお、ＥＸ−ＯＲゲート１１，１２，１３，１４，１５，１６，１７，１８，１９，２０については、入力部と出力部とを識別するために、その出力部を黒丸で示している。また、フリップフロップ３，４，５，６，７，８，９，１０，２１，２２には、共通のクロック信号が与えられるものとする。
【００１９】
次に動作について説明する。
検査ビット保持用ＦＦ２１は、ＦＦ３の入力データとＦＦ４の入力データとＦＦ５の入力データとＦＦ６の入力データとについての排他的論理和として与えられる入力データ用検査ビットを入力する。これら論理演算対象の入力データのなかで“１”の数が奇数であれば入力データ用検査ビットとしてデータ“１”がＦＦ２１に入力され、“１”の数が偶数であれば入力データ用検査ビットとしてデータ“０”がＦＦ２１に入力される。また、ＥＸ−ＯＲゲート１４の一方の入力部はＦＦ３の出力データとＦＦ４の出力データとＦＦ５の出力データとＦＦ６の出力データとについての排他的論理和として与えられる出力データ用検査ビットを入力し、ＥＸ−ＯＲゲート１４の他方の入力部はＦＦ２１の出力データを入力する。
【００２０】
ここで、任意の時刻におけるＦＦ３の入力データをＡ（“０”または“１”）、ＦＦ４の入力データをＢ、ＦＦ５の入力データをＣ、ＦＦ６の入力データをＤとする。この際、検査ビット保持用ＦＦ２１の入力データはＡとＢとＣとＤとについての排他的論理和となる。次に、各フリップフロップに共通に入力されるクロック信号に立ち上がりまたは立ち下がりが生じると、これをトリガとして各フリップフロップが入力データをラッチする。ＦＦ３はデータＡをラッチし、ＦＦ４はデータＢをラッチし、ＦＦ５はデータＣをラッチし、ＦＦ６はデータＤをラッチし、ＦＦ２１はＡとＢとＣとＤとについての排他的論理和をラッチする。これにより、ＥＸ−ＯＲゲート１４の一方の入力部はＡとＢとＣとＤとについての排他的論理和を入力し、また他方の入力部もＡとＢとＣとＤとについての排他的論理和を入力するから、ＥＸ−ＯＲゲート１４の出力部は“０”を出力する。なお、ＥＸ−ＯＲゲート１４から出力されるエラー検出信号は“１”の際にアクティブとなるものとする。
【００２１】
ところで、上記トリガが発生した後にＦＦ３，ＦＦ４，ＦＦ５，ＦＦ６のなかのいずれか１つのフリップフロップにシングルイベントアップセットが生じると、ＥＸ−ＯＲゲートの一方の入力部に入力されるデータすなわち出力データ用検査ビットの論理値が反転し、ＥＸ−ＯＲ回路１４の出力部は“１”を出力して、エラー検出信号はアクティブとなる。このように、シフトレジスタを構成するＦＦ３，ＦＦ４，ＦＦ５，ＦＦ６にシングルイベントアップセットが生じない場合にはＥＸ−ＯＲゲート１４は“０”を出力し、シングルイベントアップセットが生じた場合にはＥＸ−ＯＲゲート１４は“１”を出力するから、ＥＸ−ＯＲゲート１４は４つのフリップフロップから成るシフトレジスタのエラー検出手段として機能する。なお、第２のデータ処理部２４を構成する要素も第１のデータ処理部２３内の対応する要素と同様に動作し、ＥＸ−ＯＲゲート１９はＦＦ７、ＦＦ８、ＦＦ９、ＦＦ１０の４つのフリップフロップから成るシフトレジスタのエラー検出手段として機能する。
【００２２】
選択回路２５は、ＥＸ−ＯＲゲート１４から出力されるエラー検出信号およびＥＸ−ＯＲゲート１９から出力されるエラー検出信号を入力して、第１のデータ処理部２３または第２のデータ処理部２４のいずれかにシングルイベントアップセットに起因するエラーが生じている場合には、エラーの生じていないデータ処理部からの出力データの取得を指示する選択信号を出力する。切り換え回路２６は、当該選択信号を入力して、エラーの生じていないデータ処理部から出力されるデータを出力部２へ伝達する。
【００２３】
以上のように、この実施の形態１によれば、ＥＸ−ＯＲゲート１１，１２，１５（１６，１７，２０）から構成されフリップフロップＦＦ３，ＦＦ４，ＦＦ５，ＦＦ６（ＦＦ７，ＦＦ８，ＦＦ９，ＦＦ１０）の入力データについての排他的論理和をとる入力データ用検査ビット生成手段と、入力データ用検査ビットを入力データとする検査ビット保持用ＦＦ２１（ＦＦ２２）と、ＥＸ−ＯＲゲート１１，１２，１３（１６，１７，１８）から構成されフリップフロップＦＦ３，ＦＦ４，ＦＦ５，ＦＦ６（ＦＦ７，ＦＦ８，ＦＦ９，ＦＦ１０）の出力データについての排他的論理和をとる出力データ用検査ビット生成手段と、検査ビット保持用ＦＦ２１（ＦＦ２２）の出力データと出力データ用検査ビット生成手段の出力部に該当するＥＸ−ＯＲゲート１３（ＥＸ−ＯＲゲート１８）の出力データとを比較して異なる場合にはエラーの発生を示すデータ“１”を出力するＥＸ−ＯＲゲート１４（ＥＸ−ＯＲゲート１９）と、ＥＸ−ＯＲゲート１４からのエラー検出信号およびＥＸ−ＯＲゲート１９からのエラー検出信号を入力して選択信号を出力する選択回路２５と、選択信号に基づいてエラーの生じていないデータ処理部からの出力データを出力する切り換え回路２６とを備えるように構成したので、フリップフロップのいずれか１つにシングルイベントアップセットが発生すると、当該シングルイベントアップセットの発生したフリップフロップが含まれるデータ処理部から出力されるエラー検出信号がアクティブとなって、エラーの生じていないデータ処理部からの出力データが出力部２へ出力されるから、シングルイベントアップセットの発生を補償できるという効果を奏する。また、シングルイベントアップセットを補償するために、データ処理等を実施するデータ処理部を２つ設けているのみで、冗長性のレベルを３重から２重へと下げることで、シングルイベントアップセット補償回路の半導体装置上における占有面積を低減することができるという効果を奏する。さらに、上記シングルイベントアップセット補償回路については、データ処理を実施するデータ処理部内に設けられるフリップフリップに係る接続形態について何ら制約がないので、種々の回路に汎用的に適用することができて、設計の効率化に寄与するという効果を奏する。
【００２４】
なお、この発明の実施の形態１では４ビットのシフトレジスタに係るシングルイベントアップセット補償回路を例にして発明を開示しているが、データ処理部内におけるフリップフロップの組み合せはこのような形態に限定されるものではなく、所望のデータ処理を実現する任意の回路構成を実現するフリップフロップの種々の接続形態に対して本願発明を適用することが可能であり、以降の実施の形態においても同様であることに留意されたい。
【００２５】
実施の形態２．
図２は、この発明の実施の形態２によるシングルイベントアップセット補償回路の構成を示す回路図である。図２において、図１と同一符号は同一または相当部分を示すのでその説明を省略する。３１，３２，３３，３４，３５，３６は検査ビット保持用のフリップフロップ、３７はＦＦ３１、ＦＦ３２およびＦＦ３３から出力されるデータを入力して多いほうのデータ（“０”または“１”）を出力する多数決回路、３８はＦＦ３４、ＦＦ３５およびＦＦ３６から出力されるデータを入力して多いほうのデータを出力する多数決回路である。
【００２６】
次に動作について説明する。なお、ＦＦ３、ＦＦ４、ＦＦ５、ＦＦ６、ＦＦ７、ＦＦ８、ＦＦ９、ＦＦ１０のなかのいずれか１つのフリップフロップにシングルイベントアップセットが発生した場合の基本的な補償動作については、既に実施の形態１において説明済みであるので、その説明を省略する。
【００２７】
ＦＦ３１、ＦＦ３２およびＦＦ３３は、入力されるクロック信号の立ち上がりまたは立ち下がりをトリガとして、ＦＦ３、ＦＦ４、ＦＦ５およびＦＦ６の入力データについての排他的論理和として与えられる入力データ用検査ビットをラッチして保持する。多数決回路３７は、ＦＦ３１、ＦＦ３２およびＦＦ３３の出力データをそれぞれ入力して、多いほうのデータを出力する。
【００２８】
ＦＦ３１、ＦＦ３２およびＦＦ３３が入力データ用検査ビットをラッチした後に、放射線等の影響によりＦＦ３１、ＦＦ３２およびＦＦ３３のなかのいずれか１つのフリップフロップにシングルイベントアップセットが発生して論理値の反転が生じても、他の２つのフリップフロップは正しいデータを保持しているので、多数決回路３７は正しいデータを出力するから、検査ビット保持用フリップフロップに発生するシングルイベントアップセットを補償することができる。なお、第２のデータ処理部２４に設けられたＦＦ３４、ＦＦ３５、ＦＦ３６および多数決回路３８も上記と同様に動作する。
【００２９】
以上のように、この実施の形態２によれば、入力データ用検査ビットをラッチして保持するための検査ビット保持手段を３つのフリップフロップＦＦ３１、ＦＦ３２およびＦＦ３３（ＦＦ３４、ＦＦ３５およびＦＦ３６）と多数決回路３７（多数決回路３８）とを有して構成するようにしたので、検査ビット保持用フリップフロップにシングルイベントアップセットが発生しても当該シングルイベントアップセットを補償することができるから、回路の信頼性をより向上することができるという効果を奏する。
【００３０】
実施の形態３．
図３は、この発明の実施の形態３によるシングルイベントアップセット補償回路の構成を示す回路図である。図３において、４１は入力部、４２は出力部、４３，４４，４５，４６は共通のクロック信号に基づいて入力データをラッチして出力するフリップフロップ、４７は１ビット誤り訂正・２ビット誤り検出を実施するエラー訂正回路（エラー訂正手段）、４８は２ビット誤り検出信号出力部である。ＦＦ４３、ＦＦ４４、ＦＦ４５およびＦＦ４６は４ビットのシフトレジスタを構成するように配置されている。また、エラー訂正回路４７は、メモリ制御回路内のＥＣＣ回路と類似の構成を有しており、各フリップフロップの入力部に接続されＦＦ４３の入力データ、ＦＦ４４の入力データ、ＦＦ４５の入力データおよびＦＦ４６の入力データから例えば拡大ハミングコードのような１ビット誤り訂正・２ビット誤り検出を実施するための検査ビット列を生成する検査ビット列生成部と、当該検査ビット列生成部により生成された検査ビット列をＦＦ４３等と共通のトリガに基づいてラッチして保持する検査ビット列保持部と、各フリップフロップの出力部、および回路構成上当該出力部からの出力データが出力されるべき回路素子（次段のフリップフロップの入力部または出力部４２）に接続され、検査ビット列保持部に保持された検査ビット列に基づいてＦＦ４３の出力データ、ＦＦ４４の出力データ、ＦＦ４５の出力データおよびＦＦ４６の出力データについて１ビット誤り訂正・２ビット誤り検出を実施して、それぞれＦＦ４４の入力データ、ＦＦ４５の入力データ、ＦＦ４６の入力データ、出力部４２への出力データとして出力するとともに、エラーが２ビット以上の場合には２ビット誤り検出信号出力部４８から出力される２ビット誤り検出信号をアクティブにする誤り訂正・検出部とを有して構成されている。
【００３１】
次に動作について説明する。
任意の時刻におけるＦＦ４３の入力データをＡ（“０”または“１”）、ＦＦ４４の入力データをＢ、ＦＦ４５の入力データをＣ、ＦＦ４６の入力データをＤとする。この際、エラー訂正回路４７の検査ビット列生成部は、データＡ，Ｂ，Ｃ，Ｄについて１ビット誤り訂正・２ビット誤り検出を実施するための検査ビット列を生成する。次に、各フリップフロップに共通に入力されるクロック信号に立ち上がりまたは立ち下がりが生じると、これをトリガとして、ＦＦ４３はデータＡをラッチし、ＦＦ４４はデータＢをラッチし、ＦＦ４５はデータＣをラッチし、ＦＦ４６はデータＤをラッチするとともに、エラー訂正回路４７の検査ビット列保持部は上記検査ビット列生成部により生成された検査ビット列をラッチして保持する。エラー訂正回路４７の誤り訂正・検出部は、ＦＦ４３の出力データ、ＦＦ４４の出力データ、ＦＦ４５の出力データおよびＦＦ４６の出力データを入力して、データＡ，Ｂ，Ｃ，Ｄについて生成された検査ビット列を基にして１ビット誤り訂正・２ビット誤り検出を実施し、それぞれＦＦ４４の入力データ、ＦＦ４５の入力データ、ＦＦ４６の入力データおよび出力部４２への出力データとして出力する。エラー訂正回路４７の上記のような動作により、ＦＦ４３、ＦＦ４４、ＦＦ４５およびＦＦ４６は４ビットのシフトレジスタとして機能する。
【００３２】
上記トリガが発生した後に、ＦＦ４３、ＦＦ４４、ＦＦ４５、ＦＦ４６のなかのいずれか１つのフリップフロップにシングルイベントアップセットが発生すると、シングルイベントアップセットが生じたフリップフロップの出力データの論理値は反転するが、エラー訂正回路４７の誤り訂正・検出部が検査ビット列に基づいて当該フリップフロップの出力データに係るエラーを訂正して、即座に訂正された正しいデータを当該出力データが出力されるべき次段のフリップフロップの入力部または出力部４２へ出力するので、シングルイベントアップセットの発生を補償することができる。なお、時間的に隣接する任意の２つのトリガ（クロック信号の立ち上がりまたは立ち下がり）間において、２つのフリップフロップにシングルイベントアップセットが発生すると、エラー訂正不能となり、２ビット誤り検出信号がアクティブとなる。
【００３３】
以上のように、この実施の形態３によれば、ＦＦ４３、ＦＦ４４、ＦＦ４５、ＦＦ４６の入力部に接続されてこれらのフリップフロップの入力データに係る１ビット誤り訂正・２ビット誤り検出を実施するための検査ビット列を生成する検査ビット列生成部と、検査ビット列生成部により生成された検査ビット列をＦＦ４３等と共通のトリガに基づいてラッチして保持する検査ビット列保持部と、ＦＦ４３、ＦＦ４４、ＦＦ４５、ＦＦ４６の出力部およびこれらフリップフロップからの出力データが出力されるべきそれぞれの回路素子に接続されて、検査ビット列に基づいてフリップフロップの出力データに係るエラーを訂正して正しいデータを対応する回路素子に出力する誤り訂正・検出部とを有して構成されるエラー訂正回路４７を備えるように構成したので、フリップフロップのいずれか１つにシングルイベントアップセットが発生しても、誤り訂正・検出部が検査ビット列に基づいてシングルイベントアップセットが発生したフリップフロップの出力データを即座に訂正して正しいデータを当該出力データが出力されるべき回路素子へ出力するので、シングルイベントアップセットの発生を補償できるという効果を奏する。また、シングルイベントアップセットを補償するために、同一のデータ処理機能を実現するデータ処理部を２つ以上設けるような冗長的構成を採用してはいないので、シングルイベントアップセット補償回路の半導体装置上における占有面積を低減することができるという効果を奏する。さらに、上記シングルイベントアップセット補償回路については、所定のデータ処理を実施するデータ処理部内に設けられるフリップフロップに係る接続形態について何ら制約がないので、種々の回路に汎用的に適用することができて、設計の効率化に寄与するという効果を奏する。
【００３４】
実施の形態４．
図４は、この発明の実施の形態４によるシングルイベントアップセット補償回路の構成を示す回路図である。図４において、図３と同一符号は同一または相当部分を示すのでその説明を省略する。５１，５２，５３はそれぞれ並列に接続されたフリップフロップ、５４はＦＦ５１、ＦＦ５２およびＦＦ５３の出力データを入力して入力された３つのデータについて多いほうのデータ（データ“０”またはデータ“１”）を出力する多数決回路である。
【００３５】
次に、この実施の形態４によるシングルイベントアップセット補償回路の特徴を明確にするために、実施の形態３によるシングルイベントアップセット補償回路との差異について説明する。図３に示されるシングルイベントアップセット補償回路において、出力データを出力部４２へ出力すべきＦＦ４６にシングルイベントアップセットが発生すると、エラー訂正回路４７によりエラー訂正が実施されて正しいデータが出力部４２へ出力される。然るに、エラー訂正に係る遅延時間に起因して、出力部４２に与えられるデータにパルス状のノイズが生じる現象すなわちデータハザードが発生する。出力部４２が半導体装置の外部端子に相当するような場合には、通常このようなデータハザードを許容することはできない。したがって、このようなデータハザードを防止するために、この実施の形態４では出力部に接続されるフリップフロップについて３重の冗長化がなされている。
【００３６】
次に動作について説明する。なお、ＦＦ４３、ＦＦ４４、ＦＦ４５およびエラー訂正回路４７などに係る動作は実施の形態３で説明済みであるので、ここでは実施の形態４によるシングルイベントアップセット補償回路に特有の動作について説明する。ＦＦ５１、ＦＦ５２およびＦＦ５３がデータをラッチして保持した後に、放射線等の影響によりいずれか１つのフリップフロップにシングルイベントアップセットが発生して論理値の反転が生じても、他の２つのフリップフロップは正しいデータを保持しているので、多数決回路５４は正しいデータを常時出力部４２へ出力するから、シングルイベントアップセットの発生を補償できるとともに、出力部４２におけるデータハザードの発生を防止できる。
【００３７】
以上のように、この実施の形態４によれば、出力部４２に接続されるデータ保持手段をそれぞれ並列に接続される３つのフリップフロップＦＦ５１、ＦＦ５２およびＦＦ５３と多数決回路５４とを有して構成されるようにしたので、ＦＦ５１、ＦＦ５２およびＦＦ５３のなかのいずれか１つのフリップフロップにシングルイベントアップセットが発生しても当該シングルイベントアップセットを補償できるとともに、多数決回路５４は正しいデータを常時出力部４２へ出力するから、出力部４２におけるデータハザードを防止することができるという効果を奏する。
【００３８】
実施の形態５．
図５は、この発明の実施の形態５によるシングルイベントアップセット補償回路の構成を示す回路図である。図５において、６１は入力部、６２は出力部、６３は第１のデータ処理部、６４は第２のデータ処理部である。第１のデータ処理部６３はＦＦ４３ａ、ＦＦ４４ａ、ＦＦ４５ａ、ＦＦ４６ａ、エラー訂正回路（エラー訂正手段）４７ａおよび２ビット誤り検出信号出力部４８ａを有して構成され、第２のデータ処理部６４はＦＦ４３ｂ、ＦＦ４４ｂ、ＦＦ４５ｂ、ＦＦ４６ｂ、エラー訂正回路（エラー訂正手段）４７ｂおよび２ビット誤り検出信号出力部４８ｂを有して構成されている。第１のデータ処理部６３および第２のデータ処理部６４は共に図３に示された回路と同一の回路構成および機能を有するものであり、第１のデータ処理部６３に係る構成要素および第２のデータ処理部６４に係る構成要素も図３に示される回路内の対応する構成要素と同一または相当するものとして与えられるものである。また、６５は第１のデータ処理部６３からの２ビット誤り検出信号および第２のデータ処理部６４からの２ビット誤り検出信号を入力して第１のデータ処理部６３または第２のデータ処理部６４のいずれから出力されるデータを出力部６２へ出力するかを指示する選択信号を出力する選択回路（選択手段）、６６は選択回路６５から出力される選択信号に応じて第１のデータ処理部６３または第２のデータ処理部６４のいずれか一方から出力されるデータを出力部６２へ出力する切り換え回路（切り換え手段）である。
【００３９】
次に動作について説明する。なお、第１のデータ処理部６３および第２のデータ処理部６４に係る動作は実施の形態３で説明済みであるので、ここでは実施の形態５によるシングルイベントアップセット補償回路に特有の動作について説明する。
【００４０】
時間的に隣接する任意の２つのトリガ間において、ＦＦ４３ａ、ＦＦ４４ａ、ＦＦ４５ａ、ＦＦ４６ａのなかで２つのフリップフロップにシングルイベントアップセットが発生すると、エラー訂正回路４７ａによるエラー訂正が不能となって２ビット誤り検出信号出力部４８ａから出力される２ビット誤り検出信号がアクティブとなる。また、時間的に隣接する任意の２つのトリガ間において、ＦＦ４３ｂ、ＦＦ４４ｂ、ＦＦ４５ｂ、ＦＦ４６ｂのなかで２つのフリップフロップにシングルイベントアップセットが発生すると、エラー訂正回路４７ｂによるエラー訂正が不能となって２ビット誤り検出信号出力部４８ｂから出力される２ビット誤り検出信号がアクティブとなる。選択回路６５は、２ビット誤り検出信号出力部４８ａから出力される２ビット誤り検出信号および２ビット誤り検出信号出力部４８ｂから出力される２ビット誤り検出信号を入力して、第１のデータ処理部６３または第２のデータ処理部６４のいずれかにシングルイベントアップセットに起因して訂正不能なエラーが生じている場合には、エラー訂正不能となっていないデータ処理部からの出力データの取得を指示する選択信号を出力する。切り換え回路６６は、当該選択信号を入力して、エラー訂正不能となっていないデータ処理部から出力されるデータを出力部６２へ伝達する。
【００４１】
以上のように、この実施の形態５によれば、ＦＦ４３ａ、ＦＦ４４ａ、ＦＦ４５ａ、ＦＦ４６ａ、エラー訂正回路４７ａおよび２ビット誤り検出信号出力部４８ａを有して構成される第１のデータ処理部６３と、ＦＦ４３ｂ、ＦＦ４４ｂ、ＦＦ４５ｂ、ＦＦ４６ｂ、エラー訂正回路４７ｂおよび２ビット誤り検出信号出力部４８ｂを有して構成される第２のデータ処理部６４と、第１のデータ処理部６３からの２ビット誤り検出信号および第２のデータ処理部６４からの２ビット誤り検出信号を入力して選択信号を出力する選択回路６５と、選択信号に基づいてエラー訂正不能となっていないデータ処理部からの出力データを出力する切り換え回路６６とを備えるように構成したので、データ処理部６３またはデータ処理部６４において同時に２つのフリップフロップにシングルイベントアップセットが発生すると、これによりエラー訂正不能となったデータ処理部から出力される２ビット誤り検出信号がアクティブとなって、エラー訂正不能となっていないデータ処理部からの出力データが出力部６２へ出力されるから、同時に２つのフリップフロップに発生するシングルイベントアップセットを補償することができて、シングルイベントアップセットに対する耐性をより向上することができるという効果を奏する。また、シングルイベントアップセットを補償するために、データ処理等を実施するデータ処理部を２つ設けているのみで、冗長性のレベルを３重から２重へと下げることで、シングルイベントアップセット補償回路の半導体装置上における占有面積を低減することができるという効果を奏する。さらに、上記シングルイベントアップセット補償回路については、所定のデータ処理を実施するデータ処理部内に設けられるフリップフロップに係る接続形態について何ら制約がないので、種々の回路に汎用的に適用することができて、設計の効率化に寄与するという効果を奏する。
【００４２】
【発明の効果】
以上のように、この発明によれば、複数のフリップフロップと、それぞれのフリップフロップの入力データに対して所定の論理演算を適用して検査ビットを生成する入力データ用検査ビット生成手段と、当該入力データ用検査ビットを入力データとして上記フリップフロップと共通のトリガに基づいて入力データ用検査ビットをラッチして保持する検査ビット保持手段と、それぞれのフリップフロップの出力データに対して入力データに適用したのと同じ所定の論理演算を適用して検査ビットを生成する出力データ用検査ビット生成手段と、検査ビット保持手段の出力データと出力データ用検査ビット生成手段の出力データとを比較して異なる場合にアクティブとなるエラー検出信号を出力するエラー検出手段とを有してそれぞれ構成される第１のデータ処理部および第２のデータ処理部と、第１のデータ処理部から出力されるエラー検出信号および第２のデータ処理部から出力されるエラー検出信号を入力してエラーの生じていないデータ処理部からの出力データの取得を指示する選択信号を出力する選択手段と、第１のデータ処理部から出力されるデータおよび第２のデータ処理部から出力されるデータを入力して選択信号に基づいてエラーの生じていないデータ処理部からの出力データを出力する切り換え手段とを備えるように構成したので、エラー検出手段において検査ビット保持手段の出力データと出力データ用検査ビットとを比較することでデータ処理部内のいずれか１つのフリップフロップに発生したシングルイベントアップセットを検出することができ、選択手段および切り換え手段を用いてエラーの生じていないデータ処理部からの出力データを出力することができるから、シングルイベントアップセットの発生を補償することができるという効果を奏する。また、シングルイベントアップセットを補償するために、データ処理等を実施するデータ処理部を２つ設けているのみであるから、冗長性のレベルを３重から２重へと下げることで、シングルイベントアップセット補償回路の半導体装置上における占有面積を低減することができるという効果を奏する。さらに、上記シングルイベントアップセット補償回路については、データ処理を実施するデータ処理部内に設けられるフリップフロップに係る接続形態について何ら制約がないので、種々の回路に汎用的に適用することができて、設計の効率化に寄与することができるという効果を奏する。
【００４３】
この発明によれば、検査ビット保持手段がそれぞれ並列に接続される３以上の奇数個のフリップフロップと、それぞれのフリップフロップからの出力データを入力して多いほうのデータを出力する多数決回路とを有して構成されるようにしたので、検査ビット保持手段を構成する少なくとも１つのフリップフロップにシングルイベントアップセットが発生して論理値の反転が生じても、他のより多数のフリップフロップは正しいデータを保持しているので、多数決回路からは正しいデータが出力されてシングルイベントアップセットを補償することができるから、回路の信頼性をより向上することができるという効果を奏する。
【００４４】
この発明によれば、それぞれのフリップフロップの入力部に接続されてフリップフロップの入力データを対象とする１ビット誤り訂正・２ビット誤り検出を実施するための検査ビット列を生成する検査ビット列生成部と、検査ビット列生成部により生成された検査ビット列をフリップフロップと共通のトリガに基づいてラッチして保持する検査ビット列保持部と、それぞれのフリップフロップの出力部およびそれぞれのフリップフロップからの出力データが出力されるべき回路素子に接続されて、検査ビット列保持部に保持された検査ビット列に基づいてフリップフロップの出力データに係るエラーを訂正して訂正されたデータを当該出力データが出力されるべき回路素子に出力する誤り訂正・検出部とを有して構成されるエラー訂正手段を備えるように構成したので、フリップフロップのいずれか１つにシングルイベントアップセットが発生しても、誤り訂正・検出部が検査ビット列に基づいてシングルイベントアップセットが発生したフリップフロップの出力データを即座に訂正して正しいデータを当該出力データが出力されるべき回路素子へ出力するので、シングルイベントアップセットの発生を補償することができるという効果を奏する。また、シングルイベントアップセットを補償するために、同一のデータ処理機能を有するデータ処理部を２つ以上設けるような冗長的構成を採用してはいないので、シングルイベントアップセット補償回路の半導体装置上における占有面積を低減することができるという効果を奏する。さらに、上記シングルイベントアップセット補償回路については、データ処理を実施するデータ処理部内に設けられるフリップフロップに係る接続形態について何ら制約がないので、種々の回路に汎用的に適用することができて、設計の効率化に寄与することができるという効果を奏する。
【００４５】
この発明によれば、出力部に接続される回路素子が、それぞれ並列に接続される３以上の奇数個のフリップフロップと、それぞれのフリップフロップからの出力データを入力して多いほうのデータを出力する多数決回路とを有して構成されているので、少なくとも１つのフリップフロップにシングルイベントアップセットが発生して論理値の反転が生じても、他のより多数のフリップフロップは正しいデータを保持しているので、多数決回路からは常時正しいデータが出力されるから、シングルイベントアップセットの発生を補償できるとともに出力部におけるデータハザードの発生を防止できるという効果を奏する。
【００４６】
この発明によれば、複数のフリップフロップと、フリップフロップの入力データについて１ビット誤り訂正・２ビット誤り検出を実施するための検査ビット列を生成する検査ビット列生成部、検査ビット列をフリップフロップと共通のトリガに基づいてラッチして保持する検査ビット列保持部、検査ビット列保持部に保持された検査ビット列に基づいてフリップフロップの出力データに係るエラーを訂正して訂正されたデータを当該出力データが出力されるべき回路素子に出力するとともにエラーが２ビット以上である場合にアクティブとなる２ビット誤り検出信号を出力する誤り訂正・検出部から成るエラー訂正手段とを有してそれぞれ構成される第１のデータ処理部および第２のデータ処理部と、第１のデータ処理部から出力される２ビット誤り検出信号および第２のデータ処理部から出力される２ビット誤り検出信号を入力してエラー訂正不能となっていないデータ処理部からの出力データの取得を指示する選択信号を出力する選択手段と、第１のデータ処理部から出力されるデータおよび第２のデータ処理部から出力されるデータを入力して選択信号に基づいてエラー訂正不能となっていないデータ処理部からの出力データを出力する切り換え手段とを備えるように構成したので、第１のデータ処理部または第２のデータ処理部において同時に２つのフリップフロップにシングルイベントアップセットが発生すると、これによりエラー訂正不能となったデータ処理部から出力される２ビット誤り検出信号がアクティブとなって、エラー訂正不能となっていないデータ処理部からの出力データが選択的に出力されるから、同時に２つのフリップフロップに発生するシングルイベントアップセットを補償することができて、シングルイベントアップセットに対する耐性をより向上することができるという効果を奏する。また、シングルイベントアップセットを補償するために、データ処理等を実施するデータ処理部を２つ設けているのみであるから、冗長性のレベルを３重から２重へと下げることで、シングルイベントアップセット補償回路の半導体装置上における占有面積を低減することができるという効果を奏する。さらに、上記シングルイベントアップセット補償回路については、データ処理を実施するデータ処理部内に設けられるフリップフロップに係る接続形態について何ら制約がないので、種々の回路に汎用的に適用することができて、設計の効率化に寄与することができるという効果を奏する。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるシングルイベントアップセット補償回路の構成を示す回路図である。
【図２】 この発明の実施の形態２によるシングルイベントアップセット補償回路の構成を示す回路図である。
【図３】 この発明の実施の形態３によるシングルイベントアップセット補償回路の構成を示す回路図である。
【図４】 この発明の実施の形態４によるシングルイベントアップセット補償回路の構成を示す回路図である。
【図５】 この発明の実施の形態５によるシングルイベントアップセット補償回路の構成を示す回路図である。
【図６】 冗長構成を採用した従来のシングルイベントアップセット補償回路の例を示す回路図である。
【符号の説明】
１，４１，６１ 入力部、２，４２，６２ 出力部、３，４，５，６，７，８，９，１０，３１，３２，３３，３４，３５，３６，４３，４３ａ，４３ｂ，４４，４４ａ，４４ｂ，４５，４５ａ，４５ｂ，４６，４６ａ，４６ｂ，５１，５２，５３ フリップフロップ、１１，１２，１３，１５，１６，１７，１８，２０ ＥＸ−ＯＲゲート、１４，１９ ＥＸ−ＯＲゲート（エラー検出手段）、２１，２２ フリップフロップ（検査ビット保持手段）、２３，６３ 第１のデータ処理部、２４，６４ 第２のデータ処理部、２５，６５ 選択回路（選択手段）、２６，６６ 切り換え回路（切り換え手段）、３７，３８，５４ 多数決回路、４７，４７ａ，４７ｂ エラー訂正回路（エラー訂正手段）、４８，４８ａ，４８ｂ ２ビット誤り検出信号出力部。
【発明の属する技術分野】
この発明は、半導体装置内で発生するシングルイベントアップセット（ＳＥＵ：Single Event Upset）に対する補償回路に係り、特に人工衛星に搭載する半導体装置内においてフリップフロップを組み合せて構成されたレジスタ、カウンタ等に適用するのが好適なシングルイベントアップセット補償回路に関するものである。
【０００２】
【従来の技術】
例えば人工衛星に搭載される半導体装置のように宇宙放射線の影響を受ける環境下にある半導体装置内においては、放射線によりフリップフロップやメモリの記憶素子などに記憶された論理値が反転するシングルイベントアップセット現象（ソフトエラーとも呼ばれるビット反転現象）が発生する。このシングルイベントアップセットに係る対策の一つとして、半導体装置内の回路素子に放射線に対する耐性を備えさせることが挙げられる。この方策は半導体製造プロセス技術を用いて可能ではあるが、コストがかかるとともに個々の回路素子に要求される耐性を必ずしも実現することができない等の問題がある。したがって、シングルイベントアップセットが発生することを前提とした回路設計技術によりシングルイベントアップセットに係る問題を解決することが望まれている。すなわち、シングルイベントアップセットが発生してエラーが生じても当該エラーを補償することができるような機能を有する補償回路の開発が要望されている。
【０００３】
例えば特開平５−２４３９１６号公報に記載された補償回路では、遅延回路と排他的論理和をとるイクスクルーシブ・オアゲート（以下、ＥＸ−ＯＲゲートと称する）とを組み合せて構成された補償回路をフリップフロップの出力部に接続して、フリップフロップに自己復元機能を備えさせている。上記補償回路は、フリップフロップが保持する論理値反転に係るエラーを検出して、正しい論理値を保持するようにフリップフロップを元の状態に復帰させる。但し、この方策においては、フリップフロップを有して構成される回路について所望の動作を得るためには、遅延素子に対して要求される遅延特性が、個々の回路毎に異なる。また、遅延素子の遅延特性は半導体製造プロセスに応じて大きく変化するので、所望の遅延特性を実現するためには、半導体製造プロセス毎に遅延素子に係る設計を最適化する必要がある。
【０００４】
また、例えば特開平７−７３１１４号公報に記載されたメモリ制御回路では、メモリに誤り訂正回路または誤り検出回路を付加して、メモリからデータを読み出す毎に誤り訂正されたデータをメモリに再書き込みするように構成されているので、シングルイベントアップセットが複数回生じてメモリにエラーが蓄積するのを防止することができる。このような方策は、バイトまたはワード単位でデータの書き込みまたは読み出しを行うメモリ等に適用するのに好適である。
【０００５】
また、図６は、冗長構成を採用した従来のシングルイベントアップセット補償回路の例を示す回路図である。図６において、１０１，１０２，１０３はそれぞれ並列に接続されたフリップフロップ（以下、適宜ＦＦと称する）、１０４はＦＦ１０１、ＦＦ１０２およびＦＦ１０３の出力データを入力して入力された３つのデータについて多いほうのデータ（データ“０”またはデータ“１”）を出力する多数決回路、１０５は入力部、１０６は出力部である。
【０００６】
次に、図６に示されたシングルイベントアップセット補償回路の動作について説明する。ＦＦ１０１、ＦＦ１０２およびＦＦ１０３は、入力されるクロック信号の立ち上がりまたは立ち下がりをトリガとして入力部１０５に与えられたデータをラッチして保持する。多数決回路１０４は、ＦＦ１０１、ＦＦ１０２およびＦＦ１０３に保持されたデータを入力して、多いほうのデータを出力部１０６へ出力する。
【０００７】
ＦＦ１０１、ＦＦ１０２およびＦＦ１０３がデータをラッチした後に、放射線等の影響によりいずれか１つのフリップフロップにシングルイベントアップセットが発生して論理値の反転が生じても、他の２つのフリップフロップは正しいデータを保持しているので、多数決回路１０４は正しいデータを出力部１０６へ出力するから、シングルイベントアップセットの発生を補償することができる。
【０００８】
【発明が解決しようとする課題】
従来のシングルイベントアップセット補償回路は以上のように構成されている。特開平５−２４３９１６号公報に記載された補償回路については、形成される各回路毎に遅延素子に対して要求される遅延特性が異なるために、半導体製造プロセス毎に遅延素子に係る設計の最適化が必要となり、設計パラメータが増加することで回路設計の効率性において劣るという課題があった。
【０００９】
また、特開平７−７３１１４号公報に記載されたメモリ制御回路については、上述したように、当該制御回路は、バイトまたはワード単位でデータの書き込みまたは読み出しを行う記憶手段に適用するのが好適なものである。半導体装置内において複数のフリップフロップから成るレジスタ、カウンタ等の一般的なデータ処理部は、必ずしもバイトやワード単位でデータを記憶するものではないので、上記メモリ制御回路に係る回路構成をこのようなデータ処理部に係るシングルイベントアップセット補償回路に適用するのは困難であるという課題があった。
【００１０】
さらに、図６に示された従来のシングルイベントアップセット補償回路については、多数決回路を設ける構成としたことで、補償回路の冗長性が３重以上となるために、半導体装置上における補償回路の占有面積が大きくなるという課題があった。
【００１１】
この発明は上記のような課題を解決するためになされたもので、遅延素子を用いることなく、フリップフロップを組み合せて構成されるレジスタ、カウンタ等の回路に汎用的に適用可能で、占有面積の小さなシングルイベントアップセット補償回路を得ることを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係るシングルイベントアップセット補償回路は、複数のフリップフロップと、それぞれのフリップフロップの入力データに対して所定の論理演算を適用して検査ビットを生成する入力データ用検査ビット生成手段と、当該入力データ用検査ビットを入力データとしてフリップフロップと共通のトリガに基づいて入力データ用検査ビットをラッチして保持する検査ビット保持手段と、それぞれのフリップフロップの出力データに対して入力データに適用したのと同じ所定の論理演算を適用して検査ビットを生成する出力データ用検査ビット生成手段と、検査ビット保持手段の出力データと出力データ用検査ビット生成手段の出力データとを比較して異なる場合にアクティブとなるエラー検出信号を出力するエラー検出手段とを有してそれぞれ構成される第１のデータ処理部および第２のデータ処理部と、第１のデータ処理部から出力されるエラー検出信号および第２のデータ処理部から出力されるエラー検出信号を入力してエラーの生じていないデータ処理部からの出力データの取得を指示する選択信号を出力する選択手段と、第１のデータ処理部から出力されるデータおよび第２のデータ処理部から出力されるデータを入力して選択信号に基づいてエラーの生じていないデータ処理部からの出力データを出力する切り換え手段とを備えるようにしたものである。
【００１３】
この発明に係るシングルイベントアップセット補償回路は、検査ビット保持手段が、それぞれ並列に接続される３以上の奇数個のフリップフロップと、それぞれのフリップフロップからの出力データを入力して多いほうのデータを出力する多数決回路とを有して構成されるようにしたものである。
【００１４】
この発明に係るシングルイベントアップセット補償回路は、複数のフリップフロップと、それぞれのフリップフロップの入力部に接続されてフリップフロップの入力データを対象とする１ビット誤り訂正・２ビット誤り検出を実施するための検査ビット列を生成する検査ビット列生成部、検査ビット列生成部により生成された検査ビット列をフリップフロップと共通のトリガに基づいてラッチして保持する検査ビット列保持部、およびそれぞれのフリップフロップの出力部およびそれぞれのフリップフロップからの出力データが出力されるべき回路素子に接続されて検査ビット列保持部に保持された検査ビット列に基づいてフリップフロップの出力データに係るエラーを訂正し訂正されたデータを当該出力データが出力されるべき回路素子に出力する誤り訂正・検出部から成るエラー訂正手段とを備えるようにしたものである。
【００１５】
この発明に係るシングルイベントアップセット補償回路は、出力部に接続される回路素子が、それぞれ並列に接続される３以上の奇数個のフリップフロップと、それぞれのフリップフロップからの出力データを入力して多いほうのデータを出力する多数決回路とを有して構成されるようにしたものである。
【００１６】
この発明に係るシングルイベントアップセット補償回路は、複数のフリップフロップと、それぞれのフリップフロップの入力部に接続されてフリップフロップの入力データについて１ビット誤り訂正・２ビット誤り検出を実施するための検査ビット列を生成する検査ビット列生成部、検査ビット列生成部により生成された検査ビット列をフリップフロップと共通のトリガに基づいてラッチして保持する検査ビット列保持部、およびそれぞれのフリップフロップの出力部およびそれぞれのフリップフロップからの出力データが出力されるべき回路素子に接続されて検査ビット列保持部に保持された検査ビット列に基づいてフリップフロップの出力データに係るエラーを訂正し訂正されたデータを当該出力データが出力されるべき回路素子に出力するとともに、エラーが２ビット以上である場合にアクティブとなる２ビット誤り検出信号を出力する誤り訂正・検出部から成るエラー訂正手段とを有してそれぞれ構成される第１のデータ処理部および第２のデータ処理部と、第１のデータ処理部から出力される２ビット誤り検出信号および第２のデータ処理部から出力される２ビット誤り検出信号を入力してエラー訂正不能となっていないデータ処理部からの出力データの取得を指示する選択信号を出力する選択手段と、第１のデータ処理部から出力されるデータおよび第２のデータ処理部から出力されるデータを入力して選択信号に基づいてエラー訂正不能となっていないデータ処理部からの出力データを出力する切り換え手段とを備えるようにしたものである。
【００１７】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１は、この発明の実施の形態１によるシングルイベントアップセット補償回路の構成を示す回路図である。図１において、１は入力部、２は出力部、３，４，５，６，７，８，９，１０はフリップフロップ（以下、適宜ＦＦと称する）、１１，１２，１３，１４，１５，１６，１７，１８，１９，２０は２入力のＥＸ−ＯＲゲート、２１，２２は検査ビット保持用のフリップフロップ（検査ビット保持手段）、２３は４ビットのシフトレジスタを構成するフリップフロップ３，４，５，６とパリティビット生成用のＥＸ−ＯＲゲート１１，１２，１３，１４，１５と検査ビット保持用フリップフロップ２１とを有して構成されデータ並びにエラー検出信号を出力する第１のデータ処理部、２４は４ビットのシフトレジスタを構成するフリップフロップ７，８，９，１０とパリティビット生成用のＥＸ−ＯＲゲート１６，１７，１８，１９，２０と検査ビット保持用フリップフロップ２２とを有して構成されデータ並びにエラー検出信号を出力する第２のデータ処理部、２５は第１のデータ処理部２３のＥＸ−ＯＲゲート（エラー検出手段）１４および第２のデータ処理部２４のＥＸ−ＯＲゲート（エラー検出手段）１９に接続されてそれぞれのエラー検出信号を入力するとともに第１のデータ処理部２３または第２のデータ処理部２４のいずれから出力されるデータを出力部２へ出力するかを指示する選択信号を出力する選択回路（選択手段）、２６は第１のデータ処理部２３のデータ出力部であるＦＦ６、第２のデータ処理部２４のデータ出力部であるＦＦ１０および選択回路２５の出力部に接続されて選択回路２５から出力される選択信号に応じて第１のデータ処理部２３または第２のデータ処理部２４のいずれか一方から出力されるデータを出力部２へ出力する切り換え回路（切り換え手段）である。
【００１８】
ＥＸ−ＯＲゲート１１とＥＸ−ＯＲゲート１２とＥＸ−ＯＲゲート１５とから、ＦＦ３の入力データとＦＦ４の入力データとＦＦ５の入力データとＦＦ６の入力データとについての排他的論理和をとる入力データ用検査ビット生成手段が構成される。同様に、ＥＸ−ＯＲゲート１６とＥＸ−ＯＲゲート１７とＥＸ−ＯＲゲート２０とから、ＦＦ７の入力データとＦＦ８の入力データとＦＦ９の入力データとＦＦ１０の入力データとについての排他的論理和をとる入力データ用検査ビット生成手段が構成される。また、ＥＸ−ＯＲゲート１１とＥＸ−ＯＲゲート１２とＥＸ−ＯＲゲート１３とから、ＦＦ３の出力データとＦＦ４の出力データとＦＦ５の出力データとＦＦ６の出力データとについての排他的論理和をとる出力データ用検査ビット生成手段が構成される。同様に、ＥＸ−ＯＲゲート１６とＥＸ−ＯＲゲート１７とＥＸ−ＯＲゲート１８とから、ＦＦ７の出力データとＦＦ８の出力データとＦＦ９の出力データとＦＦ１０の出力データとについての排他的論理和をとる出力データ用検査ビット生成手段が構成される。なお、ＥＸ−ＯＲゲート１１，１２，１３，１４，１５，１６，１７，１８，１９，２０については、入力部と出力部とを識別するために、その出力部を黒丸で示している。また、フリップフロップ３，４，５，６，７，８，９，１０，２１，２２には、共通のクロック信号が与えられるものとする。
【００１９】
次に動作について説明する。
検査ビット保持用ＦＦ２１は、ＦＦ３の入力データとＦＦ４の入力データとＦＦ５の入力データとＦＦ６の入力データとについての排他的論理和として与えられる入力データ用検査ビットを入力する。これら論理演算対象の入力データのなかで“１”の数が奇数であれば入力データ用検査ビットとしてデータ“１”がＦＦ２１に入力され、“１”の数が偶数であれば入力データ用検査ビットとしてデータ“０”がＦＦ２１に入力される。また、ＥＸ−ＯＲゲート１４の一方の入力部はＦＦ３の出力データとＦＦ４の出力データとＦＦ５の出力データとＦＦ６の出力データとについての排他的論理和として与えられる出力データ用検査ビットを入力し、ＥＸ−ＯＲゲート１４の他方の入力部はＦＦ２１の出力データを入力する。
【００２０】
ここで、任意の時刻におけるＦＦ３の入力データをＡ（“０”または“１”）、ＦＦ４の入力データをＢ、ＦＦ５の入力データをＣ、ＦＦ６の入力データをＤとする。この際、検査ビット保持用ＦＦ２１の入力データはＡとＢとＣとＤとについての排他的論理和となる。次に、各フリップフロップに共通に入力されるクロック信号に立ち上がりまたは立ち下がりが生じると、これをトリガとして各フリップフロップが入力データをラッチする。ＦＦ３はデータＡをラッチし、ＦＦ４はデータＢをラッチし、ＦＦ５はデータＣをラッチし、ＦＦ６はデータＤをラッチし、ＦＦ２１はＡとＢとＣとＤとについての排他的論理和をラッチする。これにより、ＥＸ−ＯＲゲート１４の一方の入力部はＡとＢとＣとＤとについての排他的論理和を入力し、また他方の入力部もＡとＢとＣとＤとについての排他的論理和を入力するから、ＥＸ−ＯＲゲート１４の出力部は“０”を出力する。なお、ＥＸ−ＯＲゲート１４から出力されるエラー検出信号は“１”の際にアクティブとなるものとする。
【００２１】
ところで、上記トリガが発生した後にＦＦ３，ＦＦ４，ＦＦ５，ＦＦ６のなかのいずれか１つのフリップフロップにシングルイベントアップセットが生じると、ＥＸ−ＯＲゲートの一方の入力部に入力されるデータすなわち出力データ用検査ビットの論理値が反転し、ＥＸ−ＯＲ回路１４の出力部は“１”を出力して、エラー検出信号はアクティブとなる。このように、シフトレジスタを構成するＦＦ３，ＦＦ４，ＦＦ５，ＦＦ６にシングルイベントアップセットが生じない場合にはＥＸ−ＯＲゲート１４は“０”を出力し、シングルイベントアップセットが生じた場合にはＥＸ−ＯＲゲート１４は“１”を出力するから、ＥＸ−ＯＲゲート１４は４つのフリップフロップから成るシフトレジスタのエラー検出手段として機能する。なお、第２のデータ処理部２４を構成する要素も第１のデータ処理部２３内の対応する要素と同様に動作し、ＥＸ−ＯＲゲート１９はＦＦ７、ＦＦ８、ＦＦ９、ＦＦ１０の４つのフリップフロップから成るシフトレジスタのエラー検出手段として機能する。
【００２２】
選択回路２５は、ＥＸ−ＯＲゲート１４から出力されるエラー検出信号およびＥＸ−ＯＲゲート１９から出力されるエラー検出信号を入力して、第１のデータ処理部２３または第２のデータ処理部２４のいずれかにシングルイベントアップセットに起因するエラーが生じている場合には、エラーの生じていないデータ処理部からの出力データの取得を指示する選択信号を出力する。切り換え回路２６は、当該選択信号を入力して、エラーの生じていないデータ処理部から出力されるデータを出力部２へ伝達する。
【００２３】
以上のように、この実施の形態１によれば、ＥＸ−ＯＲゲート１１，１２，１５（１６，１７，２０）から構成されフリップフロップＦＦ３，ＦＦ４，ＦＦ５，ＦＦ６（ＦＦ７，ＦＦ８，ＦＦ９，ＦＦ１０）の入力データについての排他的論理和をとる入力データ用検査ビット生成手段と、入力データ用検査ビットを入力データとする検査ビット保持用ＦＦ２１（ＦＦ２２）と、ＥＸ−ＯＲゲート１１，１２，１３（１６，１７，１８）から構成されフリップフロップＦＦ３，ＦＦ４，ＦＦ５，ＦＦ６（ＦＦ７，ＦＦ８，ＦＦ９，ＦＦ１０）の出力データについての排他的論理和をとる出力データ用検査ビット生成手段と、検査ビット保持用ＦＦ２１（ＦＦ２２）の出力データと出力データ用検査ビット生成手段の出力部に該当するＥＸ−ＯＲゲート１３（ＥＸ−ＯＲゲート１８）の出力データとを比較して異なる場合にはエラーの発生を示すデータ“１”を出力するＥＸ−ＯＲゲート１４（ＥＸ−ＯＲゲート１９）と、ＥＸ−ＯＲゲート１４からのエラー検出信号およびＥＸ−ＯＲゲート１９からのエラー検出信号を入力して選択信号を出力する選択回路２５と、選択信号に基づいてエラーの生じていないデータ処理部からの出力データを出力する切り換え回路２６とを備えるように構成したので、フリップフロップのいずれか１つにシングルイベントアップセットが発生すると、当該シングルイベントアップセットの発生したフリップフロップが含まれるデータ処理部から出力されるエラー検出信号がアクティブとなって、エラーの生じていないデータ処理部からの出力データが出力部２へ出力されるから、シングルイベントアップセットの発生を補償できるという効果を奏する。また、シングルイベントアップセットを補償するために、データ処理等を実施するデータ処理部を２つ設けているのみで、冗長性のレベルを３重から２重へと下げることで、シングルイベントアップセット補償回路の半導体装置上における占有面積を低減することができるという効果を奏する。さらに、上記シングルイベントアップセット補償回路については、データ処理を実施するデータ処理部内に設けられるフリップフリップに係る接続形態について何ら制約がないので、種々の回路に汎用的に適用することができて、設計の効率化に寄与するという効果を奏する。
【００２４】
なお、この発明の実施の形態１では４ビットのシフトレジスタに係るシングルイベントアップセット補償回路を例にして発明を開示しているが、データ処理部内におけるフリップフロップの組み合せはこのような形態に限定されるものではなく、所望のデータ処理を実現する任意の回路構成を実現するフリップフロップの種々の接続形態に対して本願発明を適用することが可能であり、以降の実施の形態においても同様であることに留意されたい。
【００２５】
実施の形態２．
図２は、この発明の実施の形態２によるシングルイベントアップセット補償回路の構成を示す回路図である。図２において、図１と同一符号は同一または相当部分を示すのでその説明を省略する。３１，３２，３３，３４，３５，３６は検査ビット保持用のフリップフロップ、３７はＦＦ３１、ＦＦ３２およびＦＦ３３から出力されるデータを入力して多いほうのデータ（“０”または“１”）を出力する多数決回路、３８はＦＦ３４、ＦＦ３５およびＦＦ３６から出力されるデータを入力して多いほうのデータを出力する多数決回路である。
【００２６】
次に動作について説明する。なお、ＦＦ３、ＦＦ４、ＦＦ５、ＦＦ６、ＦＦ７、ＦＦ８、ＦＦ９、ＦＦ１０のなかのいずれか１つのフリップフロップにシングルイベントアップセットが発生した場合の基本的な補償動作については、既に実施の形態１において説明済みであるので、その説明を省略する。
【００２７】
ＦＦ３１、ＦＦ３２およびＦＦ３３は、入力されるクロック信号の立ち上がりまたは立ち下がりをトリガとして、ＦＦ３、ＦＦ４、ＦＦ５およびＦＦ６の入力データについての排他的論理和として与えられる入力データ用検査ビットをラッチして保持する。多数決回路３７は、ＦＦ３１、ＦＦ３２およびＦＦ３３の出力データをそれぞれ入力して、多いほうのデータを出力する。
【００２８】
ＦＦ３１、ＦＦ３２およびＦＦ３３が入力データ用検査ビットをラッチした後に、放射線等の影響によりＦＦ３１、ＦＦ３２およびＦＦ３３のなかのいずれか１つのフリップフロップにシングルイベントアップセットが発生して論理値の反転が生じても、他の２つのフリップフロップは正しいデータを保持しているので、多数決回路３７は正しいデータを出力するから、検査ビット保持用フリップフロップに発生するシングルイベントアップセットを補償することができる。なお、第２のデータ処理部２４に設けられたＦＦ３４、ＦＦ３５、ＦＦ３６および多数決回路３８も上記と同様に動作する。
【００２９】
以上のように、この実施の形態２によれば、入力データ用検査ビットをラッチして保持するための検査ビット保持手段を３つのフリップフロップＦＦ３１、ＦＦ３２およびＦＦ３３（ＦＦ３４、ＦＦ３５およびＦＦ３６）と多数決回路３７（多数決回路３８）とを有して構成するようにしたので、検査ビット保持用フリップフロップにシングルイベントアップセットが発生しても当該シングルイベントアップセットを補償することができるから、回路の信頼性をより向上することができるという効果を奏する。
【００３０】
実施の形態３．
図３は、この発明の実施の形態３によるシングルイベントアップセット補償回路の構成を示す回路図である。図３において、４１は入力部、４２は出力部、４３，４４，４５，４６は共通のクロック信号に基づいて入力データをラッチして出力するフリップフロップ、４７は１ビット誤り訂正・２ビット誤り検出を実施するエラー訂正回路（エラー訂正手段）、４８は２ビット誤り検出信号出力部である。ＦＦ４３、ＦＦ４４、ＦＦ４５およびＦＦ４６は４ビットのシフトレジスタを構成するように配置されている。また、エラー訂正回路４７は、メモリ制御回路内のＥＣＣ回路と類似の構成を有しており、各フリップフロップの入力部に接続されＦＦ４３の入力データ、ＦＦ４４の入力データ、ＦＦ４５の入力データおよびＦＦ４６の入力データから例えば拡大ハミングコードのような１ビット誤り訂正・２ビット誤り検出を実施するための検査ビット列を生成する検査ビット列生成部と、当該検査ビット列生成部により生成された検査ビット列をＦＦ４３等と共通のトリガに基づいてラッチして保持する検査ビット列保持部と、各フリップフロップの出力部、および回路構成上当該出力部からの出力データが出力されるべき回路素子（次段のフリップフロップの入力部または出力部４２）に接続され、検査ビット列保持部に保持された検査ビット列に基づいてＦＦ４３の出力データ、ＦＦ４４の出力データ、ＦＦ４５の出力データおよびＦＦ４６の出力データについて１ビット誤り訂正・２ビット誤り検出を実施して、それぞれＦＦ４４の入力データ、ＦＦ４５の入力データ、ＦＦ４６の入力データ、出力部４２への出力データとして出力するとともに、エラーが２ビット以上の場合には２ビット誤り検出信号出力部４８から出力される２ビット誤り検出信号をアクティブにする誤り訂正・検出部とを有して構成されている。
【００３１】
次に動作について説明する。
任意の時刻におけるＦＦ４３の入力データをＡ（“０”または“１”）、ＦＦ４４の入力データをＢ、ＦＦ４５の入力データをＣ、ＦＦ４６の入力データをＤとする。この際、エラー訂正回路４７の検査ビット列生成部は、データＡ，Ｂ，Ｃ，Ｄについて１ビット誤り訂正・２ビット誤り検出を実施するための検査ビット列を生成する。次に、各フリップフロップに共通に入力されるクロック信号に立ち上がりまたは立ち下がりが生じると、これをトリガとして、ＦＦ４３はデータＡをラッチし、ＦＦ４４はデータＢをラッチし、ＦＦ４５はデータＣをラッチし、ＦＦ４６はデータＤをラッチするとともに、エラー訂正回路４７の検査ビット列保持部は上記検査ビット列生成部により生成された検査ビット列をラッチして保持する。エラー訂正回路４７の誤り訂正・検出部は、ＦＦ４３の出力データ、ＦＦ４４の出力データ、ＦＦ４５の出力データおよびＦＦ４６の出力データを入力して、データＡ，Ｂ，Ｃ，Ｄについて生成された検査ビット列を基にして１ビット誤り訂正・２ビット誤り検出を実施し、それぞれＦＦ４４の入力データ、ＦＦ４５の入力データ、ＦＦ４６の入力データおよび出力部４２への出力データとして出力する。エラー訂正回路４７の上記のような動作により、ＦＦ４３、ＦＦ４４、ＦＦ４５およびＦＦ４６は４ビットのシフトレジスタとして機能する。
【００３２】
上記トリガが発生した後に、ＦＦ４３、ＦＦ４４、ＦＦ４５、ＦＦ４６のなかのいずれか１つのフリップフロップにシングルイベントアップセットが発生すると、シングルイベントアップセットが生じたフリップフロップの出力データの論理値は反転するが、エラー訂正回路４７の誤り訂正・検出部が検査ビット列に基づいて当該フリップフロップの出力データに係るエラーを訂正して、即座に訂正された正しいデータを当該出力データが出力されるべき次段のフリップフロップの入力部または出力部４２へ出力するので、シングルイベントアップセットの発生を補償することができる。なお、時間的に隣接する任意の２つのトリガ（クロック信号の立ち上がりまたは立ち下がり）間において、２つのフリップフロップにシングルイベントアップセットが発生すると、エラー訂正不能となり、２ビット誤り検出信号がアクティブとなる。
【００３３】
以上のように、この実施の形態３によれば、ＦＦ４３、ＦＦ４４、ＦＦ４５、ＦＦ４６の入力部に接続されてこれらのフリップフロップの入力データに係る１ビット誤り訂正・２ビット誤り検出を実施するための検査ビット列を生成する検査ビット列生成部と、検査ビット列生成部により生成された検査ビット列をＦＦ４３等と共通のトリガに基づいてラッチして保持する検査ビット列保持部と、ＦＦ４３、ＦＦ４４、ＦＦ４５、ＦＦ４６の出力部およびこれらフリップフロップからの出力データが出力されるべきそれぞれの回路素子に接続されて、検査ビット列に基づいてフリップフロップの出力データに係るエラーを訂正して正しいデータを対応する回路素子に出力する誤り訂正・検出部とを有して構成されるエラー訂正回路４７を備えるように構成したので、フリップフロップのいずれか１つにシングルイベントアップセットが発生しても、誤り訂正・検出部が検査ビット列に基づいてシングルイベントアップセットが発生したフリップフロップの出力データを即座に訂正して正しいデータを当該出力データが出力されるべき回路素子へ出力するので、シングルイベントアップセットの発生を補償できるという効果を奏する。また、シングルイベントアップセットを補償するために、同一のデータ処理機能を実現するデータ処理部を２つ以上設けるような冗長的構成を採用してはいないので、シングルイベントアップセット補償回路の半導体装置上における占有面積を低減することができるという効果を奏する。さらに、上記シングルイベントアップセット補償回路については、所定のデータ処理を実施するデータ処理部内に設けられるフリップフロップに係る接続形態について何ら制約がないので、種々の回路に汎用的に適用することができて、設計の効率化に寄与するという効果を奏する。
【００３４】
実施の形態４．
図４は、この発明の実施の形態４によるシングルイベントアップセット補償回路の構成を示す回路図である。図４において、図３と同一符号は同一または相当部分を示すのでその説明を省略する。５１，５２，５３はそれぞれ並列に接続されたフリップフロップ、５４はＦＦ５１、ＦＦ５２およびＦＦ５３の出力データを入力して入力された３つのデータについて多いほうのデータ（データ“０”またはデータ“１”）を出力する多数決回路である。
【００３５】
次に、この実施の形態４によるシングルイベントアップセット補償回路の特徴を明確にするために、実施の形態３によるシングルイベントアップセット補償回路との差異について説明する。図３に示されるシングルイベントアップセット補償回路において、出力データを出力部４２へ出力すべきＦＦ４６にシングルイベントアップセットが発生すると、エラー訂正回路４７によりエラー訂正が実施されて正しいデータが出力部４２へ出力される。然るに、エラー訂正に係る遅延時間に起因して、出力部４２に与えられるデータにパルス状のノイズが生じる現象すなわちデータハザードが発生する。出力部４２が半導体装置の外部端子に相当するような場合には、通常このようなデータハザードを許容することはできない。したがって、このようなデータハザードを防止するために、この実施の形態４では出力部に接続されるフリップフロップについて３重の冗長化がなされている。
【００３６】
次に動作について説明する。なお、ＦＦ４３、ＦＦ４４、ＦＦ４５およびエラー訂正回路４７などに係る動作は実施の形態３で説明済みであるので、ここでは実施の形態４によるシングルイベントアップセット補償回路に特有の動作について説明する。ＦＦ５１、ＦＦ５２およびＦＦ５３がデータをラッチして保持した後に、放射線等の影響によりいずれか１つのフリップフロップにシングルイベントアップセットが発生して論理値の反転が生じても、他の２つのフリップフロップは正しいデータを保持しているので、多数決回路５４は正しいデータを常時出力部４２へ出力するから、シングルイベントアップセットの発生を補償できるとともに、出力部４２におけるデータハザードの発生を防止できる。
【００３７】
以上のように、この実施の形態４によれば、出力部４２に接続されるデータ保持手段をそれぞれ並列に接続される３つのフリップフロップＦＦ５１、ＦＦ５２およびＦＦ５３と多数決回路５４とを有して構成されるようにしたので、ＦＦ５１、ＦＦ５２およびＦＦ５３のなかのいずれか１つのフリップフロップにシングルイベントアップセットが発生しても当該シングルイベントアップセットを補償できるとともに、多数決回路５４は正しいデータを常時出力部４２へ出力するから、出力部４２におけるデータハザードを防止することができるという効果を奏する。
【００３８】
実施の形態５．
図５は、この発明の実施の形態５によるシングルイベントアップセット補償回路の構成を示す回路図である。図５において、６１は入力部、６２は出力部、６３は第１のデータ処理部、６４は第２のデータ処理部である。第１のデータ処理部６３はＦＦ４３ａ、ＦＦ４４ａ、ＦＦ４５ａ、ＦＦ４６ａ、エラー訂正回路（エラー訂正手段）４７ａおよび２ビット誤り検出信号出力部４８ａを有して構成され、第２のデータ処理部６４はＦＦ４３ｂ、ＦＦ４４ｂ、ＦＦ４５ｂ、ＦＦ４６ｂ、エラー訂正回路（エラー訂正手段）４７ｂおよび２ビット誤り検出信号出力部４８ｂを有して構成されている。第１のデータ処理部６３および第２のデータ処理部６４は共に図３に示された回路と同一の回路構成および機能を有するものであり、第１のデータ処理部６３に係る構成要素および第２のデータ処理部６４に係る構成要素も図３に示される回路内の対応する構成要素と同一または相当するものとして与えられるものである。また、６５は第１のデータ処理部６３からの２ビット誤り検出信号および第２のデータ処理部６４からの２ビット誤り検出信号を入力して第１のデータ処理部６３または第２のデータ処理部６４のいずれから出力されるデータを出力部６２へ出力するかを指示する選択信号を出力する選択回路（選択手段）、６６は選択回路６５から出力される選択信号に応じて第１のデータ処理部６３または第２のデータ処理部６４のいずれか一方から出力されるデータを出力部６２へ出力する切り換え回路（切り換え手段）である。
【００３９】
次に動作について説明する。なお、第１のデータ処理部６３および第２のデータ処理部６４に係る動作は実施の形態３で説明済みであるので、ここでは実施の形態５によるシングルイベントアップセット補償回路に特有の動作について説明する。
【００４０】
時間的に隣接する任意の２つのトリガ間において、ＦＦ４３ａ、ＦＦ４４ａ、ＦＦ４５ａ、ＦＦ４６ａのなかで２つのフリップフロップにシングルイベントアップセットが発生すると、エラー訂正回路４７ａによるエラー訂正が不能となって２ビット誤り検出信号出力部４８ａから出力される２ビット誤り検出信号がアクティブとなる。また、時間的に隣接する任意の２つのトリガ間において、ＦＦ４３ｂ、ＦＦ４４ｂ、ＦＦ４５ｂ、ＦＦ４６ｂのなかで２つのフリップフロップにシングルイベントアップセットが発生すると、エラー訂正回路４７ｂによるエラー訂正が不能となって２ビット誤り検出信号出力部４８ｂから出力される２ビット誤り検出信号がアクティブとなる。選択回路６５は、２ビット誤り検出信号出力部４８ａから出力される２ビット誤り検出信号および２ビット誤り検出信号出力部４８ｂから出力される２ビット誤り検出信号を入力して、第１のデータ処理部６３または第２のデータ処理部６４のいずれかにシングルイベントアップセットに起因して訂正不能なエラーが生じている場合には、エラー訂正不能となっていないデータ処理部からの出力データの取得を指示する選択信号を出力する。切り換え回路６６は、当該選択信号を入力して、エラー訂正不能となっていないデータ処理部から出力されるデータを出力部６２へ伝達する。
【００４１】
以上のように、この実施の形態５によれば、ＦＦ４３ａ、ＦＦ４４ａ、ＦＦ４５ａ、ＦＦ４６ａ、エラー訂正回路４７ａおよび２ビット誤り検出信号出力部４８ａを有して構成される第１のデータ処理部６３と、ＦＦ４３ｂ、ＦＦ４４ｂ、ＦＦ４５ｂ、ＦＦ４６ｂ、エラー訂正回路４７ｂおよび２ビット誤り検出信号出力部４８ｂを有して構成される第２のデータ処理部６４と、第１のデータ処理部６３からの２ビット誤り検出信号および第２のデータ処理部６４からの２ビット誤り検出信号を入力して選択信号を出力する選択回路６５と、選択信号に基づいてエラー訂正不能となっていないデータ処理部からの出力データを出力する切り換え回路６６とを備えるように構成したので、データ処理部６３またはデータ処理部６４において同時に２つのフリップフロップにシングルイベントアップセットが発生すると、これによりエラー訂正不能となったデータ処理部から出力される２ビット誤り検出信号がアクティブとなって、エラー訂正不能となっていないデータ処理部からの出力データが出力部６２へ出力されるから、同時に２つのフリップフロップに発生するシングルイベントアップセットを補償することができて、シングルイベントアップセットに対する耐性をより向上することができるという効果を奏する。また、シングルイベントアップセットを補償するために、データ処理等を実施するデータ処理部を２つ設けているのみで、冗長性のレベルを３重から２重へと下げることで、シングルイベントアップセット補償回路の半導体装置上における占有面積を低減することができるという効果を奏する。さらに、上記シングルイベントアップセット補償回路については、所定のデータ処理を実施するデータ処理部内に設けられるフリップフロップに係る接続形態について何ら制約がないので、種々の回路に汎用的に適用することができて、設計の効率化に寄与するという効果を奏する。
【００４２】
【発明の効果】
以上のように、この発明によれば、複数のフリップフロップと、それぞれのフリップフロップの入力データに対して所定の論理演算を適用して検査ビットを生成する入力データ用検査ビット生成手段と、当該入力データ用検査ビットを入力データとして上記フリップフロップと共通のトリガに基づいて入力データ用検査ビットをラッチして保持する検査ビット保持手段と、それぞれのフリップフロップの出力データに対して入力データに適用したのと同じ所定の論理演算を適用して検査ビットを生成する出力データ用検査ビット生成手段と、検査ビット保持手段の出力データと出力データ用検査ビット生成手段の出力データとを比較して異なる場合にアクティブとなるエラー検出信号を出力するエラー検出手段とを有してそれぞれ構成される第１のデータ処理部および第２のデータ処理部と、第１のデータ処理部から出力されるエラー検出信号および第２のデータ処理部から出力されるエラー検出信号を入力してエラーの生じていないデータ処理部からの出力データの取得を指示する選択信号を出力する選択手段と、第１のデータ処理部から出力されるデータおよび第２のデータ処理部から出力されるデータを入力して選択信号に基づいてエラーの生じていないデータ処理部からの出力データを出力する切り換え手段とを備えるように構成したので、エラー検出手段において検査ビット保持手段の出力データと出力データ用検査ビットとを比較することでデータ処理部内のいずれか１つのフリップフロップに発生したシングルイベントアップセットを検出することができ、選択手段および切り換え手段を用いてエラーの生じていないデータ処理部からの出力データを出力することができるから、シングルイベントアップセットの発生を補償することができるという効果を奏する。また、シングルイベントアップセットを補償するために、データ処理等を実施するデータ処理部を２つ設けているのみであるから、冗長性のレベルを３重から２重へと下げることで、シングルイベントアップセット補償回路の半導体装置上における占有面積を低減することができるという効果を奏する。さらに、上記シングルイベントアップセット補償回路については、データ処理を実施するデータ処理部内に設けられるフリップフロップに係る接続形態について何ら制約がないので、種々の回路に汎用的に適用することができて、設計の効率化に寄与することができるという効果を奏する。
【００４３】
この発明によれば、検査ビット保持手段がそれぞれ並列に接続される３以上の奇数個のフリップフロップと、それぞれのフリップフロップからの出力データを入力して多いほうのデータを出力する多数決回路とを有して構成されるようにしたので、検査ビット保持手段を構成する少なくとも１つのフリップフロップにシングルイベントアップセットが発生して論理値の反転が生じても、他のより多数のフリップフロップは正しいデータを保持しているので、多数決回路からは正しいデータが出力されてシングルイベントアップセットを補償することができるから、回路の信頼性をより向上することができるという効果を奏する。
【００４４】
この発明によれば、それぞれのフリップフロップの入力部に接続されてフリップフロップの入力データを対象とする１ビット誤り訂正・２ビット誤り検出を実施するための検査ビット列を生成する検査ビット列生成部と、検査ビット列生成部により生成された検査ビット列をフリップフロップと共通のトリガに基づいてラッチして保持する検査ビット列保持部と、それぞれのフリップフロップの出力部およびそれぞれのフリップフロップからの出力データが出力されるべき回路素子に接続されて、検査ビット列保持部に保持された検査ビット列に基づいてフリップフロップの出力データに係るエラーを訂正して訂正されたデータを当該出力データが出力されるべき回路素子に出力する誤り訂正・検出部とを有して構成されるエラー訂正手段を備えるように構成したので、フリップフロップのいずれか１つにシングルイベントアップセットが発生しても、誤り訂正・検出部が検査ビット列に基づいてシングルイベントアップセットが発生したフリップフロップの出力データを即座に訂正して正しいデータを当該出力データが出力されるべき回路素子へ出力するので、シングルイベントアップセットの発生を補償することができるという効果を奏する。また、シングルイベントアップセットを補償するために、同一のデータ処理機能を有するデータ処理部を２つ以上設けるような冗長的構成を採用してはいないので、シングルイベントアップセット補償回路の半導体装置上における占有面積を低減することができるという効果を奏する。さらに、上記シングルイベントアップセット補償回路については、データ処理を実施するデータ処理部内に設けられるフリップフロップに係る接続形態について何ら制約がないので、種々の回路に汎用的に適用することができて、設計の効率化に寄与することができるという効果を奏する。
【００４５】
この発明によれば、出力部に接続される回路素子が、それぞれ並列に接続される３以上の奇数個のフリップフロップと、それぞれのフリップフロップからの出力データを入力して多いほうのデータを出力する多数決回路とを有して構成されているので、少なくとも１つのフリップフロップにシングルイベントアップセットが発生して論理値の反転が生じても、他のより多数のフリップフロップは正しいデータを保持しているので、多数決回路からは常時正しいデータが出力されるから、シングルイベントアップセットの発生を補償できるとともに出力部におけるデータハザードの発生を防止できるという効果を奏する。
【００４６】
この発明によれば、複数のフリップフロップと、フリップフロップの入力データについて１ビット誤り訂正・２ビット誤り検出を実施するための検査ビット列を生成する検査ビット列生成部、検査ビット列をフリップフロップと共通のトリガに基づいてラッチして保持する検査ビット列保持部、検査ビット列保持部に保持された検査ビット列に基づいてフリップフロップの出力データに係るエラーを訂正して訂正されたデータを当該出力データが出力されるべき回路素子に出力するとともにエラーが２ビット以上である場合にアクティブとなる２ビット誤り検出信号を出力する誤り訂正・検出部から成るエラー訂正手段とを有してそれぞれ構成される第１のデータ処理部および第２のデータ処理部と、第１のデータ処理部から出力される２ビット誤り検出信号および第２のデータ処理部から出力される２ビット誤り検出信号を入力してエラー訂正不能となっていないデータ処理部からの出力データの取得を指示する選択信号を出力する選択手段と、第１のデータ処理部から出力されるデータおよび第２のデータ処理部から出力されるデータを入力して選択信号に基づいてエラー訂正不能となっていないデータ処理部からの出力データを出力する切り換え手段とを備えるように構成したので、第１のデータ処理部または第２のデータ処理部において同時に２つのフリップフロップにシングルイベントアップセットが発生すると、これによりエラー訂正不能となったデータ処理部から出力される２ビット誤り検出信号がアクティブとなって、エラー訂正不能となっていないデータ処理部からの出力データが選択的に出力されるから、同時に２つのフリップフロップに発生するシングルイベントアップセットを補償することができて、シングルイベントアップセットに対する耐性をより向上することができるという効果を奏する。また、シングルイベントアップセットを補償するために、データ処理等を実施するデータ処理部を２つ設けているのみであるから、冗長性のレベルを３重から２重へと下げることで、シングルイベントアップセット補償回路の半導体装置上における占有面積を低減することができるという効果を奏する。さらに、上記シングルイベントアップセット補償回路については、データ処理を実施するデータ処理部内に設けられるフリップフロップに係る接続形態について何ら制約がないので、種々の回路に汎用的に適用することができて、設計の効率化に寄与することができるという効果を奏する。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるシングルイベントアップセット補償回路の構成を示す回路図である。
【図２】 この発明の実施の形態２によるシングルイベントアップセット補償回路の構成を示す回路図である。
【図３】 この発明の実施の形態３によるシングルイベントアップセット補償回路の構成を示す回路図である。
【図４】 この発明の実施の形態４によるシングルイベントアップセット補償回路の構成を示す回路図である。
【図５】 この発明の実施の形態５によるシングルイベントアップセット補償回路の構成を示す回路図である。
【図６】 冗長構成を採用した従来のシングルイベントアップセット補償回路の例を示す回路図である。
【符号の説明】
１，４１，６１ 入力部、２，４２，６２ 出力部、３，４，５，６，７，８，９，１０，３１，３２，３３，３４，３５，３６，４３，４３ａ，４３ｂ，４４，４４ａ，４４ｂ，４５，４５ａ，４５ｂ，４６，４６ａ，４６ｂ，５１，５２，５３ フリップフロップ、１１，１２，１３，１５，１６，１７，１８，２０ ＥＸ−ＯＲゲート、１４，１９ ＥＸ−ＯＲゲート（エラー検出手段）、２１，２２ フリップフロップ（検査ビット保持手段）、２３，６３ 第１のデータ処理部、２４，６４ 第２のデータ処理部、２５，６５ 選択回路（選択手段）、２６，６６ 切り換え回路（切り換え手段）、３７，３８，５４ 多数決回路、４７，４７ａ，４７ｂ エラー訂正回路（エラー訂正手段）、４８，４８ａ，４８ｂ ２ビット誤り検出信号出力部。
Claims (5)
- 複数のフリップフロップと、それぞれのフリップフロップの入力データに対して所定の論理演算を適用して検査ビットを生成する入力データ用検査ビット生成手段と、当該入力データ用検査ビットを入力データとして前記フリップフロップと共通のトリガに基づいて入力データ用検査ビットをラッチして保持する検査ビット保持手段と、それぞれのフリップフロップの出力データに対して入力データに適用したのと同じ所定の論理演算を適用して検査ビットを生成する出力データ用検査ビット生成手段と、前記検査ビット保持手段の出力データと前記出力データ用検査ビット生成手段の出力データとを比較して異なる場合にアクティブとなるエラー検出信号を出力するエラー検出手段とを有してそれぞれ構成される第１のデータ処理部および第２のデータ処理部と、前記第１のデータ処理部から出力されるエラー検出信号および前記第２のデータ処理部から出力されるエラー検出信号を入力してエラーの生じていないデータ処理部からの出力データの取得を指示する選択信号を出力する選択手段と、前記第１のデータ処理部から出力されるデータおよび前記第２のデータ処理部から出力されるデータを入力して前記選択信号に基づいてエラーの生じていないデータ処理部からの出力データを出力する切り換え手段とを備えることを特徴とするシングルイベントアップセット補償回路。
- 検査ビット保持手段が、それぞれ並列に接続される３以上の奇数個のフリップフロップと、それぞれの前記フリップフロップからの出力データを入力して多いほうのデータを出力する多数決回路とを有して構成されることを特徴とする請求項１記載のシングルイベントアップセット補償回路。
- 複数のフリップフロップと、それぞれの前記フリップフロップの入力部に接続されて前記フリップフロップの入力データを対象とする１ビット誤り訂正・２ビット誤り検出を実施するための検査ビット列を生成する検査ビット列生成部、該検査ビット列生成部により生成された検査ビット列を前記フリップフロップと共通のトリガに基づいてラッチして保持する検査ビット列保持部、およびそれぞれの前記フリップフロップの出力部およびそれぞれの前記フリップフロップからの出力データが出力されるべき回路素子に接続されて前記検査ビット列保持部に保持された検査ビット列に基づいて前記フリップフロップの出力データに係るエラーを訂正し訂正されたデータを当該出力データが出力されるべき前記回路素子に出力する誤り訂正・検出部から成るエラー訂正手段とを備えることを特徴とするシングルイベントアップセット補償回路。
- 出力部に接続される回路素子が、それぞれ並列に接続される３以上の奇数個のフリップフロップと、それぞれの前記フリップフロップからの出力データを入力して多いほうのデータを出力する多数決回路とを有して構成されることを特徴とする請求項３記載のシングルイベントアップセット補償回路。
- 複数のフリップフロップと、それぞれの前記フリップフロップの入力部に接続されて前記フリップフロップの入力データについて１ビット誤り訂正・２ビット誤り検出を実施するための検査ビット列を生成する検査ビット列生成部、該検査ビット列生成部により生成された検査ビット列を前記フリップフロップと共通のトリガに基づいてラッチして保持する検査ビット列保持部、およびそれぞれの前記フリップフロップの出力部およびそれぞれの前記フリップフロップからの出力データが出力されるべき回路素子に接続されて前記検査ビット列保持部に保持された検査ビット列に基づいて前記フリップフロップの出力データに係るエラーを訂正し訂正されたデータを当該出力データが出力されるべき前記回路素子に出力するとともに、エラーが２ビット以上である場合にアクティブとなる２ビット誤り検出信号を出力する誤り訂正・検出部から成るエラー訂正手段とを有してそれぞれ構成される第１のデータ処理部および第２のデータ処理部と、前記第１のデータ処理部から出力される２ビット誤り検出信号および前記第２のデータ処理部から出力される２ビット誤り検出信号を入力してエラー訂正不能となっていないデータ処理部からの出力データの取得を指示する選択信号を出力する選択手段と、前記第１のデータ処理部から出力されるデータおよび前記第２のデータ処理部から出力されるデータを入力して前記選択信号に基づいてエラー訂正不能となっていないデータ処理部からの出力データを出力する切り換え手段とを備えることを特徴とするシングルイベントアップセット補償回路。
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