JP2003316599A - 集積回路 - Google Patents

集積回路

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JP2003316599A
JP2003316599A JP2003020435A JP2003020435A JP2003316599A JP 2003316599 A JP2003316599 A JP 2003316599A JP 2003020435 A JP2003020435 A JP 2003020435A JP 2003020435 A JP2003020435 A JP 2003020435A JP 2003316599 A JP2003316599 A JP 2003316599A
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和丈 松本
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Abstract

(57)【要約】 【課題】 自身で誤動作を検出する機能を有する信頼性
の高い集積回路の実現を課題とする。 【解決手段】 集積回路内に同一処理動作を行う複数の
回路（Ａ）１１および回路（Ｂ）１２と、この複数の回
路の処理結果の一致、不一致を判定するＥＸＯＲゲート
１３とを設け、このＥＸＯＲゲート１３出力が不一致の
“１”となったとき、回路（Ａ）１１または回路（Ｂ）
１２のいづれかに処理誤りが発生したことを検出して対
応を行うことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路に関し、
特に冗長性を持たせることによって動作の信頼性を向上
した集積回路に関する。
【０００２】
【従来の技術】すべての装置やシステムにとって長時間
に亙って誤りなく安定に動作することが望ましいことは
言うまでもでもないが、とくに人工衛星搭載機器や原子
炉装置などのように容易に近付けない場所や修理や復旧
に手間が掛かる場所に設けられた装置やシステム、医療
機器や航空機搭載機器などのようにその誤動作が重大な
結果や大きな損害を引き起こしかねない装置やシステム
にとってはその信頼性は重要な意味を持っている。例え
ば、人工衛星や高高度航空機などに搭載された機器では
宇宙線中性子の影響などが避けられない。この宇宙線に
よる影響で、「人工衛星搭載機器」、「航空機搭載機
器」の誤作動が発生する。この影響を受けながらも安定
に動作して信頼性を保つことは重要な課題である。
【０００３】システム的には、予備の回路や予備の装置
を設けてシステムを二重化して冗長性を持たせておき、
誤動作や事故、故障等の発生時に切り替えるという対処
方法が、従来から信頼性を確保するために採られてきて
いる。
【０００４】一方、装置やシステムの信頼性には、それ
を構成する個々の要素の信頼性がかかわってくることは
いうまでもなく、個々の要素の信頼性を向上すること
が、装置やシステム全体の信頼性を向上して、誤動作や
事故、故障の発生頻度を削減するためにも重要である。
【０００５】電子回路の構成要素の一つである集積回路
においては、従来はその信頼性の向上を工程の管理と検
査方法の高精度化、集積回路の封止手段の改良、封止材
料の最適化によって図ってきた。しかし、このような方
法による信頼性の向上には一定の限界がある。また、雑
音などの外来の要因による誤動作は集積回路自身の品質
を向上しても防止することができないという問題があ
る。その上、素子自身に多重化による冗長性を持たせて
その信頼性を向上させるという考え方は、従来の集積回
路には採られていなかった。
【０００６】
【発明が解決しようとする課題】上述のごとく、装置や
システムの信頼性を向上するためには、個々の要素の信
頼性の向上が欠かせない。集積回路においては、従来は
その信頼性を向上を工程の管理と検査方法の高精度化、
集積回路の封止手段の改良、封止材料の最適化によって
図ってきた。しかし、このような方法には限界があり、
雑音などの外来の要因による誤動作には対応することが
できないという問題があった。
【０００７】本発明は、集積回路の回路構成に冗長性を
持たせることで、比較的簡単にこの問題を解決し、自身
で誤動作を検出する機能および誤りを訂正する機能を持
たせて信頼性を高めた集積回路の実現を課題とする。
【０００８】
【課題を解決するための手段】上記課題を達成するた
め、請求項１の発明は、集積回路において、同一処理動
作を行う複数のデータ処理手段と、この複数のデータ処
理手段のそれぞれの処理結果の間の一致、不一致を判定
する判定手段とを具備し、この判定手段での処理結果間
の不一致判定により前記複数のデータ処理手段のいづれ
かで発生した処理誤りを検出することを特徴とする。
【０００９】また、請求項２の発明は、前記複数のデー
タ処理手段相互間で同一処理動作を処理時刻をずらして
行わせるために入力データおよび／またはクロックを遅
延させる第１の遅延手段と、前記複数のデータ処理手段
の処理結果データを前記判定手段に同時に入力させるた
めに遅延させる第２の遅延手段とを設けた。
【００１０】請求項３の発明は、集積回路において、同
一処理動作を行う複数のデータ処理手段と、この複数の
データ処理手段のそれぞれの処理結果の多数決をとる多
数決手段とを具備し、この多数決手段での多数決処理に
より前記複数のデータ処理手段のいづれかで発生した処
理誤りを修復することを特徴とする。
【００１１】さらに、請求項４の発明は、前記複数のデ
ータ処理手段相互間で同一処理動作を処理時刻をずらし
て行わせるために入力データおよび／またはクロックを
遅延させる第１の遅延手段と、前記複数のデータ処理手
段の処理結果データを前記多数決手段に同時に入力させ
るために遅延させる第２の遅延手段とを設ける。
【００１２】このようにすることにより、集積回路に冗
長性を持たせることで、複数のデータ処理回路のいづれ
かで発生した処理誤りの検出が可能になり、再処理を行
わせてデータ処理の信頼性を大幅に向上した集積回路を
実現することができる。また、複数のデータ処理回路の
いづれかで発生した処理誤りを多数決論理にしたがって
自動的に修復して、データ処理の信頼性を大幅に向上し
た集積回路を実現することができる。また、演算時刻を
ずらすことで、外部雑音に影響され難い構成を実現する
ことができ、この面でも信頼性を向上することができ
る。
【００１３】さらに、この冗長回路は外見上は１つの集
積回路であるので使用上違和感がなく、意識しないで使
用することができると言う利点も有している。
【００１４】
【発明の実施の形態】以下、本発明にかかる集積回路を
添付図面を参照にして詳細に説明する。
【００１５】図１は、本発明の集積回路の実施の形態の
基本回路のブロック図である。本実施の形態では、信頼
性を向上したい回路を同一ＩＣ内部に複数配置し、同一
の動作をさせ、これらの結果を判定し、結果が一致した
場合のみ次の動作に移るようにして信頼性の向上を図っ
ている。
【００１６】図１において、回路（Ａ）１１および回路
（Ｂ）１２は同一の動作を行う同じ処理回路である。処
理回路は、演算回路、記憶回路、バッファ回路などどの
ようなものであっても良く、あるいはマイコンなどでも
差支えなく、とくに限定されない。この回路（Ａ）１１
および回路（Ｂ）１２には同一の入力信号１４が入力さ
れている。回路（Ａ）１１および回路（Ｂ）１２のそれ
ぞれの出力（Ａ）１５および出力（Ｂ）１６は２入力Ｅ
ＸＯＲ（排他的論理和）ゲート１３に入力され、ＥＸＯ
Ｒゲート１３の出力は判定用出力１７とされる。ＥＸＯ
Ｒゲート１３の出力は入力端子の値が一致しているとき
には“０”、入力端子の値が異なっているときには
“１”となる。
【００１７】したがって、回路（Ａ）１１および回路
（Ｂ）１２が同一の入力信号１４に対して同一の値を出
力した判定用出力１７の値が“０”のときのみ、次の動
作に移るようにして、判定用出力１７の値が“１”のと
きは回路（Ａ）１１および回路（Ｂ）１２に改めて演算
を繰り返すようにさせる。
【００１８】これにより、回路（Ａ）１１および回路
（Ｂ）１２が共に誤らない限りは正しい結果が期待でき
る。回路（Ａ）１１と回路（Ｂ）１２の誤りの確率をそ
れぞれ１／ｎとすると、この回路（Ａ）１１および回路
（Ｂ）１２からなる２回路冗長回路の判定が誤る確率ｐ
１は、検出された誤りが完全に正しく訂正されるものと
すれば、
【００１９】 ｐ１＝（１／ｎ）2 （１） となり、信頼性が大きく向上することになる。
【００２０】しかし、この回路では、外部からの雑音の
影響が回路（Ａ）１１および回路（Ｂ）１２に共通に働
いた場合に両回路が同時に誤って判定ではこの誤りを見
逃してしまうというおそれがある。
【００２１】このような問題には、複数の回路の演算動
作を時間的にずらして行うようにすることで対処するこ
とができる。このような雑音対処を行った本発明の集積
回路の第２の実施の形態の構成を図２のブロック図に示
す。また、図３にこの集積回路の各部の波形を示す。図
３においては、回路（Ａ）２１、回路（Ｂ）２２および
ＥＸＯＲゲート２３における演算処理の遅れは無視でき
るものとした。
【００２２】図２において、回路（Ａ）２１および回路
（Ｂ）２２は、図１の場合と同様に同一の処理動作を行
う同じ回路で、処理内容はとくに限定されないが、ここ
では仮に入力を反転して出力する動作を行っているもの
とする。この回路（Ａ）２１には図３の波形ａのような
入力信号２６（図３では連続数値０、１、０、０、１、
１、０、０、１、０、０…）が直接入力されている。回
路（Ｂ）２２には入力信号２６が図３の波形ｂのように
遅延回路２４で時間ｔだけ遅らされて入力されている。
【００２３】回路（Ａ）２１の出力である図３の波形ｃ
は、入力信号２６のインバート（図３では連続数値１、
０、１、１、０、０、１、１、０、１、１…）であり、
これが遅延回路２５で時間ｔだけ遅らされて、図３の波
形ｄとなって出力（Ａ）２７として出力される。一方、
回路（Ｂ）２２の出力は波形ｂのインバートで図３の波
形ｅとなって出力（Ｂ）２８として出力される。そうし
て、出力（Ａ）２７と出力（Ｂ）２８とは２入力ＥＸＯ
Ｒゲート２３に入力され、このＥＸＯＲゲート２３の出
力は判定用出力２９とされる。
【００２４】このとき、出力（Ａ）２７すなわち図３の
波形ｄと出力（Ｂ）２８すなわち図３の波形ｅとは、一
方が出力側で他方が入力側で遅らせられているものの、
その遅延時間ｔが等しいため、誤りや雑音の影響がない
限り同一となり、ＥＸＯＲゲート２３の出力である判定
用出力２９は“０”となる。
【００２５】ところで、回路（Ａ）２１および回路
（Ｂ）２２に同時に同様な雑音の影響が発生した場合を
考える。この雑音によって、回路（Ａ）２１の出力であ
る図３の波形ｃと、回路（Ｂ）２２の出力である図３の
波形ｅに、“×”で示したような雑音の影響が表れるも
のとする。これらの雑音の影響を持つ波形は、図３の波
形ｅが直ちにＥＸＯＲゲート２３に入力されるのに対し
て、図３の波形ｃは時間ｔだけ遅らされてＥＸＯＲゲー
ト２３に入力される。したがって、雑音の影響が同時に
ＥＸＯＲゲート２３の入力に表れることがなくなり、図
３の波形ｆであるＥＸＯＲゲート２３の判定出力２９に
一定の時間をおいて現れる。したがって判定出力２９で
雑音の発生を判断することができ、判定出力２９が
“０”の結果が一致した場合のみ次の動作に移り、結果
が不一致の場合は一致している所まで戻って演算を繰り
返すようにして信頼性の向上を図ることができる。
【００２６】図１および図２に示す実施の形態では簡単
のため、各回路への入出力が１ビットとして示している
が、各回路への入出力が複数の並列ビットであって一致
判定が各ビットごとに行われる場合にもこの実施の形態
を用いることができることは言うまでもない。この場
合、全ビットの判定結果を一致、不一致の１ビット判定
で出力することもできる。
【００２７】以上の実施の形態では、集積回路内で誤り
を判定し、誤り部分は演算を繰り返して修正するという
方法を採用した。しかし、演算の再現が困難な場合や短
時間に処理を終了しなければならない場合には繰り返し
演算の採用は好ましくない。このような問題は、複数の
回路の多数決判定を用いて回路自身に誤りを自動的に訂
正する機能を持たせることで解決することができる。
【００２８】図４に、多数決判定による自動訂正機能を
有する本発明の集積回路の第３の実施の形態の回路ブロ
ック図を示す。
【００２９】図４は、本発明をＤＲＡＭ（Dynamic Rand
om Access Memory）のリフレッシュ回路に用いた例であ
る。
【００３０】ＤＲＡＭ（Ａ）４１、ＤＲＡＭ（Ｂ）４
２、ＤＲＡＭ（Ｃ）４３にはそれぞれ同一のデータが記
憶されていて、一定時間間隔でリフレッシュされている
ものとする。ＤＲＡＭ（Ａ）４１、ＤＲＡＭ（Ｂ）４２
およびＤＲＡＭ（Ｃ）４３からのリードリフレッシュデ
ータ（図４のａ、ｂ、ｃ）は、多数決回路４０の３つの
入力、入力（Ａ）５２、入力（Ｂ）５３および入力
（Ｃ）５４に入力される。
【００３１】多数決回路４０は３入力ＥＸＯＲゲート４
４、３入力ＡＮＤゲート４５、３入力ＮＯＲゲート４
６、２入力ＯＲゲート４７、インバータ４８、２入力Ａ
ＮＤゲート４９、１入力反転型の２入力ＡＮＤゲート５
０および２入力ＯＲゲート５１から構成されている。２
入力ＡＮＤゲート４９、１入力反転型の２入力ＡＮＤゲ
ート５０および２入力ＯＲゲート５１の部分はいわゆる
マルチプレクサ回路であるが、インバータ４８と２入力
ＡＮＤゲート５０を２入力ＮＯＲゲートに置き換えても
良い。
【００３２】ＤＲＡＭ（Ａ）４１、ＤＲＡＭ（Ｂ）４２
およびＤＲＡＭ（Ｃ）４３からのリードリフレッシュデ
ータａ、ｂ、ｃに対する多数決回路４０の各部（図４の
ｄ〜ｋ）の真理値表を図５に示す。図５から明らかなよ
うに多数決回路出力５５からは、リードリフレッシュデ
ータ（図４、図５のａ、ｂ、ｃ）のうち多数側の値が出
力される。そうして、このデータはＤＲＡＭ（Ａ）４
１、ＤＲＡＭ（Ｂ）４２およびＤＲＡＭ（Ｃ）４３にラ
イトリフレッシュデータとして入力される。これによ
り、３個のＤＲＡＭの内のいづれかの出力に誤りがあっ
ても、多数決で多い側に修正されるので、回路の信頼性
は大きく向上することになる。多数決回路出力５５とＤ
ＲＡＭ（Ａ）４１、ＤＲＡＭ（Ｂ）４２およびＤＲＡＭ
（Ｃ）４３の入力との間にタイミングを計るためにバッ
ファ回路などを挿入しても良い。ＯＲゲート４７の出力
（図５のｇ）は一致判定出力５６として利用できる。こ
の場合、３回路データが一致したとき“１”を示す。
【００３３】この回路の判定が誤る確率ｐ２は、３個の
ＤＲＡＭの出力の内の任意の２つ以上が誤まる確率であ
る。各ＤＲＡＭの誤りの確率をそれぞれ１／ｎとする
と、この回路の判定が誤る確率ｐ２は、図８に示した各
組合せ毎の確率の合計となり
【００３４】 ｐ２＝（３ｎ−2）ｎ-3 （２） ＝（３ｎ−２）ｎ-2ｎ-1 となる。 ここで、１／ｎ＜１／２なので ｐ２＜１／ｎ （３） となる。
【００３５】多数決回路４０は図４に示された例に限定
されるものではなく、リードリフレッシュデータａ、
ｂ、ｃに対して図５の多数決回路出力ｋが出力されるよ
うな回路であればどのようなものでも良い。この例はＤ
ＲＡＭのリフレッシュ回路について説明したが、図４の
ＤＲＡＭを他の同一の処理回路に置き換え、多数決回路
出力を出力とすることで、この構成で信頼性の高いデー
タ処理回路を実現することができる。図４ではＤＲＡＭ
の数を３個としたが、同一の処理回路の数は３個以上で
あればいくつでも差支えない。しかし、偶数の場合は同
数の決着となって多数決判断で迷うおそれがあるので、
奇数のほうが好ましい。
【００３６】図６に、本発明の集積回路の第４の実施の
形態の回路ブロック図を示す。この実施の形態は第３の
実施の形態に第２の実施の形態でおこなったようなに雑
音対処を行ったものである。また、図７に、この集積回
路の各部の波形を示す。図７では分かりやすいようにク
ロック１以前のクロック、出力データ１以前の出力デー
タは記載しないようにした。
【００３７】図６で回路（Ａ）６１、回路（Ｂ）６２お
よび回路（Ｃ）６３は、クロックに同期して入力データ
に所定の演算を行う同じ回路である。クロック遅延回路
６４および６５は、それぞれ、入力されるクロックを１
クロック周期遅らして出力する。また、入力データ遅延
回路６６および６７は、それぞれ、入力される入力デー
タを１クロック周期遅らして出力する。また、シフトレ
ジスタ６８、６９および７０は、それぞれ、入力される
回路からの出力データを１クロック周期遅らして出力す
る。多数決回路７１は図４の多数決回路４０と同様のも
のである。
【００３８】したがって、回路（Ｂ）６２に入力される
クロック（図７のｂ）は、回路（Ａ）６１に入力される
クロック（図７のａ）よりも、クロック遅延回路６４に
よって１クロック周期遅らされる。また、図７には図示
しないが回路（Ｂ）６２に入力される入力データも、回
路（Ａ）６１に入力される入力データよりも、入力デー
タ遅延回路６６によって１クロック周期遅らされてい
る。
【００３９】同様に、回路（Ｃ）６３に入力されるクロ
ック（図７のｃ）は、回路（Ｂ）６２に入力されるクロ
ック（図７のｂ）よりも、クロック遅延回路６５によっ
て１クロック周期遅らされていて、回路（Ａ）６１に入
力されるクロックよりも、２クロック周期遅れているこ
とになる。回路（Ｃ）６３に入力される入力データも、
回路（Ａ）６１に入力される入力データよりも、入力デ
ータ遅延回路６６、６７によって２クロック周期遅らさ
れている。
【００４０】これにより、回路（Ｂ）６２の出力データ
（図７のｇ）は回路（Ａ）６１の出力（図７のｄ）より
も１クロック周期遅れて出力され、回路（Ｃ）６３の出
力データ（図７のｊ）は回路（Ａ）６１の出力（図７の
ｄ）よりも２クロック周期遅れて出力されることにな
る。
【００４１】その後、回路（Ａ）６１の出力データ（図
７のｄ）はシフトレジスタ６８およびシフトレジスタ６
９によって２クロック周期分遅らされて多数決回路７１
に入力され、回路（Ｂ）６２の出力データ（図７のｇ）
はシフトレジスタ７０によって１クロック周期分遅らさ
れて多数決回路７１に入力される。このような処理によ
り、入力側のクロックと入力データの遅延と、出力側の
出力データの遅延とによって、３つの回路（Ａ）６１、
回路（Ｂ）６２および回路（Ｃ）６３からの出力が同期
されて多数決回路７１に入力されることになる。
【００４２】今、回路（Ａ）６１、回路（Ｂ）６２およ
び回路（Ｃ）６３が同時に外部雑音にさらされたとす
る。するとその影響は、例えば回路（Ａ）６１の出力波
形（図７のｄ）、回路（Ｂ）６２の出力波形（図７の
ｇ）および回路（Ｃ）６３の出力波形（図７のｊ）にそ
れぞれ“×”で示したよう同時に発生する。
【００４３】しかし、以降の遅延によって図７のｆ、
ｈ、ｊのようになり、多数決回路７１へはこの雑音の影
響はそれぞれ異なった時刻に入力されるので、雑音で影
響された部分が多数決論理によって他の信号で修復さ
れ、多数決回路７１の出力からは外部雑音の影響が除去
されることになる。
【００４４】以上の説明では、クロック遅延回路６４お
よび６５、入力データ遅延回路６６および６７、シフト
レジスタ６８、６９および７０での遅延をそれぞれ１ク
ロック周期としたが、これに限定されるものではなく、
雑音の持続時間よりも長い程度に任意の同じ遅れ時間を
選ぶことができる。
【００４５】
【発明の効果】以上説明したように本発明によると、集
積回路に冗長性を持たせたことで、複数のデータ処理回
路のいづれかで発生した処理誤りの検出が可能になり、
再処理を行わせてデータ処理の信頼性を大幅に向上した
集積回路を実現することができる。また、複数のデータ
処理回路のいづれかで発生した処理誤りを多数決論理に
したがって自動的に修復して、データ処理の信頼性を大
幅に向上した集積回路を実現することができる。さら
に、演算時刻をずらすことで、外部雑音に影響され難い
構成を実現することができ、この面でも信頼性を向上す
ることができる。また、この冗長回路は外見上は１つの
集積回路であるので使用上違和感がなく、意識しないで
使用することができるという利点も有している。したが
って、高信頼性が要求される用途で広範な利用が期待で
きる。
【図面の簡単な説明】
【図１】 本発明の集積回路の基本回路のブロック図で
ある。
【図２】 本発明の集積回路の他の実施の形態のブロッ
ク図である。
【図３】 図２に示す集積回路の各部の波形図である。
【図４】 本発明の集積回路のさらに他の実施の形態の
ブロック図である。
【図５】 図４に示す集積回路の各部の真理値表であ
る。
【図６】 本発明の集積回路のさらに他の実施の形態の
ブロック図である。
【図７】 図６に示す集積回路の各部の波形図である。
【図８】 図４に示す集積回路の回路の判定が誤る組合
せと確率である。
【符号の説明】
１１、２１、６１ 回路（Ａ） １２、２２、６２ 回路（Ｂ） １３、２３ ＥＸＯＲゲート １４、２６ 入力 １５、２７ 出力（Ａ） １６、２８ 出力（Ｂ） １７、２９、５６ 判定出力 ２４、２５ 遅延回路 ４０、７１ 多数決回路 ４１ ＤＲＡＭ（Ａ） ４２ ＤＲＡＭ（Ｂ） ４３ ＤＲＡＭ（Ｃ） ４４ ３入力ＥＸＯＲゲート ４５ ３入力ＡＮＤゲート ４６ ３入力ＮＯＲゲート ４７、５１ ＯＲゲート ４８ インバータ ４９ ＡＮＤゲート ５０ １入力反転型ＡＮＤゲート ５２、７４ 入力（Ａ） ５３、７５ 入力（Ｂ） ５４、７６ 入力（Ｃ） ５５、７７ 出力 ６３ 回路（Ｃ） ６４、６５ クロック遅延回路 ６６、６７ 入力データ遅延回路 ６８、６９、７０ シフトレジスタ ７２ 入力データ ７３ クロック

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 同一処理動作を行う複数のデータ処理手
    段と、 この複数のデータ処理手段のそれぞれの処理結果の間の
    一致、不一致を判定する判定手段とを具備し、 この判定手段での処理結果間の不一致判定により前記複
    数のデータ処理手段のいづれかで発生した処理誤りを検
    出することを特徴とする集積回路。
  2. 【請求項２】 前記複数のデータ処理手段相互間で同一
    処理動作を処理時刻をずらして行わせるために入力デー
    タおよび／またはクロックを遅延させる第１の遅延手段
    と、 前記複数のデータ処理手段の処理結果データを前記判定
    手段に同時に入力させるために遅延させる第２の遅延手
    段とを具備することを特徴とする請求項１に記載の集積
    回路。
  3. 【請求項３】 同一処理動作を行う複数のデータ処理手
    段と、 この複数のデータ処理手段のそれぞれの処理結果の多数
    決をとる多数決手段とを具備し、 この多数決手段での多数決処理により前記複数のデータ
    処理手段のいづれかで発生した処理誤りを修復すること
    を特徴とする集積回路。
  4. 【請求項４】 前記複数のデータ処理手段相互間で同一
    処理動作を処理時刻をずらして行わせるために入力デー
    タおよび／またはクロックを遅延させる第１の遅延手段
    と、 前記複数のデータ処理手段の処理結果データを前記多数
    決手段に同時に入力させるために遅延させる第２の遅延
    手段とを具備することを特徴とする請求項３に記載の集
    積回路。
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