JP2003503712A - 半導体並列テスタ - Google Patents
半導体並列テスタInfo
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Abstract
Description
比較的多数の半導体デバイスを並列に同時検査することができる半導体テスタに
関する。発明の背景 半導体製造者は、半導体デバイスの製造にさまざまな異なった処理を用いてい
る。より重要な処理のうちの1つは、各チップのすべてを所定の基準に従って電
子的に検査することに係わる。これは一般的に、デバイスの入力部を刺激して予
想出力信号を発生し、また、実際の出力信号を監視して、実際および予想出力の
一致を調べることを含む。テスト手順は、最初にウェハレベルで実施して製造処
理の早い段階で不良デバイスを取り除き、その後パッケージ化デバイスのレベル
で実施することが多い。
ATE)またはテスタと呼ばれる高性能装置を使用する。製造環境用に設計され
たATEは、多くの場合にかなり高コストであり、したがって各半導体デバイス
の単価全体に影響を与える。したがって、半導体製造者は、デバイス単価を最小
限に抑えて競争力を維持するために、ATEについて大幅なコスト削減をし、そ
れの高コストを正当化しなければならないと理解している。
device-under-test)群を並列に同時検査することによるものである。これは一
般的に、ピン数が比較的少ないメモリデバイスで行われ、デバイス処理能力を大
幅に改善する。したがって、これは単価を引き下げる。従来の並列テスタは一般
的に、個別に配置されたテストヘッドにかなり大きいケーブルバンドル(束)で
接続されたコンピュータ駆動式テストコントローラまたはメインフレームユニッ
トを含む。束は、集合的に第1バックプレーンアセンブリで終端している数百本
の信号ケーブルを含む。テストヘッドは一般的に、各DUTのピンと電子的にイ
ンターフェースするために必要なピンエレクトロニクスを取り付けた複数の回路
ボードを含む。ピンエレクトロニクスからの接続部は、第2バックプレーンアセ
ンブリへ進み、それを通ってポゴ(pogo)またはプローブリング内に設けられた
個々の両面ポゴピンまで延びている。第2バックプレーンアセンブリは、信号品
質を最適化するため、高性能で高価なインピーダンス制御スキームを必要とする
傾向がある比較的長いトレースパターンを用いて構成されている場合が多い。
ングの構造に起因する。プローブリングの大きさは一般的に、半導体ウェハおよ
びウェハに係合するプローブカードの寸法によって決まる。半導体ウェハは、直
径が200mm程度であることが多く、これには信号経路指定用に300〜35
0mm直径のプローブカードが必要である。ウェハは、微細チップ付きプローブ
によってアクセス可能な接触点を有する数十個のDUTをひとまとめにして含む
。DUT接触点すなわち「ピン」に対応するテスタ内の各信号路は一般的に、最
適信号品質を得るために50オーム伝送線を含まなければならない。これには、
各プローブリング信号路を接地(グラウンド)路で包囲しなければならないこと
が多い。
検査する従来のテスタは一般的に、プローブリング内に約512本の信号ポゴピ
ンを必要とする。さらに、最適信号品質を確保するために、しばしば各信号ピン
を複数の接地ポゴピンで包囲する。しかし、デバイスピンの数と共に高い並列性
の必要性が増加し、有限のポゴリング内にますます多くの従来型信号および接地
ポゴピンを配置する必要が生じると、一部でポゴ密度が各信号路の50オーム特
性を低下させ始める。
ならなくなるまでの予想無中断作動時間にも関心を持っている。一般的に「平均
故障前時間」またはMTBFと表されるこのパラメータは、単価の決定に重要な
役割を果たす。MTBFを最大にすることによって、より多くのDUTを所定時
間内に検査することができる。
不良接続によって生じる信号品質低下に係わるものである。前述したように、一
般的なテストヘッドを用いている従来の並列テスタは、多数のバックプレーンア
センブリを使用しており、個々の信号路用の終端および接続部が比較的多数にな
る。一般的に、1つの信号路用の終端および接続部が多くなるほど、それに伴っ
て故障の確率が高くなる。
ィングおよび修復の困難さに係わるものである。テスタを修復するための時間は
、しばしば「平均修復時間」(MTTR)と呼ばれ、MTBFとほぼ同様にして
単価に影響を与える。一般的に、迅速なトラブルシューティングおよび修復また
は交換を無視して、信号路接続部をケーブル束、それぞれのバックプレーンアセ
ンブリおよびポゴリング内のさまざまな領域に通すことが多い。その結果、接続
部の1つに問題が発生した時、テスタのMTTRが比較的長くなることが多い。
対する影響が最小である、多数のDUTを並列に検査することができる並列半導
体テスタである。さらに、デバイス処理能力を最大にし、それに伴って単価を引
き下げるため、MTBFが比較的高いと共にMTTRが比較的低いそのようなテ
スタが必要とされている。本発明の半導体テスタは、これらの必要性を満たすも
のである。発明の概要 本発明の半導体並列テスタは、各テスタ信号路について信号完全性を低下させ
ることなく、DUTグループ(群)を同時に検査することができるようにする。
テスタはまた、信号相互接続部の複雑さを最小限に抑えることによって、平均故
障間隔を大幅に改善する。さらに、テスタ構成素子の多くをモジュール化するこ
とによって、平均修復時間が大幅に短縮される。
に固定された複数のDUTを同時に検査するための半導体並列テスタを含む。検
査システムは、システムテスト信号を初期化するシステムコントローラと、シス
テムテスト信号に応答して、複数のDUTに送るためのテストパターン信号を生
成するピンエレクトロニクス・アセンブリとを含む。システムはさらに、ハンド
リング装置およびピンエレクトロニクス・アセンブリ間に複数の直接信号路を規
定する信号インターフェースを含む。
クトロニクス・アセンブリ間に複数の直接信号路を確立する信号インターフェー
スを含む。信号インターフェースは、複数の軸方向開口キャビティを形成したほ
ぼ円形のプローブリングを含む。キャビティは、間隔を置いて環状に配置されて
いる。信号インターフェースはまた、複数のモジュラーハーネス・アセンブリを
含む。モジュラーハーネス・アセンブリの各々は、それぞれの基端部および先端
部を有する。基端部は、軸方向開口キャビティの1つに入れ子状に入れられる(
ネスト状に入れられる:はめ込まれる)ポゴモジュールを含み、先端部は、ピン
エレクトロニクス・アセンブリに係合する少なくとも1つのコネクタを含む。
に高密度統合されるポゴピン・アセンブリを含む。ポゴピン・アセンブリは、中
心導体およびシールドを有する同軸ケーブルを含む。シールドは、先端部で終端
し、中心導体は、先端部から軸方向に突出して先端チップを形成している。ポゴ
ピンが、ポゴレセプタクルによって先端チップに対して軸方向近接離間関係で固
定されている。インピーダンス補償素子が、ケーブル及びポゴピンに接続してい
る。
クトロニクス・アセンブリを含む。ピンエレクトロニクス・アセンブリは、1対
のフレーム部材を有するボードフレームを含む。フレーム部材の各々が、回路ボ
ードを受けるように構成された少なくとも1つのU形ボーダを備えている。ヒン
ジアセンブリが、フレーム部材対の間に、フレーム部材をほぼ180度の関係に
折り畳む(折り重ねる)ことができるように配置されている。
れるであろう。発明の詳細な説明 次に図1を参照すると、概括的に10と示される本発明の1つの実施形態に従
った半導体テスタが、システムコントローラ12と、システムコントローラに応
答して、ハンドリング装置140内に配置された複数の被測定デバイス(DUT
)16に送るためのテスト信号を生成するピンエレクトロニクス20とを含む。
信号インターフェース150が、ピンエレクトロニクスをハンドリング装置に接
続するための複数の直接信号路を規定し、これによって複数の信号路の密度を最
大にし、各信号路の接続数を最小にし、それに対応してテスタの信頼性を改善す
る。
トロニクス20を含むテスタ10は、統合テストセルを形成する自立フレーム(
図示せず)内に収容されている。統合テストセルフレームは、比較的小さい占有
面積でクリーンルームの床面積を最小にする。フレームのさらなる詳細は、19
99年10月1日に出願されて本発明の譲受人に譲渡されている「統合テストセ
ル(Integrated Test Cell)」と題する同時係属中の米国特許出願第09/410
857号に記載されており、その内容を参照として本明細書に援用する。
ンティアム(R)(Pentium(R))クラスのプロセッサを含むウィンドウズ(
R)NTプラットフォームベースのコンピュータを有する。4GBハードドライ
ブメモリ、64MBのRAMメモリおよびSVGAコントローラ/モニタなどの
周辺機器が、コンピュータを完成している。フラッシュメモリの検査の場合、以
下にさらに詳細に説明するように、DUT16間の非同期テスト制御能力を与え
るために、ピンエレクトロニクス20内にローカルプロセッサ56(図2)が配
置される。フラッシュメモリ・デバイスの独特で幾分予測不可能な電気特性のた
め、これによってテスタの処理能力が相当に改善される。
は、1対の対向配置されたカードケージ24および26(図3)内に取り付けら
れた複数のモジュール化ボードアセンブリ30を含む。16個のボードアセンブ
リを取り付けているのに加えて、各カードケージは好ましくは、5個の直流電源
モジュール28(図3)、電力コントローラモジュール(図示せず)、キャリブ
レーションボード(図示せず)および1つのバックプレーンアセンブリ29を含
む。バックプレーンアセンブリは、あらゆる望ましくないインピーダンス問題を
最小限に抑えるために比較的短い信号トレース(図示せず)を用いている点で、
従来のバックプレーンアセンブリと幾分異なっている。
路のために、大きい一体型回路ボードを製造するよりもむしろ小さい回路を統合
してリンク接続することによってピンエレクトロニクスを形成することが、テス
タの販売者に大きな製造上の利点を与えることを発明者は発見した。その利点に
は、はんだ接合部などで起きる不良がボード全体を無駄にする可能性がある回路
ボード製造で、小さいアセンブリにすることによってボード歩留まりが改善され
ることが含まれる。各ボードアセンブリを小型ユニットに分割することによって
、廃物にしてしまう可能性のある欠陥が生じた場合、大きく高価な一体型ボード
ではなく、比較的小さいボードを生産から取り除くだけでよい。
2および34に分割された剛直な金属ボードフレームを含む。フレーム部材は、
それぞれのチャンネルカード40および42の縁部を間に挟んだT形ボーダで形
成されている。ヒンジアセンブリを形成する1対のヒンジ44および46が、両
フレーム部材の後縁部48および50を結合して背部分を形成している。ヒンジ
アセンブリによって、フレーム部材は、バックプレーンアセンブリ29に差し込
まれた時にほぼ180度開いた関係になるようにして折り畳むことができるよう
にする。完全に組み付けた時の好適なボードフレーム・アセンブリの寸法は、約
20x20インチである。
の2つのチャンネルカード40および42が好ましくは、32チャンネルのチャ
ンネルカードのそれぞれのコピーを有する(合計で64チャンネル)。各チャン
ネルカードは、マサチューセッツ州、ボストンのテラダイン社(Teradyne, Inc.)
が製造しているテラダイン型番J750インテグラテスタ(J750 Integra tester
)に用いられているものと同様に形成される。精密力/測定機器(PMU)(図
示せず)が、チャンネルカードに取り付けられている。
、第3ボード52が配置されている。第3ボードは好ましくは、演算パターンジ
ェネレータ(APG)54と、個々のDUTをその他の同時に検査されるDUT
16に対して非同期制御するためのステーションコントローラまたはローカルプ
ロセッサ56とを備えて構成されたメモリテストモジュール・アセンブリを含む
。また、電圧電源(VS)53、エラーキャッチラム(ECR)55、データバ
ッファメモリ(DBM)57およびDUT電源(DPS)59の各モジュールが
、ボードアセンブリ30に取り付けられている。チャンネルカード40および4
2とメモリテストモジュール52とは、一連の可撓リボンケーブルで相互接続さ
れ、さらに、バックプレーンアセンブリ29(図1)にも接続されている。本発
明のモジュール化の態様によれば、各ボードフレーム・アセンブリが、1つのD
UT16を検査するために必要な十分なテスタ資源をほぼ含む。したがって、3
2個のDUTを並列検査するために、合計で32個のボードフレーム・アセンブ
リが2つのカードケージ24及び26内に設けられている。
0に隣接した位置で各カードケージ24用のバックプレーンアセンブリ29に差
し込まれ、システム水晶時計(図示せず)と、ロードボードID通信装置(図示
せず)とを含む。複数のタイミングキャリブレーション・マスタードライバ/比
較回路(図示せず)も設けられている。
路を最短にする能力は、ピンエレクトロニクス20からプローブリング60まで
の信号路の経路設定する複数のモジュラーハーネス・アセンブリ70を設けるこ
とによって得られる。これはまた、テスタ信号を組織的に分配するためのコンパ
クトな機構を提供する。プローブリングおよびハーネスアセンブリが集合して、
信号インターフェース(図1)を構成する。
ンジ62を含むほぼ円形のアルミニウム鋳造体を含む。それぞれポゴモジュール
80(図6)をはめ込むために、複数の端部開口キャビティ64がリング内に環
状に形成されている。それぞれキャリブレーションモジュール(図示せず)を収
容するために、さらに2つの小型キャビティ66がプローブリングの対向側部に
形成されている。好ましくは、鋳造体は、直径が約14インチ、厚さが3インチ
で、合計で10個のキャビティが形成されている。自動調心機構(図示せず)に
ピボット接続するための隙間を提供するために、中央配置された矩形開口68が
リング内に形成されている。自動調心機構のさらなる詳細は、上記参照の「統合
テストセル」と題する同時係属中の米国特許出願第09/410857号に説明
されている。
れぞれの信号路またはチャンネルに対して迅速なトラブルシューティングおよび
効果的な現場修復を行うことができるように、ピンエレクトロニクス20(図1
)をプローブリング60(図4)に好都合に接続している。特に図5を参照する
と、各ハーネスアセンブリは、集合的にポゴモジュール80付近で終端する信号
および電源ケーブルのケーブル束65を含む。束は、それぞれ第1〜第4ボード
フレーム・アセンブリ72、74、76、78(図1)およびDUT電源ボード
(図示せず)に接続されるHDMコネクタ81、83、85、87および89を
含む複数のブランチ(分岐)69、71、73、75および77を含む。各ハー
ネスは、4個のDUTの検査を好都合にサポートし、保守点検および交換が容易
にできる。
に突出した上側取り付けフランジ84を形成したアルミニウムハウジングを有す
る。壁は、狭い間隔で高密度配列した貫通穴90を有する円筒形係合インターフ
ェース88を取り囲んで、それと一体成形されている。貫通穴は、それぞれの信
号ポゴピン130を有する約90個の信号ポゴピン・アセンブリ110を収容す
るように構成されている。貫通穴の間に、接地ポゴピン94を収容するように高
密度配列された下向き開口止まり穴(ブラインドボア)92が設けられている。
最適信号品質が得られるようにほぼ理想的な50オーム伝送線環境を維持するた
め、各信号ポゴピンが1群の接地ポゴピンでほぼ取り囲まれている。
成した多角形ポゴピンプロテクタ96が同心状に配置されている。受け座は、多
角形壁86に配置されたのと同様に形成された内孔102と向き合って整合する
ように構成されて、それと協働してそれぞれのばね106を収容することができ
る。自動調心スナップリテーナ(図示せず)が、ポゴピンプロテクタをポゴモジ
ュール80に固定する。
様であるが、キャリブレーションボード(図示せず)とプローブリング60との
間に必要な接続部の数が少ないのに対応して小さい寸法に形成されている。
112および中心導体114を含む高忠実度RG型同軸ケーブルを含む。各ケー
ブルは、約37インチ長さであって、束ねられて前述したハーネスアセンブリ7
0になる。各ケーブルの中心導体は、日本、東京理化電子(Rika Denshi)から
入手可能な金属ポゴレセプタクル118のかしめ(クリンプ)部分117内で終
端している。中央導体とポゴピンとの間のかしめ終端部が、気密キャビティ11
9を形成している。
ンピーダンスの不一致を補償するために、中心導体114およびかしめ部分11
7をほぼ包囲する絶縁体アセンブリ120を使用することに係わる。高密度パッ
クされたプローブリングを通る各信号路に対して最適信号品質を確保するために
、50オーム伝送線インピーダンスに対する悪影響を補償することが特に重要で
ある。
ェルール124に当接するように形成された第1円筒形絶縁体122を含み、接
地フェルール(ferrule)は、シールドに溶接され、貫通穴90内に圧入されて
、シールドおよびポゴモジュール80間に接地路を形成している。第2絶縁体1
26が、第1絶縁体に隣接配置されており、C形構造を有し、ポゴレセプタクル
118のかしめ部分117に相補的に係合する先端テーパ部分128を備えてい
る。やはり理化電子から入手可能な信号ポゴピン130が、ポゴレセプタクルに
はめ込まれており、プローブカード接点(図示せず)と接触する後退可能なチッ
プ132を含む。
よび94は、ハンドリング装置140上のプローブカード134(図6)に係合
し、これはウェハレベル検査のために、好ましくはプローバ(図1及び図2)を
含む。プローブカードは、直径が300〜350mmで、2048個の信号チャ
ネルを支持することができ、また、1〜32個のDUTのピンに接続する接点(
図示せず)を含んで比較的高レベルの並列性が得られるので、テスタの処理能力
を最大にすることができる。好適なプローバは、日本、東京の東京エレクトロン
社(Tokyo Electron Ltd)が製造しているTEL型P8XLプローバである。
ドのキネトリックス社(Kinetrix, Inc.)から入手可能なガリレオ型(Galileo Mod
el)ハンドラなどのハンドラ(図示せず)を含む。当該技術分野では周知のよう
に、ハンドラは、プローブリングとインターフェースするロードボード(図示せ
ず)に取り付けられたパッケージ化デバイスを検査できるようにする。
ハ(図示せず)をプローバ140内に入れて、それを覆うようにプローブカード
134を固定する。プローブカードは一般的に、各デバイスの個々の「ピン」と
接触する係合機構を含み、後に信号および接地ポゴピン130および94を介し
てプローブリング60に接続できるようにする。好適なプローバの独特の機構の
1つは、プローブ140をテスタ10から取り出さなくても、ウェハまたはプロ
ーブカードのスワッピングを行う早替え機構(quick change mechanism)(図示せ
ず)である。プローバおよびテスタが協働して検査システム200を形成してい
る。
行および結果を監視するための好都合なオペレータインターフェースをユーザに
提供している。フラッシュメモリ検査の場合、各DUT16に対して、製造仕様
に従ったデバイスの機能動作を調べる複数の検査を行う。検査システムの作動を
わかりやすくするために、以下の説明では、単一DUTの検査中の信号経路指定
について述べる。
アに従って各APG54がパターン信号を生成する。信号をチャンネルカード4
0および42によって分配し、DUTの個別ピンに対応した個々のチャンネルま
たは信号路を定める。ある単一のデバイスに関連したチャンネルに沿って伝搬す
る信号が、チャンネルカードからバックプレーンアセンブリ29へ送られ、そこ
で対応のHDMコネクタを通って、1つのハーネスアセンブリ70のブランチ部
分を有する個々の同軸ケーブルへ伝達される。信号が高密度ポゴモジュール80
に到着して中央導体/ポゴピン接続部に沿って伝搬すると、接地フェルール90
の基部チップで50オーム伝送線インピーダンスにわずかな低下が発生する。こ
の低下は、絶縁体アセンブリ120が発生する逆作用(inverse effect)によって
直ちに補償される。さらに、ポゴレセプタクルのかしめ部分117によってさら
なるインピーダンス不一致が発生するが、これはC形第2絶縁体126の作用に
よって好都合に補償される。
り囲む接地ポゴピン94によって比較的高品質のパルス波形が可能になる。信号
は次に、プローブカード134に沿って送られ、半導体ウェハ(図示せず)およ
び対象の特定DUT16に係合する微細電気プローブ(図示せず)に沿って移動
する。用いる検査の種類に応じて、信号をDUT内の特定アドレスに書き込み、
次に読み出して予想値と比較することができる。
点を理解できるであろう。たとえば、製造環境において本発明のテスタを用いる
ことは、バックプレーンアセンブリ29から信号インターフェース150までが
直接的に信号接続されているために特に好都合である。本発明者は、これによっ
てテスタの「平均故障間隔時間」(MTBF)が大幅に増加し、それに対応して
全体コストの低下が得られることを発見した。
るであろう。これに関して、本発明のモジュラー構造は、全信号路を探し出す迅
速トラブルシューティング能力を与えるので、潜在的な問題を断つ際に必要な時
間が短縮される。さらに重要なことに、本発明のモジュール化によって、チャン
ネルボード・アセンブリ30またはハーネスアセンブリ70、さらにはポゴピン
・アセンブリ110の効率的、かつ簡単な交換が、最小の労力および停止時間で
可能になる。これによって、テスタの「平均修復時間」(MTFR)パラメータ
が大幅に減少し、このことも半導体の全体的な製造コストの低下に実質的に役立
つ。
を犠牲にすることなく、従来寸法のウェハまたはロードボードに対してかなり大
規模な並列検査を実施する方法を提供する。これは、いかなる伝送線の低下に対
してもインピーダンスを補償する独特のポゴピン・アセンブリを設けることによ
って達成される。
発明の精神および特許請求の範囲から逸脱することなく、形態および詳細にさま
ざまな変更を加えることができることは、当業者には理解されるであろう。
ブリおよびポゴモジュールを表しているが、本発明は、ピン数が比較的少ないD
UTの多数個の検査に使用することもできる。同じ点で、ピン数が比較的多い(
たとえば、64チャネルより多い)DUTは、複数の64チャネルボードを組み
合わせて検査してもよい。
明してきたが、本発明は、ハンドラによって操作されて、プローブカードではな
くロードボードによってインターフェースされるパッケージ後レベルのデバイス
にも適用可能である。したがって、本発明の目的のために、ハンドリング装置と
いう用語は、ハンドラまたはプローバのいずれの使用も表すように幅広く使用さ
れている。
る。
比較的多数の半導体デバイスを並列に同時検査することができる半導体テスタに
関する。発明の背景 半導体製造者は、半導体デバイスの製造にさまざまな異なった処理を用いてい
る。より重要な処理のうちの1つは、各チップのすべてを所定の基準に従って電
子的に検査することに係わる。これは一般的に、デバイスの入力部を刺激して予
想出力信号を発生し、また、実際の出力信号を監視して、実際および予想出力の
一致を調べることを含む。テスト手順は、最初にウェハレベルで実施して製造処
理の早い段階で不良デバイスを取り除き、その後パッケージ化デバイスのレベル
で実施することが多い。
ATE)またはテスタと呼ばれる高性能装置を使用する。製造環境用に設計され
たATEは、多くの場合にかなり高コストであり、したがって各半導体デバイス
の単価全体に影響を与える。したがって、半導体製造者は、デバイス単価を最小
限に抑えて競争力を維持するために、ATEについて大幅なコスト削減をし、そ
れの高コストを正当化しなければならないと理解している。
device-under-test)群を並列に同時検査することによるものである。これは一
般的に、ピン数が比較的少ないメモリデバイスで行われ、デバイス処理能力を大
幅に改善する。したがって、これは単価を引き下げる。従来の並列テスタは一般
的に、個別に配置されたテストヘッドにかなり大きいケーブルバンドル(束)で
接続されたコンピュータ駆動式テストコントローラまたはメインフレームユニッ
トを含む。束は、集合的に第1バックプレーンアセンブリで終端している数百本
の信号ケーブルを含む。テストヘッドは一般的に、各DUTのピンと電子的にイ
ンターフェースするために必要なピンエレクトロニクスを取り付けた複数の回路
ボードを含む。ピンエレクトロニクスからの接続部は、第2バックプレーンアセ
ンブリへ進み、それを通ってポゴ(pogo)またはプローブリング内に設けられた
個々の両面ポゴピンまで延びている。第2バックプレーンアセンブリは、信号品
質を最適化するため、高性能で高価なインピーダンス制御スキームを必要とする
傾向がある比較的長いトレースパターンを用いて構成されている場合が多い。前
述したインターフェース機構と同様のものが、Gollaに対する米国特許第5
,546,405号及びFredricksonに対する米国特許第5,907
,245号に開示されている。
ングの構造に起因する。プローブリングの大きさは一般的に、半導体ウェハおよ
びウェハに係合するプローブカードの寸法によって決まる。半導体ウェハは、直
径が200mm程度であることが多く、これには信号経路指定用に300〜35
0mm直径のプローブカードが必要である。ウェハは、微細チップ付きプローブ
によってアクセス可能な接触点を有する数十個のDUTをひとまとめにして含む
。DUT接触点すなわち「ピン」に対応するテスタ内の各信号路は一般的に、最
適信号品質を得るために50オーム伝送線を含まなければならない。これには、
各プローブリング信号路を接地(グラウンド)路で包囲しなければならないこと
が多い。
検査する従来のテスタは一般的に、プローブリング内に約512本の信号ポゴピ
ンを必要とする。さらに、最適信号品質を確保するために、しばしば各信号ピン
を複数の接地ポゴピンで包囲する。しかし、デバイスピンの数と共に高い並列性
の必要性が増加し、有限のポゴリング内にますます多くの従来型信号および接地
ポゴピンを配置する必要が生じると、一部でポゴ密度が各信号路の50オーム特
性を低下させ始める。
ならなくなるまでの予想無中断作動時間にも関心を持っている。一般的に「平均
故障前時間」またはMTBFと表されるこのパラメータは、単価の決定に重要な
役割を果たす。MTBFを最大にすることによって、より多くのDUTを所定時
間内に検査することができる。
不良接続によって生じる信号品質低下に係わるものである。前述したように、一
般的なテストヘッドを用いている従来の並列テスタは、多数のバックプレーンア
センブリを使用しており、個々の信号路用の終端および接続部が比較的多数にな
る。一般的に、1つの信号路用の終端および接続部が多くなるほど、それに伴っ
て故障の確率が高くなる。
ィングおよび修復の困難さに係わるものである。テスタを修復するための時間は
、しばしば「平均修復時間」(MTTR)と呼ばれ、MTBFとほぼ同様にして
単価に影響を与える。一般的に、迅速なトラブルシューティングおよび修復また
は交換を無視して、信号路接続部をケーブル束、それぞれのバックプレーンアセ
ンブリおよびポゴリング内のさまざまな領域に通すことが多い。その結果、接続
部の1つに問題が発生した時、テスタのMTTRが比較的長くなることが多い。
対する影響が最小である、多数のDUTを並列に検査することができる並列半導
体テスタである。さらに、デバイス処理能力を最大にし、それに伴って単価を引
き下げるため、MTBFが比較的高いと共にMTTRが比較的低いそのようなテ
スタが必要とされている。本発明の半導体テスタは、これらの必要性を満たすも
のである。発明の概要 本発明の半導体並列テスタは、各テスタ信号路について信号完全性を低下させ
ることなく、DUTグループ(群)を同時に検査することができるようにする。
テスタはまた、信号相互接続部の複雑さを最小限に抑えることによって、平均故
障間隔を大幅に改善する。さらに、テスタ構成素子の多くをモジュール化するこ
とによって、平均修復時間が大幅に短縮される。
に固定された複数のDUTを同時に検査するための半導体並列テスタを含む。検
査システムは、システムテスト信号を初期化するシステムコントローラと、シス
テムテスト信号に応答して、複数のDUTに送るためのテストパターン信号を生
成するピンエレクトロニクス・アセンブリとを含む。システムはさらに、ハンド
リング装置およびピンエレクトロニクス・アセンブリ間に複数の直接信号路を規
定する信号インターフェースを含む。
クトロニクス・アセンブリ間に複数の直接信号路を確立する信号インターフェー
スを含む。信号インターフェースは、複数の軸方向開口キャビティを形成したほ
ぼ円形のプローブリングを含む。キャビティは、間隔を置いて環状に配置されて
いる。信号インターフェースはまた、複数のモジュラーハーネス・アセンブリを
含む。モジュラーハーネス・アセンブリの各々は、それぞれの基端部および先端
部を有する。基端部は、軸方向開口キャビティの1つに入れ子状に入れられる(
ネスト状に入れられる:はめ込まれる)ポゴモジュールを含み、先端部は、ピン
エレクトロニクス・アセンブリに係合する少なくとも1つのコネクタを含む。
に高密度統合されるポゴピン・アセンブリを含む。ポゴピン・アセンブリは、中
心導体およびシールドを有する同軸ケーブルを含む。シールドは、先端部で終端
し、中心導体は、先端部から軸方向に突出して先端チップを形成している。ポゴ
ピンが、ポゴレセプタクルによって先端チップに対して軸方向近接離間関係で固
定されている。インピーダンス補償素子が、ケーブル及びポゴピンに接続してい
る。
クトロニクス・アセンブリを含む。ピンエレクトロニクス・アセンブリは、1対
のフレーム部材を有するボードフレームを含む。フレーム部材の各々が、回路ボ
ードを受けるように構成された少なくとも1つのU形ボーダを備えている。ヒン
ジアセンブリが、フレーム部材対の間に、フレーム部材をほぼ180度の関係に
折り畳む(折り重ねる)ことができるように配置されている。
れるであろう。発明の詳細な説明 次に図1を参照すると、概括的に10と示される本発明の1つの実施形態に従
った半導体テスタが、システムコントローラ12と、システムコントローラに応
答して、ハンドリング装置140内に配置された複数の被測定デバイス(DUT
)16に送るためのテスト信号を生成するピンエレクトロニクス20とを含む。
信号インターフェース150が、ピンエレクトロニクスをハンドリング装置に接
続するための複数の直接信号路を規定し、これによって複数の信号路の密度を最
大にし、各信号路の接続数を最小にし、それに対応してテスタの信頼性を改善す
る。
トロニクス20を含むテスタ10は、統合テストセルを形成する自立フレーム(
図示せず)内に収容されている。統合テストセルフレームは、比較的小さい占有
面積でクリーンルームの床面積を最小にする。フレームのさらなる詳細は、19
99年10月1日に出願されて本発明の譲受人に譲渡されている「統合テストセ
ル(Integrated Test Cell)」と題する同時係属中の米国特許出願第09/410
857号に記載されており、その内容を参照として本明細書に援用する。
ンティアム(R)(Pentium(R))クラスのプロセッサを含むウィンドウズ(
R)NTプラットフォームベースのコンピュータを有する。4GBハードドライ
ブメモリ、64MBのRAMメモリおよびSVGAコントローラ/モニタなどの
周辺機器が、コンピュータを完成している。フラッシュメモリの検査の場合、以
下にさらに詳細に説明するように、DUT16間の非同期テスト制御能力を与え
るために、ピンエレクトロニクス20内にローカルプロセッサ56(図2)が配
置される。フラッシュメモリ・デバイスの独特で幾分予測不可能な電気特性のた
め、これによってテスタの処理能力が相当に改善される。
は、1対の対向配置されたカードケージ24および26(図3)内に取り付けら
れた複数のモジュール化ボードアセンブリ30を含む。16個のボードアセンブ
リを取り付けているのに加えて、各カードケージは好ましくは、5個の直流電源
モジュール28(図3)、電力コントローラモジュール(図示せず)、キャリブ
レーションボード(図示せず)および1つのバックプレーンアセンブリ29を含
む。バックプレーンアセンブリは、あらゆる望ましくないインピーダンス問題を
最小限に抑えるために比較的短い信号トレース(図示せず)を用いている点で、
従来のバックプレーンアセンブリと幾分異なっている。
路のために、大きい一体型回路ボードを製造するよりもむしろ小さい回路を統合
してリンク接続することによってピンエレクトロニクスを形成することが、テス
タの販売者に大きな製造上の利点を与えることを発明者は発見した。その利点に
は、はんだ接合部などで起きる不良がボード全体を無駄にする可能性がある回路
ボード製造で、小さいアセンブリにすることによってボード歩留まりが改善され
ることが含まれる。各ボードアセンブリを小型ユニットに分割することによって
、廃物にしてしまう可能性のある欠陥が生じた場合、大きく高価な一体型ボード
ではなく、比較的小さいボードを生産から取り除くだけでよい。
2および34に分割された剛直な金属ボードフレームを含む。フレーム部材は、
それぞれのチャンネルカード40および42の縁部を間に挟んだT形ボーダで形
成されている。ヒンジアセンブリを形成する1対のヒンジ44および46が、両
フレーム部材の後縁部48および50を結合して背部分を形成している。ヒンジ
アセンブリによって、フレーム部材は、バックプレーンアセンブリ29に差し込
まれた時にほぼ180度開いた関係になるようにして折り畳むことができるよう
にする。完全に組み付けた時の好適なボードフレーム・アセンブリの寸法は、約
20x20インチである。
の2つのチャンネルカード40および42が好ましくは、32チャンネルのチャ
ンネルカードのそれぞれのコピーを有する(合計で64チャンネル)。各チャン
ネルカードは、マサチューセッツ州、ボストンのテラダイン社(Teradyne, Inc.)
が製造しているテラダイン型番J750インテグラテスタ(J750 Integra tester
)に用いられているものと同様に形成される。精密力/測定機器(PMU)(図
示せず)が、チャンネルカードに取り付けられている。
、第3ボード52が配置されている。第3ボードは好ましくは、演算パターンジ
ェネレータ(APG)54と、個々のDUTをその他の同時に検査されるDUT
16に対して非同期制御するためのステーションコントローラまたはローカルプ
ロセッサ56とを備えて構成されたメモリテストモジュール・アセンブリを含む
。また、電圧電源(VS)53、エラーキャッチラム(ECR)55、データバ
ッファメモリ(DBM)57およびDUT電源(DPS)59の各モジュールが
、ボードアセンブリ30に取り付けられている。チャンネルカード40および4
2とメモリテストモジュール52とは、一連の可撓リボンケーブルで相互接続さ
れ、さらに、バックプレーンアセンブリ29(図1)にも接続されている。本発
明のモジュール化の態様によれば、各ボードフレーム・アセンブリが、1つのD
UT16を検査するために必要な十分なテスタ資源をほぼ含む。したがって、3
2個のDUTを並列検査するために、合計で32個のボードフレーム・アセンブ
リが2つのカードケージ24及び26内に設けられている。
0に隣接した位置で各カードケージ24用のバックプレーンアセンブリ29に差
し込まれ、システム水晶時計(図示せず)と、ロードボードID通信装置(図示
せず)とを含む。複数のタイミングキャリブレーション・マスタードライバ/比
較回路(図示せず)も設けられている。
路を最短にする能力は、ピンエレクトロニクス20からプローブリング60まで
の信号路の経路設定する複数のモジュラーハーネス・アセンブリ70を設けるこ
とによって得られる。これはまた、テスタ信号を組織的に分配するためのコンパ
クトな機構を提供する。プローブリングおよびハーネスアセンブリが集合して、
信号インターフェース(図1)を構成する。
ンジ62を含むほぼ円形のアルミニウム鋳造体を含む。それぞれポゴモジュール
80(図6)をはめ込むために、複数の端部開口キャビティ64がリング内に環
状に形成されている。それぞれキャリブレーションモジュール(図示せず)を収
容するために、さらに2つの小型キャビティ66がプローブリングの対向側部に
形成されている。好ましくは、鋳造体は、直径が約14インチ、厚さが3インチ
で、合計で10個のキャビティが形成されている。自動調心機構(図示せず)に
ピボット接続するための隙間を提供するために、中央配置された矩形開口68が
リング内に形成されている。自動調心機構のさらなる詳細は、上記参照の「統合
テストセル」と題する同時係属中の米国特許出願第09/410857号に説明
されている。
れぞれの信号路またはチャンネルに対して迅速なトラブルシューティングおよび
効果的な現場修復を行うことができるように、ピンエレクトロニクス20(図1
)をプローブリング60(図4)に好都合に接続している。特に図5を参照する
と、各ハーネスアセンブリは、集合的にポゴモジュール80付近で終端する信号
および電源ケーブルのケーブル束65を含む。束は、それぞれ第1〜第4ボード
フレーム・アセンブリ72、74、76、78(図1)およびDUT電源ボード
(図示せず)に接続されるHDMコネクタ81、83、85、87および89を
含む複数のブランチ(分岐)69、71、73、75および77を含む。各ハー
ネスは、4個のDUTの検査を好都合にサポートし、保守点検および交換が容易
にできる。
に突出した上側取り付けフランジ84を形成したアルミニウムハウジングを有す
る。壁は、狭い間隔で高密度配列した貫通穴90を有する円筒形係合インターフ
ェース88を取り囲んで、それと一体成形されている。貫通穴は、それぞれの信
号ポゴピン130を有する約90個の信号ポゴピン・アセンブリ110を収容す
るように構成されている。貫通穴の間に、接地ポゴピン94を収容するように高
密度配列された下向き開口止まり穴(ブラインドボア)92が設けられている。
最適信号品質が得られるようにほぼ理想的な50オーム伝送線環境を維持するた
め、各信号ポゴピンが1群の接地ポゴピンでほぼ取り囲まれている。
成した多角形ポゴピンプロテクタ96が同心状に配置されている。受け座は、多
角形壁86に配置されたのと同様に形成された内孔102と向き合って整合する
ように構成されて、それと協働してそれぞれのばね106を収容することができ
る。自動調心スナップリテーナ(図示せず)が、ポゴピンプロテクタをポゴモジ
ュール80に固定する。
様であるが、キャリブレーションボード(図示せず)とプローブリング60との
間に必要な接続部の数が少ないのに対応して小さい寸法に形成されている。
112および中心導体114を含む高忠実度RG型同軸ケーブルを含む。各ケー
ブルは、約37インチ長さであって、束ねられて前述したハーネスアセンブリ7
0になる。各ケーブルの中心導体は、日本、東京理化電子(Rika Denshi)から
入手可能な金属ポゴレセプタクル118のかしめ(クリンプ)部分117内で終
端している。中央導体とポゴピンとの間のかしめ終端部が、気密キャビティ11
9を形成している。
ンピーダンスの不一致を補償するために、中心導体114およびかしめ部分11
7をほぼ包囲する絶縁体アセンブリ120を使用することに係わる。高密度パッ
クされたプローブリングを通る各信号路に対して最適信号品質を確保するために
、50オーム伝送線インピーダンスに対する悪影響を補償することが特に重要で
ある。
ェルール124に当接するように形成された第1円筒形絶縁体122を含み、接
地フェルール(ferrule)は、シールドに溶接され、貫通穴90内に圧入されて
、シールドおよびポゴモジュール80間に接地路を形成している。第2絶縁体1
26が、第1絶縁体に隣接配置されており、C形構造を有し、ポゴレセプタクル
118のかしめ部分117に相補的に係合する先端テーパ部分128を備えてい
る。やはり理化電子から入手可能な信号ポゴピン130が、ポゴレセプタクルに
はめ込まれており、プローブカード接点(図示せず)と接触する後退可能なチッ
プ132を含む。
よび94は、ハンドリング装置140上のプローブカード134(図6)に係合
し、これはウェハレベル検査のために、好ましくはプローバ(図1及び図2)を
含む。プローブカードは、直径が300〜350mmで、2048個の信号チャ
ネルを支持することができ、また、1〜32個のDUTのピンに接続する接点(
図示せず)を含んで比較的高レベルの並列性が得られるので、テスタの処理能力
を最大にすることができる。好適なプローバは、日本、東京の東京エレクトロン
社(Tokyo Electron Ltd)が製造しているTEL型P8XLプローバである。
ドのキネトリックス社(Kinetrix, Inc.)から入手可能なガリレオ型(Galileo Mod
el)ハンドラなどのハンドラ(図示せず)を含む。当該技術分野では周知のよう
に、ハンドラは、プローブリングとインターフェースするロードボード(図示せ
ず)に取り付けられたパッケージ化デバイスを検査できるようにする。
ハ(図示せず)をプローバ140内に入れて、それを覆うようにプローブカード
134を固定する。プローブカードは一般的に、各デバイスの個々の「ピン」と
接触する係合機構を含み、後に信号および接地ポゴピン130および94を介し
てプローブリング60に接続できるようにする。好適なプローバの独特の機構の
1つは、プローブ140をテスタ10から取り出さなくても、ウェハまたはプロ
ーブカードのスワッピングを行う早替え機構(quick change mechanism)(図示せ
ず)である。プローバおよびテスタが協働して検査システム200を形成してい
る。
行および結果を監視するための好都合なオペレータインターフェースをユーザに
提供している。フラッシュメモリ検査の場合、各DUT16に対して、製造仕様
に従ったデバイスの機能動作を調べる複数の検査を行う。検査システムの作動を
わかりやすくするために、以下の説明では、単一DUTの検査中の信号経路指定
について述べる。
アに従って各APG54がパターン信号を生成する。信号をチャンネルカード4
0および42によって分配し、DUTの個別ピンに対応した個々のチャンネルま
たは信号路を定める。ある単一のデバイスに関連したチャンネルに沿って伝搬す
る信号が、チャンネルカードからバックプレーンアセンブリ29へ送られ、そこ
で対応のHDMコネクタを通って、1つのハーネスアセンブリ70のブランチ部
分を有する個々の同軸ケーブルへ伝達される。信号が高密度ポゴモジュール80
に到着して中央導体/ポゴピン接続部に沿って伝搬すると、接地フェルール90
の基部チップで50オーム伝送線インピーダンスにわずかな低下が発生する。こ
の低下は、絶縁体アセンブリ120が発生する逆作用(inverse effect)によって
直ちに補償される。さらに、ポゴレセプタクルのかしめ部分117によってさら
なるインピーダンス不一致が発生するが、これはC形第2絶縁体126の作用に
よって好都合に補償される。
り囲む接地ポゴピン94によって比較的高品質のパルス波形が可能になる。信号
は次に、プローブカード134に沿って送られ、半導体ウェハ(図示せず)およ
び対象の特定DUT16に係合する微細電気プローブ(図示せず)に沿って移動
する。用いる検査の種類に応じて、信号をDUT内の特定アドレスに書き込み、
次に読み出して予想値と比較することができる。
点を理解できるであろう。たとえば、製造環境において本発明のテスタを用いる
ことは、バックプレーンアセンブリ29から信号インターフェース150までが
直接的に信号接続されているために特に好都合である。本発明者は、これによっ
てテスタの「平均故障間隔時間」(MTBF)が大幅に増加し、それに対応して
全体コストの低下が得られることを発見した。
るであろう。これに関して、本発明のモジュラー構造は、全信号路を探し出す迅
速トラブルシューティング能力を与えるので、潜在的な問題を断つ際に必要な時
間が短縮される。さらに重要なことに、本発明のモジュール化によって、チャン
ネルボード・アセンブリ30またはハーネスアセンブリ70、さらにはポゴピン
・アセンブリ110の効率的、かつ簡単な交換が、最小の労力および停止時間で
可能になる。これによって、テスタの「平均修復時間」(MTFR)パラメータ
が大幅に減少し、このことも半導体の全体的な製造コストの低下に実質的に役立
つ。
を犠牲にすることなく、従来寸法のウェハまたはロードボードに対してかなり大
規模な並列検査を実施する方法を提供する。これは、いかなる伝送線の低下に対
してもインピーダンスを補償する独特のポゴピン・アセンブリを設けることによ
って達成される。
発明の精神および特許請求の範囲から逸脱することなく、形態および詳細にさま
ざまな変更を加えることができることは、当業者には理解されるであろう。
ブリおよびポゴモジュールを表しているが、本発明は、ピン数が比較的少ないD
UTの多数個の検査に使用することもできる。同じ点で、ピン数が比較的多い(
たとえば、64チャネルより多い)DUTは、複数の64チャネルボードを組み
合わせて検査してもよい。
明してきたが、本発明は、ハンドラによって操作されて、プローブカードではな
くロードボードによってインターフェースされるパッケージ後レベルのデバイス
にも適用可能である。したがって、本発明の目的のために、ハンドリング装置と
いう用語は、ハンドラまたはプローバのいずれの使用も表すように幅広く使用さ
れている。
る。
Claims (26)
- 【請求項1】 ハンドリング装置に固定された複数のDUTを検査するため
の半導体テスタであって、 システムテスト信号を初期化するシステムコントローラと、 該システムテスト信号に応答して、前記複数のDUTに送るためのテストパタ
ーン信号を生成するピンエレクトロニクス・アセンブリと、 前記ハンドリング装置に接続された時、前記ハンドリング装置および前記ピン
エレクトロニクス・アセンブリ間に複数の直接信号路を定めることができるよう
にした信号インターフェースと、 を含む半導体テスタ。 - 【請求項2】 前記信号インターフェースは、 間隔を置いて環状に配置された複数の軸方向開口キャビティを形成したほぼ円
形のプローブリングと、 複数のモジュラーハーネス・アセンブリとを含み、該複数のモジュラーハーネ
ス・アセンブリの各々が、それぞれの基端部および先端部を有し、該基端部は、
前記複数の軸方向開口キャビティの1つにはめ込まれるポゴモジュールを含み、
前記先端部は、前記ピンエレクトロニクス・アセンブリに係合する少なくとも1
つのコネクタを含む請求項1記載の半導体テスタ。 - 【請求項3】 前記プローブリングは、鋳造体で形成されており、半径方向
に突出した周縁フランジを含み、前記プローブリングは、ピボットアームを収容
するために中央に形成された端部開放スロットをさらに含む請求項2記載の半導
体テスタ。 - 【請求項4】 前記ポゴモジュールは、近接して離間した一連の貫通穴を備
え、該貫通穴の各々は、ポゴピン・アセンブリを収容できるように構成されてい
る請求項2記載の半導体テスタ。 - 【請求項5】 前記ポゴモジュールは、アルミニウムハウジングを含む請求
項2記載の半導体テスタ。 - 【請求項6】 前記ポゴモジュールは、格納可能なばね式ポゴピンプロテク
タを含む請求項2記載の半導体テスタ。 - 【請求項7】 前記複数のモジュラーハーネス・アセンブリの各々は、ケー
ブル束ひずみ除去部を含む請求項2記載の半導体テスタ。 - 【請求項8】 前記ポゴピン・アセンブリは、 中心導体およびシールドを有し、該シールドが先端部で終端し、前記中心導体
が前記先端部から軸方向に突出して先端チップを規定している同軸ケーブルと、 ポゴレセプタクルによって前記先端チップに対して近接して離間した軸方向関
係に固定されたポゴピンと、 前記ケーブル及び前記ポゴピンに接続されたインピーダンス補償素子とを含む
請求項4記載の半導体テスタ。 - 【請求項9】 前記ピンエレクトロニクス・アセンブリは、複数の回路ボー
ドを取り付けるヒンジ付きボードフレームと、バックプレーンアセンブリとを含
み、該バックプレーンアセンブリは、前記ヒンジ付きボードフレームと前記信号
インターフェースとの間に配置されている請求項1記載の半導体テスタ。 - 【請求項10】 複数のDUTを並列検査するための半導体検査システムで
あって、 システムテスト信号を初期化するシステムコントローラと、 該システムテスト信号に応答して、前記複数のDUTに印加するためのテスト
パターン信号を生成するピンエレクトロニクス・アセンブリと、 検査中に前記複数のDUTを固定することができるようにしたハンドリングア
センブリと、 前記ハンドリング装置および前記ピンエレクトロニクス・アセンブリ間に複数
の直接信号路を定める信号インターフェースと、 を含む半導体検査システム。 - 【請求項11】 前記ハンドリング装置は、プローバを含む請求項10記載
の半導体検査システム。 - 【請求項12】 前記ハンドリング装置は、ハンドラを含む請求項10記載
の半導体検査システム。 - 【請求項13】 半導体検査システム内でハンドリング装置およびピンエレ
クトロニクス・アセンブリ間に複数の直接信号路を定める信号インターフェース
であって、 間隔を置いて環状に配置された複数の軸方向開口キャビティを形成したほぼ円
形のプローブリングと、 複数のモジュラーハーネス・アセンブリとを含み、該複数のモジュラーハーネ
ス・アセンブリの各々が、それぞれの基端部および先端部を有し、該基端部は、
前記複数の軸方向開口キャビティの1つにはめ込まれるポゴモジュールを含み、
前記先端部は、前記ピンエレクトロニクス・アセンブリに係合する少なくとも1
つのコネクタを含む、 信号インターフェース。 - 【請求項14】 前記プローブリングは、鋳造体で形成されており、半径方
向に突出した周縁フランジを含み、前記プローブリングは、ピボットアームを収
容するために中央に形成された端部開放スロットをさらに含む請求項13記載の
信号インターフェース。 - 【請求項15】 前記ポゴモジュールは、近接して離間した一連の貫通穴を
備え、該貫通穴の各々は、ポゴピン・アセンブリを収容できるように構成されて
いる請求項13記載の信号インターフェース。 - 【請求項16】 前記ポゴモジュールは、アルミニウムハウジングを含む請
求項13記載の信号インターフェース。 - 【請求項17】 前記ポゴモジュールは、格納可能なばね式ポゴピンプロテ
クタを含む請求項13記載の信号インターフェース。 - 【請求項18】 前記ポゴピン・アセンブリは、 中心導体およびシールドを有し、該シールドが先端部で終端し、前記中心導体
が前記先端部から軸方向に突出して先端チップを形成している同軸ケーブルと、 ポゴレセプタクルによって前記先端チップに対して狭い間隔を置いた軸方向関
係に固定されたポゴピンと、 前記ケーブル及び前記ポゴピンに接続されたインピーダンス補償素子とを含む
請求項15記載の信号インターフェース。 - 【請求項19】 半導体テスタ信号インターフェース内に高密度統合される
ポゴピン・アセンブリであって、 中心導体およびシールドを有し、該シールドが先端部で終端し、前記中心導体
が前記先端部から軸方向に突出して先端チップを形成している同軸ケーブルと、 ポゴレセプタクルによって前記先端チップに対して近接して離間した軸方向関
係に固定されたポゴピンと、 前記ケーブル及び前記ポゴピンに接続されたインピーダンス補償素子とを含む
ポゴピン・アセンブリ。 - 【請求項20】 前記ケーブルは実質的に、50オーム伝送線信号路を形成
しており、該50オーム伝送線のインピーダンスを変更するためにインピーダン
ス不一致を生じる接続部を含み、 前記インピーダンス補償素子は、前記インピーダンス不一致を補償するように
機能する請求項19記載のポゴピン・アセンブリ。 - 【請求項21】 前記インピーダンス補償素子は、 ほぼ前記先端部と前記ポゴレセプタクルとの間に位置して前記先端チップの周
囲に同軸的に配置された第1絶縁体を有する絶縁体装置を含む請求項19記載の
ポゴピン・アセンブリ。 - 【請求項22】 前記ポゴレセプタクルは、前記先端チップに係合する狭窄
部分を備えている請求項19記載のポゴピン・アセンブリ。 - 【請求項23】 前記絶縁体装置は、 ほぼC形に形成されて、前記ポゴレセプタクル狭窄部分の周囲に同軸的に配置
された第2絶縁体をさらに含む請求項22記載のポゴピン・アセンブリ。 - 【請求項24】 前記ポゴピンレセプタクルは、前記先端チップと協働して
気密誘電キャビティを形成しており、前記キャビティは、測定可能なインピーダ
ンス変化で前記50オーム伝送線を変更し、前記第2絶縁体は、前記測定可能な
インピーダンス変化を補償するように形成されている請求項23記載のポゴピン
・アセンブリ。 - 【請求項25】 半導体テスタに使用されるモジュラーピンエレクトロニク
ス・アセンブリであって、 1対のフレーム部材を有し、該フレーム部材の各々に、回路ボードを受け取る
ように構成された少なくとも1つのT形ボーダを形成したボードフレームと、 前記フレーム部材対の間に、前記フレーム部材をほぼ180度の関係に折り畳
むことができるように配置されたヒンジアセンブリとを含むモジュラーピンエレ
クトロニクス・アセンブリ。 - 【請求項26】 前記フレーム部材対内で前記回路ボードを相互接続する可
撓リボンケーブルをさらに含む請求項25記載のモジュラーピンエレクトロニク
ス・アセンブリ。
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