JP2863239B2 - 半導体集積回路のシミュレーション方法 - Google Patents
半導体集積回路のシミュレーション方法Info
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- JP2863239B2 JP2863239B2 JP2007845A JP784590A JP2863239B2 JP 2863239 B2 JP2863239 B2 JP 2863239B2 JP 2007845 A JP2007845 A JP 2007845A JP 784590 A JP784590 A JP 784590A JP 2863239 B2 JP2863239 B2 JP 2863239B2
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- circuit
- partial
- magnification
- semiconductor integrated
- simulation
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Description
【発明の詳細な説明】 ［概要］ 半導体集積回路のシミュレーション方法に係り、詳し
くはトランジスタレベルでのシミュレーションで使用さ
れる回路データに階層化構造をなす部分回路データが含
まれている場合のシミュレーション方法に関し、 部分回路毎に任意の値の倍率変数を乗ずることによ
り、当該部分回路を並列に接続した場合の電気的特性と
同様の電気的特性を得ることができ、シミュレーション
を高効率化することができる半導体集積回路のシミュレ
ーション方法を提供することを目的とし、 抵抗素子，容量素子，トランジスタ素子等の基本素子
で構成された基本回路又は複数の基本回路で部分回路を
定義することにより回路データを階層化した半導体集積
回路のシミュレーションを行うに際し、部分回路毎にそ
の部分回路を構成する各基本素子の素子定数に対して同
一の倍率変数部分を定義し、部分回路毎に任意の値の倍
率変数を乗ずるようにした。
くはトランジスタレベルでのシミュレーションで使用さ
れる回路データに階層化構造をなす部分回路データが含
まれている場合のシミュレーション方法に関し、 部分回路毎に任意の値の倍率変数を乗ずることによ
り、当該部分回路を並列に接続した場合の電気的特性と
同様の電気的特性を得ることができ、シミュレーション
を高効率化することができる半導体集積回路のシミュレ
ーション方法を提供することを目的とし、 抵抗素子，容量素子，トランジスタ素子等の基本素子
で構成された基本回路又は複数の基本回路で部分回路を
定義することにより回路データを階層化した半導体集積
回路のシミュレーションを行うに際し、部分回路毎にそ
の部分回路を構成する各基本素子の素子定数に対して同
一の倍率変数部分を定義し、部分回路毎に任意の値の倍
率変数を乗ずるようにした。
［産業上の利用分野］ 本発明は半導体集積回路のシミュレーション方法に係
り、詳しくはトランジスタレベルでのシミュレーション
で使用される回路データに階層化構造をなす部分回路デ
ータが含まれている場合のシミュレーション方法に関す
るものである。
り、詳しくはトランジスタレベルでのシミュレーション
で使用される回路データに階層化構造をなす部分回路デ
ータが含まれている場合のシミュレーション方法に関す
るものである。
近年、半導体集積回路（IC）の高集積化に伴い、シミ
ュレータに入力される回路データも増加する一方であ
る。このため、IC回路のシミュレーションにおいて回路
データに階層定義を用いて処理する必要がある。
ュレータに入力される回路データも増加する一方であ
る。このため、IC回路のシミュレーションにおいて回路
データに階層定義を用いて処理する必要がある。
［従来の技術］ 従来、ICのシミュレーションを行うには、その回路デ
ータ中のNAND（否定論理積）回路,NOR（否定論理和）回
路等の基本回路や、これらを複数集めた回路を部分回路
として定義することにより回路データを階層化し、メイ
ンとなる回路にこれらの部分回路を適宜組み込むことに
よりシミュレーションを行うようになっている。
ータ中のNAND（否定論理積）回路,NOR（否定論理和）回
路等の基本回路や、これらを複数集めた回路を部分回路
として定義することにより回路データを階層化し、メイ
ンとなる回路にこれらの部分回路を適宜組み込むことに
よりシミュレーションを行うようになっている。
即ち、例えば第４図に示すように部分回路１〜４によ
り半導体集積回路５を構成している場合、各部分回路１
〜４を構成する各基本素子の素子定数に対してそれぞれ
異なる倍率変数を定義しておく。そして、シミュレーシ
ョン結果が予め設定した結果とならなかった場合には各
倍率変数を変更することにより各部分回路１〜４の特性
や条件を変えるようにしていた。
り半導体集積回路５を構成している場合、各部分回路１
〜４を構成する各基本素子の素子定数に対してそれぞれ
異なる倍率変数を定義しておく。そして、シミュレーシ
ョン結果が予め設定した結果とならなかった場合には各
倍率変数を変更することにより各部分回路１〜４の特性
や条件を変えるようにしていた。
又、各部分回路１〜４の特性や条件を変える方法とし
て、例えば第５図に示すように同一の部分回路１を並列
に接続することもあった。
て、例えば第５図に示すように同一の部分回路１を並列
に接続することもあった。
［発明が解決しようとする課題］ しかしながら、各部分回路１〜４を構成する全ての基
本素子に対してそれぞれ異なる倍率変数を定義した場合
には、それらの倍率変数の管理，変更に手間を要すると
いう問題点があった。又、同一の部分回路１を並列に接
続する場合には、各部分回路１に対してそれぞれ呼出文
が必要となり、呼出文の数が増大するという問題点があ
った。
本素子に対してそれぞれ異なる倍率変数を定義した場合
には、それらの倍率変数の管理，変更に手間を要すると
いう問題点があった。又、同一の部分回路１を並列に接
続する場合には、各部分回路１に対してそれぞれ呼出文
が必要となり、呼出文の数が増大するという問題点があ
った。
本発明は上記問題点を解決するためになされたもので
あって、その目的は部分回路毎に任意の値の倍率変数を
乗ずることにより、当該部分回路を並列に接続した場合
の電気的特性と同様の電気的特性を得ることができ、シ
ミュレーションを高効率化することができる半導体集積
回路のシミュレーション方法を提供することにある。
あって、その目的は部分回路毎に任意の値の倍率変数を
乗ずることにより、当該部分回路を並列に接続した場合
の電気的特性と同様の電気的特性を得ることができ、シ
ミュレーションを高効率化することができる半導体集積
回路のシミュレーション方法を提供することにある。
［課題を解決するための手段］ 本発明は上記目的を達成するため、抵抗素子，容量素
子，トランジスタ素子等の基本素子で構成された基本回
路又は複数の基本回路で部分回路を定義することにより
回路データを階層化した半導体集積回路のシミュレーシ
ョンを行うに際し、部分回路毎にその部分回路を構成す
る各基本素子の素子定数に対して同一の倍率変数部分を
定義し、部分回路毎に任意の値の倍率変数を乗ずる。
子，トランジスタ素子等の基本素子で構成された基本回
路又は複数の基本回路で部分回路を定義することにより
回路データを階層化した半導体集積回路のシミュレーシ
ョンを行うに際し、部分回路毎にその部分回路を構成す
る各基本素子の素子定数に対して同一の倍率変数部分を
定義し、部分回路毎に任意の値の倍率変数を乗ずる。
［作用］ 従って、部分回路毎に任意の値の倍率変数を乗ずるこ
とにより、当該部分回路を構成する全基本素子の素子定
数が変更され、当該部分回路を並列に接続した場合の電
気的特性と同様の電気的特性が得られ、半導体集積回路
のシミュレーションが高効率化される。
とにより、当該部分回路を構成する全基本素子の素子定
数が変更され、当該部分回路を並列に接続した場合の電
気的特性と同様の電気的特性が得られ、半導体集積回路
のシミュレーションが高効率化される。
［実施例］ 以下、本発明を具体化した一実施例を図面に従って説
明する。
明する。
第１図に示すように、シミュレーション装置10は倍率
設定部11及びシミュレータ部12を備えて構成されてい
る。倍率設定部11には第４図に示す各部分回路１〜４毎
にその部分回路データ13が入力されるとともに、各部分
回路１〜４毎に倍率変数Ｐが入力される。
設定部11及びシミュレータ部12を備えて構成されてい
る。倍率設定部11には第４図に示す各部分回路１〜４毎
にその部分回路データ13が入力されるとともに、各部分
回路１〜４毎に倍率変数Ｐが入力される。
第３図は部分回路データ13の一例を示し、同データ13
は、基本素子としての抵抗素子R1,R2,・・・、容量素子
C1,C2,・・・、トランジスタ素子T1,T2,・・・、電流源
素子及びダイオード素子等のデータにより構成されてい
る。そして、抵抗素子R1,R2,・・・の各抵抗値、容量素
子C1,C2,・・・の各容量値、トランジスタ素子T1,T2,・
・・のチャネル幅，チャネル面積，ゲートとの重複面積
等のデータには同一の倍率変数P1が定義され、各抵抗素
子R1,R2,・・・の抵抗値は倍率変数P1にて除され、容量
素子C1,C2,・・・の各容量値には倍率変数P1が掛けら
れ、トランジスタ素子T1,T2,・・・のチャネル幅，チャ
ネル面積，ゲートとの重複面積には倍率変数P1が掛けら
れている。
は、基本素子としての抵抗素子R1,R2,・・・、容量素子
C1,C2,・・・、トランジスタ素子T1,T2,・・・、電流源
素子及びダイオード素子等のデータにより構成されてい
る。そして、抵抗素子R1,R2,・・・の各抵抗値、容量素
子C1,C2,・・・の各容量値、トランジスタ素子T1,T2,・
・・のチャネル幅，チャネル面積，ゲートとの重複面積
等のデータには同一の倍率変数P1が定義され、各抵抗素
子R1,R2,・・・の抵抗値は倍率変数P1にて除され、容量
素子C1,C2,・・・の各容量値には倍率変数P1が掛けら
れ、トランジスタ素子T1,T2,・・・のチャネル幅，チャ
ネル面積，ゲートとの重複面積には倍率変数P1が掛けら
れている。
即ち、当該部分回路データ13に対応する部分回路をP1
個並列に接続した場合、各抵抗素子R1,R2,・・・の各抵
抗値はP1分の１となり、容量素子C1,C2,・・・の各容量
値はP1倍となり、トランジスタ素子T1,T2,・・・のチャ
ネル幅，チャネル面積，ゲートとの重複面積はP1倍とな
ることによるものである。
個並列に接続した場合、各抵抗素子R1,R2,・・・の各抵
抗値はP1分の１となり、容量素子C1,C2,・・・の各容量
値はP1倍となり、トランジスタ素子T1,T2,・・・のチャ
ネル幅，チャネル面積，ゲートとの重複面積はP1倍とな
ることによるものである。
そして、倍率設定部11は第２図に示すように、入力さ
れた部分回路データ13及び倍率変数Ｐに基づき各部分回
路データについて倍率変数Ｐをセットした後、各部分回
路データについてその各電流源素子、各トランジスタ素
子、各容量素子、各抵抗素子、各ダイオード素子のデー
タに対して入力された倍率を乗じて、その結果を次段の
シミュレータ部12に出力する。尚、各電流源素子につい
てはバイアス電流値又は電圧値及び振幅値に対して倍率
変数Ｐを掛け、各トランジスタ素子についてはチャネル
幅，チャネル面積，ゲートとの重複面積に倍率変数Ｐを
掛ける。又、各容量素子については容量値及び接合面積
に対して倍率変数Ｐを掛ける。各抵抗素子については抵
抗値を倍率変数Ｐにて除し、ダイオード素子については
抵抗値を倍率変数Ｐにて除するとともに、逆方向飽和電
流値に対しては倍率変数Ｐを掛けるようになっている。
れた部分回路データ13及び倍率変数Ｐに基づき各部分回
路データについて倍率変数Ｐをセットした後、各部分回
路データについてその各電流源素子、各トランジスタ素
子、各容量素子、各抵抗素子、各ダイオード素子のデー
タに対して入力された倍率を乗じて、その結果を次段の
シミュレータ部12に出力する。尚、各電流源素子につい
てはバイアス電流値又は電圧値及び振幅値に対して倍率
変数Ｐを掛け、各トランジスタ素子についてはチャネル
幅，チャネル面積，ゲートとの重複面積に倍率変数Ｐを
掛ける。又、各容量素子については容量値及び接合面積
に対して倍率変数Ｐを掛ける。各抵抗素子については抵
抗値を倍率変数Ｐにて除し、ダイオード素子については
抵抗値を倍率変数Ｐにて除するとともに、逆方向飽和電
流値に対しては倍率変数Ｐを掛けるようになっている。
次段のシミュレータ部12は前記倍率設定部11にて倍率
設定処理されて出力された各部分回路データに基づき、
各部分回路１〜４を模擬的に所定時間だけ動作させ、そ
の実行結果14を出力するようになっている。
設定処理されて出力された各部分回路データに基づき、
各部分回路１〜４を模擬的に所定時間だけ動作させ、そ
の実行結果14を出力するようになっている。
このように、本実施例では各部分回路１〜４について
当該部分回路を構成する抵抗素子，容量素子，トランジ
スタ素子，電流源素子及びダイオード素子の素子定数に
対して同一の倍率変数部分Ｐを定義し、部分回路に対し
て乗ずる倍率変数Ｐの値を任意の値に設定するようにし
たので、従来のように部分回路を構成する全ての基本素
子に対してそれぞれ異なる倍率変数を定義した場合には
それら倍率変数の管理，変更に手間を要したが、当該部
分回路を構成する全基本素子の素子定数を容易に変更で
き、当該部分回路を並列に接続した場合の電気的特性と
同様の電気的特性を得ることができ、半導体集積回路の
シミュレーションを高効率化することができる。又、従
来のように同一の部分回路を並列に接続する場合のよう
に呼出文の数が増大することもない。
当該部分回路を構成する抵抗素子，容量素子，トランジ
スタ素子，電流源素子及びダイオード素子の素子定数に
対して同一の倍率変数部分Ｐを定義し、部分回路に対し
て乗ずる倍率変数Ｐの値を任意の値に設定するようにし
たので、従来のように部分回路を構成する全ての基本素
子に対してそれぞれ異なる倍率変数を定義した場合には
それら倍率変数の管理，変更に手間を要したが、当該部
分回路を構成する全基本素子の素子定数を容易に変更で
き、当該部分回路を並列に接続した場合の電気的特性と
同様の電気的特性を得ることができ、半導体集積回路の
シミュレーションを高効率化することができる。又、従
来のように同一の部分回路を並列に接続する場合のよう
に呼出文の数が増大することもない。
［発明の効果］ 以上詳述したように本発明によれば、部分回路毎に任
意の値の倍率変数を乗ずることにより、当該部分回路を
並列に接続した場合の電気的特性と同様の電気的特性を
得ることができ、シミュレーションを高効率化すること
ができる優れた効果がある。
意の値の倍率変数を乗ずることにより、当該部分回路を
並列に接続した場合の電気的特性と同様の電気的特性を
得ることができ、シミュレーションを高効率化すること
ができる優れた効果がある。
第１図は本発明を実施するシミュレーション装置の概略
構成図、 第２図は一実施例における倍率設定処理を示すフローチ
ャート、 第３図は部分回路データの一例を示す図、 第４図は半導体集積回路の一例を示す図、 第５図は従来のシミュレーション方法の一例を示す図で
ある。 図において、 １〜４は部分回路、 ５は半導体集積回路、 C1,C2,・・・は容量素子、 P,P1は倍率変数、 R1,R2,・・・は抵抗素子、 T1,T2,・・・はトランジスタ素子である。
構成図、 第２図は一実施例における倍率設定処理を示すフローチ
ャート、 第３図は部分回路データの一例を示す図、 第４図は半導体集積回路の一例を示す図、 第５図は従来のシミュレーション方法の一例を示す図で
ある。 図において、 １〜４は部分回路、 ５は半導体集積回路、 C1,C2,・・・は容量素子、 P,P1は倍率変数、 R1,R2,・・・は抵抗素子、 T1,T2,・・・はトランジスタ素子である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 17/50
Claims (1)
- 【請求項１】抵抗素子，容量素子，トランジスタ素子等
の基本素子で構成された基本回路又は複数の基本回路で
部分回路を定義することにより回路データを階層化した
半導体集積回路のシミュレーションを行うに際し、 部分回路毎にその部分回路を構成する各基本素子の素子
定数に対して同一の倍率変数部分を定義し、部分回路毎
に任意の値の倍率変数を乗ずるようにしたことを特徴と
する半導体集積回路のシミュレーション方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007845A JP2863239B2 (ja) | 1990-01-17 | 1990-01-17 | 半導体集積回路のシミュレーション方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007845A JP2863239B2 (ja) | 1990-01-17 | 1990-01-17 | 半導体集積回路のシミュレーション方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03211677A JPH03211677A (ja) | 1991-09-17 |
| JP2863239B2 true JP2863239B2 (ja) | 1999-03-03 |
Family
ID=11676955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007845A Expired - Lifetime JP2863239B2 (ja) | 1990-01-17 | 1990-01-17 | 半導体集積回路のシミュレーション方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2863239B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9914380D0 (en) | 1999-06-21 | 1999-08-18 | Regan Timothy J | Method of scaling an integrated circuit |
-
1990
- 1990-01-17 JP JP2007845A patent/JP2863239B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03211677A (ja) | 1991-09-17 |
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