JP2003347413A - 半導体装置 - Google Patents
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- 238000012545 processing Methods 0.000 description 4
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
-
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- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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-
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Abstract
(57)【要約】
【課題】 半導体装置の内部回路領域に設けたＩ／Ｏバ
ッファに、通常信号配線に干渉しない配線によってテス
ト信号を入力する半導体装置を提供する。 【解決手段】 半導体装置１０は、外部信号を入出力す
る８つのＩ／Ｏモジュール５１〜５８を、内部回路領域
１１に有する。外部入出力パッド１４から入力されるテ
スト信号は、内部入出力パッドと同層に形成され、２つ
の隣接する内部入出力パッドの間を直線状に通過する内
部テスト配線２３、２４によって各Ｉ／Ｏモジュール５
１〜５８に入力される。
ッファに、通常信号配線に干渉しない配線によってテス
ト信号を入力する半導体装置を提供する。 【解決手段】 半導体装置１０は、外部信号を入出力す
る８つのＩ／Ｏモジュール５１〜５８を、内部回路領域
１１に有する。外部入出力パッド１４から入力されるテ
スト信号は、内部入出力パッドと同層に形成され、２つ
の隣接する内部入出力パッドの間を直線状に通過する内
部テスト配線２３、２４によって各Ｉ／Ｏモジュール５
１〜５８に入力される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
更に詳しくは、ＢＧＡ（Ball Grid Array）等のパッケ
ージに搭載される半導体装置に関する。
更に詳しくは、ＢＧＡ（Ball Grid Array）等のパッケ
ージに搭載される半導体装置に関する。
【０００２】
【従来の技術】ＢＧＡパッケージ等に搭載されるフリッ
プチップ型の半導体装置（ＩＣチップ）は、半導体装置
の外周に沿って設けられた周辺部入出力パッドと、フリ
ップチップのバンプとして構成される内部入出力パッド
とを有する。通常、Ｉ／Ｏバッファは、周辺部に設けら
れ、周辺部に設けられた入出力パッドを介して外部信号
を入出力する。一般に、外部信号の電圧は、半導体装置
の内部回路の電圧よりも高く、ノイズ等の影響が大きい
ため、Ｉ／Ｏバッファは内部回路に隣接しないことが好
ましい。
プチップ型の半導体装置（ＩＣチップ）は、半導体装置
の外周に沿って設けられた周辺部入出力パッドと、フリ
ップチップのバンプとして構成される内部入出力パッド
とを有する。通常、Ｉ／Ｏバッファは、周辺部に設けら
れ、周辺部に設けられた入出力パッドを介して外部信号
を入出力する。一般に、外部信号の電圧は、半導体装置
の内部回路の電圧よりも高く、ノイズ等の影響が大きい
ため、Ｉ／Ｏバッファは内部回路に隣接しないことが好
ましい。
【０００３】図６は、フリップチップ型半導体装置を、
入出力パッド側から見た平面図として示している。半導
体装置１０は、内部回路領域１１と、内部回路領域１１
を囲む周辺領域１２とから構成される。内部回路領域１
１は、行列状に配列された、フリップチップ型半導体装
置のバンプとして構成される内部入出力パッド１３を備
える。内部入出力パッド１３は、最上層で配線される電
源配線２０によって列方向（ｙ方向）に互いに接続さ
れ、内部回路を構成する内部コア（コアデバイス）に電
源を供給する。電源配線２０は、例えば、高電位配線
（ＶＤＤ）、及び、低電位配線（ＶＳＳ）が交互に配置
される。
入出力パッド側から見た平面図として示している。半導
体装置１０は、内部回路領域１１と、内部回路領域１１
を囲む周辺領域１２とから構成される。内部回路領域１
１は、行列状に配列された、フリップチップ型半導体装
置のバンプとして構成される内部入出力パッド１３を備
える。内部入出力パッド１３は、最上層で配線される電
源配線２０によって列方向（ｙ方向）に互いに接続さ
れ、内部回路を構成する内部コア（コアデバイス）に電
源を供給する。電源配線２０は、例えば、高電位配線
（ＶＤＤ）、及び、低電位配線（ＶＳＳ）が交互に配置
される。
【０００４】周辺領域１２には、Ｉ／Ｏバッファ３０や
Ｉ／Ｏバッファ３０を試験するためのテストブロック３
１、３２などが配置される。周辺部入出力パッド１４は
Ｉ／Ｏバッファ等に接続され、半導体装置１０に外部か
らの信号を入出力する。テストブロック３１、３２は、
周辺領域１１を周回する周辺テスト配線２１、２２にそ
れぞれ接続され、周辺部入出力パッド１４から入力され
るテスト信号により、Ｉ／Ｏバッファ３０の動作試験を
行う。なお、図６では、Ｉ／Ｏバッファ３０を一部省略
して図示しており、Ｉ／Ｏバッファ３０は、周辺領域１
２に、半導体装置１０の内部回路領域１１を取り囲むよ
うに多数が配置される。
Ｉ／Ｏバッファ３０を試験するためのテストブロック３
１、３２などが配置される。周辺部入出力パッド１４は
Ｉ／Ｏバッファ等に接続され、半導体装置１０に外部か
らの信号を入出力する。テストブロック３１、３２は、
周辺領域１１を周回する周辺テスト配線２１、２２にそ
れぞれ接続され、周辺部入出力パッド１４から入力され
るテスト信号により、Ｉ／Ｏバッファ３０の動作試験を
行う。なお、図６では、Ｉ／Ｏバッファ３０を一部省略
して図示しており、Ｉ／Ｏバッファ３０は、周辺領域１
２に、半導体装置１０の内部回路領域１１を取り囲むよ
うに多数が配置される。
【０００５】図７は、図６の周辺領域１２に配置される
Ｉ／Ｏバッファ等の一部詳細を示している。周辺領域１
２には、Ｉ／Ｏバッファ３０、及び、テストブロック３
１、３２が配置される。Ｉ／Ｏバッファ３０及びテスト
ブロック３１、３２は、長方形状のユニットとして構成
され、長方形の長辺で互いに隣接して配置される。Ｉ／
Ｏバッファ３０とテストブロック３１、３２とは、同じ
サイズで設計され、周辺領域１２に配置される何れかの
位置のＩ／Ｏバッファ３０を、テストブロック３１、３
２で置き換えることができる。
Ｉ／Ｏバッファ等の一部詳細を示している。周辺領域１
２には、Ｉ／Ｏバッファ３０、及び、テストブロック３
１、３２が配置される。Ｉ／Ｏバッファ３０及びテスト
ブロック３１、３２は、長方形状のユニットとして構成
され、長方形の長辺で互いに隣接して配置される。Ｉ／
Ｏバッファ３０とテストブロック３１、３２とは、同じ
サイズで設計され、周辺領域１２に配置される何れかの
位置のＩ／Ｏバッファ３０を、テストブロック３１、３
２で置き換えることができる。
【０００６】Ｉ／Ｏバッファ３０及びテストブロック３
１、３２は、互いに隣接して配置することで、周辺テス
ト配線２１、２２が接続されるように、その回路が構成
されている。このため、周辺領域１２にＩ／Ｏバッファ
３０、又は、テストブロック３１、３２を半導体装置１
０の４つの角を除いて隙間なく配置すると、図６に示す
ような周回する周辺テスト配線２１、２２が得られる。
Ｉ／Ｏバッファ３０は、周辺テスト配線２１、２２に供
給されるテスト信号に応じて、図示しないテスト回路が
機能する。
１、３２は、互いに隣接して配置することで、周辺テス
ト配線２１、２２が接続されるように、その回路が構成
されている。このため、周辺領域１２にＩ／Ｏバッファ
３０、又は、テストブロック３１、３２を半導体装置１
０の４つの角を除いて隙間なく配置すると、図６に示す
ような周回する周辺テスト配線２１、２２が得られる。
Ｉ／Ｏバッファ３０は、周辺テスト配線２１、２２に供
給されるテスト信号に応じて、図示しないテスト回路が
機能する。
【０００７】
【発明が解決しようとする課題】ところで、Ｉ／Ｏバッ
ファ３０は周辺領域１２に配置されるため、半導体装置
１０の大きさ（外周）に依存して配置できる数が制限さ
れる。このため、内部コアの回路規模に比べて、外部信
号の数が相対的に多い場合には、半導体装置１０の大き
さを内部コアの回路規模に合わせるとＩ／Ｏバッファ３
０が不足し、Ｉ／Ｏバッファ３０を配置する数に半導体
装置１０の大きさを合わせると、半導体装置１０が無駄
に大きくなるという問題があった。
ファ３０は周辺領域１２に配置されるため、半導体装置
１０の大きさ（外周）に依存して配置できる数が制限さ
れる。このため、内部コアの回路規模に比べて、外部信
号の数が相対的に多い場合には、半導体装置１０の大き
さを内部コアの回路規模に合わせるとＩ／Ｏバッファ３
０が不足し、Ｉ／Ｏバッファ３０を配置する数に半導体
装置１０の大きさを合わせると、半導体装置１０が無駄
に大きくなるという問題があった。
【０００８】上記問題を解消する技術として、特開２０
０１−２２３３３５号公報には、図６の内部回路領域１
１にＩ／Ｏバッファ３０をまとめたＩ／Ｏモジュールを
配置して内部入出力パッドの一部をＩ／Ｏバッファ３０
に接続する技術が記載されている。Ｉ／Ｏモジュール
は、ガードバンドで囲まれ、内部コアの領域と分離され
ている。該公報に記載の技術では、内部コアが扱うより
も高い電圧を有する外部信号を入力した場合にも、内部
コアに与えるノイズ等の影響を抑制している。このた
め、Ｉ／Ｏバッファ数を確保するために半導体装置１０
を大きくする必要がなくなる。
０１−２２３３３５号公報には、図６の内部回路領域１
１にＩ／Ｏバッファ３０をまとめたＩ／Ｏモジュールを
配置して内部入出力パッドの一部をＩ／Ｏバッファ３０
に接続する技術が記載されている。Ｉ／Ｏモジュール
は、ガードバンドで囲まれ、内部コアの領域と分離され
ている。該公報に記載の技術では、内部コアが扱うより
も高い電圧を有する外部信号を入力した場合にも、内部
コアに与えるノイズ等の影響を抑制している。このた
め、Ｉ／Ｏバッファ数を確保するために半導体装置１０
を大きくする必要がなくなる。
【０００９】しかし、内部回路領域１１に配置されたＩ
／Ｏバッファ３０は、そのままでは周回する周辺テスト
配線２１、２２に接続されないため、専用のテスト信号
配線を配線する必要がある。このテスト信号配線を配線
する方法としては、内部コアと同様に自動配線によって
配線する方法が考えられる。Ｉ／Ｏモジュールは、内部
コアと共に内部回路領域に配置されるため、Ｉ／Ｏモジ
ュールに入力するテスト信号配線は、内部コアの信号配
線と同じ配線層を使用して配置することができる。
／Ｏバッファ３０は、そのままでは周回する周辺テスト
配線２１、２２に接続されないため、専用のテスト信号
配線を配線する必要がある。このテスト信号配線を配線
する方法としては、内部コアと同様に自動配線によって
配線する方法が考えられる。Ｉ／Ｏモジュールは、内部
コアと共に内部回路領域に配置されるため、Ｉ／Ｏモジ
ュールに入力するテスト信号配線は、内部コアの信号配
線と同じ配線層を使用して配置することができる。
【００１０】図８は、内部回路領域１１に配置された８
つのＩ／Ｏモジュールに入力するテスト信号配線を自動
配線により接続した例を示している。この半導体装置１
０は、内部回路領域１１にＩ／Ｏモジュール５１〜５８
を備える点で、図６に示す半導体装置と相違する。な
お、同図では、図６に示す内部入出力パッド１３及び電
源配線２０を省略して図示しており、電源配線２０は、
Ｉ／Ｏモジュールが配置されない内部入出力パッド間を
列方向（ｙ方向）に相互に接続している。
つのＩ／Ｏモジュールに入力するテスト信号配線を自動
配線により接続した例を示している。この半導体装置１
０は、内部回路領域１１にＩ／Ｏモジュール５１〜５８
を備える点で、図６に示す半導体装置と相違する。な
お、同図では、図６に示す内部入出力パッド１３及び電
源配線２０を省略して図示しており、電源配線２０は、
Ｉ／Ｏモジュールが配置されない内部入出力パッド間を
列方向（ｙ方向）に相互に接続している。
【００１１】テストブロック３１から入力されたテスト
信号は、周辺領域１２を周辺テスト配線２１により周回
して、セル４１の位置で内部回路領域１１に入力する。
また、テストブロック３２から入力されたテスト信号
は、周辺領域１２を周辺テスト配線２２により周回し
て、セル４２の位置で内部回路領域１１に入力する。内
部テスト配線２３、２４は、自動配線の配線ルールに従
い、内部コアの配線と共に配線ルートが調整される。な
お、同図における内部回路領域１１の配線は、内部テス
ト配線２３、２４のみを示し、その他の配線は省略して
いる。
信号は、周辺領域１２を周辺テスト配線２１により周回
して、セル４１の位置で内部回路領域１１に入力する。
また、テストブロック３２から入力されたテスト信号
は、周辺領域１２を周辺テスト配線２２により周回し
て、セル４２の位置で内部回路領域１１に入力する。内
部テスト配線２３、２４は、自動配線の配線ルールに従
い、内部コアの配線と共に配線ルートが調整される。な
お、同図における内部回路領域１１の配線は、内部テス
ト配線２３、２４のみを示し、その他の配線は省略して
いる。
【００１２】図９は、図８の半導体装置１０のＣ−Ｃ’
断面を示している。半導体装置１０は、最上位の配線層
には電源配線２０（ＶＤＤ、ＶＳＳ）が配置され、その
下側に内部コア６１が形成される。その中間の層が、自
動配線処理で配線される配線層である。内部コア６１の
通常信号配線と内部テスト配線２３、２４とが同じ層に
配置されるため、内部コア６１の通常信号配線に隣接し
て、内部テスト配線２３、２４が配線されている。ま
た、限られた配線トラックを、内部コア６１の通常信号
配線と内部テスト配線２３、２４とが共に使用するた
め、配線の制約が大きくなる。このため、内部テスト配
線２３、２４は、最短距離で効率よく配線することがで
きず、図８に示すような複雑な配線となり、同時に、内
部コア６１の通常信号配線は、その配線の自由度が低下
する。
断面を示している。半導体装置１０は、最上位の配線層
には電源配線２０（ＶＤＤ、ＶＳＳ）が配置され、その
下側に内部コア６１が形成される。その中間の層が、自
動配線処理で配線される配線層である。内部コア６１の
通常信号配線と内部テスト配線２３、２４とが同じ層に
配置されるため、内部コア６１の通常信号配線に隣接し
て、内部テスト配線２３、２４が配線されている。ま
た、限られた配線トラックを、内部コア６１の通常信号
配線と内部テスト配線２３、２４とが共に使用するた
め、配線の制約が大きくなる。このため、内部テスト配
線２３、２４は、最短距離で効率よく配線することがで
きず、図８に示すような複雑な配線となり、同時に、内
部コア６１の通常信号配線は、その配線の自由度が低下
する。
【００１３】また、内部テスト配線２３、２４を自動配
線処理によって配線するためには、セル４１、４１から
Ｉ／Ｏモジュール５１〜５８までの接続関係をネットリ
ストして作成する必要があり、自動配線処理が増大して
処理が複雑になるという問題がある。また、内部コア６
１の通常信号配線（通常１．５Ｖ）と内部テスト配線２
３、２４（通常３．３Ｖ）とが、隣接して配置される
と、この部分で配線間にクロストークが発生し、クロス
トークがＩ／Ｏバッファ３０のテスト結果に影響を与え
る。一般に、電圧値が異なる配線間のクロストークはそ
の検証が難しく、テスト結果の検証が困難になる。
線処理によって配線するためには、セル４１、４１から
Ｉ／Ｏモジュール５１〜５８までの接続関係をネットリ
ストして作成する必要があり、自動配線処理が増大して
処理が複雑になるという問題がある。また、内部コア６
１の通常信号配線（通常１．５Ｖ）と内部テスト配線２
３、２４（通常３．３Ｖ）とが、隣接して配置される
と、この部分で配線間にクロストークが発生し、クロス
トークがＩ／Ｏバッファ３０のテスト結果に影響を与え
る。一般に、電圧値が異なる配線間のクロストークはそ
の検証が難しく、テスト結果の検証が困難になる。
【００１４】本発明は、上記問題を解消し、半導体装置
の内部回路領域に設けたＩ／Ｏバッファに、簡易な配線
によってテスト信号を入力できる半導体装置を提供する
ことを目的とする。
の内部回路領域に設けたＩ／Ｏバッファに、簡易な配線
によってテスト信号を入力できる半導体装置を提供する
ことを目的とする。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、それぞれが所定数の入出力
パッドと所定数の入出力バッファユニットとを有する複
数の入出力モジュールを内部回路領域に配置し、前記入
出力バッファユニットに共通のテスト信号を供給するテ
スト配線を備える半導体装置において、前記テスト配線
は、前記入出力モジュール外に配置され、前記入出力パ
ッドと同層に形成されるモジュール外配線と、前記入出
力モジュール内に配置され、前記モジュール外配線と同
層に形成され且つこれから延長して延びる第１のモジュ
ール内配線と、前記第１のモジュール内配線と第１のス
ルーホールを介して接続され、前記複数の入出力バッフ
ァユニットに共通にテスト信号を供給する第２のモジュ
ール内配線とを備えることを特徴とする。
に、本発明の半導体装置は、それぞれが所定数の入出力
パッドと所定数の入出力バッファユニットとを有する複
数の入出力モジュールを内部回路領域に配置し、前記入
出力バッファユニットに共通のテスト信号を供給するテ
スト配線を備える半導体装置において、前記テスト配線
は、前記入出力モジュール外に配置され、前記入出力パ
ッドと同層に形成されるモジュール外配線と、前記入出
力モジュール内に配置され、前記モジュール外配線と同
層に形成され且つこれから延長して延びる第１のモジュ
ール内配線と、前記第１のモジュール内配線と第１のス
ルーホールを介して接続され、前記複数の入出力バッフ
ァユニットに共通にテスト信号を供給する第２のモジュ
ール内配線とを備えることを特徴とする。
【００１６】本発明の半導体装置では、半導体装置の内
部回路を構成する内部コア（コアデバイス）の通常信号
配線と、外部信号を入出力する入出力（Ｉ／Ｏ）バッフ
ァに供給するテスト信号の配線とを、異なる配線層に配
線するため、内部コアの通常信号配線の配線設計の自由
度が低下しない。また、テスト信号の配線が、入出力パ
ッドと同じ層に配置されるため、テスト信号の配線のた
めに専用の配線層を設ける必要がない。また、内部コア
の通常配線と、テスト信号の配線との離隔距離が長くで
き、クロストークの発生を抑制することができる。
部回路を構成する内部コア（コアデバイス）の通常信号
配線と、外部信号を入出力する入出力（Ｉ／Ｏ）バッフ
ァに供給するテスト信号の配線とを、異なる配線層に配
線するため、内部コアの通常信号配線の配線設計の自由
度が低下しない。また、テスト信号の配線が、入出力パ
ッドと同じ層に配置されるため、テスト信号の配線のた
めに専用の配線層を設ける必要がない。また、内部コア
の通常配線と、テスト信号の配線との離隔距離が長くで
き、クロストークの発生を抑制することができる。
【００１７】本発明の半導体装置では、前記モジュール
外配線は、隣接する２つのパッド間にそれぞれ配置され
る複数の直線状配線を含むことが好ましく、又は、それ
ぞれが隣接する２つの電源配線の間に配置され、該電源
配線と平行に延びる複数の直線状配線を含むことも好ま
しい。直線状のテスト信号の配線を、隣接する２つの入
出力パッドの間、又は、隣接する２つの電源配線の間に
複数配置することで、内部領域に設けられたＩ／Ｏモジ
ュールに、内部コアの通常信号配線と干渉することなく
テスト信号配線を配置できる。
外配線は、隣接する２つのパッド間にそれぞれ配置され
る複数の直線状配線を含むことが好ましく、又は、それ
ぞれが隣接する２つの電源配線の間に配置され、該電源
配線と平行に延びる複数の直線状配線を含むことも好ま
しい。直線状のテスト信号の配線を、隣接する２つの入
出力パッドの間、又は、隣接する２つの電源配線の間に
複数配置することで、内部領域に設けられたＩ／Ｏモジ
ュールに、内部コアの通常信号配線と干渉することなく
テスト信号配線を配置できる。
【００１８】また、本発明の半導体装置では、前記テス
ト配線は、一対のテスト配線を含むことが好ましい。Ｉ
／Ｏバッファに入力するテスト信号が２つあるときに
は、それらをペアにして配置することで、配線設計を容
易にすることができる。
ト配線は、一対のテスト配線を含むことが好ましい。Ｉ
／Ｏバッファに入力するテスト信号が２つあるときに
は、それらをペアにして配置することで、配線設計を容
易にすることができる。
【００１９】本発明の半導体装置では、前記一対のテス
ト配線のそれぞれが、くし形状を有し、該くし形状の歯
に相当する一対のテスト配線の部分が相互に平行に延び
ることが好ましい。２つのテスト配線が交差しないよう
するために、テスト配線は、半導体装置の縁部の一方か
ら他方に向かって配置され、複数のくし歯を有するくし
形状の配線と、縁部の他方から一方に向かって配置さ
れ、複数のくし歯を有するくし形状の配線とで構成し、
一対のテスト配線のくし歯に相当する部分の配線をペア
にして配置することができる。なお、くし形状の配線と
は、一の方向に延びる配線と、その配線から、該一の方
向に直交する方向に分岐する複数の配線とを有する配線
を意味し、くし歯に相当する配線とは、分岐した配線を
意味する。
ト配線のそれぞれが、くし形状を有し、該くし形状の歯
に相当する一対のテスト配線の部分が相互に平行に延び
ることが好ましい。２つのテスト配線が交差しないよう
するために、テスト配線は、半導体装置の縁部の一方か
ら他方に向かって配置され、複数のくし歯を有するくし
形状の配線と、縁部の他方から一方に向かって配置さ
れ、複数のくし歯を有するくし形状の配線とで構成し、
一対のテスト配線のくし歯に相当する部分の配線をペア
にして配置することができる。なお、くし形状の配線と
は、一の方向に延びる配線と、その配線から、該一の方
向に直交する方向に分岐する複数の配線とを有する配線
を意味し、くし歯に相当する配線とは、分岐した配線を
意味する。
【００２０】本発明の半導体装置では、前記第２のモジ
ュール内配線は、前記第１のモジュール内配線と前記第
１のスルーホールを介して接続される第１の配線部分
と、該第１の配線部分と第２のスルーホールを介して接
続され、前記第１の配線部分と直交して延びる第２の配
線部分とを備えることが好ましい。この場合、２つの第
２の配線部分が、第１のモジュール内配線を挟んで対向
する位置に配置される構成が採用できる。
ュール内配線は、前記第１のモジュール内配線と前記第
１のスルーホールを介して接続される第１の配線部分
と、該第１の配線部分と第２のスルーホールを介して接
続され、前記第１の配線部分と直交して延びる第２の配
線部分とを備えることが好ましい。この場合、２つの第
２の配線部分が、第１のモジュール内配線を挟んで対向
する位置に配置される構成が採用できる。
【００２１】本発明の半導体装置では、前記第２の配線
部分は、各入出力バッファユニット内の配線を直線的に
接続して形成されることが好ましい。Ｉ／Ｏバッファユ
ニットを、互いに隣接するように配置することでユニッ
ト内に配置されたテスト信号配線が相互に接続されるよ
うに構成することで、複雑なネットリスト等の作成を要
することなく、第２の配線部分が簡易に接続される。
部分は、各入出力バッファユニット内の配線を直線的に
接続して形成されることが好ましい。Ｉ／Ｏバッファユ
ニットを、互いに隣接するように配置することでユニッ
ト内に配置されたテスト信号配線が相互に接続されるよ
うに構成することで、複雑なネットリスト等の作成を要
することなく、第２の配線部分が簡易に接続される。
【００２２】本発明の半導体装置では、前記入出力モジ
ュールはそれぞれ、所定の電位に維持されるガードバン
ドによって区画されることが好ましい。この場合、Ｉ／
Ｏモジュール外に与えるノイズの影響を低減できる。
ュールはそれぞれ、所定の電位に維持されるガードバン
ドによって区画されることが好ましい。この場合、Ｉ／
Ｏモジュール外に与えるノイズの影響を低減できる。
【００２３】本発明の半導体装置では、前記半導体装置
は、フリップチップ型半導体装置であることが好まし
い。この場合、２列のバンプ間をテスト配線が通過する
構成が採用できる。
は、フリップチップ型半導体装置であることが好まし
い。この場合、２列のバンプ間をテスト配線が通過する
構成が採用できる。
【００２４】
【発明の実施の形態】以下、図面を参照し、本発明の実
施形態例に基づいて、本発明を更に詳細に説明する。図
１は、本発明の一実施形態例の半導体装置を最上層側か
ら見た平面図として示している。また、図２は、図１の
Ｉ／Ｏモジュール５１の詳細を示している。半導体装置
１０は、一対の内部テスト配線２３、２４が最上層に配
置されており、かつ、各テスト信号配線がくし状に配置
される点で、図８に示す半導体装置１０と相違する。な
お、同図では、図６に示す内部入出力パッド１３及び電
源配線２０を省略して図示しており、電源配線２０は、
Ｉ／Ｏモジュールが配置されない内部入出力パッド間を
列方向（ｙ方向）に相互に接続している。
施形態例に基づいて、本発明を更に詳細に説明する。図
１は、本発明の一実施形態例の半導体装置を最上層側か
ら見た平面図として示している。また、図２は、図１の
Ｉ／Ｏモジュール５１の詳細を示している。半導体装置
１０は、一対の内部テスト配線２３、２４が最上層に配
置されており、かつ、各テスト信号配線がくし状に配置
される点で、図８に示す半導体装置１０と相違する。な
お、同図では、図６に示す内部入出力パッド１３及び電
源配線２０を省略して図示しており、電源配線２０は、
Ｉ／Ｏモジュールが配置されない内部入出力パッド間を
列方向（ｙ方向）に相互に接続している。
【００２５】図１に示す半導体装置１０は、内部回路領
域１１に、図２に示すＩ／Ｏモジュール５１、及びこれ
と同様な構成を有するＩ／Ｏモジュール５２〜５８を備
える。周辺回路領域１２は、Ｉ／Ｏバッファ３０及びテ
ストブロック３１、３２が配置される。一方の内部テス
ト配線２３は、テストブロック３１、半導体装置１０を
周回する周辺テスト配線２１、及び、セル４１を介して
テスト信号を入力する周辺部入出力パッド１４に接続す
る。また、他方の内部テスト配線２４は、テストブロッ
ク３２、半導体装置１０を周回する周辺テスト配線２
２、及び、セル４２を介してテスト信号を入力する周辺
部入出力パッド１４に接続する。
域１１に、図２に示すＩ／Ｏモジュール５１、及びこれ
と同様な構成を有するＩ／Ｏモジュール５２〜５８を備
える。周辺回路領域１２は、Ｉ／Ｏバッファ３０及びテ
ストブロック３１、３２が配置される。一方の内部テス
ト配線２３は、テストブロック３１、半導体装置１０を
周回する周辺テスト配線２１、及び、セル４１を介して
テスト信号を入力する周辺部入出力パッド１４に接続す
る。また、他方の内部テスト配線２４は、テストブロッ
ク３２、半導体装置１０を周回する周辺テスト配線２
２、及び、セル４２を介してテスト信号を入力する周辺
部入出力パッド１４に接続する。
【００２６】図３は、図１のＢ−Ｂ’断面を示してい
る。内部回路領域１１では、内部コア６１に電源ＶＤＤ
及びＶＳＳがスルーホールを介して接続される。半導体
装置１０を周回する周辺テスト配線２１は、セル４１で
スルーホールを介して上位の配線層に持ち上げられ、内
部回路領域１１の最上位の配線層を用いて配線される内
部テスト配線２３に接続する。セル４２は、セル４１と
同様の構成であり、周辺領域１２を周回する周辺テスト
配線２２を内部テスト配線２４に接続する。
る。内部回路領域１１では、内部コア６１に電源ＶＤＤ
及びＶＳＳがスルーホールを介して接続される。半導体
装置１０を周回する周辺テスト配線２１は、セル４１で
スルーホールを介して上位の配線層に持ち上げられ、内
部回路領域１１の最上位の配線層を用いて配線される内
部テスト配線２３に接続する。セル４２は、セル４１と
同様の構成であり、周辺領域１２を周回する周辺テスト
配線２２を内部テスト配線２４に接続する。
【００２７】一方の内部テスト配線２３は、図１に示す
ように、セル４１で内部回路領域１１に向かってｙ方向
に延び、次いでｘ方向に延びて、隣接する２つの内部入
出力パッド１３の間の位置でｙ方向に分岐する。他方の
内部テスト配線２４は、同様に、セル４２で内部回路領
域１１にｙ方向に延び、次いでｘ方向に延びて、隣接す
る２つの内部入出力パッド１３の間の位置でｙ方向に分
岐する。図４は、図１のＣ−Ｃ’断面を示している。内
部テスト配線２３、２４は、１組となって、隣接する２
つの内部入出力パッド１３の間、つまり最上層に配線さ
れた２本の電源配線２０の間（ＶＤＤ電源配線とＶＳＳ
電源配線の間）を通過する。
ように、セル４１で内部回路領域１１に向かってｙ方向
に延び、次いでｘ方向に延びて、隣接する２つの内部入
出力パッド１３の間の位置でｙ方向に分岐する。他方の
内部テスト配線２４は、同様に、セル４２で内部回路領
域１１にｙ方向に延び、次いでｘ方向に延びて、隣接す
る２つの内部入出力パッド１３の間の位置でｙ方向に分
岐する。図４は、図１のＣ−Ｃ’断面を示している。内
部テスト配線２３、２４は、１組となって、隣接する２
つの内部入出力パッド１３の間、つまり最上層に配線さ
れた２本の電源配線２０の間（ＶＤＤ電源配線とＶＳＳ
電源配線の間）を通過する。
【００２８】図２に示すように、Ｉ／Ｏモジュール５１
は、１６個の内部入出力パッド１３、１６個のＩ／Ｏバ
ッファ３０、及び、２つのセル４３を有するＩ／Ｏバッ
ファ群６０を備える。Ｉ／Ｏバッファ群６０は、周辺領
域１２で使用されるＩ／Ｏバッファと同様な構成を持つ
Ｉ／Ｏバッファ３０を備え、ガードバンド６２でその周
囲が囲まれる。セル４３は、各Ｉ／Ｏバッファ３０と同
じサイズで設計され、配線２７、２８及びスルーホール
２９によって、内部テスト配線２３、２４と、バッファ
内テスト配線２５、２６とを接続する。
は、１６個の内部入出力パッド１３、１６個のＩ／Ｏバ
ッファ３０、及び、２つのセル４３を有するＩ／Ｏバッ
ファ群６０を備える。Ｉ／Ｏバッファ群６０は、周辺領
域１２で使用されるＩ／Ｏバッファと同様な構成を持つ
Ｉ／Ｏバッファ３０を備え、ガードバンド６２でその周
囲が囲まれる。セル４３は、各Ｉ／Ｏバッファ３０と同
じサイズで設計され、配線２７、２８及びスルーホール
２９によって、内部テスト配線２３、２４と、バッファ
内テスト配線２５、２６とを接続する。
【００２９】各内部入出力パッド１３はそれぞれ下層に
配置されたＩ／Ｏバッファ３０に接続して、各Ｉ／Ｏバ
ッファ３０に外部信号を供給する。セル４３は、Ｉ／Ｏ
バッファ３０と同様な位置に、バッファ内テスト配線２
５、２６を有する。Ｉ／Ｏバッファ群６０のバッファ内
テスト信号配線２５、２６は、図７に示す周辺テスト配
線２１、２２のように、Ｉ／Ｏバッファ３０及びセル４
３を隣接して配置することで互いに接続される。
配置されたＩ／Ｏバッファ３０に接続して、各Ｉ／Ｏバ
ッファ３０に外部信号を供給する。セル４３は、Ｉ／Ｏ
バッファ３０と同様な位置に、バッファ内テスト配線２
５、２６を有する。Ｉ／Ｏバッファ群６０のバッファ内
テスト信号配線２５、２６は、図７に示す周辺テスト配
線２１、２２のように、Ｉ／Ｏバッファ３０及びセル４
３を隣接して配置することで互いに接続される。
【００３０】内部テスト配線２３、２４は、Ｉ／Ｏモジ
ュール５１を、内部入出力パッド１３のｙ方向の一端か
ら他端へ通過し、Ｉ／Ｏモジュール５１外部の内部テス
ト配線２３、２４と接続する。内部テスト信号配線２
３、２４は、Ｉ／Ｏモジュール５１の一端及び他端で
は、内部入出力パッド１３間に１組ずつ配線され、Ｉ／
Ｏモジュール５１の内部では、中央の入出力パッド１３
間に、３組を１まとめにして配線される。また、内部テ
スト配線２３、２４は、セル４３が配置される位置で、
スルーホール及び下位の配線層の配線２７、２８を介し
て、バッファ内テスト配線２５、２６に接続する。
ュール５１を、内部入出力パッド１３のｙ方向の一端か
ら他端へ通過し、Ｉ／Ｏモジュール５１外部の内部テス
ト配線２３、２４と接続する。内部テスト信号配線２
３、２４は、Ｉ／Ｏモジュール５１の一端及び他端で
は、内部入出力パッド１３間に１組ずつ配線され、Ｉ／
Ｏモジュール５１の内部では、中央の入出力パッド１３
間に、３組を１まとめにして配線される。また、内部テ
スト配線２３、２４は、セル４３が配置される位置で、
スルーホール及び下位の配線層の配線２７、２８を介し
て、バッファ内テスト配線２５、２６に接続する。
【００３１】図５は、図２のＡ−Ａ’断面を示してい
る。ガードバンド６２は、配線層に垂直なビア配線によ
って構成され、ＶＤＤ及びＶＳＳの電源配線に接続され
て、Ｉ／Ｏバッファ群６０の外部の回路及び配線に与え
るノイズを低減する。各内部テスト信号配線２３は、セ
ル４３で、スルーホールを介してすぐ下の配線２７にそ
れぞれ接続する。配線２７は、更にスルーホール２９を
介して、更に下層に配置されたＩ／Ｏバッファ３０のバ
ッファ内テスト配線２５に接続する。各内部テスト信号
配線２４は、同様にスルーホールを介してすぐ下の図２
に示す配線２８にそれぞれ接続し、更に下層に配置され
たバッファ内テスト配線２６に接続する。
る。ガードバンド６２は、配線層に垂直なビア配線によ
って構成され、ＶＤＤ及びＶＳＳの電源配線に接続され
て、Ｉ／Ｏバッファ群６０の外部の回路及び配線に与え
るノイズを低減する。各内部テスト信号配線２３は、セ
ル４３で、スルーホールを介してすぐ下の配線２７にそ
れぞれ接続する。配線２７は、更にスルーホール２９を
介して、更に下層に配置されたＩ／Ｏバッファ３０のバ
ッファ内テスト配線２５に接続する。各内部テスト信号
配線２４は、同様にスルーホールを介してすぐ下の図２
に示す配線２８にそれぞれ接続し、更に下層に配置され
たバッファ内テスト配線２６に接続する。
【００３２】本実施形態例では、内部回路領域１１に配
置された各Ｉ／Ｏモジュール５１〜５８に、最上層の配
線を用いてテスト信号を供給するため、テスト配線の配
線設計が容易である。従来は、図８に示すような配線が
必要となり、自動配線処理において、テスト信号配線の
ために複雑なネットリストを作成する必要があった。し
かし、本実施形態例では、内部テスト信号配線２３、２
４は、隣接する２つの内部入出力パッド１３の間を１組
にしてｙ方向に平行に配線すればよいため、複雑なネッ
トリストを作成する必要がない。
置された各Ｉ／Ｏモジュール５１〜５８に、最上層の配
線を用いてテスト信号を供給するため、テスト配線の配
線設計が容易である。従来は、図８に示すような配線が
必要となり、自動配線処理において、テスト信号配線の
ために複雑なネットリストを作成する必要があった。し
かし、本実施形態例では、内部テスト信号配線２３、２
４は、隣接する２つの内部入出力パッド１３の間を１組
にしてｙ方向に平行に配線すればよいため、複雑なネッ
トリストを作成する必要がない。
【００３３】各Ｉ／Ｏモジュール５１〜５８は、例え
ば、図１に示すように、Ｉ／Ｏモジュール５１、５４、
５６のようにｙ方向に１列に配置することもできるし、
Ｉ／Ｏモジュール５２、５７のように、ｘ方向に内部入
出力パッド１３を１つ分だけずらして配置することもで
きる。つまり、各Ｉ／Ｏモジュール５１〜５８は、内部
回路領域１１内の任意の位置に配置でき、一度位置を決
めた後に、その位置を変更する場合でも、内部配線層の
接続情報を変更する必要がないためにネットリストを変
更する必要がなく、自動配線処理が複雑にならない。
ば、図１に示すように、Ｉ／Ｏモジュール５１、５４、
５６のようにｙ方向に１列に配置することもできるし、
Ｉ／Ｏモジュール５２、５７のように、ｘ方向に内部入
出力パッド１３を１つ分だけずらして配置することもで
きる。つまり、各Ｉ／Ｏモジュール５１〜５８は、内部
回路領域１１内の任意の位置に配置でき、一度位置を決
めた後に、その位置を変更する場合でも、内部配線層の
接続情報を変更する必要がないためにネットリストを変
更する必要がなく、自動配線処理が複雑にならない。
【００３４】内部テスト配線２３、２４と、内部コアの
通常信号配線とは、異なる配線層に配線されるため、内
部コアの通常信号配線が、テスト信号配線によって制約
を受けることがない。このため、内部コアの配線の自由
度が増す。また、内部コアの通常信号配線と、内部テス
ト配線２３、２４とは、十分な離隔距離を保つため、ク
ロストークの影響が少ないため、Ｉ／Ｏバッファ３０の
テストに際して、クロストークの影響を検証する必要が
ない。
通常信号配線とは、異なる配線層に配線されるため、内
部コアの通常信号配線が、テスト信号配線によって制約
を受けることがない。このため、内部コアの配線の自由
度が増す。また、内部コアの通常信号配線と、内部テス
ト配線２３、２４とは、十分な離隔距離を保つため、ク
ロストークの影響が少ないため、Ｉ／Ｏバッファ３０の
テストに際して、クロストークの影響を検証する必要が
ない。
【００３５】なお、セル４１、４２、４３は、それぞ
れ、Ｉ／Ｏバッファ３０と同じサイズで設計するため、
図１又は図２で示した位置に限定されず、Ｉ／Ｏバッフ
ァ３０が配置可能な所望の位置に配置することができ
る。また、テストブロック３１、３２は、周辺領域１２
に配置する例を示したが、これに代えて又は加えて、Ｉ
／Ｏモジュール内に配置することもできる。セル４１、
４２、４３、及び、テストブロック３１、３２は、それ
ぞれＩ／Ｏバッファ３０と異なるサイズで設計すること
もできる。
れ、Ｉ／Ｏバッファ３０と同じサイズで設計するため、
図１又は図２で示した位置に限定されず、Ｉ／Ｏバッフ
ァ３０が配置可能な所望の位置に配置することができ
る。また、テストブロック３１、３２は、周辺領域１２
に配置する例を示したが、これに代えて又は加えて、Ｉ
／Ｏモジュール内に配置することもできる。セル４１、
４２、４３、及び、テストブロック３１、３２は、それ
ぞれＩ／Ｏバッファ３０と異なるサイズで設計すること
もできる。
【００３６】内部テスト配線２３、２４は、ｘ方向の全
ての隣接する２つの内部入出力パッド１３の間に１組に
なって配置する必要はなく、内部テスト配線２３、２４
を、１組にして内部入出力パッド１３間の１つおきに配
置することもできるし、別々にして、内部入出力パッド
１３間を１つおきに交互に配置することもできる。ま
た、内部回路領域１１の一部を、内部テスト配線２３、
２４を配置しない領域にすることもできる。内部テスト
配線２３、２４は、半導体装置の縁部の一方からくし状
に延びる配線と、縁部の他方からくし状に延びる配線と
で構成したが、同じテスト信号が入力されるテスト信号
配線を、半導体装置の双方の縁部から中心付近に向けて
くし状に配置し、他方のテスト信号が入力されるテスト
信号配線を、半導体装置の中央付近でｘ方向に延びるよ
うに配置し、この配線から双方の縁部に向けて延びるよ
うに配置することもできる。
ての隣接する２つの内部入出力パッド１３の間に１組に
なって配置する必要はなく、内部テスト配線２３、２４
を、１組にして内部入出力パッド１３間の１つおきに配
置することもできるし、別々にして、内部入出力パッド
１３間を１つおきに交互に配置することもできる。ま
た、内部回路領域１１の一部を、内部テスト配線２３、
２４を配置しない領域にすることもできる。内部テスト
配線２３、２４は、半導体装置の縁部の一方からくし状
に延びる配線と、縁部の他方からくし状に延びる配線と
で構成したが、同じテスト信号が入力されるテスト信号
配線を、半導体装置の双方の縁部から中心付近に向けて
くし状に配置し、他方のテスト信号が入力されるテスト
信号配線を、半導体装置の中央付近でｘ方向に延びるよ
うに配置し、この配線から双方の縁部に向けて延びるよ
うに配置することもできる。
【００３７】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体装置は、上記実施形
態例にのみ限定されるものでなく、上記実施形態例の構
成から種々の修正及び変更を施した半導体装置も、本発
明の範囲に含まれる。
づいて説明したが、本発明の半導体装置は、上記実施形
態例にのみ限定されるものでなく、上記実施形態例の構
成から種々の修正及び変更を施した半導体装置も、本発
明の範囲に含まれる。
【００３８】
【発明の効果】以上説明したように、本発明の半導体装
置は、内部領域に配置したＩ／Ｏバッファに、入出力パ
ッドと同層の配線を用いてテスト信号を入力するため、
テスト信号配線を簡易にすることができる。テスト信号
配線は、内部コアの通常信号配線が存在する配線層とは
異なる配線層に配置するため、内部回路の通常信号配線
の配線設計の自由度が低下しない。また、テスト信号配
線と内部回路の通常信号配線との間の離隔距離を容易に
長くすることができ、クロストークがテスト結果に及ぼ
す影響を減少することができる。
置は、内部領域に配置したＩ／Ｏバッファに、入出力パ
ッドと同層の配線を用いてテスト信号を入力するため、
テスト信号配線を簡易にすることができる。テスト信号
配線は、内部コアの通常信号配線が存在する配線層とは
異なる配線層に配置するため、内部回路の通常信号配線
の配線設計の自由度が低下しない。また、テスト信号配
線と内部回路の通常信号配線との間の離隔距離を容易に
長くすることができ、クロストークがテスト結果に及ぼ
す影響を減少することができる。
【図１】本発明の一実施形態例の半導体装置を入出力パ
ッド側から見た平面図。
ッド側から見た平面図。
【図２】図１のＩ／Ｏモジュールの構成を示す平面図。
【図３】図１のＢ−Ｂ’断面を示す断面図。
【図４】図１のＣ−Ｃ’断面を示す断面図。
【図５】図２のＡ−Ａ’断面を示す断面図。
【図６】従来の半導体装置を入出力パッド側から見た平
面図。
面図。
【図７】図６の周辺領域１２に配置さるＩ／Ｏバッファ
及びテストブロックを示す平面図。
及びテストブロックを示す平面図。
【図８】図６の内部回路領域にＩ／Ｏバッファを配置し
た平面図。
た平面図。
【図９】図８のＣ−Ｃ’断面を示す断面図。
１０：半導体装置
１１：内部回路領域
１２：周辺回路領域
１３：内部入出力パッド
１４：周辺部入出力パッド
２０：電源配線
２１、２２：テスト配線
２３、２４：内部テスト配線
２５、２６：バッファ内テスト配線
３０：Ｉ／Ｏバッファ
３１、３２：テストブロック
５１〜５８：Ｉ／Ｏモジュール
６０：Ｉ／Ｏバッファ群
６１：内部コア
６２：ガードバンド
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 古川 宏幸
東京都港区芝五丁目７番１号 日本電気株
式会社内
Ｆターム(参考） 5F038 BH19 CD02 CD05 DT04 DT15
EZ20
5F064 BB27 BB28 BB31 DD46 EE16
EE17 EE23 EE46 EE51
Claims (9)
- 【請求項１】 それぞれが所定数の入出力パッドと所定
数の入出力バッファユニットとを有する複数の入出力モ
ジュールを内部回路領域に配置し、前記入出力バッファ
ユニットに共通のテスト信号を供給するテスト配線を備
える半導体装置において、 前記テスト配線は、 前記入出力モジュール外に配置され、前記入出力パッド
と同層に形成されるモジュール外配線と、 前記入出力モジュール内に配置され、前記モジュール外
配線と同層に形成され且つこれから延長して延びる第１
のモジュール内配線と、 前記第１のモジュール内配線と第１のスルーホールを介
して接続され、前記複数の入出力バッファユニットに共
通にテスト信号を供給する第２のモジュール内配線とを
備えることを特徴とする半導体装置。 - 【請求項２】 前記モジュール外配線は、隣接する２つ
のパッド間にそれぞれ配置される複数の直線状配線を含
む、請求項１に記載の半導体装置。 - 【請求項３】 前記モジュール外配線は、それぞれが隣
接する２つの電源配線の間に配置され、該電源配線と平
行に延びる複数の直線状配線を含む、請求項１に記載の
半導体装置。 - 【請求項４】 前記テスト配線は、一対のテスト配線を
含む、請求項１から３の何れかに記載の半導体装置。 - 【請求項５】 前記一対のテスト配線のそれぞれが、く
し形状を有し、該くし形状の歯に相当する一対のテスト
配線の部分が相互に平行に延びる、請求項４に記載の半
導体装置。 - 【請求項６】 前記第２のモジュール内配線は、前記第
１のモジュール内配線と前記第１のスルーホールを介し
て接続される第１の配線部分と、該第１の配線部分と第
２のスルーホールを介して接続され、前記第１の配線部
分と直交して延びる第２の配線部分とを備える、請求項
１から５の何れかに記載の半導体装置。 - 【請求項７】 前記第２の配線部分は、各入出力バッフ
ァユニット内の配線を直線的に接続して形成される、請
求項６に記載の半導体装置。 - 【請求項８】 前記入出力モジュールはそれぞれ、所定
の電位に維持されるガードバンドによって区画される、
請求項１から７の何れかに記載の半導体装置。 - 【請求項９】 前記半導体装置は、フリップチップ型半
導体装置である、請求項１から８に記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002153691A JP4034120B2 (ja) | 2002-05-28 | 2002-05-28 | 半導体装置 |
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