JP3101077B2 - 半導体集積回路装置 - Google Patents
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Description
術に関し、特に、ASIC(Application Specific Int
egrated Circuit)等のような特定用途向けの半導体集積
回路装置に適用して有効な技術に関するものである。
として、例えばゲートアレイがある。
は、通常、内部回路領域が配置されている。内部回路領
域には、基本セルが複数配置されている。
ばゲート回路)を構成するのに必要なトランジスタ等の
ような半導体集積回路素子が配置されたセルであり、そ
の各々の基本セルの基本回路間の配線接続を変えること
によって内部回路領域に所望する半導体集積回路が形成
されている。
配置されている。周辺回路領域には、入出力回路(以
下、I/Oともいう)セルが複数配置されている。I/
Oセルは、標準の入力バッファ回路や標準の出力バッフ
ァ回路等のような入出力回路を構成するのに必要なトラ
ンジスタ等のような半導体集積回路素子が配置されたセ
ルであり、各I/Oセルには、1つずつボンディングパ
ッドが配置されている。
電源配線が、内部回路領域に沿って延在した状態で配置
されている。周回電源配線は、周辺回路領域の入出力回
路や内部回路領域の半導体集積回路等に電源電圧を供給
するための配線であり、通常は、例えば0V程度の基準
電位を供給するVSS用の周回電源配線と、例えば5V程
度の高い電位を供給するVDD用の周回電源配線との2種
類の配線がある。
配線とは、互いに平行に延在されている。VSS用の周回
電源配線は、通常、例えばVDD用の周回電源配線の外側
に配置されている。ここで、従来の3層配線構造の半導
体集積回路装置を例とすると、VDD用の周回電源配線も
VSS用の周回電源配線も第2配線層および第3配線層に
形成されている。第1層配線は、半導体集積回路や入出
力回路を構成するのに使用されている。
社プレスジャーナル社、平成3年1月20日発行、「月
刊 セミコンダクターワールド(Semiconductor World)
1991年2月号」P101〜P106に記載があ
り、ASIC技術の現状や開発技術等について説明され
ている。
体集積回路装置においては、動作速度の向上を図るた
め、例えば出力バッファ回路の駆動力の強化が行われて
いる。
ると、2つ以上のI/Oセルの各々のトランジスタ等を
用いて駆動力の大きい1つの出力バッファ回路(以下、
高駆動力出力バッファ回路という)を形成するようにし
ている。
置すると、例えばその出力バッファ回路の駆動時に周回
電源配線に大電流が流れる結果、周回電源配線の電位が
変動し、半導体集積回路装置が誤動作するおそれがあっ
た。
駆動力出力バッファ回路の近くのボンディングパッドか
ら周回電源配線に対して電源電圧を供給し、電源補強を
行っていた。
SS用の周回電源配線からボンディングパッドまでの引出
し配線は、半導体集積回路や入出力回路を構成する第1
層配線を使用しないで配置することが可能だった。
ィングパッドまでの引出し配線は、その外側にVSS用の
周回電源配線が配置されている関係上、それを避けて配
置しなければならなかった。
線をスルーホールによって第1配線層まで下げて、第1
層配線を使用してボンディングパッドまでの配線を引き
出すようにしていた。
回路を有する半導体集積回路装置において、VSS用およ
びVDD用の両方の周回電源配線の電源を補強しようとす
ると、高駆動力出力バッファ回路を構成するI/Oセル
の隣のI/Oセルを犠牲にしなければならず、結果とし
てチップサイズが大きくなる問題があった。
ることも考えられる。この場合、電源電位の変動による
ノイズに対して有効な上、信号の立ち下がり遅延を抑制
する上でも有効である。しかし、VSS用の周回電源配線
のみを補強し、VDD用の周回電源配線を補強しないとす
ると、信号の立ち上がり遅延を抑制する上で不十分とな
り、半導体集積回路装置の動作速度の向上を妨げる問題
があった。
成された高駆動力出力バッファ回路の場合において、一
方のI/Oセルに割り当てられているボンディングパッ
ドは、高駆動力出力バッファ回路の出力端子として使用
されるが、他方のI/Oセルのボンディングパッドは、
そのI/Oセルが高駆動力出力バッファ回路を形成する
のに使用されている関係上、他の信号引出し端子として
使用できず、無駄になってしまうという問題があった。
であり、その目的は、高駆動力バッファ回路を有する半
導体集積回路装置において、I/Oセルを犠牲にするこ
となく、周回電源配線の電位変動を抑制することのでき
る技術を提供することにある。
路を有する半導体集積回路装置において、I/Oセルを
犠牲にすることなく、動作速度を向上させることのでき
る技術を提供することにある。
路を有する半導体集積回路装置において、外部端子を有
効に使用することのできる技術を提供することにある。
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
チップに形成された内部回路領域の周辺に沿って延在す
る電源電圧供給用の複数の周回電源配線を有する半導体
集積回路装置であって、前記複数の周回電源配線毎に配
線引出し配線層を決定し、前記配線引出し配線層におい
て、その配線引出し配線層に配置された周回電源配線の
外方側に、他の周回電源配線が配置されないように、配
線禁止領域を設けた半導体集積回路装置構造とするもの
である。
源配線のうち、最外周の周回電源配線の幅を他の周回電
源配線の幅よりも広くした半導体集積回路装置構造とす
るものである。
の周辺に沿って複数のI/Oセルを配置するとともに、
その複数のI/Oセルのうち、隣接する2以上の入出力
回路セルを用いて構成され、かつ、前記周回電源配線か
ら電源電圧が供給される高駆動力バッファ回路を配置
し、前記高駆動力バッファ回路の構成用の複数のI/O
セルに割り当てられている所定の外部端子を、前記複数
の周回電源配線に電源電圧を供給するための端子とした
半導体集積回路装置構造とするものである。
ファ回路を複数連続させた状態で配置するとともに、前
記複数の周回電源配線から前記所定の外部端子に引き出
された電源引出し用配線を、前記高駆動力バッファ回路
から外部端子に引き出された信号引出し用配線の両側に
配置した半導体集積回路装置構造とするものである。
周回電源配線を、半導体集積回路や入出力回路を構成す
る配線の配線層を使用することなく、半導体チップのど
の位置からでも引き出すことができる。
外周の周回電源配線の使用可能な配線層が低減したこと
による配線断面積の低下分を補うことができる。
駆動力出力バッファ回路を構成するI/Oセルに割り当
てられ従来無駄になっていた外部端子を、周回電源配線
に対する電源供給用の端子として使用することにより、
外部端子の有効使用が可能な上、チップサイズの増大を
招くことなく、周回電源配線の電源補強が可能となる。
えば高駆動力バッファ回路から引き出された信号引出し
用配線を、基準電位の電源引き出し用配線および基準電
位よりも高い電位の電源引出し用配線によって挟むこと
により、信号引出し用配線がシールドされるので、信号
引出し用配線間のカップリングを抑制することができ
る。また、信号引出し用配線および電源引出し用配線間
の相互インダクタンスが増大するので、信号引出し用配
線の実効インダクタンスを低減することができる。
回路装置を構成する半導体チップの全体平面図、図2は
図1の半導体集積回路装置の高駆動力バッファ回路形成
領域を模式的に示す半導体チップの要部拡大平面図、図
3は高駆動力バッファ回路形成領域を詳細に説明するた
めの半導体チップの要部拡大平面図、図4は図3の要部
拡大平面図、図5および図6は図4の要部拡大平面図、
図7はI/Oセルを用いて形成されたバッファ回路の回
路図、図8は電源系の配線のみを抜き出した半導体チッ
プの要部拡大平面図、図9は図3および図8のA−A線
の断面図、図10は図3および図8のB−B線の断面
図、図11は図3および図8のC−C線の断面図、図1
2は半導体チップとパッケージ基板との接続関係を説明
するための半導体集積回路装置の要部拡大平面図、図1
3は配線基板上に実装された半導体集積回路装置の説明
図である。
ば配線層を3層有するSOG(SeaOf Gate)形のゲート
アレイである。そのゲートアレイを構成する半導体チッ
プの平面図を図1に示す。
i)単結晶からなり、その主面中央には、内部回路領域
2が配置されている。内部回路領域2には、複数の基本
セル(図示せず)が全面に敷き詰められた状態で配置さ
れている。
NOR回路等、基本ゲート回路を構成するのに必要なト
ランジスタや抵抗等のような半導体集積回路素子が配置
されている。そして、基本ゲート回路間は配線によって
電気的に接続されており、これによって内部回路領域2
内に所定の論理回路が形成されている。
3が配置されている。周辺回路領域3には、入出力回路
4(以下、単にI/Oセルという)が内部回路領域2の
外周に沿って複数配置されている。I/Oセル4には、
後述のバッファ回路等のような入出力回路を構成するの
に必要なトランジスタ等のような半導体集積回路素子が
配置されている。
に、通常のバッファ回路5および高駆動力出力バッファ
回路6が形成されている。通常のバッファ回路5は、1
つのI/Oセル4内の半導体集積回路素子を用いて形成
されている。
つのI/Oセル4の各々の半導体集積回路素子を用いて
形成されている。本実施例1においては、高駆動力出力
バッファ回路6が連続的に複数配置されている。
通常のバッファ回路5の約2倍の駆動力を得ることが可
能になっている。製品によって異なるので一概には言え
ないが、本実施例1においては、通常のバッファ回路5
の駆動電流は、例えば8mA程度であり、高駆動力出力
バッファ回路6の駆動電流は、例えば16mA程度であ
る。
パッド(外部端子)7が配置されている。ボンディング
パッド7は、半導体チップ1内の回路の電極を外部に引
き出すための端子であり、各I/Oセル4に1個ずつ割
り当てられている。なお、ボンディングパッド7は、例
えばアルミニウム(Al)またはAl合金からなり、そ
の寸法は、例えば60×60μm程度、隣接するボンデ
ィングパッド7,7間の寸法は、例えば90μm程度で
ある。
I/Oセル4の上方には、例えば2本の周回電源配線8
a,8bが、内部回路領域2の外周に沿って延在するよ
うに配置されている。なお、図1においては、図面を見
易くするため周回電源配線8aを斜線で示す。
1内の回路に対して電源電圧を供給するための配線であ
る。内部回路領域2に近接する周回電源配線8aは、例
えば5V程度のVDD電位(高電位)を供給するための配
線であり、その外側に隣接する周回電源配線8bは、例
えば0V程度のVSS電位(基準電位)を供給するための
配線である。
引出し用配線9a,9bを通じてボンディングパッド
7,7と電気的に接続されている。このため、ボンディ
ングパッド7,7から周回電源配線8a,8bに対して
各々の電位を供給することができ、周回電源配線8a,
8bの電源補強が可能な構造になっている。そして、こ
の結果、電源ノイズを低減することができ、かつ、信号
の立ち上がり立ち下がり時間を短縮させゲートアレイの
動作速度を向上させることが可能となっている。
配線8a,8bの各箇所での電位をほぼ均一にするため
に一対となって複数箇所に分散配置されている。ただ
し、複数の高駆動力出力バッファ回路6が連続的に形成
されている領域においては、周回電源配線8a,8bの
電位変動が大きいので、その電位変動を抑制するために
複数の電源引出し用配線9a,9bが密集した状態で配
置されている。なお、電源引出し用配線9a,9bの幅
は、例えば50〜80μm程度である。
的に形成されている領域を模式的に示した図を図2に示
す。なお、図2においても図面を見易くするため周回電
源配線8aを斜線で示す。
列接続された2つのインバータ回路6a,6aによって
構成されている。高駆動力出力バッファ回路6の出力
は、信号引出し用配線10を通じてボンディングパッド
7aと電気的に接続されている。このボンディングパッ
ド7aは、高駆動力出力バッファ回路6を構成する2つ
のI/Oセル4のうちの一方のI/Oセル4に割り当て
られた端子である。
する他方のI/Oセル4に割り当てられているボンディ
ングパッド7bは、周回電源配線8aあるいは周回電源
配線8bに電位を供給するための端子として使用されて
いる。すなわち、本実施例1においては、ボンディング
パッド7が有効に使用されている。
用配線9a,9bと、信号引出し用配線10との比が1
対1となっている。このため、高駆動力出力バッファ回
路6の駆動時に発生する周回電源配線8a,8bの電位
変動をより効果的に抑制することができ、電源ノイズを
大幅に低減することが可能な構造になっている。
し用配線9a,9bが、信号引出し用配線10を挟むよ
うに配置されている。このため、次の第1、第2の効果
を得ることが可能となっている。
出し用配線9a,9bによってシールドされるので、隣
接する信号引出し用配線10,10間のカップリングを
抑制することができ、クロストークを抑制することが可
能となっている。
信号引出し用配線10との相互インダクタンスが増大す
るので、信号引出し用配線10の実効インダクタンスを
低減することができ、高速な信号伝送が可能となってい
る。
効果をより向上させるために、高駆動力出力バッファ回
路6の一群の末端に隣接する入出力回路4a(以下単に
I/Oセルという)に割り当てられているボンディング
パッド7bもVDD電位を供給するための端子として使用
されている。
図3〜図13によってさらに詳しく説明する。図2を詳
細に説明するための要部拡大平面図を図3に示す。
領域B1 と、プリバッファ回路領域B2 とが配置されて
いる。最終段バッファ回路領域B1 には、上記インバー
タ回路6a(図2参照)が形成されている。周回電源配
線8a,8bは、最終段バッファ回路領域B1 上に配置
されており、インバータ回路6aには、周回電源配線8
a,8bから電源電圧が供給されている。
ンバータ回路6aの駆動を制御する後述のプリバッファ
回路が形成されている。プリバッファ回路領域B2 上に
は、電源配線11a,11bが配置されており、プリバ
ッファ回路には、電源配線11a,11bから電源電圧
が供給されている。なお、電源配線11aには、例えば
5V程度の電位(VDD1)が供給されており、電源配
線11bには、例えば0V程度の基準電位(VSS1)
が供給されている。
図を図4に示す。また、最終段バッファ回路領域B1 の
要部拡大平面図、プリバッファ回路領域B2 の拡大平面
図をそれぞれ図5、図6に示す。なお、図4〜図6にお
いては、図面を見易くするために周回電源配線8a,8
bおよび電源配線11a,11bが取り除いてある。
必要な基板給電、ウエル給電および不純物インプラ領域
は省略してある。
ネルMOS(以下、nMOSという)・FET12
Q1 ,12Q2 が配置されている。また、プリバッファ
回路領域B2 には、1つのインバータ回路N1 および2
つのNOR回路G1 ,G2 が配置されている。
ように、拡散層13a,13bおよびゲート電極14a
を有している。また、nMOS・FET12Q2 は、拡
散層13c,13dおよびゲート電極14bを有してい
る。なお、ゲート電極14a,14bは、例えばドープ
トポリシリコンからなる。ゲート長は、例えば0.8μm
程度である。
N1 は、nMOS・FET15Q1およびpチャネルM
OS(以下、単にpMOSという)・FET16Q1 か
らなるCMOS回路によって構成されている。nMOS
・FET15Q1 は、拡散層17a,17bおよびゲー
ト電極14cを有している。pMOS・FET16Q1
は、拡散層18a,18bおよびゲート電極14cを有
している。
T15Q2,15Q3 と、2つのpMOS・FET16Q
2,16Q3 とから構成されている。nMOS・FET1
5Q2 は、拡散層17c,17dおよびゲート電極14
dを有している。nMOS・FET15Q3 は、拡散層
17d,17eおよびゲート電極14eを有している。
pMOS・FET16Q2 は、拡散層18c,18dお
よびゲート電極14dを有している。pMOS・FET
16Q3 は、拡散層18d,18eおよびゲート電極1
4eを有している。
・FET15Q4,15Q5 と、2つのpMOS・FET
16Q4,16Q5 とから構成されている。nMOS・F
ET15Q4 は、拡散層17f,17gおよびゲート電
極14fを有している。nMOS・FET15Q5 は、
拡散層17g,17hおよびゲート電極14gを有して
いる。pMOS・FET16Q4 は、拡散層18f,1
8gおよびゲート電極14gを有している。pMOS・
FET16Q5 は、拡散層18g,18hおよびゲート
電極14gを有している。
2 、インバータ回路N1 、NOR回路G1,G2 の配線接
続関係を図4および図7により説明する。
ゲート電極14cおよびNOR回路G1 の入力のゲート
電極14dに電気的に接続されている。また、配線EN
は、NOR回路G1,G2 の入力のゲート電極14e,1
4gに電気的に接続されている。
19aを通じてNOR回路G2 の入力のゲート電極14
fに電気的に接続されている。これによって、プリバッ
ファ回路20が形成されている。
bを通じてnMOS・FET12Q1 の入力のゲート電
極14aと電気的に接続されている。また、NOR回路
G2の出力は、第1層配線19cを通じてnMOS・F
ET12Q2 の入力のゲート電極14bと電気的に接続
されている。
は、信号引出し用配線10と電気的に接続されている。
nMOS・FET12Q1,12Q2 は、周回電源配線8
a,8b間に直列に接続され、これによりインバータ回
路6aが形成されている。
周回電源配線8a,8bの配置状態について図3、図8
および図9〜図11によって説明する。なお、図8には
周回電源配線8a,8bおよび電源配線11a,11b
のみが抜き出されている。
に示す。半導体チップ1を構成する半導体基板21にお
いてフィールド絶縁膜22に囲まれた素子形成領域に
は、上記した拡散層13cが形成されている。
化ケイ素(SiO2 )からなる絶縁膜23aが堆積され
ている。絶縁膜23a上(第1配線層)には、第1層配
線19d、上記信号引出し用配線10を構成する信号引
出し用配線10aが形成されている。
を通じて拡散層13cと電気的に接続されている。な
お、第1層配線19dおよび信号引出し用配線10a
は、例えばAlまたはAl合金からなる。
よび信号引出し用配線10aを被覆するように絶縁膜2
3bが堆積されている。絶縁膜23b上(第2配線層)
には、周回電源配線8a,8b、信号引出し用配線10
を構成する信号引出し用配線10bが形成されている。
を通じて第1層配線19dと電気的に接続されている。
本実施例1においては、周回電源配線8bの幅が、それ
に隣接する周回電源配線8aの幅よりも広くなってお
り、その幅は、例えば周回電源配線8aの幅の約2倍と
なっている。その理由については後述する。
25bを通じて第1配線層の信号引出し用配線10aと
電気的に接続されている。なお、信号引出し用配線10
bは、例えばAlまたはAl合金からなる。
8bおよび信号引出し用配線10bを被覆するように絶
縁膜23cが堆積されている。絶縁膜23c上(第3配
線層)には、周回電源配線8aおよびボンディングパッ
ド7が形成されている。
線層の周回電源配線8aと平行に延在されており、図示
しないスルーホールを通じて第2配線層の周回電源配線
8aと電気的に接続されている。なお、第3配線層の周
回電源配線8aの幅は、第2配線層の周回電源配線8a
の幅と同一である。
回電源配線8aの配線引出し配線層となっている。した
がって、本実施例1においては、第3配線層において周
回電源配線8aの外方側に他の周回電源配線8bの配置
を禁止する配線禁止領域が設けられている。
8bが形成されていない。したがって、本実施例1にお
いては、外側の周回電源配線8bは、内側の周回電源配
線8aよりも使用配線層を1層分減らした状態で配置さ
れている。
周回電源配線8aを、入出力回路を構成する第1層配線
を使用することなく、半導体チップ1上のどの位置から
でもボンディングパッド7に対して引き出すことが可能
な構造となっている。したがって、I/Oセル4を犠牲
にすることなく、内側の周回電源配線8aに対する電源
補強が可能となっている。
線8bの断面積は、使用配線層が周回電源配線8aより
も減っている分、周回電源配線8aの断面積よりも小さ
くなる。このため、周回電源配線8bにおいて、Alま
たはAl合金のエレクトロマイグレーションや電源ノイ
ズの問題が生じるおそれがある。
を抑制し、半導体集積回路装置の信頼性を確保するため
に、上記したように周回電源配線8bの幅を周回電源配
線8aの幅よりも広くしてある。周回電源配線8bの幅
を周回電源配線8aの幅の約2倍としたのは、周回電源
配線8aの使用配線層が周回電源配線8bの使用配線層
の2倍だからである。
よびボンディングパッド7の一部を被覆するように表面
保護膜26が堆積されている。ボンディングパッド7
は、スルーホール25cを通じて信号引出し用配線10
bと電気的に接続されている。
0に示す。周回電源配線8bは、それと同一の配線層に
一体的に形成された電源引出し用配線9bを通じてボン
ディングパッド7と電気的に接続されている。
電源配線8bに対して電源電位を供給することができ、
周回電源配線8bの電源補強が可能となっている。な
お、電源引出し用配線9bは、スルーホール25dを通
じてボンディングパッド7と電気的に接続されている。
1に示す。第3配線層の周回電源配線8aは、それと同
一の配線層に一体的に形成された電源引出し配線9aを
通じて、配線層を変えずに、ボンディングパッド7と電
気的に接続されている。
電源配線8aに対しても電源電位を供給することがで
き、周回電源配線8aの電源補強が可能となっている。
セル4を犠牲にすることなく、周回電源配線8a,8b
の電源補強が可能となっている。このため、チップサイ
ズの増大を招くことなく、電源ノイズを低減でき、か
つ、信号の立ち上がり立ち下がり時間を短縮させゲート
アレイの動作速度を向上させることが可能となってい
る。
ッケージ基板との関係を図12および図13によって説
明する。なお、図12の半導体チップ1は高駆動力出力
バッファ回路6の密集領域を示している。また、図12
においても図面を見易くするため周回電源配線8aを斜
線で示す。
うに、パッケージ基板27a上に接着剤等によって接着
されている。半導体チップ1のボンディングパッド7
は、ボンディングワイヤ28を通じてパッケージ基板2
7a上のボンディングパッド29と電気的に接続されて
いる。
ド29は、高駆動力出力バッファ回路6の信号用のボン
ディングパッド29を、VSS,VDD双方の電源用のボン
ディングパッド29,29で挟むように配置されてい
る。
示すパッケージ27の四辺から突出するアウターリード
30と図示しない配線を通じて電気的に接続されてい
る。その配線においても、高駆動力出力バッファ回路6
の信号用のボンディングパッド29(図12参照)に接
続された信号用配線は、VDD,VSS双方の電源用配線で
挟まれている。
隣接する信号用配線間のカップリングが抑制され信号用
配線間のクロストークを抑制することができ、かつ、電
源用配線と信号用配線との相互インダクタンスの増大に
より信号用配線の実効インダクタンスを低減することが
可能となっている。
FP(Quad Flat Package)等のような面実装形のパッケ
ージである。パッケージ27は、その四辺から突出する
アウターリード30が、プリント配線基板31上に形成
されたランド(図示せず)と半田等によって接合され
て、プリント配線基板31上に実装されている。
果を得ることが可能となる。
の使用配線層を、それに隣接する内側の周回電源配線8
aの使用配線層よりも1層減らしたことにより、内側の
周回電源配線8aを、入出力回路を構成する第1層配線
を使用することなく、半導体チップ1上のどのボンディ
ングパッド7からでも引き出すことが可能となる。
にすることなく、内側の周回電源配線8aに対しても電
源電位を供給でき、周回電源配線8aの電源補強が可能
となる。
ァ回路6の近傍のボンディングパッド7から周回電源配
線8a,8bの双方に対して電源電位を供給することが
可能となる。
ァ回路6の駆動時に発生する周回電源配線8a,8bの
電位変動を抑制することができるので、電源ノイズを従
来よりも低減することが可能となる。
ァ回路6の信号の立ち上がり立ち下がり時間を共に短縮
させることができるので、ゲートアレイの動作速度を向
上させることが可能となる。
信号引出し用配線10と、周回電源配線8a,8bから
の電源引出し用配線9a,9bとの比を1対1としたこ
とにより、高駆動力出力バッファ回路6の駆動時に発生
する周回電源配線8a,8bの電位変動をより効果的に
抑制することができるので、電源ノイズを大幅に低減す
ることが可能となる。
ァ回路6を構成するI/Oセル4に割り当てられ従来無
駄になっていたボンディングパッド7を電源供給用の端
子として使用することができる。したがって、ボンディ
ングパッド7の有効使用が可能な上、チップサイズの増
大を招くことなく、周回電源配線8a,8bに対する電
源補強が可能となる。
出し用配線10を、周回電源配線8a,8bから引き出
した電源引出し用配線9a,9bによって挟むことによ
り、隣接する信号引出し用配線10,10間のカップリ
ングを抑制することができるので、隣接する信号引き出
し用配線10,10間のクロストークを抑制することが
可能となる。
出し用配線10を、周回電源配線8a,8bから引き出
した電源引出し用配線9a,9bによって挟むことによ
り、電源引出し用配線9a,9bと、信号引出し用配線
10との相互インダクタンスが増大するので、信号引出
し用配線10の実効インダクタンスを低減することがで
き、高速な信号伝送が可能となる。
配線8aの幅よりも広くしたことにより、周回電源配線
8bにおけるエレクトロマイグレーションや電源ノイズ
の発生を抑制することができるので、ゲートアレイの信
頼性を確保することが可能となる。
スルーホールの数を従来よりも低減することができるの
で、そのスルーホール部で発生し易いエレクトロマイグ
レーションの発生率を低減することができ、ゲートアレ
イの信頼性を向上させることが可能となる。
る半導体集積回路装置を構成する半導体チップの要部断
面図である。
図14〜図17によって説明する。
4層形成されているとともに、信号引出し用配線10a
〜10c、電源引き出し用配線9a〜9c、周回電源配
線8a〜8cおよびボンディングパッド7が半導体チッ
プ1に配置されている。
出し用配線10aは、第2配線層の信号引出し用配線1
0bおよび第3配線層の信号引出し用配線10cを通じ
て、第4配線層のボンディングパッド7と電気的に接続
されている。
23cに形成されたスルーホール25eを通じて信号引
出し用配線10cと電気的に接続されている。また、信
号引出し用配線10cは、絶縁膜23dに形成されたス
ルーホール25fを通じてボンディングパッド7と電気
的に接続されている。
成されている。これは、第3配線層および第4配線層
は、それぞれ周回電源配線8a,8cの配線引出し配線
層となっていて、周回電源配線8bに対して配線禁止領
域となっているからである。
16に示すように、前記実施例1と同様、例えば周回電
源配線8aの約2倍である。
ように、周回電源配線8bと一体的に第2配線層に形成
された電源引出し用配線9b1 (9b)および第3配線
層に形成された電源引出し用配線9b2 (9b)を通じ
て、第4配線層のボンディングパッド7と電気的に接続
されている。このため、周回電源配線8bに対してVSS
電位を供給することが可能となっている。
絶縁膜23cに形成されたスルーホール25gを通じて
電気的に接続されている。また、電源引出し用配線9b
2 は、絶縁膜23dに形成されたスルーホール25hを
通じてボンディングパッド7と電気的に接続されてい
る。
3配線層のみに形成されている。これは、第4配線層は
周回電源配線8cの配線引出し配線層となっていて、周
回電源配線8aに対して配線禁止領域となっているから
である。
は、図16に示すように、第3配線層の電源引出し用配
線9aを通じて、第4配線層のボンディングパッド7と
電気的に接続されている。このため、第1層配線を使用
することなく、周回電源配線8aに対してVDD電位を供
給することが可能になっている。
3dに形成されたスルーホール25iを通じてボンディ
ングパッド7と電気的に接続されている。
は、例えば3.3V程度の電位を半導体チップ1内の回路
に供給するための配線であり、第2配線層、第3配線層
および第4配線層に形成されている。すなわち、0V,
5Vおよび3.3Vの電源電位を供給する周回電源配線8
a〜8cが形成されている。
lまたはAl合金からなり、図示しないスルーホールを
通じて互いに電気的に接続されている。なお、周回電源
配線8cの幅は、例えば周回電源配線8aと同じであ
る。
に、周回電源配線8cと一体的に第4配線層に形成され
た電源引出し配線9cを通じて、第4配線層のボンディ
ングパッド7と電気的に接続されている。このため、第
1層配線を使用することなく、周回電源配線8cに対し
ても電源電位を供給することが可能になっている。
施例1と同様の効果を得ることが可能となる。
る半導体集積回路装置を構成する半導体チップの要部断
面図である。なお、図18〜図19において、13は拡
散層、19は第1層配線を示している。
図18〜図20によって説明する。
3層形成されている。周回電源配線8bは、第2配線層
のみに形成されている。これは、第3配線層は、周回電
源配線8aの配線引出し配線層であり、周回電源配線8
bに対して配線禁止領域であるからである。周回電源配
線8bは、図19に示すように、第2配線層の電源引出
し配線9bを通じて、第3配線層のボンディングパッド
7と電気的に接続されている。
が、第3配線層のみに形成されている。このため、本実
施例3においては、周回電源配線8aの幅が、例えばエ
レクトロマイグレーションや電源ノイズを考慮して前記
実施例1よりも広くなっている。
に、周回電源配線8aと一体的に第3配線層に形成され
た電源引出し用配線9aを通じて、第3配線層のボンデ
ィングパッド7と電気的に接続されている。
層配線を使用することなく、すなわち、I/Oセルを犠
牲にすることなく、周回電源配線8a,8bをボンディ
ングパッド7に引き出すことができるので、前記実施例
1と同様の効果を得ることが可能となる。
施例に基づき具体的に説明したが、本発明は前記実施例
1〜3に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
電位を供給する周回電源配線を、VDD電位を供給する周
回電源配線の外側に配置した場合について説明したが、
これに限定されるものではなく、それらの周回電源配線
の配置を逆にしても良い。
出力バッファ回路を構成するインバータ回路をnMOS
・FETのみによって構成した場合について説明した
が、これに限定されるものではなく、例えば図21に示
すように、nMOS・FET12Q3 およびpMOS・
FET12Q4 からなるCMOS回路によって構成して
も良い。
前記実施例1と異なる。すなわち、プリバッファ回路2
0は、インバータ回路N2,N3 と、NAND回路G3,N
OR回路G4 とから構成されている。
続され、配線ENは、インバータ回路N3 の入力および
NOR回路G4 の入力に接続されている。インバータ回
路N2 の出力は、NAND回路G3 およびNOR回路G
4 の入力に接続されている。
路G3 の入力に接続されている。NAND回路G3 の出
力は、pMOS・FET12Q4 の入力に接続され、N
OR回路G4 の出力は、nMOS・FET12Q3 の入
力に接続されている。
ングパッドを第3配線層に配置した場合について説明し
たが、これに限定されるものではなく、例えば配線層を
3層有する半導体集積回路装置において、ボンディング
パッドを第2配線層に形成しても良い。
に示すように、第1配線層の信号引出し用配線10a
は、スルーホール25jを通じて、第2配線層のボンデ
ィングパッド7と電気的に接続されている。
源配線8bは、周回電源配線8bと一体的に第2配線層
に形成された電源引出し用配線9bを通じて、第2配線
層のボンディングパッド7と電気的に接続されている。
源配線8aは、周回電源配線8aと一体的に第3配線層
に形成された電源引出し用配線9aおよびスルーホール
25kを通じて、第2配線層のボンディングパッド7と
電気的に接続されている。
周回電源配線の幅のみを幅広とした場合について説明し
たが、これに限定されるものではなく、例えば周回電源
配線の幅を、外方側に配置されるにつれて次第に広くす
るようにしても良い。
なされた発明をその背景となった利用分野であるゲート
アレイに適用した場合について説明したが、これに限定
されず種々適用可能であり、例えばスタンダードセル等
のような他の半導体集積回路装置に適用することも可能
である。
明をSOG形のゲートアレイに適用したが、これに限定
されるものではなく、例えば基本セル列間に配線チャネ
ル領域を有する他のゲートアレイに適用することも可能
である。
明を、内部回路領域に論理回路のみが形成された半導体
集積回路装置に適用した場合について説明したが、これ
に限定されるものではなく、例えば内部回路領域内に論
理回路およびメモリ回路の両方が形成された半導体集積
回路装置に適用することも可能である。
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
周回電源配線を、半導体集積回路や入出力回路を構成す
る配線の配線層を使用することなく、半導体チップのど
の位置からでも引き出すことができる。すなわち、I/
Oセルを犠牲にすることなく、例えばVSS,VDD双方の
電位の周回電源配線に対して高駆動力バッファ回路の近
傍の外部端子から各々の電源電位を供給することができ
る。
時に発生する周回電源配線の電位変動を抑制することが
できるので、電源ノイズを従来よりも低減することが可
能となる。また、高駆動力バッファ回路の信号の立ち上
がり立ち下がり時間を共に短縮させることができるの
で、半導体集積回路装置の動作速度を向上させることが
可能となる。
の周回電源配線の使用可能な配線層が減ったことによる
配線断面積の低下分を補うことができるので、最外周の
周回電源配線においてマイグレーションや電源ノイズが
発生するのを抑制することができ、最外周の周回電源配
線の強度的信頼性および電気的信頼性を確保することが
可能となる。
力出力バッファ回路を構成するI/Oセルに割り当てら
れ従来無駄になっていた外部端子を、周回電源配線に対
する電源供給用の端子として使用することにより、外部
端子の有効使用が可能な上、チップサイズの増大を招く
ことなく、周回電源配線の電源補強が可能となる。
高駆動力バッファ回路から引き出された信号引出し用配
線を、基準電位の電源引き出し用配線および基準電位よ
りも高い電位の電源引出し用配線によって挟むことによ
り、信号引出し用配線がシールドされるので、信号引出
し用配線間のカップリングを抑制することができ、信号
引出し用配線間のクロストークを抑制することが可能と
なる。
用配線間の相互インダクタンスが増大するので、信号引
出し用配線の実効インダクタンスを低減することがで
き、信号の高速伝送が可能となる。
構成する半導体チップの全体平面図である。
回路形成領域を模式的に示す半導体チップの要部拡大平
面図である。
るための半導体チップの要部拡大平面図である。
回路図である。
要部拡大平面図である。
を説明するための半導体集積回路装置の要部拡大平面図
である。
の説明図である。
置を構成する半導体チップの要部断面図である。
置を構成する半導体チップの要部断面図である。
置を構成する半導体チップの要部断面図である。
置を構成する半導体チップの要部断面図である。
置を構成する半導体チップの要部断面図である。
置を構成する半導体チップの要部断面図である。
置を構成する半導体チップの要部断面図である。
おけるバッファ回路の回路図である。
置を構成する半導体チップの要部断面図である。
置を構成する半導体チップの要部断面図である。
置を構成する半導体チップの要部断面図である。
Claims (18)
- 【請求項1】 半導体チップに形成された内部回路領域
の周辺に沿って延在する電源電圧供給用の複数の周回電
源配線を有する半導体集積回路装置であって、前記複数
の周回電源配線毎に配線引出し配線層を決定し、前記配
線引出し配線層において、その配線引出し配線層に配置
された周回電源配線の外方側に、他の周回電源配線が配
置されないように、配線禁止領域を設けたことを特徴と
する半導体集積回路装置。 - 【請求項2】 前記複数の周回電源配線のうち、最外周
の周回電源配線の幅を他の周回電源配線の幅よりも広く
したことを特徴とする請求項1記載の半導体集積回路装
置。 - 【請求項3】 前記複数の周回電源配線の幅を、外方側
に配置されるにつれて次第に広くしたことを特徴とする
請求項1記載の半導体集積回路装置。 - 【請求項4】 前記内部回路領域の周辺に沿って複数の
入出力回路セルを配置するとともに、その複数の入出力
回路セルのうち、隣接する2以上の入出力回路セルを用
いて構成され、かつ、前記周回電源配線から電源電圧が
供給される高駆動力バッファ回路を配置し、前記高駆動
力バッファ回路の構成用の複数の入出力回路セルに割り
当てられている所定の外部端子を、前記複数の周回電源
配線に電源電圧を供給するための端子としたことを特徴
とする請求項1記載の半導体集積回路装置。 - 【請求項5】 前記高駆動力バッファ回路を複数連続さ
せた状態で配置するとともに、前記複数の周回電源配線
から前記所定の外部端子に引き出された電源引出し用配
線を、前記高駆動力バッファ回路から外部端子に引き出
された信号引出し用配線の両側に配置したことを特徴と
する請求項4記載の半導体集積回路装置。 - 【請求項6】 前記所定の外部端子と前記周回電源配線
とを入出力回路構成用の配線の形成された配線層とは異
なる配線層に形成された電源引出し用配線によって電気
的に接続したことを特徴とする請求項4または5記載の
半導体集積回路装置。 - 【請求項7】 前記複数の周回電源配線が、基準電位供
給用の周回電源配線および基準電位よりも高い電位を供
給する高電位供給用の周回電源配線であり、前記高駆動
力バッファ回路の信号引出し用配線の片側の電源引出し
用配線を、前記基準電位供給用の周回電源配線から引き
出された基準電位電源引出し用配線とし、他の片側の電
源引出し用配線を、前記高電位供給用の周回電源配線か
ら引き出された高電位電源引出し用配線としたことを特
徴とする請求項5または6記載の半導体集積回路装置。 - 【請求項8】 半導体チップに形成された内部回路領域
の周辺に沿って延在する電源電圧供給用の複数の周回電
源配線を、所定の周回電源配線の使用配線層がその周回
電源配線の内方側に隣接する他の周回電源配線の使用配
線層よりも少なくとも1層減るように配置したことを特
徴とする半導体集積回路装置。 - 【請求項9】 半導体チップに形成された内部回路領域
の周辺に沿って延在するように配置された電源電圧供給
用の複数の周回電源配線と、前記内部回路領域の周辺に
沿って配置された複数の入出力回路セルと、前記入出力
回路セルのうち、隣接する2以上の入出力回路セルを用
いて構成され、かつ、前記複数の周回電源配線から電源
電圧が供給される高駆動力バッファ回路とを備え、前記
高駆動力バッファ回路の構成用の複数の入出力回路セル
に割り当てられている所定の外部端子を、前記複数の周
回電源配線に対して所定の電源電圧を供給するための端
子としたことを特徴とする半導体集積回路装置。 - 【請求項10】 前記所定の外部端子と、前記複数の周
回電源配線とを、入出力回路構成用の配線の形成された
配線層とは異なる配線層に形成された電源引出し用配線
を用いて電気的に接続したことを特徴とする請求項9記
載の半導体集積回路装置。 - 【請求項11】 半導体基板の主面に形成された内部回
路領域、 前記内部回路領域を取り囲むように内部回路領域の周辺
に沿って前記半導体基板の主面に延在され、かつ、前記
内部回路領域の周辺の最外周に配置された第1の周回電
源配線と、前記第1の周回電源配線の内側に隣接して配
置された第2の周回電源配線とを含む複数の周回電源配
線、 前記半導体基板の主面において前記周回電源配線の外側
に配置された複数の外 部端子、 前記半導体基板の主面と前記第1の周回電源配線を覆う
ように前記半導体基板の主面上に形成された第1の層間
絶縁膜を有し、 前記第2の周回電源配線は、前記第1の層間絶縁膜上に
形成され、 前記第1の周回電源配線の上方に、かつ、前記複数の外
部端子の少なくとも一つおよび前記第2の周回電源配線
と電気的に接続された状態で、前記第1の層間絶縁膜上
に形成された第1の電源引出し配線を有することを特徴
とする半導体集積回路装置。 - 【請求項12】 請求項11記載の半導体集積回路装置
において、前記第1の周回電源配線の幅は、前記第2の
周回電源配線の幅よりも広いことを特徴とする半導体集
積回路装置。 - 【請求項13】 請求項11記載の半導体集積回路装置
において、 前記半導体基板の主面において、前記内部回路領域を取
り囲むように、前記複数の周回電源配線の下に形成され
た複数の入出力回路セル、 前記複数の入出力回路セルを覆うように前記半導体基板
の主面上に形成された第2の層間絶縁膜、 前記複数の外部端子の少なくとも一つおよび前記第1の
周回電源配線と電気的に接続され、前記第1の周回電源
配線と一体的に前記第2の層間絶縁膜上に形成された第
2の電源引出し配線を有し、 前記第1の電源引出し配線は、前記第2の周回電源配線
と一体的に形成され、 前記第1,第2の周回電源配線は、前記複数の入出力回
路セルに対して異なる電圧を供給することを特徴とする
半導体集積回路装置。 - 【請求項14】 請求項13記載の半導体集積回路装置
において、 複数の第1の電源引出し配線および第2の電源引出配線
を有し、 前記第1の電源引出し配線は、前記外部端子の一つおよ
び前記第2の周回電源配線のそれぞれに電気的に接続さ
れ、 前記第2の電源引出し配線は、前記外部端子の一つおよ
び前記第1の周回電源配線のそれぞれに電気的に接続さ
れ、 複数の高駆動力出力バッファ回路を有し、 前記複数の高駆動力出力バッファ回路の各々は、互いに
隣接する少なくとも2個の前記入出力回路セルで形成さ
れ、かつ、前記第1,第2の周回電源配線とは電気的に
接続されず、前記複数の外部端子の1つと電気的に接続
されていることを特徴とする半導体集積回路装置。 - 【請求項15】 請求項14記載の半導体集積回路装置
において、 前記複数の高駆動力出力バッファ回路は、互いに隣接し
て配置され、 前記複数の高駆動力出力バッファ回路に電気的に接続さ
れた外部端子は、前記第1,第2の周回電源配線に電気
的に接続された外部端子の間に配置されていることを特
徴とする半導体集積回路装置。 - 【請求項16】 請求項15記載の半導体集積回路装置
において、 前記高駆動力出力バッファ回路を形成する互いに隣接す
る2つの入出力回路セル内において、その入出力回路セ
ル間を電気的に接続する配線を有し、前記第2の層間絶
縁膜は、前記配線上に形成されていることを特徴とする
半導体集積回路装置。 - 【請求項17】 半導体基板の主面に形成された内部回
路領域、 前記内部回路領域の外周に沿って配置され、前記半導体
基板の主面に形成された複数の入出力回路セル、 複数の高駆動力出力バッファ回路を有し、 前記複数の高駆動力出力バッファ回路の各々は、互いに
隣接する少なくとも2つの入出力回路セルで形成され、 前記半導体基板の主面および前記複数の入出力回路セル
を覆うように前記半導体基板上に形成された第1の層間
絶縁膜、 前記高駆動力出力バッファ回路に電源電圧を供給する電
源配線手段を有し、 前記電源配線手段は、前記入出力回路セルおよび前記第
1の層間絶縁膜上に形成された第1、第2の周回電源配
線を有し、 前記内部回路領域を取り囲む複数の前記第1、第2の周
回電源配線、 前記入出力回路セル毎に対応して前記半導体基板上方に
形成された複数の外部端子を有し、 前記複数の高駆動力出力バッファ回路を形成する複数の
入出力回路セルに対応 する外部端子の少なくとも1つ
は、前記電源配線手段と電気的に接続されていることを
特徴とする半導体集積回路装置。 - 【請求項18】 半導体基板の主面に形成された内部回
路領域、 前記内部回路領域の外周に沿って配置され、前記半導体
基板の主面に形成された複数の入出力回路セル、 前記半導体基板の主面および前記複数の入出力回路セル
を覆うように前記半導体基板の主面上に形成された第1
の層間絶縁膜、 前記複数の入出力回路セルに基準電位およびソース電位
を供給するための電源配線手段、 前記内部回路領域を取り囲み、前記複数の入出力回路セ
ルの上方に形成された前記電源配線手段、 前記電源配線手段は、第1,第2の周回電源配線を含
み、 前記第2の周回電源配線は、前記第1の周回電源配線に
隣接し、かつ、前記第1の周回電源配線と前記内部回路
領域との間に配置され、 前記第1の周回電源配線は、前記第1の層間絶縁膜上に
形成され、 複数の外部端子は、前記電源配線手段の外側において前
記半導体基板の主面の上方に形成され、 前記半導体基板の主面を覆う前記第1の層間絶縁膜と前
記第1の周回電源配線を覆うように形成された第2の層
間絶縁膜を有し、 前記第2の周回電源配線は、前記第2の層間絶縁膜上に
形成され、 前記電源配線手段を前記複数の外部端子に電気的に接続
するための電源引出し配線手段を有し、 前記電源引出し配線手段は、第1,第2の電源引出し配
線を有し、 前記第1の電源引出し配線の各々は、前記第1の周回電
源配線と一体的に形成された状態で、前記第1の層間絶
縁膜上に形成され、 前記第2の電源引出し配線は、前記第2の周回電源配線
と一体的に形成され、かつ、前記第1の周回電源配線の
上方において、前記第2の層間絶縁膜上に形成され、 前記第1,第2の周回電源配線は、それぞれ前記第1,
第2の電源引出し配線 を通じて前記複数の外部端子と電
気的に接続されていることを特徴とする半導体集積回路
装置。
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