JP2003330427A - 走査線変換装置 - Google Patents
走査線変換装置Info
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Abstract
(57)【要約】
【課題】 液晶ディスプレイを中心とする電子機器にお
ける走査線変換装置において走査線変換後の水平同期信
号発生回路の水平カウンタが一つだけで走査線変換を可
能とすることを目的とする。 【解決手段】 第二のＰＬＬ回路８の出力である第二の
クロックで動作し、前記同期分離回路２の出力である垂
直同期信号でリセットする分周カウンタにより、走査線
変換後の水平同期信号を１フレーム中最後の１Ｈだけ短
く発生させる水平カウンタ１を備えたことで水平カウン
タが一つだけで走査線変換を可能となる。
ける走査線変換装置において走査線変換後の水平同期信
号発生回路の水平カウンタが一つだけで走査線変換を可
能とすることを目的とする。 【解決手段】 第二のＰＬＬ回路８の出力である第二の
クロックで動作し、前記同期分離回路２の出力である垂
直同期信号でリセットする分周カウンタにより、走査線
変換後の水平同期信号を１フレーム中最後の１Ｈだけ短
く発生させる水平カウンタ１を備えたことで水平カウン
タが一つだけで走査線変換を可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶ディスプレイ
を中心とする電子機器における走査線変換装置に関する
ものである。
を中心とする電子機器における走査線変換装置に関する
ものである。
【０００２】
【従来の技術】従来、走査線変換装置は特開平９−２４
７５７４号公報に記載させたものが知られている。図４
に従来の走査線変換装置の構造を示す。
７５７４号公報に記載させたものが知られている。図４
に従来の走査線変換装置の構造を示す。
【０００３】入力信号から水平同期信号および垂直同期
信号を分離する同期分離回路と、前記同期分離回路の出
力である水平同期信号と同期して第一のクロックを発生
させる第一のＰＬＬ回路と、前記水平同期信号と同期し
て第二のクロックを発生させる第二のＰＬＬ回路と、入
力信号の走査線を変換するための走査線変換回路と、前
記走査線変換回路での水平および垂直での補間を行うた
めの補間タイミングや補間係数を発生させるとともに、
走査線変換後の複数の水平周波数を持つ水平同期信号を
発生させるタイミング発生回路と、前記走査線変換回路
の出力のフレーム周波数を変換するためのメモリを備
え、変換前のフレームと変換後のフレームを整数比とな
るようにクロック、同期信号を選択する様に構成されて
いる。
信号を分離する同期分離回路と、前記同期分離回路の出
力である水平同期信号と同期して第一のクロックを発生
させる第一のＰＬＬ回路と、前記水平同期信号と同期し
て第二のクロックを発生させる第二のＰＬＬ回路と、入
力信号の走査線を変換するための走査線変換回路と、前
記走査線変換回路での水平および垂直での補間を行うた
めの補間タイミングや補間係数を発生させるとともに、
走査線変換後の複数の水平周波数を持つ水平同期信号を
発生させるタイミング発生回路と、前記走査線変換回路
の出力のフレーム周波数を変換するためのメモリを備
え、変換前のフレームと変換後のフレームを整数比とな
るようにクロック、同期信号を選択する様に構成されて
いる。
【０００４】
【発明が解決しようとする課題】このように、走査線変
換を行う場合に、走査線変換後の複数の水平周波数を持
つ水平同期信号を発生させていたため、その個数分だけ
カウンタが必要となり回路規模が大きくなるという問題
点があった。
換を行う場合に、走査線変換後の複数の水平周波数を持
つ水平同期信号を発生させていたため、その個数分だけ
カウンタが必要となり回路規模が大きくなるという問題
点があった。
【０００５】また、走査線変換後の水平同期信号の周波
数が複数ある場合に、液晶パネルによっては、複数個あ
る水平同期信号のうち一つでも、液晶パネルの水平同期
信号のスペックより短くなると表示できなくなるという
問題点があった。
数が複数ある場合に、液晶パネルによっては、複数個あ
る水平同期信号のうち一つでも、液晶パネルの水平同期
信号のスペックより短くなると表示できなくなるという
問題点があった。
【０００６】
【課題を解決するための手段】この課題を解決するため
に本発明は、入力信号をデジタル映像信号に変換するＡ
／Ｄ変換器と、前記入力信号から水平同期信号および垂
直同期信号を分離する同期分離回路と、前記同期分離回
路からの出力である水平同期信号と同期して第一のクロ
ックを発生させる第一のＰＬＬ回路と、前記第一のＰＬ
Ｌ回路の出力である第一のクロックの発振周波数を司る
第一の分周カウンタと、前記水平同期信号と同期して第
二のクロックを発生させる第二のＰＬＬ回路と、前記第
二のＰＬＬ回路の出力である第二のクロックの発振周波
数を司る第二の分周カウンタと、前記入力信号の水平方
向のドット数変換を行う際の補間演算に用いる補間係数
と補間タイミングを発生する水平処理タイミング発生回
路と、前記水平処理タイミング発生回路からの出力であ
る補間係数と補間タイミングから補間演算を行う水平処
理回路と、前記水平処理回路の出力である補間演算後の
データを第一のクロックで書き込み、第二のクロックで
読み出すメモリと、走査線変換後水平同期信号から垂直
方向の補間演算に用いる補間係数と補間タイミングを発
生する垂直処理タイミング発生回路と、前記垂直処理タ
イミング発生回路からの出力である補間係数と補間タイ
ミングから垂直方向の補間演算を行う垂直処理とを備え
た走査線変換装置であって、前記第二のＰＬＬ回路の出
力である第二のクロックで動作し、前記同期分離回路の
出力である垂直同期信号でリセットする分周カウンタに
より、走査線変換後の水平同期信号を１フレーム中最後
の１Ｈだけ短く発生させる水平カウンタ１を備えたこと
を特徴としたものである。
に本発明は、入力信号をデジタル映像信号に変換するＡ
／Ｄ変換器と、前記入力信号から水平同期信号および垂
直同期信号を分離する同期分離回路と、前記同期分離回
路からの出力である水平同期信号と同期して第一のクロ
ックを発生させる第一のＰＬＬ回路と、前記第一のＰＬ
Ｌ回路の出力である第一のクロックの発振周波数を司る
第一の分周カウンタと、前記水平同期信号と同期して第
二のクロックを発生させる第二のＰＬＬ回路と、前記第
二のＰＬＬ回路の出力である第二のクロックの発振周波
数を司る第二の分周カウンタと、前記入力信号の水平方
向のドット数変換を行う際の補間演算に用いる補間係数
と補間タイミングを発生する水平処理タイミング発生回
路と、前記水平処理タイミング発生回路からの出力であ
る補間係数と補間タイミングから補間演算を行う水平処
理回路と、前記水平処理回路の出力である補間演算後の
データを第一のクロックで書き込み、第二のクロックで
読み出すメモリと、走査線変換後水平同期信号から垂直
方向の補間演算に用いる補間係数と補間タイミングを発
生する垂直処理タイミング発生回路と、前記垂直処理タ
イミング発生回路からの出力である補間係数と補間タイ
ミングから垂直方向の補間演算を行う垂直処理とを備え
た走査線変換装置であって、前記第二のＰＬＬ回路の出
力である第二のクロックで動作し、前記同期分離回路の
出力である垂直同期信号でリセットする分周カウンタに
より、走査線変換後の水平同期信号を１フレーム中最後
の１Ｈだけ短く発生させる水平カウンタ１を備えたこと
を特徴としたものである。
【０００７】本発明は前記課題に鑑み、入力信号の走査
線数を表示デバイスに応じて変換する走査線変換装置に
おいて、走査線変換後の水平同期信号発生回路の水平カ
ウンタが一つだけで走査線変換を可能になるように構成
したものであり、小回路規模の走査線変換装置を提供す
るものである。
線数を表示デバイスに応じて変換する走査線変換装置に
おいて、走査線変換後の水平同期信号発生回路の水平カ
ウンタが一つだけで走査線変換を可能になるように構成
したものであり、小回路規模の走査線変換装置を提供す
るものである。
【０００８】また、走査線変換後の１フレーム中の全て
の水平周期信号が必ず液晶パネルのスペック上の１Ｈ周
期以上でなければならない液晶パネルにも問題無く表示
可能な走査線変換装置を提供するものである。
の水平周期信号が必ず液晶パネルのスペック上の１Ｈ周
期以上でなければならない液晶パネルにも問題無く表示
可能な走査線変換装置を提供するものである。
【０００９】
【発明の実施の形態】本発明は、入力信号の走査線数を
表示デバイスに応じて変換する走査線変換装置であっ
て、走査線変換後の水平タイミング発生回路を垂直同期
信号で強制リセットし、１フレームの最終の１ラインの
ドット数を他のラインより短くすることにより、前記走
査線変換後の水平同期信号発生回路の水平カウンタが一
つだけで走査線変換を可能としたことを特徴とする走査
線変換装置としたものであり、少ない回路規模で走査線
変換が可能という作用を有する。
表示デバイスに応じて変換する走査線変換装置であっ
て、走査線変換後の水平タイミング発生回路を垂直同期
信号で強制リセットし、１フレームの最終の１ラインの
ドット数を他のラインより短くすることにより、前記走
査線変換後の水平同期信号発生回路の水平カウンタが一
つだけで走査線変換を可能としたことを特徴とする走査
線変換装置としたものであり、少ない回路規模で走査線
変換が可能という作用を有する。
【００１０】また本発明は、入力信号をデジタル映像信
号に変換するＡ／Ｄ変換器と、前記入力信号から水平同
期信号および垂直同期信号を分離する同期分離回路と、
前記同期分離回路からの出力である水平同期信号と同期
して第一のクロックを発生させる第一のＰＬＬ回路と、
前記第一のＰＬＬ回路の出力である第一のクロックの発
振周波数を司る第一の分周カウンタと、前記水平同期信
号と同期して第二のクロックを発生させる第二のＰＬＬ
回路と、前記第二のＰＬＬ回路の出力である第二のクロ
ックの発振周波数を司る第二の分周カウンタと、前記入
力信号の水平方向のドット数変換を行う際の補間演算に
用いる補間係数と補間タイミングを発生する水平処理タ
イミング発生回路と、前記水平処理タイミング発生回路
からの出力である補間係数と補間タイミングから補間演
算を行う水平処理回路と、前記水平処理回路の出力であ
る補間演算後のデータを第一のクロックで書き込み、第
二のクロックで読み出すメモリと、走査線変換後水平同
期信号から垂直方向の補間演算に用いる補間係数と補間
タイミングを発生する垂直処理タイミング発生回路と、
前記垂直処理タイミング発生回路からの出力である補間
係数と補間タイミングから垂直方向の補間演算を行う垂
直処理とを備えた走査線変換装置であって、前記第二の
ＰＬＬ回路の出力である第二のクロックで動作し、前記
同期分離回路の出力である垂直同期信号でリセットする
分周カウンタにより、走査線変換後の水平同期信号を１
フレーム中最後の１Ｈだけ短く発生させる水平カウンタ
１を備えたことを特徴とする走査線変換装置としたもの
であり、少ない回路規模で走査線変換が可能という作用
を有する。
号に変換するＡ／Ｄ変換器と、前記入力信号から水平同
期信号および垂直同期信号を分離する同期分離回路と、
前記同期分離回路からの出力である水平同期信号と同期
して第一のクロックを発生させる第一のＰＬＬ回路と、
前記第一のＰＬＬ回路の出力である第一のクロックの発
振周波数を司る第一の分周カウンタと、前記水平同期信
号と同期して第二のクロックを発生させる第二のＰＬＬ
回路と、前記第二のＰＬＬ回路の出力である第二のクロ
ックの発振周波数を司る第二の分周カウンタと、前記入
力信号の水平方向のドット数変換を行う際の補間演算に
用いる補間係数と補間タイミングを発生する水平処理タ
イミング発生回路と、前記水平処理タイミング発生回路
からの出力である補間係数と補間タイミングから補間演
算を行う水平処理回路と、前記水平処理回路の出力であ
る補間演算後のデータを第一のクロックで書き込み、第
二のクロックで読み出すメモリと、走査線変換後水平同
期信号から垂直方向の補間演算に用いる補間係数と補間
タイミングを発生する垂直処理タイミング発生回路と、
前記垂直処理タイミング発生回路からの出力である補間
係数と補間タイミングから垂直方向の補間演算を行う垂
直処理とを備えた走査線変換装置であって、前記第二の
ＰＬＬ回路の出力である第二のクロックで動作し、前記
同期分離回路の出力である垂直同期信号でリセットする
分周カウンタにより、走査線変換後の水平同期信号を１
フレーム中最後の１Ｈだけ短く発生させる水平カウンタ
１を備えたことを特徴とする走査線変換装置としたもの
であり、少ない回路規模で走査線変換が可能という作用
を有する。
【００１１】また本発明は、入力信号の走査線数を表示
デバイスに応じて変換する走査線変換装置であって、１
フレームの最終の１ラインのドット数を他のラインより
長くすることによって、１フレーム中の全ての水平周期
が必ず液晶パネルのスペック上の１Ｈ周期以上でなけれ
ばならない液晶パネルに対応することを特徴とする走査
線変換装置としたものであり、１フレーム中の全ての水
平周期信号が必ず液晶パネルのスペック上の１Ｈ周期以
上でなければならない液晶パネルに問題なく表示するこ
とが可能という作用を有する。
デバイスに応じて変換する走査線変換装置であって、１
フレームの最終の１ラインのドット数を他のラインより
長くすることによって、１フレーム中の全ての水平周期
が必ず液晶パネルのスペック上の１Ｈ周期以上でなけれ
ばならない液晶パネルに対応することを特徴とする走査
線変換装置としたものであり、１フレーム中の全ての水
平周期信号が必ず液晶パネルのスペック上の１Ｈ周期以
上でなければならない液晶パネルに問題なく表示するこ
とが可能という作用を有する。
【００１２】また本発明は、入力信号をデジタル映像信
号に変換するＡ／Ｄ変換器と、前記入力信号から水平同
期信号および垂直同期信号を分離する同期分離回路と、
前記同期分離回路からの出力である水平同期信号と同期
して第一のクロックを発生させる第一のＰＬＬ回路と、
前記第一のＰＬＬ回路の出力である第一のクロックの発
振周波数を司る第一の分周カウンタと、前記水平同期信
号と同期して第二のクロックを発生させる第二のＰＬＬ
回路と、前記第二のＰＬＬ回路の出力である第二のクロ
ックの発振周波数を司る第二の分周カウンタと、前記入
力信号の水平方向のドット数変換を行う際の補間演算に
用いる補間係数と補間タイミングを発生する水平処理タ
イミング発生回路と、前記水平処理タイミング発生回路
からの出力である補間係数と補間タイミングから補間演
算を行う水平処理回路と、前記水平処理回路の出力であ
る補間演算後のデータを第一のクロックで書き込み、第
二のクロックで読み出すメモリと、走査線変換後水平同
期信号から垂直方向の補間演算に用いる補間係数と補間
タイミングを発生する垂直処理タイミング発生回路と、
前記垂直処理タイミング発生回路からの出力である補間
係数と補間タイミングから垂直方向の補間演算を行う垂
直処理とを備えた走査線変換装置であって、前記第二の
ＰＬＬ回路の出力である第二のクロックで動作し、前記
同期分離回路の出力である垂直同期信号で初期値のみセ
ットし直す分周カウンタにより、走査線変換後の水平同
期信号を１フレーム中最後の１Ｈだけ長く発生させる水
平カウンタ２を備えたことを特徴とする走査線変換装置
としたものであり、１フレーム中の全ての水平周期信号
が必ず１Ｈ周期以上でなければならない液晶パネルに問
題なく表示することが可能という作用を有する。
号に変換するＡ／Ｄ変換器と、前記入力信号から水平同
期信号および垂直同期信号を分離する同期分離回路と、
前記同期分離回路からの出力である水平同期信号と同期
して第一のクロックを発生させる第一のＰＬＬ回路と、
前記第一のＰＬＬ回路の出力である第一のクロックの発
振周波数を司る第一の分周カウンタと、前記水平同期信
号と同期して第二のクロックを発生させる第二のＰＬＬ
回路と、前記第二のＰＬＬ回路の出力である第二のクロ
ックの発振周波数を司る第二の分周カウンタと、前記入
力信号の水平方向のドット数変換を行う際の補間演算に
用いる補間係数と補間タイミングを発生する水平処理タ
イミング発生回路と、前記水平処理タイミング発生回路
からの出力である補間係数と補間タイミングから補間演
算を行う水平処理回路と、前記水平処理回路の出力であ
る補間演算後のデータを第一のクロックで書き込み、第
二のクロックで読み出すメモリと、走査線変換後水平同
期信号から垂直方向の補間演算に用いる補間係数と補間
タイミングを発生する垂直処理タイミング発生回路と、
前記垂直処理タイミング発生回路からの出力である補間
係数と補間タイミングから垂直方向の補間演算を行う垂
直処理とを備えた走査線変換装置であって、前記第二の
ＰＬＬ回路の出力である第二のクロックで動作し、前記
同期分離回路の出力である垂直同期信号で初期値のみセ
ットし直す分周カウンタにより、走査線変換後の水平同
期信号を１フレーム中最後の１Ｈだけ長く発生させる水
平カウンタ２を備えたことを特徴とする走査線変換装置
としたものであり、１フレーム中の全ての水平周期信号
が必ず１Ｈ周期以上でなければならない液晶パネルに問
題なく表示することが可能という作用を有する。
【００１３】以下、本発明の実施の形態について、図１
から図３を用いて説明する。
から図３を用いて説明する。
【００１４】（実施の形態１）図１は本発明の一実施の
形態による走査線変換装置の一例を示し、図１において
符号１はアナログ信号をデジタル信号に変換するＡ／Ｄ
変換器、２は入力信号から水平同期信号と垂直同期信号
を分離する同期分離回路、３は前記同期分離回路の出力
である水平同期信号に同期して第一のクロックを発生さ
せるＰＬＬ回路１、４は前記ＰＬＬ回路１の発振周波数
を制御する分周カウンタ１、５は水平ドット数変換時の
補間処理を行う水平処理回路、６は前記水平補間処理に
使用する補間係数と、補間タイミングを発生する水平処
理タイミング発生回路である。
形態による走査線変換装置の一例を示し、図１において
符号１はアナログ信号をデジタル信号に変換するＡ／Ｄ
変換器、２は入力信号から水平同期信号と垂直同期信号
を分離する同期分離回路、３は前記同期分離回路の出力
である水平同期信号に同期して第一のクロックを発生さ
せるＰＬＬ回路１、４は前記ＰＬＬ回路１の発振周波数
を制御する分周カウンタ１、５は水平ドット数変換時の
補間処理を行う水平処理回路、６は前記水平補間処理に
使用する補間係数と、補間タイミングを発生する水平処
理タイミング発生回路である。
【００１５】７は第一のクロックで書き込み第二のクロ
ックで読み出すことにより水平同期信号を変換するメモ
リ、８は前記同期分離回路の出力である水平同期信号に
同期して第二のクロックを発生させるＰＬＬ回路２、９
は前記ＰＬＬ回路２の発振周波数を制御する分周カウン
タ２、１０は前記メモリからの出力である走査線変換後
のデータに対し垂直方向に補間を行う垂直処理回路、１
１は前記垂直処理回路に使用する補間係数と補間タイミ
ングを発生する垂直処理タイミング発生回路、１２は第
二のクロックで動作し、走査線変換後の水平同期信号を
発生する水平カウンタ回路から構成されている。
ックで読み出すことにより水平同期信号を変換するメモ
リ、８は前記同期分離回路の出力である水平同期信号に
同期して第二のクロックを発生させるＰＬＬ回路２、９
は前記ＰＬＬ回路２の発振周波数を制御する分周カウン
タ２、１０は前記メモリからの出力である走査線変換後
のデータに対し垂直方向に補間を行う垂直処理回路、１
１は前記垂直処理回路に使用する補間係数と補間タイミ
ングを発生する垂直処理タイミング発生回路、１２は第
二のクロックで動作し、走査線変換後の水平同期信号を
発生する水平カウンタ回路から構成されている。
【００１６】図２は水平カウンタ回路の内部の一例１を
示した内部構成図である。図２において１３は１づつイ
ンクリメントするアダー、１４は２入力１出力のセレク
ター、１５は第二のクロックで動作するＤ−ＦＦ、１６
は前記アダーのキャリーアウトを第二のクロックの１ク
ロック幅にするワンショット回路、１７は入力された信
号を反転して出力するインバータ、１８は２入力１出力
のＯＲ回路から構成されている。
示した内部構成図である。図２において１３は１づつイ
ンクリメントするアダー、１４は２入力１出力のセレク
ター、１５は第二のクロックで動作するＤ−ＦＦ、１６
は前記アダーのキャリーアウトを第二のクロックの１ク
ロック幅にするワンショット回路、１７は入力された信
号を反転して出力するインバータ、１８は２入力１出力
のＯＲ回路から構成されている。
【００１７】次に本発明の走査線変換装置の動作例を説
明する。入力信号を同期分離回路２に入力し、水平同期
信号（Ｈｓｙｎｃ）および垂直同期信号（Ｖｓｙｎｃ）
を分離して出力する。ＰＬＬ回路１ではＨｓｙｎｃを元
に第一のクロックを再生する。ＰＬＬ回路１において第
一のクロックの周波数は分周カウンタ１で分周比を設定
して決定される。例えばＶＧＡ規格の場合に分周比を８
００とすると、信号の送り側のドットクロックを再生す
ることが出来る。また、ＰＬＬ回路２は同様に分周カウ
ンタ２で設定された第二のクロックが発生される。例え
ば出力する液晶パネルがＸＧＡ規格の場合は、分周カウ
ンタ２の分周比をＸＧＡ規格と同じ１２８０に設定す
る。
明する。入力信号を同期分離回路２に入力し、水平同期
信号（Ｈｓｙｎｃ）および垂直同期信号（Ｖｓｙｎｃ）
を分離して出力する。ＰＬＬ回路１ではＨｓｙｎｃを元
に第一のクロックを再生する。ＰＬＬ回路１において第
一のクロックの周波数は分周カウンタ１で分周比を設定
して決定される。例えばＶＧＡ規格の場合に分周比を８
００とすると、信号の送り側のドットクロックを再生す
ることが出来る。また、ＰＬＬ回路２は同様に分周カウ
ンタ２で設定された第二のクロックが発生される。例え
ば出力する液晶パネルがＸＧＡ規格の場合は、分周カウ
ンタ２の分周比をＸＧＡ規格と同じ１２８０に設定す
る。
【００１８】水平処理タイミング発生回路６、垂直処理
タイミング発生回路１０ではＶＧＡ規格からＸＧＡ規格
へ変換するような補間係数とタイミングを発生し、それ
に伴って、水平処理回路５、メモリ７、垂直処理回路１
１で走査線数変換を行う。このとき、走査線変換後の水
平同期信号の水平周波数を複数持つ場合には、水平周波
数の個数分のカウンタを持たなければならなかった。そ
こで、走査線変換後の水平同期信号を発生する水平カウ
ンタ１２は、基本的にアダー、セレクタ、Ｄ−ＦＦから
構成される１つカウンタからなっている。
タイミング発生回路１０ではＶＧＡ規格からＸＧＡ規格
へ変換するような補間係数とタイミングを発生し、それ
に伴って、水平処理回路５、メモリ７、垂直処理回路１
１で走査線数変換を行う。このとき、走査線変換後の水
平同期信号の水平周波数を複数持つ場合には、水平周波
数の個数分のカウンタを持たなければならなかった。そ
こで、走査線変換後の水平同期信号を発生する水平カウ
ンタ１２は、基本的にアダー、セレクタ、Ｄ−ＦＦから
構成される１つカウンタからなっている。
【００１９】このカウンタは初期値（分周比）からイン
クリメントを始め、オーバーフローしたら、また初期値
からインクリメントを始めるという動作をする。このカ
ウンタがオーバーフローするタイミングが走査線変換後
の水平同期信号である。ここで、さらにこのカウンタの
初期値のセットと走査線変換後の水平同期信号のタイミ
ングを同期分離回路２の出力であるＶｓｙｎｃでも行う
ことにより、図５（ａ）の如く走査線数の変換が行われ
る。
クリメントを始め、オーバーフローしたら、また初期値
からインクリメントを始めるという動作をする。このカ
ウンタがオーバーフローするタイミングが走査線変換後
の水平同期信号である。ここで、さらにこのカウンタの
初期値のセットと走査線変換後の水平同期信号のタイミ
ングを同期分離回路２の出力であるＶｓｙｎｃでも行う
ことにより、図５（ａ）の如く走査線数の変換が行われ
る。
【００２０】かかる構成によれば、走査線変換後の水平
同期信号の発生を１つの水平カウンタで実現することが
出来る。
同期信号の発生を１つの水平カウンタで実現することが
出来る。
【００２１】（実施の形態２）次に、本発明の別の一実
施の形態について、図３を用いて説明する。図３は水平
カウンタ回路の内部の一例２を示した内部構成図であ
る。なお、前述した実施の形態と同じ構成については、
同じ符号を用い、説明を省略する。
施の形態について、図３を用いて説明する。図３は水平
カウンタ回路の内部の一例２を示した内部構成図であ
る。なお、前述した実施の形態と同じ構成については、
同じ符号を用い、説明を省略する。
【００２２】本発明の走査線変換装置の動作例を説明す
る。水平カウンタ１つで走査線変換後の水平同期信号に
複数の水平周波数持たせる場合に、液晶パネルの水平同
期信号のスペックより短い水平同期信号があると表示で
きない液晶パネルが存在する。そこで、走査線変換後の
水平同期信号を発生する水平カウンタ１２の初期値をセ
ットするタイミングをオーバーフロー時と同期分離回路
２の出力であるＶｓｙｎｃのタイミングで行い、出力す
る水平同期信号をオーバーフローのタイミングにするこ
とにより、図５（ｂ）の如く走査線数の変換が行われ
る。
る。水平カウンタ１つで走査線変換後の水平同期信号に
複数の水平周波数持たせる場合に、液晶パネルの水平同
期信号のスペックより短い水平同期信号があると表示で
きない液晶パネルが存在する。そこで、走査線変換後の
水平同期信号を発生する水平カウンタ１２の初期値をセ
ットするタイミングをオーバーフロー時と同期分離回路
２の出力であるＶｓｙｎｃのタイミングで行い、出力す
る水平同期信号をオーバーフローのタイミングにするこ
とにより、図５（ｂ）の如く走査線数の変換が行われ
る。
【００２３】かかる構成によれば、走査線変換後の全て
の水平同期信号が液晶パネルの水平同期信号のスペック
より長くなければならない液晶パネルに表示することが
出来る。
の水平同期信号が液晶パネルの水平同期信号のスペック
より長くなければならない液晶パネルに表示することが
出来る。
【００２４】
【発明の効果】以上のように、第１の発明での走査線変
換装置によれば、走査線変換後の水平同期信号の発生を
１つの水平カウンタで行うことが可能であり、小回路規
模で走査線変換が可能である。
換装置によれば、走査線変換後の水平同期信号の発生を
１つの水平カウンタで行うことが可能であり、小回路規
模で走査線変換が可能である。
【００２５】また、第２の発明では、表示する液晶パネ
ルに入力される全ての水平同期信号が、液晶パネルの水
平同期信号のスペックより長くなければならない場合に
も、問題なく表示可能である。
ルに入力される全ての水平同期信号が、液晶パネルの水
平同期信号のスペックより長くなければならない場合に
も、問題なく表示可能である。
【図１】本発明の一実施の形態による走査線変換装置の
構成を示すブロック図
構成を示すブロック図
【図２】同走査線変換装置の水平カウンタ回路の一構成
例を示す図
例を示す図
【図３】同走査線変換装置の水平カウンタ回路の他の構
成例を示す図
成例を示す図
【図４】従来の走査線変換装置の構成を示す図
【図５】走査線変換の画面上の状態を模式的に示した図
１ Ａ／Ｄ変換器
２ 同期分離回路
３ ＰＬＬ回路１
４ 分周カウンタ回路１
５ 水平処理回路
６ 水平処理タイミング発生回路
７ メモリ
８ ＰＬＬ回路２
９ 分周カウンタ回路２
１０ 垂直処理タイミング発生回路
１１ 垂直処理回路
１２ 水平カウンタ回路
１３ アダー
１４ セレクター
１５ Ｄ−ＦＦ
１６ ワンショット回路
１７ インバータ回路
１８ ＯＲ回路
１９ 走査線変換回路
２０ タイミング発生回路
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０９Ｇ 3/20 ６３２ Ｇ０９Ｇ 3/20 ６３２Ｃ
６３３ ６３３Ｅ
６５０ ６５０Ｂ
６５０Ｃ
Ｈ０４Ｎ 5/66 １０２ Ｈ０４Ｎ 5/66 １０２Ｂ
Ｆターム(参考） 5C006 AA01 AF03 AF04 AF23 AF42
AF44 AF47 AF72 AF81 AF84
BC12 BC16 BF02 BF06 BF22
BF23 BF24 BF26 BF27 BF28
BF49 FA04 FA08 FA16 FA42
FA43
5C058 AA06 BA35 BB04 BB08 BB11
BB19
5C080 AA10 BB05 DD23 EE17 GG08
GG12 GG15 GG17 JJ01 JJ02
JJ03
Claims (4)
- 【請求項１】 入力信号の走査線数を表示デバイスに応
じて変換する走査線変換装置であって、走査線変換後の
水平タイミング発生回路を垂直同期信号で強制リセット
し、１フレームの最終の１ラインのドット数を他のライ
ンより短くすることにより走査線変換を可能とすること
を特徴とする走査線変換装置。 - 【請求項２】 入力信号をデジタル映像信号に変換する
Ａ／Ｄ変換器と、前記入力信号から水平同期信号および
垂直同期信号を分離する同期分離回路と、前記同期分離
回路からの出力である水平同期信号と同期して第一のク
ロックを発生させる第一のＰＬＬ回路と、前記第一のＰ
ＬＬ回路の出力である第一のクロックの発振周波数を司
る第一の分周カウンタと、前記水平同期信号と同期して
第二のクロックを発生させる第二のＰＬＬ回路と、前記
第二のＰＬＬ回路の出力である第二のクロックの発振周
波数を司る第二の分周カウンタと、前記入力信号の水平
方向のドット数変換を行う際の補間演算に用いる補間係
数と補間タイミングを発生する水平処理タイミング発生
回路と、前記水平処理タイミング発生回路からの出力で
ある補間係数と補間タイミングから補間演算を行う水平
処理回路と、前記水平処理回路の出力である補間演算後
のデータを第一のクロックで書き込み、第二のクロック
で読み出すメモリと、走査線変換後水平同期信号から垂
直方向の補間演算に用いる補間係数と補間タイミングを
発生する垂直処理タイミング発生回路と、前記垂直処理
タイミング発生回路からの出力である補間係数と補間タ
イミングから垂直方向の補間演算を行う垂直処理とを備
えた走査線変換装置であって、前記第二のＰＬＬ回路の
出力である第二のクロックで動作し、前記同期分離回路
の出力である垂直同期信号でリセットする分周カウンタ
により、走査線変換後の水平同期信号を１フレーム中最
後の１Ｈだけ短く発生させる水平カウンタ１を備えたこ
とを特徴とする走査線変換装置。 - 【請求項３】 入力信号の走査線数を表示デバイスに応
じて変換する走査線変換装置であって、１フレームの最
終の１ラインのドット数を他のラインより長くすること
によって、１フレーム中の全ての水平周期が必ず液晶パ
ネルのスペック上の１Ｈ周期以上でなければならない液
晶パネルに対応することを特徴とする走査線変換装置。 - 【請求項４】 入力信号をデジタル映像信号に変換する
Ａ／Ｄ変換器と、前記入力信号から水平同期信号および
垂直同期信号を分離する同期分離回路と、前記同期分離
回路からの出力である水平同期信号と同期して第一のク
ロックを発生させる第一のＰＬＬ回路と、前記第一のＰ
ＬＬ回路の出力である第一のクロックの発振周波数を司
る第一の分周カウンタと、前記水平同期信号と同期して
第二のクロックを発生させる第二のＰＬＬ回路と、前記
第二のＰＬＬ回路の出力である第二のクロックの発振周
波数を司る第二の分周カウンタと、前記入力信号の水平
方向のドット数変換を行う際の補間演算に用いる補間係
数と補間タイミングを発生する水平処理タイミング発生
回路と、前記水平処理タイミング発生回路からの出力で
ある補間係数と補間タイミングから補間演算を行う水平
処理回路と、前記水平処理回路の出力である補間演算後
のデータを第一のクロックで書き込み、第二のクロック
で読み出すメモリと、走査線変換後水平同期信号から垂
直方向の補間演算に用いる補間係数と補間タイミングを
発生する垂直処理タイミング発生回路と、前記垂直処理
タイミング発生回路からの出力である補間係数と補間タ
イミングから垂直方向の補間演算を行う垂直処理とを備
えた走査線変換装置であって、前記第二のＰＬＬ回路の
出力である第二のクロックで動作し、前記同期分離回路
の出力である垂直同期信号で初期値のみセットし直す分
周カウンタにより、走査線変換後の水平同期信号を１フ
レーム中最後の１Ｈだけ長く発生させる水平カウンタ２
を備えたことを特徴とする走査線変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002136655A JP4239475B2 (ja) | 2002-05-13 | 2002-05-13 | 走査線変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002136655A JP4239475B2 (ja) | 2002-05-13 | 2002-05-13 | 走査線変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003330427A true JP2003330427A (ja) | 2003-11-19 |
| JP4239475B2 JP4239475B2 (ja) | 2009-03-18 |
Family
ID=29698619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002136655A Expired - Fee Related JP4239475B2 (ja) | 2002-05-13 | 2002-05-13 | 走査線変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4239475B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013535026A (ja) * | 2011-05-19 | 2013-09-09 | アナロジックス（チャイナ） セミコンダクター インコーポレイティッド | タイミングコントローラ及びそれを備える液晶ディスプレイ |
-
2002
- 2002-05-13 JP JP2002136655A patent/JP4239475B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013535026A (ja) * | 2011-05-19 | 2013-09-09 | アナロジックス（チャイナ） セミコンダクター インコーポレイティッド | タイミングコントローラ及びそれを備える液晶ディスプレイ |
| US9069397B2 (en) | 2011-05-19 | 2015-06-30 | Analogix (China) Semiconductor, Inc. | Timing controller and liquid crystal display comprising the timing controller |
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| Publication number | Publication date |
|---|---|
| JP4239475B2 (ja) | 2009-03-18 |
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