JP2002352583A - 同期式半導体メモリ装置のデータ入力回路及びデータ入力方法 - Google Patents

同期式半導体メモリ装置のデータ入力回路及びデータ入力方法

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JP2002352583A JP2002130140A JP2002130140A JP2002352583A JP 2002352583 A JP2002352583 A JP 2002352583A JP 2002130140 A JP2002130140 A JP 2002130140A JP 2002130140 A JP2002130140 A JP 2002130140A JP 2002352583 A JP2002352583 A JP 2002352583A
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Abstract

(57)【要約】 【課題】 同期式半導体メモリ装置のデータ入力回路及
びデータ入力方法を提供する。 【解決手段】 同期式半導体メモリ装置に記入されるデ
ータを受信する回路は、内部ストローブ信号の遷移に基
づいてｎビットデータを受信するラッチを有する第１セ
ットと、外部ストローブ信号の立下りエッジの個数を計
数して計数信号を出力するカウンタと、前記カウンタか
ら出力される前記計数信号を受信して指示信号を出力す
る指示信号発生回路と、前記第１セットのラッチの出力
信号を受信するラッチを有する第２セットと、前記第２
セットのラッチの出力信号を受信するラッチを有する第
３セットとを具備し、前記第２セットのラッチは前記指
示信号によってクロックされ、前記第３セットのラッチ
はシステムクロックから由来したクロック信号によって
クロックされる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、より詳細には同期式半導体メモリ装置のデータ入
力回路及びデータ入力方法に関する。
【０００２】
【従来の技術】ＤＲＡＭの動作速度を向上させるために
外部のシステムクロックに同期して動作する同期式ＤＲ
ＡＭ（ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ；以下‘ＳＤ
ＲＡＭ’という）が開発された。またデータ処理速度を
さらに向上させるために一クロックの立上りエッジ及び
立下りエッジに同期してデータを処理する二重データ率
（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ；以下‘ＤＤＲ’と
いう）ＳＤＲＡＭとラムバスＤＲＡＭが開発された。
【０００３】ＤＤＲ ＳＤＲＡＭの場合、データが高速
で伝送されるのでソースシンクロナスインターフェース
を使用する。これはデータの入出力がデータソースでデ
ータと共に作られたデータストローブ信号（ｄａｔａ
ｓｔｒｏｂｅ ｓｉｇｎａｌ：以下‘ＤＱＳ’という）
に同期されて伝えられることを意味する。米国特許６,
０７８,５４６号は、クロック信号とデータストローブ
信号とに応答して同期式半導体メモリ装置にデータを記
入できるＤＤＲ入力回路を具備する同期式半導体メモリ
装置を記載している。
【０００４】図１は、クロック信号またはデータストロ
ーブ信号に同期してデータ対を貯蔵できる米国特許６,
０７８,５４６号に記載された入力回路を示す。図１を
参照すれば、外部から供給されるデータストローブ信号
ＤＳはデータ記入動作中に受信される。第１エッジ検出
回路３００は、データストローブ信号ＤＳのエッジを検
出して、データストローブ信号ＤＳの立上りエッジと立
下りエッジとに各々同期した第１内部ストローブ信号Ｄ
Ｓ１と第２内部ストローブ信号ＤＳ２とを発生する。
【０００５】第１内部ストローブ信号ＤＳ１は、データ
レジスタ３０３ａに奇数データをストローブするために
使われ、第２内部ストローブ信号ＤＳ２はデータレジス
タ３０３ｂに偶数データをストローブするために使われ
る。第２エッジ検出回路３０１は、システムクロックＣ
ＬＫの活性エッジを検出する。遅延回路３０４は第２エ
ッジ検出回路３０１の出力を遅延させ、遅延されたクロ
ック信号ＣＬＫＤはデータレジスタ３０３ａ、３０３ｂ
の出力データを記入ドライバ３０５に出力させるために
使われる。
【０００６】図２はデータレジスタ３０３の構造を示
す。図２を参照すれば、データ対の最初のデータまたは
奇数データは単位セルＲ１に入力される。単位セルＲ１
の出力は単位セルＲ２に入力される。単位セルＲ３は前
記データ対の二番目のデータまたは偶数データを受信す
る。単位セルＲ２、Ｒ３はストローブ信号ＤＳ２（∧Ｗ
Ｒ）と相補ストローブ信号／ＤＳ２（∧ＷＲ）とに応答
して最初にストローブされる。
【０００７】ＤＳ２（∧ＷＲ）はストローブ信号ＤＳ２
と前記ストローブ信号を前記記入動作に同期させるため
の記入パルスとの積である。奇数及び偶数データ対は遅
延クロック信号ＣＬＫＤにクロッキングされて出力され
る。図３は、図１の半導体メモリ装置のデータ記入動作
のタイミング図である。タイミング図は入力される４ビ
ットデータストリングに対するストローブとクロック動
作とを示す。貯蔵セルＲ１は内部データストローブ信号
ＤＳ１、／ＤＳ１に同期して前記データストリングの奇
数データＤ０、Ｄ２を貯蔵する。内部データストローブ
信号ＤＳ１、／ＤＳ１は互いに相補的な信号である。
【０００８】貯蔵セルＲ３は内部データストローブ信号
ＤＳ２、／ＤＳ２に同期して前記データストリングの偶
数番データＤ１、Ｄ３を貯蔵する。内部データストロー
ブ信号ＤＳ２、／ＤＳ２は互いに相補的な信号である。
記入ドライバ３０５ａ、３０５ｂは記入命令ＷＲが発生
した後、外部クロック信号ＣＬＫが最初に活性化される
時に活性化される。ケースＩ（ＣＡＳＥＩ）は、基準ク
ロック信号ＣＬＫ（０）が入力された後に、データが有
効なデータストローブ信号と共にレジスタ回路３０３に
到達することを示す。すなわち、ケースＩで、ｔＤＱＳ
Ｓの値は最大である。
【０００９】ケースII（ＣＡＳＥII）は、基準クロック
信号ＣＬＫ（０）が入力される前にデータが有効なデー
タストローブ信号と共にレジスタ回路３０３に到達する
ことを示す。すなわち、ケースIIでｔＤＱＳＳの値は最
小である。メモリ装置の動作速度が速くなるにつれて、
外部システムクロックとデータストローブ信号ＤＳとの
間のタイミングマージンは次第に短くなる。したがっ
て、増加したタイミングマージンを有し、データストリ
ングを同期式メモリ装置に記入できるシステムと方法と
が必要である。
【００１０】
【課題が解決しようとする課題】したがって本発明が解
決しようとする技術的な課題は、データがデータストロ
ーブ信号に同期して入力された後、外部クロック信号に
再同期してメモリアレイに記入される場合、前記データ
ストローブ信号と外部クロック信号との間にタイミング
マージンを増加させ、安定的にＮビットのデータをラッ
チするデータ入力回路及びデータ入力方法を提供するこ
とである。
【００１１】
【課題を解決するための手段】前記課題を解決するため
の、本発明の一実施例による同期式半導体メモリ装置に
記入されるデータを受信する回路は、外部ストローブ信
号に基づいてＳ（ｎ）個の内部ストローブを発生するた
めのフリップフロップ及び多数個の論理ゲートを具備す
るストローブ発生回路と、Ｓ（ｎ）番目内部ストローブ
によってクロックされるラッチを具備する少なくとも一
つのセットと前記一つのセットから出力される出力信号
を受信するためのラッチを具備する他のセットとを含む
ｎビットデータを受信する多数個のラッチと、前記他の
セットのラッチの出力信号を受信し、外部クロックのク
ロッキング制御下で前記同期式半導体メモリ装置のメモ
リセルで前記ｎビットデータをドライビングするデータ
記入ドライバとを具備し、前記Ｓ（ｎ）個の内部ストロ
ーブの各々は前記外部ストローブ信号に応答して順次発
生するラッチ−トリガリング−遷移を有し、前記他のセ
ットのラッチは外部クロック信号より長い周期を有する
内部クロック信号によってクロックされる。
【００１２】前記データ受信回路は、前記他のセットの
ラッチをクロッキングするための前記内部クロック信号
を得るための外部クロック信号を２分周する周波数分周
回路をさらに具備する。前記多数個のラッチは、ｎビッ
トデータの（ｎ−１）ビットの各々を受信するためのＬ
（ｎ−１）個のラッチを有する第１セットと、前記第１
セットの出力信号及び前記ｎ番目ビットデータの各々を
受信できるラッチを有する第２セットと、前記第２セッ
トの出力信号の各々を受信するためのラッチを有する第
３セットとを具備し、前記第１セットの各ラッチはＳ
（ｎ−１）個の内部ストローブの各々によってクロック
され、前記第２セットのラッチはＳ（ｎ）番目内部スト
ローブによってクロックされ、前記第３セットのラッチ
は前記内部クロック信号によってクロックされ、前記外
部クロック信号は外部メモリコントローラから由来す
る。
【００１３】前記データ受信回路は、前記ラッチを有す
る第３セットをクロッキングするための前記クロック信
号を得るために前記外部クロック信号を２分周する周波
数分周回路をさらに具備する。前記ストローブ発生回路
内にある前記フリップフロップは前記外部ストローブ信
号を２分周するための周波数分周回路で実現され、前記
フリップフロップの相補出力は前記Ｓ（ｎ）個の内部ス
トローブを発生するための４つの論理和ゲートの入力で
供給される。前記半導体メモリ装置はＤＤＲ ＳＤＲＡ
Ｍであり、前記（ｎ）は４であることが望ましい。
【００１４】また、同期式半導体メモリ装置に記入され
るデータを受信する回路は、内部ストローブ信号の遷移
に基づいてｎビットデータを受信するラッチを有する第
１セットと、前記内部ストローブ信号の遷移の個数を計
数し、内部ストローブ信号のストリングの最後を計数し
て指示信号を出力するカウンタと、前記第１セットの出
力信号を受信するラッチを有する第２セットと、前記第
２セットの出力信号を受信するラッチを有する第３セッ
トとを具備し、前記第２セットのラッチは前記指示信号
によってクロックされ、前記第３セットのラッチはシス
テムクロックから由来したクロック信号によってクロッ
クされる。
【００１５】前記カウンタは、前記システムクロックか
ら由来した第１クロックによってクロックされ、前記第
１クロックは、前記システムクロックの立下りエッジか
ら由来する。前記カウンタをリセットさせるためのカウ
ンタリセット信号は、記入命令後に発生する前記システ
ムクロックの立下りエッジに基づいて発生する。前記第
１セットは、前記内部ストローブ信号によるクロッキン
グ制御下でｎビットデータを直列に受信する。前記第２
セットは、ラッチされたｎビットデータを並列に受信す
る。
【００１６】前記指示信号は、前記内部ストローブ信号
の２つの遷移を検出してすぐ前記カウンタによって出力
され、前記（ｎ）は４である。前記クロック信号は、前
記システムクロックを２分周して発生する。前記（ｎ）
が４である場合、前記第１セットの少なくとも一つのラ
ッチはｎビットデータの第１及び第３番目データを直列
にシフトさせる。前記内部ストローブ信号は外部データ
ストローブ信号の立下りエッジに応答して発生する。
【００１７】そして、本発明による同期式半導体メモリ
装置に記入されるデータを受信する回路は、内部ストロ
ーブ信号の遷移に基づいてｎビットデータを受信するラ
ッチを有する第１セットと、外部ストローブ信号の立下
りエッジの個数を計数して計数信号を出力するカウンタ
と、前記カウンタから出力される前記計数信号を受信し
て指示信号を出力する指示信号発生回路と、前記第１セ
ットのラッチの出力信号を受信するラッチを有する第２
セットと、前記第２セットのラッチの出力信号を受信す
るラッチを有する第３セットとを具備し、前記第２セッ
トのラッチは前記指示信号によってクロックされ、前記
第３セットのラッチはシステムクロックから由来したク
ロック信号によってクロックされる。
【００１８】前記カウンタは、前記システムクロックか
ら由来した第１クロックによってクロックされる。前記
第１クロックは、前記システムクロックの立下りエッジ
から由来する。前記カウンタをリセットさせるためのカ
ウンタリセット信号は記入命令後に発生する前記システ
ムクロックの立下りエッジに基づいて発生する。前記ク
ロック信号は前記システムクロックを２分周して発生す
る。
【００１９】本発明による同期式半導体メモリ装置に記
入されるデータを受信する回路は、データストローブバ
ッファによってバッファリングされた第１内部ストロー
ブ信号の遷移に基づいてｎビットデータを受信するラッ
チを具備する第１セットと、前記データストローブバッ
ファから出力された第２内部ストローブ信号の立上りエ
ッジの個数を計数して計数信号を出力するカウンタと、
前記カウンタから出力される前記計数信号を受信して指
示信号を出力する指示信号発生回路と、前記第１セット
のラッチの出力信号を受信するためのラッチを具備する
第２セットと、前記第２セットのラッチの出力信号を受
信するためのラッチを具備する第３セットとを具備し、
前記第２セットのラッチは前記指示信号によってクロッ
クされ、前記第３セットのラッチはシステムクロックか
ら由来したクロック信号によってクロックされる。
【００２０】前記カウンタは、前記システムクロックか
ら由来した第１クロックによってクロックされる。前記
第１クロックは、前記システムクロックの立下りエッジ
から由来する。前記カウンタをリセットさせるためのカ
ウンタリセット信号は、記入命令が入力された後に発生
する前記システムクロックの立下りエッジに基づいて発
生する。前記クロック信号は、前記システムクロックを
２分周して発生する。
【００２１】本発明による外部クロック信号に同期され
てデータをアクセスする半導体メモリ装置は、データス
トローブ信号に応答して少なくとも４ビットの直列デー
タを少なくとも４ビットの並列データで出力する変換回
路と、第１クロック信号に応答して前記４ビットの並列
データを受信して前記第１クロック信号に応答して前記
４ビットの並列データをデータ記入回路に出力するラッ
チ回路を具備し、前記４ビットの並列データの各々は少
なくとも前記外部クロック信号の２クロックサイクルに
相応する有効データウィンドウを有する。
【００２２】前記半導体メモリ装置は、クロックバッフ
ァから出力される内部クロック信号を分周して前記第１
クロック信号を出力する分周回路をさらに具備する。そ
して、クロック信号の上上り及び立下りエッジに同期し
てデータをアクセスする半導体メモリ装置は、第１デー
タストローブ信号を分周して第２データストローブ信号
を発生する分周回路と、前記第１データストローブ信号
と前記第２データストローブ信号とを受信して多数個の
内部ストローブ信号を発生する多数個の内部ストローブ
信号発生回路と、前記多数個の内部ストローブ信号の各
々に同期して受信された多数個の直列データを連続的に
ラッチする多数個の第１ラッチ回路と、前記多数個の内
部ストローブ信号のうち一つのストローブ信号に同期し
て前記第１ラッチ回路から出力されるデータを受信して
貯蔵する第１ラッチ回路と、所定のクロック信号に応答
して前記第２ラッチ回路から出力されるデータを受信
し、前記受信されたデータをデータバスラインに伝送す
る出力回路とを具備する。
【００２３】前記半導体メモリ装置は、第１クロック信
号を分周して第２クロック信号を発生する第２分周回路
と、前記第２クロック信号に応答して前記第２ラッチ回
路の出力信号をデータバスラインに伝送する出力回路と
をさらに具備する。データを半導体メモリ装置に入力す
るデータ入力回路は、データストローブ信号の上上り及
び立下りエッジに同期して直列データを並列データに変
換する変換回路と、前記データストローブ信号と内部ク
ロック信号とを受信し、前記データストローブ信号がイ
ネーブルされる区間で前記データストローブ信号のパル
ス数を計数し、前記データストローブ信号のパルス数に
相応する計数信号を出力するデータストローブカウンタ
と、前記計数信号に応答して前記変換回路の出力データ
を受信してラッチする第１ラッチ回路と、前記内部クロ
ック信号に応答して前記第１ラッチ回路の出力データを
受信してラッチする第２ラッチ回路とを具備する。
【００２４】前記データストローブカウンタは、記入命
令信号を受信して有効データストローブ信号が入力され
た後に発生する前記内部クロック信号の第１遷移に応答
して初期化される。前記データ入力回路は、前記計数信
号を受信して前記第１ラッチ回路をクロッキングするた
めの指示信号を出力する指示信号発生回路をさらに具備
する。前記変換回路は、前記データストローブ信号に応
答して前記直列データの奇数データをラッチする第３ラ
ッチ回路と、前記データストローブ信号に応答して前記
直列データの偶数番号目データをラッチする第４ラッチ
回路とを具備し、前記計数信号は前記データストローブ
信号がイネーブルされる区間で前記データストローブ信
号の立下りエッジの個数を計数して発生する。
【００２５】本発明によるデータ入力回路は、データス
トローブ信号の第１パルス信号の立上りエッジに応答し
て入力される第１データをラッチするための第１レジス
タ、前記第１パルス信号の立下りエッジに応答して前記
第１レジスタの出力データを受信して貯蔵する第２レジ
スタ、前記データストローブ信号の第２パルス信号の立
上りエッジに応答して前記第２データを受信して貯蔵す
る第３レジスタ、及び前記第２パルス信号の立下りエッ
ジに応答して前記第３レジスタの出力データを受信して
貯蔵する第４レジスタを具備する第１ラッチ回路と、前
記データストローブ信号の前記第１パルス信号の前記立
下りエッジに応答して入力される第２データをラッチす
るための第５レジスタ、前記データストローブ信号の前
記第２パルス信号の立上りエッジに応答して前記第５レ
ジスタの出力データを受信して貯蔵する第６レジスタ、
及び前記第２パルス信号の立下りエッジに応答して前記
第６レジスタのデータを受信して貯蔵する第７レジスタ
を具備する第２ラッチ回路と、前記データストローブ信
号の前記第２パルス信号の前記立上りエッジに応答して
入力された第３データを前記第１レジスタと前記第２レ
ジスタとを介して前記第３レジスタに貯蔵し、前記デー
タストローブ信号の前記第２パルス信号の前記立下りエ
ッジに応答して入力された第４データを前記第５レジス
タを介して前記第６レジスタに貯蔵し、前記データスト
ローブ信号の前記第２パルス信号の前記立下りエッジに
応答して発生した指示信号に応答して前記第１ラッチ回
路の前記第４レジスタから出力されるデータを受信して
貯蔵するための第３ラッチ回路と、前記指示信号に応答
して前記第２ラッチ回路の前記第７レジスタに貯蔵され
たデータを受信して貯蔵する第４ラッチ回路と、前記指
示信号に応答して前記第１ラッチ回路の前記第３レジス
タに貯蔵されたデータを受信して貯蔵する第５ラッチ回
路と、前記指示信号に応答して前記第２ラッチ回路の前
記第６レジスタに貯蔵されたデータを受信して貯蔵する
第６ラッチ回路とを具備する。
【００２６】本発明による半導体メモリ装置にデータを
入力するデータ入力方法は、データストローブ信号に同
期されてＮビット直列データをＮビット並列データに変
換する段階と、前記データストローブ信号の最後の立下
りエッジ後に出力された所定の信号に応答して前記Ｎビ
ットの並列データを第１回路に伝送する段階と、外部ク
ロックから由来したクロック信号に応答して前記第１回
路のＮビット並列データを第２回路に出力する段階とを
具備する。前記所定の信号は、カウンタから発生した計
数信号から由来する。前記クロック信号は、前記外部ク
ロック信号を分周して発生する。
【００２７】
【発明の実施の形態】本発明と本発明の動作上の利点及
び本発明の実施によって達成される目的を十分に理解す
るためには、本発明の望ましい実施例を例示する添付図
面及び添付図面に記載された内容を参照せねばならな
い。以下、添付した図面を参照して本発明の望ましい実
施例を説明することによって、本発明を詳細に説明す
る。各図面に提示された同一の参照符号は同一の部材を
示す。
【００２８】図４は本発明の第１実施例によるデータプ
リフェッチシステムのブロック図である。図４を参照す
れば、データプリフェッチシステム１００はクロックバ
ッファ１１０、データストローブバッファ１３０、デー
タ入力バッファ１５０、データ入力回路１７０及びデー
タ入力ドライバ１９０を具備する。クロックバッファ１
１０は、外部クロック信号ＣＬＫの第１エッジに応答し
て内部クロック信号ＰＣＬＫを発生させ、データストロ
ーブバッファ１３０はデータストローブ信号ＤＱＳをバ
ッファリングして第１内部データストローブ信号ＰＤＳ
ｂ０を発生させる。
【００２９】データ入力バッファ１５０は、Ｎビットの
データストリングを有する外部データＤＩＮをバッファ
リングしてＮビットのデータストリングを有する内部デ
ータＰＤＩＮを発生させ、データ入力回路１７０は、内
部クロック信号ＰＣＬＫ及び第１内部データストローブ
信号ＰＤＳｂ０に応答してＮビットのシリアルデータＰ
ＤＩＮをＮビットの並列データに変換する。データ入力
ドライバ１９０は、データ入力回路１７０の出力信号を
メモリセルアレイ（図示せず）にドライビングする。
【００３０】図５は、図４に示されたデータ入力回路の
回路図である。データ入力回路１７０は、４ビットプリ
フェッチで動作する直列入力−並列出力回路である。デ
ータ入力バッファ１５０によってバッファリングされた
４ビット直列データＰＤＩＮは、データ入力回路１７０
に入力される。
【００３１】データ入力回路１７０は、第１内部データ
ストローブ信号ＰＤＳｂ０の立上りエッジ及び立下りエ
ッジに同期して４ビット直列データを４ビット並列デー
タに変換する。４ビット並列データは、システムクロッ
クから由来したクロック信号に応答してメモリアレイに
記入される。図５を参照すれば、データ入力回路１７０
は、第１ラッチ回路１０、論理回路２０、第２ラッチ回
路３０、出力回路４０及びクロック周波数分周回路５０
を具備する。
【００３２】図６は図５に示されたデータ入力回路の記
入動作のタイミング図である。以下図５及び図６を参照
して、本発明の実施例による４ビットプリフェッチデー
タ入力回路１７０のデータ記入動作を詳細に説明する。
【００３３】論理回路２０は、内部データストローブ分
周回路２０ａ及び多数個の論理ゲート１、３、５及び７
を具備する。内部データストローブ分周回路２０ａは、
第１内部データストローブ信号ＰＤＳｂ０の周波数を２
分周するフリップフロップで構成される。第１内部デー
タストローブ信号ＰＤＳｂ０は、前記フリップフロップ
のクロック入力端に入力されて第２内部データストロー
ブ信号ＰＤＳｂ１を出力する。
【００３４】メモリコントローラ（図示せず）から発生
した記入イネーブル信号ＰＤＩＮ＿ｅｎが活性化（例え
ば論理ハイ）された場合、内部データストローブ分周回
路２０ａは第１内部ＤＳ ＰＤＳｂ０に応答して第２内
部データストローブ信号ＰＤＳｂ１を発生させる。内部
データストローブ分周回路２０ａは、Ｄフリップフロッ
プで構成されることが望ましく、Ｄフリップフロップ２
０ａの入力端ＤとＤフリップフロップ２０ａの第２出力
端ＱＢとは互いに電気的に接続される。内部データスト
ローブ分周回路２０ａの多様な変形は当業者であれば容
易にできる。
【００３５】論理ゲート２０は、Ｎ個の内部ストローブ
信号を発生させるための多数個の論理ゲートを具備す
る。Ｎはデータ入力バッファに入力されるデータのビッ
トと同数である。本発明の実施例では４つの論理和ＡＮ
Ｄゲートが使われる。各論理和ゲートは、第１及び第２
内部データストローブ信号ＰＤＳｂ０、ＰＤＳｂ１とこ
れらの相補信号ＰＤＳｂ０ｂ、ＰＤＳｂ１ｂとの４個の
組合わせのうち一つの信号が入力される。
【００３６】すなわち、論理ゲート１は、第１内部デー
タストローブ信号ＰＤＳｂ０及び第２内部データストロ
ーブ信号ＰＤＳｂ１を論理積して第３内部データストロ
ーブ信号ＰＤＳ０を出力し、論理ゲート３は、第１内部
データストローブ信号ＰＤＳｂ０を反転させた信号ＰＤ
Ｓｂ０ｂと第２内部データストローブ信号ＰＤＳｂ１と
を論理積して第４内部データストローブ信号ＰＤＳ１を
出力する。
【００３７】また、論理ゲート５は、第１内部データス
トローブ信号ＰＤＳｂ０及び第２内部データストローブ
信号ＰＤＳｂ１を反転させた信号ＰＤＳｂ１ｂを論理積
して第５内部データストローブ信号ＰＤＳ２を出力し、
論理ゲート７は、第１内部データストローブ信号ＰＤＳ
ｂ０を反転させた信号ＰＤＳｂ０ｂと第２内部データス
トローブ信号ＰＤＳｂ１を反転させた信号ＰＤＳｂ１ｂ
とを論理積して第６内部データストローブ信号ＰＤＳ１
を出力する。
【００３８】論理ゲート１、３、５、７の各々の出力信
号である第３内部データストローブ信号ないし第６内部
データストローブ信号ＰＤＳ０ないしＰＤＳ３は、第１
内部データストローブ信号ＰＤＳｂ０を４分周した周波
数を有する。すなわち、第３内部データストローブ信号
ないし第６内部データストローブ信号ＰＤＳ０ないしＰ
ＤＳ３に応答して動作するデータ入力回路１７０の電力
消耗は減少し、データ入力回路１７０の再同期に要求さ
れるタイミングマージンは増加する。
【００３９】第１ラッチ回路１０はＮ個のフリップフロ
ップ（本発明の場合にＮは４）、すなわち、Ｄフリップ
フロップ１０ａ、１０ｂ、１０ｃ及び１０ｄを具備す
る。Ｄフリップフロップ１０ａ、１０ｂ、１０ｃ及び１
０ｄの各々は記入イネーブル信号ＰＤＩＮ＿ｅｎが活性
化された場合、第３内部データストローブ信号ないし第
６内部データストローブ信号ＰＤＳ０ないしＰＤＳ３の
立上りエッジに応答して第１ラッチ回路１０で入力され
るＮビットデータストリングＰＤｉｎの一つずつを各々
ラッチする。しかし、Ｄフリップフロップ１０ａ、１０
ｂ、１０ｃ及び１０ｄの各々は、記入イネーブル信号Ｐ
ＤＩＮ＿ｅｎが非活性化（例えば論理‘ロー’）される
時リセットされる。
【００４０】次に、第１ラッチ回路１０の動作を詳細に
説明する。まず、Ｄフリップフロップ１０ａは、第３内
部データストローブ信号ＰＤＳ０の立上りエッジに応答
して４ビットデータストリングＰＤＩＮの最初のデータ
Ｄ０をラッチし、Ｄフリップフロップ１０ｂは第４内部
データストローブ信号ＰＤＳ１の立上りエッジに応答し
て４ビットデータストリングＰＤＩＮの二番目のデータ
Ｄ１をラッチする。
【００４１】Ｄフリップフロップ１０ｃは、第５内部デ
ータストローブ信号ＰＤＳ２の立上りエッジに応答して
データストリングＰＤＩＮの三番目のデータＤ２をラッ
チし、Ｄフリップフロップ１０ｄは、第６内部データス
トローブ信号ＰＤＳ３の立上りエッジに応答してデータ
ストリングＰＤＩＮの４番目のデータＤ３をラッチす
る。
【００４２】第２ラッチ回路３０は、多数個のラッチ回
路、例えばＤフリップフロップ３０ａ、３０ｂ、及び３
０ｃを具備する。第２ラッチ回路３０は、第６（または
最後の内部データストローブ信号ＰＤＳ３の立上りエッ
ジに応答してラッチ回路１０ａ、１０ｂ及び１０ｃの出
力信号をラッチする。したがって、第２ラッチ回路３０
の出力信号Ｄｉ０ＤないしＤｉ２Ｄは、内部クロック信
号ＰＣＬＫの２クロックサイクルに相応する有効データ
ウィンドウを有することができる。
【００４３】クロック周波数分周回路５０は、第２命令
信号ＰＣＡＳに応答して内部クロック信号ＰＣＬＫを受
信し、内部クロック信号ＰＣＬＫを２分周したクロック
信号ＰＣＬＫ２Ｔを出力する。内部クロック信号ＰＣＬ
Ｋは、システムクロックから由来してシステムクロック
と同期される。第２命令信号ＰＣＡＳは、コラムアドレ
スストローブＣＡＳに応答して半導体メモリ装置から発
生する。
【００４４】出力回路４０は、記入イネーブル信号ＰＤ
ＩＮ＿ｅｎが活性化される時、クロック信号ＰＣＬＫ２
Ｔに応答して４ビット並列データをデータ記入ドライバ
１９０に出力する。図６を参照すれば、ケースＩ（ＣＡ
ＳＥＩ）は内部クロック信号ＰＣＬＫとデータストロー
ブ信号ＤＱＳとのタイミングマージンを示す規格ｔＤＱ
ＳＳが最大ｔＤＱＳＳｍａｘの場合を示し、ケースII
（ＣＡＳＥII）はｔＤＱＳＳが最小ｔＤＱＳＳｍｉｎの
場合を示す。
【００４５】図５及び図６を参照すれば、論理回路２０
から発生した第３内部データストローブ信号ないし第６
内部データストローブ信号ＰＤＳ０ないしＰＤＳ３は、
順次活性化される。ＰＳＤ０はＰＤＳｂ０とＰＤＳｂ１
とが同時にハイの場合に活性化され、ＰＳＤ１はＰＤＳ
ｂ０ｂとＰＤＳｂ１とが同時にハイの場合に活性化さ
れ、ＰＳＤ２はＰＤＳｂ０とＰＤＳｂ１ｂとが同時にハ
イの場合に活性化され、ＰＳＤ３はＰＤＳｂ０ｂとＰＤ
Ｓｂ１ｂとが同時にハイの場合に活性化される。
【００４６】データＰＤＩＮを構成するＤ０ないしＤ３
の各々は、第３内部データストローブ信号ないし第６内
部データストローブ信号ＰＤＳ０ないしＰＤＳ３の各々
に応答して第１ラッチ回路１０にラッチされる。最後の
内部データストローブ信号ＰＤＳ３に応答して第２ラッ
チ回路３０は、データＤ０ないしＤ３を出力する。
【００４７】本発明の実施例による半導体メモリ装置
で、各データウィンドウ、すなわち、ｔＤＱＳＳｍａｘ
とｔＤＱＳＳｍｉｎとの間は内部クロック信号ＰＣＬＫ
の２クロックサイクルに対応する。すなわち、内部クロ
ック信号ＰＣＬＫとデータストローブＤＱＳとの間のタ
イミングマージンは増加する。データストローブ信号に
同期して２（ｎ＋１）の直列データを２（ｎ＋１）の並
列データに変換するデータ入力回路が図７に示される。
図７を参照すれば、データプリフェッチシステムは、ｔ
ＤＱＳＳが最小から最大まで変化する場合にも、ｔＤＱ
ＳＳの変化に関係なく有効データを安定的にフェッチで
きる構造である。
【００４８】図７を参照すれば、データプリフェッチシ
ステム２００はクロックバッファ２１０、データストロ
ーブバッファ２２０、データ入力バッファ２３０、デー
タストローブカウンタ２４０、指示信号発生回路２５
０、データ入力回路２６０及びデータ入力ドライバ２７
０を具備する。
【００４９】クロックバッファ２１０は、外部クロック
信号ＣＬＫの立上りエッジに応答して第１内部クロック
ＰＣＬＫを発生し、外部クロック信号ＣＬＫの立下りエ
ッジに応答して第２内部クロックＰＣＬＫＢを発生させ
る。第１内部クロックＰＣＬＫと第２内部クロックＰＣ
ＬＫＢとはパルスでありうる。データストローブバッフ
ァ２２０は、データストローブ信号ＤＱＳをバッファリ
ングして第１内部データストローブ信号ＰＤＳＤを発生
し、データストローブ信号ＤＱＳの立下りエッジに応答
して第２内部データストローブ信号ＰＤＳＢＰを発生さ
せる。第２内部データストローブ信号ＰＤＳＢＰは、ス
トローブ信号またはパルスでありうる。
【００５０】データ入力バッファ２３０は、Ｎビットの
データストリングＤＩＮをバッファリングする。図７及
び図８に示されるように、カウンタリセット信号ＣＮＴ
ＲＳＴは、記入命令後の第２内部クロック信号ＰＣＬＫ
Ｂの相応エッジに応答してデータストローブカウンタ２
４０を初期化させるために発生する。データストローブ
カウンタ２４０を活性化させるためのカウンタイネーブ
ル信号ＣＮＴＥＮは、カウンタリセット信号ＣＮＴＲＳ
Ｔの立上りエッジに応答して発生する。
【００５１】データストローブカウンタ２４０は、カウ
ンタリセット信号ＣＮＴＲＳＴが活性化される区間中
に、第２内部データストローブ信号ＰＤＳＢＰの立上り
エッジの個数を計数し、第２内部データストローブ信号
ＰＤＳＢＰの立上りエッジの個数に相応する第１計数信
号ＣＮＴ０を発生する。データストローブカウンタ２４
０は、第２内部データストローブ信号ＰＤＳＢＰの第２
立上りエッジに応答して非活性化される。データストロ
ーブカウンタ２４０は、第１計数信号ＣＮＴ０の非活性
化に応答して第２計数信号ＣＮＴ１を発生しうる。
【００５２】カウンタイネーブル信号ＣＮＴＥＮは、活
性化された第２計数信号ＣＮＴ１に応答して非活性化さ
れたり、第１計数信号ＣＮＴ０の非活性化に応答して非
活性化されうる。カウンタイネーブル信号ＣＮＴＥＮが
非活性化されれば、データストローブカウンタ２４０は
非活性化される。例えば、データストローブカウンタ２
４０は、第２内部データストローブ信号ＰＤＳＢＰの立
上りエッジの個数を計数する。第２内部データストロー
ブ信号ＰＤＳＢＰはデータストローブ信号ＤＱＳが‘ハ
イ’から‘ロー’に遷移する度に発生する狭幅パルス信
号である。
【００５３】データストローブカウンタ２４０は、プリ
アンブルとポストアンブルとの間のデータストローブ信
号ＤＱＳの立下りエッジの個数を計数する。データスト
ローブカウンタ２４０がデータストローブ信号ＤＱＳの
立下りエッジの個数を全部計数した後、データストロー
ブカウンタ２４０は非活性化される。データストローブ
カウンタ２４０は、第１データストローブ信号ＰＤＳＤ
（図示せず）を介して有効データストローブパルスの個
数を計数できる。
【００５４】指示信号発生回路２５０は、データストロ
ーブカウンタ２４０の出力信号ＣＮＴｉ（ｉは０、１、
２、３、．．．）、すなわち、非活性化された第１計数
信号ＣＮＴ０に応答して自動パルス信号の指示信号ＰＤ
ＳＥＮを発生する。指示信号ＰＤＳＥＮは、プリアンブ
ルとポストアンブルとの間にあるデータストローブ信号
ＤＱＳのあらゆる立下りエッジを指示する。
【００５５】データ入力回路２６０は、第１内部データ
ストローブ信号ＰＤＳＤに応答してＮビット直列データ
ＰＤＩＮをＮビット並列データに変換してラッチし、Ｎ
ビット並列データが全部ラッチされた後に発生する指示
信号ＰＤＳＥＮに応答してＮビット並列データを再びラ
ッチした後、指示信号ＰＤＳＥＮに次いで発生する第１
内部クロックＰＣＬＫのアクチブエッジに応答してラッ
チされたＮビット並列データＤＩＮＩｉを、データ入力
ドライバ２７０に出力する。データ入力ドライバ２７０
は、ラッチされたＮビットの並列データをメモリセルア
レイ（図示せず）に出力する。
【００５６】図９は最小ｔＤＱＳＳ及び最大ｔＤＱＳＳ
によるデータストローブバッファ及びデータ入力バッフ
ァの入／出力波形のタイミング図である。ケースＩ（Ｃ
ＡＳＥＩ）は、ｔＤＱＳＳが最小ｔＤＱＳＳｍｉｎの場
合のデータストローブバッファ２２０及びデータ入力バ
ッファ２３０の入／出力波形を示し、ケースII（ＣＡＳ
ＥII）は、ｔＤＱＳＳが最大ｔＤＱＳＳｍａｘの場合の
データストローブバッファ２２０及びデータ入力バッフ
ァ２３０の入／出力波形を示す。データＤＩＮはデータ
ストローブ信号ＤＱＳに同期して出力される。区間Ａ、
Ａ′、Ｂ、Ｂ′は無効な第１内部データストローブ信号
を示す。
【００５７】図１０は図７に示されたデータ入力回路の
回路図である。図１０を参照すれば、データ入力回路２
６０は直列入力−並列出力回路２６１、第１ラッチ回路
２６５及び第２ラッチ回路２６７を具備する。直列入力
−並列出力回路２６１は、第３ラッチ回路２６２及び第
４ラッチ回路２６３を具備する。第３ラッチ回路２６２
は、直列シフト形態に接続された多数個のラッチ回路、
例えば第１内部データストローブ信号ＰＤＳＤに応答す
る４個のＤフリップフロップ２６１ａ、２６１ｂ、２６
１ｃ及び２６１ｄを具備する。
【００５８】内部データＰＤＩＮは、第１内部データス
トローブ信号ＰＤＳＤに応答してＤフリップフロップ２
６１ａに入力され、Ｄフリップフロップ２６１ａ、２６
１ｂ、２６１ｃの各々の出力端はＤフリップフロップ２
６１ｂ、２６１ｃ、２６１ｄの各々の入力端と電気的に
接続される。
【００５９】第３ラッチ回路２６２は、Ｎビットのデー
タストリングＰＤＩＮの奇数データをラッチするために
Ｎ（Ｎは自然数）個のラッチを直列に具備する。本発明
の一実施例の４ビットプリフェッチデータ入力回路２６
０の第３ラッチ回路２６２は、４つのＤフリップフロッ
プを具備してデータストリングＰＤＩＮの奇数データの
Ｄ０とＤ２とを各々ラッチする。第４ラッチ回路２６３
は、多数個のラッチ回路と多数個の反転回路ＩＮ１、Ｉ
Ｎ２、ＩＮ３とを具備する。多数個のラッチ回路は、例
えば第１内部データストローブ信号ＰＤＳＤに応答する
多数個のＤフリップフロップ２６３ａ、２６３ｂ、２６
３ｃを具備する。
【００６０】内部データＰＤＩＮは、反転回路ＩＮ１の
入力端に入力され、反転回路ＩＮ１の出力端は、Ｄフリ
ップフロップ２６３ａの入力端に接続され、Ｄフリップ
フロップ２６３ｂの入力端は、Ｄフリップフロップ２６
３ａの出力端に接続され、Ｄフリップフロップ２６３ｃ
の入力端は、Ｄフリップフロップ２６３ｂの出力端に接
続される。
【００６１】反転回路ＩＮ２の入力端は、Ｄフリップフ
ロップ２６１ｃの出力端に接続され、反転回路ＩＮ３の
入力端は、Ｄフリップフロップ２６３ｂの出力端に接続
される。第４ラッチ回路２６３は、Ｎビットのデータス
トリングＰＤＩＮの偶数番号目データをラッチするため
に（Ｎ−１）個のラッチ回路を具備する。本発明の一実
施例の４ビットプリフェッチデータ入力回路２６０の第
４ラッチ回路２６３は、データストリングＰＤＩＮの偶
数番目データＤ１とＤ３とを各々ラッチする。したがっ
て直列入力−並列出力回路２６２は、Ｎビット直列デー
タストリングＰＤＩＮをＮビット並列データに変換す
る。
【００６２】第１ラッチ回路２６５は多数個のラッチ回
路、例えばＤフリップフロップ２６５ａ、２６５ｂ、２
６５ｃ、２６５ｄを具備し、指示信号ＰＤＳＥＮが活性
化された時、Ｎビットのラッチされた並列データＤＯ
１、ＤＥ１、ＤＯ２、ＤＥ２を第２ラッチ回路２６７に
出力する。
【００６３】Ｄフリップフロップ２６５ａの入力端は、
Ｄフリップフロップ２６１ｄの出力端に接続され、Ｄフ
リップフロップ２６５ｂの入力端は、Ｄフリップフロッ
プ２６３ｃの出力端に接続され、Ｄフリップフロップ２
６５ｃの入力端は、反転回路ＩＮ２の出力端に接続さ
れ、Ｄフリップフロップ２６５ｄの入力端は、反転回路
ＩＮ３の出力端に接続される。Ｎビットデータをラッチ
するための第１ラッチ回路２６５は、Ｎ個のＤフリップ
フロップを具備する。
【００６４】第２ラッチ回路２６７は、第１内部クロッ
ク信号ＰＣＬＫの立上りエッジに応答して第１ラッチ回
路２６５の出力信号ＤＰ１、ＤＰ２、ＤＰ３、ＤＰ４を
ラッチし、ラッチされた出力信号をデータ入力ドライバ
２７０に出力する。第２ラッチ回路２６７は、多数個の
ラッチ回路、例えば多数個のＤフリップフロップ２６７
ａ、２６７ｂ、２６７ｃ、２６７ｄを具備する。多数個
のＤフリップフロップ２６７ａ、２６７ｂ、２６７ｃ、
２６７ｄの各々の入力端は、Ｄフリップフロップ２６５
ａ、２６５ｂ、２６５ｃ、２６５ｄの各々の出力端に接
続される。
【００６５】図１１は図１０に示された回路の詳細な回
路図である。図１０と図１１とが等価回路であるという
ことは当業者であれば十分に理解できる。図１２は図１
０及び図１１に示された直列入力−並列出力回路２６
１、第１ラッチ回路２６５及び第２ラッチ回路２６７の
出力データのタイミング図である。図１０、図１１及び
図１２を参照すれば、第１ラッチ回路２６５は、指示信
号ＰＤＳＤの活性エッジに応答して直列入力−並列出力
回路２６１の出力データＤＯ１、ＤＥ１、ＤＯ２、ＤＥ
２をラッチし、ＰＤＳＥＮパルスが活性化された後第１
内部クロック信号ＰＣＬＫの相応エッジに応答して第１
ラッチ回路２６５の出力信号ＤＰ１、ＤＰ２、ＤＰ３、
ＤＰ４をラッチする。
【００６６】図７ないし図１２を参照して、記入ＷＲＩ
ＴＥ命令以後に有効なデータストローブ信号ＤＱＳが入
力される外部クロックＣＬＫを基準に、データ入力回路
２６０のデータ記入動作を詳細に説明する。そしてＮビ
ットの内部データストリングＰＤＩＮは４ビットと仮定
して説明する。
【００６７】まず、直列入力−並列出力回路２６１の動
作を説明する。まず、第１内部データストローブ信号Ｐ
ＤＳＤが最初のローの時、Ｄフリップフロップ２６１ａ
はデータ＜Ｄ０＞をラッチする。次いで、第１内部デー
タストローブ信号ＰＤＳＤが第１状態（例えば論理‘ハ
イ’）に遷移すれば、Ｄフリップフロップ２６１ｂはデ
ータ＜Ｄ０＞をラッチする。同時にデータ＜Ｄ１＞は第
４ラッチ回路２６３のＤフリップフロップ２６３ａにラ
ッチされる。
【００６８】そして、第１内部データストローブ信号Ｐ
ＤＳＤが第２状態（例えば論理‘ロー’）に遷移（以下
‘第１立下りエッジ’という）すれば、データ＜Ｄ０＞
はＤフリップフロップ２６１ｃにラッチされ、同時にデ
ータ＜Ｄ１＞はＤフリップフロップ２６３ｂにラッチさ
れる。そしてデータ＜Ｄ２＞はＤフリップフロップ２６
１ａにラッチされる。
【００６９】次いで、第１内部データストローブ信号Ｐ
ＤＳＤが第１状態に遷移（以下‘第２立上りエッジ’と
いう）すれば、データ＜Ｄ０＞はＤフリップフロップ２
６１ｄにラッチされ、データ＜Ｄ１＞はＤフリップフロ
ップ２６３ｃにラッチされ、データ＜Ｄ２＞はＤフリッ
プフロップ２６１ｂにラッチされる。同時にデータ＜Ｄ
３＞はＤフリップフロップ２６３ａにラッチされる。
【００７０】次いで、第１内部データストローブ信号Ｐ
ＤＳＤが第２状態に遷移（以下‘第２立下りエッジ’と
いう）すれば、データ＜Ｄ０＞はＤフリップフロップ２
６１ｄにラッチされ、データ＜Ｄ３＞はＤフリップフロ
ップ２６３ｂにラッチされる。すなわち、直列入力−並
列出力回路２６１は、有効なデータストローブ信号ＤＱ
Ｓに応答して４ビットの直列データストリングＰＤＩＮ
を４ビット並列データＤＯ１、ＤＥ１、ＤＯ２、ＤＥ２
に変換する。
【００７１】本発明の実施例によってデータストローブ
信号ＤＱＳが２個の立下りエッジを有する場合、第１計
数信号ＣＮＴ０は、論理‘ロー’から論理‘ハイ’に、
そして論理‘ハイ’から論理‘ロー’に２回のロジック
遷移を行う。したがって、データストローブ信号ＤＱＳ
がデータストローブイネーブル区間でＮ個の立上りエッ
ジとＮ個の立下りエッジとを有する場合、第１計数信号
ＣＮＴ０はＮ回のロジック遷移を行うので、指示信号発
生回路２５０はＮ番目（または最後）のロジック遷移に
応答して指示信号ＰＤＳＥＮを生じる。
【００７２】したがって、４ビットプリフェッチデータ
入力回路２６０の活性化信号ＰＤＳＥＮはデータストロ
ーブカウンタ２４０が２つの立下りエッジをカウンティ
ングしてから生じる。
【００７３】第１ラッチ回路２６５は、指示信号ＰＤＳ
ＥＮの立上りエッジに応答して直列入力−並列出力回路
２６１の出力データＤＯ１、ＤＥ１、ＤＯ２、ＤＥ２を
ラッチする。第２ラッチ回路２６７は、ＰＤＳＥＮパル
スが活性化された後第１内部クロック信号ＰＣＬＫの立
上りエッジに応答して第１ラッチ回路２６５の出力信号
ＤＰ１、ＤＰ２、ＤＰ３、ＤＰ４をラッチし、第２ラッ
チ回路２６７のデータＤＩＮｉ、Ｉは１ないし４はデー
タ入力ドライバ２７０に出力される。
【００７４】本発明によるデータ入力回路及びデータ入
力方法はｔＤＱＳＳのタイミングマージンを増加させる
効果がある。有効データはｔＤＱＳＳの変化に関係なく
プリフェッチできる効果がある。本発明は図面に示され
た一実施例を参考して説明されたが、これは例示的なも
のに過ぎず、当業者であればこれより多様な変形及び均
等な他の実施例が可能であるという点を理解できる。し
たがって、本発明の真の技術的保護範囲は特許請求の範
囲の技術的思想により決まらねばならない。
【００７５】
【発明の効果】前述したように本発明によるデータ入力
回路及びデータ入力方法は、ｔＤＱＳＳのタイミングマ
ージンを増加させるのでシステム設計が容易であるとい
う長所がある。また、ｔＤＱＳＳの可変に関係なくＮ個
の有効データを安定的にプリフェッチできる。
【図面の簡単な説明】
【図１】従来の同期式半導体メモリ装置のブロック図で
ある。
【図２】図１に示されたデータレジスタの詳細な回路図
である。
【図３】図１の半導体メモリ装置のデータ記入動作のタ
イミング図である。
【図４】本発明の第１実施例によるデータプリフェッチ
システムのブロック図である。
【図５】図４に示されたデータ入力回路の回路図であ
る。
【図６】図５に示されたデータ入力回路の記入動作のタ
イミング図である。
【図７】本発明の第２実施例によるデータプリフェッチ
回路のブロック図である。
【図８】図７に示された回路の入／出力波形のタイミン
グ図である。
【図９】最小ｔＤＱＳＳと最大ｔＤＱＳＳ範囲内のデー
タストローブバッファとデータ入力バッファとの間のタ
イミング図を示す。
【図１０】、図７に示されたデータ入力回路の回路図で
ある。
【図１１】図１０に示された回路の詳細な回路図であ
る。
【図１２】図１０に示されたデータプリフェッチシステ
ムのタイミング図を示す。
【符号の説明】
１７０ データ入力回路 １５０ データ入力バッファ １０ 第１ラッチ回路 ２０ 論理回路 ３０ 第２ラッチ回路 ４０ 出力回路 ５０ クロック周波数分周回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5M024 AA49 BB27 BB34 DD32 DD40 DD83 GG01 JJ03 JJ04 JJ35 JJ36 PP01 PP02 PP03 PP07

Claims (40)

    【特許請求の範囲】
  1. 【請求項１】 同期式半導体メモリ装置に記入されるデ
    ータを受信する回路において、 外部ストローブ信号に基づいてＳ（ｎ）個の内部ストロ
    ーブを発生するためのフリップフロップ及び多数個の論
    理ゲートを具備するストローブ発生回路と、 Ｓ（ｎ）番目内部ストローブによってクロックされるラ
    ッチを具備する少なくとも一つのセットと前記一つのセ
    ットから出力される出力信号を受信するためのラッチを
    具備する他のセットとを含むｎビットデータを受信する
    多数個のラッチと、 前記他のセットのラッチの出力信号を受信し、外部クロ
    ックのクロッキング制御下で前記同期式半導体メモリ装
    置のメモリセルで前記ｎビットデータをドライビングす
    るデータ記入ドライバとを具備し、 前記Ｓ（ｎ）個の内部ストローブの各々は前記外部スト
    ローブ信号に応答して順次発生するラッチ−トリガリン
    グ−遷移を有し、 前記他のセットのラッチは外部クロック信号より長い周
    期を有する内部クロック信号によってクロックされるこ
    とを特徴とするデータ受信回路。
  2. 【請求項２】 前記データ受信回路は、前記他のセット
    のラッチをクロッキングするための前記内部クロック信
    号を得るための外部クロック信号を２分周する周波数分
    周回路をさらに具備する請求項１に記載のデータ受信回
    路。
  3. 【請求項３】 前記多数個のラッチは、 ｎビットデータの（ｎ−１）ビットの各々を受信するた
    めのＬ（ｎ−１）個のラッチを有する第１セットと、 前記第１セットの出力信号及び前記ｎ番目のビットデー
    タの各々を受信できるラッチを有する第２セットと、 前記第２セットの出力信号の各々を受信するためのラッ
    チを有する第３セットとを具備し、 前記第１セットの各ラッチはＳ（ｎ−１）個の内部スト
    ローブの各々によってクロックされ、前記第２セットの
    ラッチはＳ（ｎ）番目内部ストローブによってクロック
    され、 前記第３セットのラッチは前記内部クロック信号によっ
    てクロックされ、前記外部クロック信号は外部メモリコ
    ントローラから由来することを特徴とする請求項１に記
    載のデータ受信回路。
  4. 【請求項４】 前記データ受信回路は、 前記ラッチを有する第３セットをクロッキングするため
    の前記クロック信号を得るために前記外部クロック信号
    を２分周する周波数分周回路をさらに具備することを特
    徴とする請求項３に記載のデータ受信回路。
  5. 【請求項５】 前記ストローブ発生回路内にある前記フ
    リップフロップは前記外部ストローブ信号を２分周する
    ための周波数分周回路で実現され、前記フリップフロッ
    プの相補出力は前記Ｓ（ｎ）個の内部ストローブを発生
    するための４つの論理和ゲートの入力で供給されること
    を特徴とする請求項１に記載のデータ受信回路。
  6. 【請求項６】 前記半導体メモリ装置は、ＤＤＲ ＳＤ
    ＲＡＭであることを特徴とする請求項１に記載のデータ
    受信回路。
  7. 【請求項７】 前記（ｎ）は、４であることを特徴とす
    る請求項１に記載のデータ受信回路。
  8. 【請求項８】 同期式半導体メモリ装置に記入されるデ
    ータを受信する回路において、 内部ストローブ信号の遷移に基づいてｎビットデータを
    受信するラッチを有する第１セットと、 前記内部ストローブ信号の遷移の個数を計数し、内部ス
    トローブ信号のストリングの最後を計数して指示信号を
    出力するカウンタと、 前記第１セットの出力信号を受信するラッチを有する第
    ２セットと、 前記第２セットの出力信号を受信するラッチを有する第
    ３セットとを具備し、前記第２セットのラッチは前記指
    示信号によってクロックされ、前記第３セットのラッチ
    はシステムクロックから由来したクロック信号によって
    クロックされることを特徴とするデータ受信回路。
  9. 【請求項９】 前記カウンタは、前記システムクロック
    から由来した第１クロックによってクロックされること
    を特徴とする請求項８に記載のデータ受信回路。
  10. 【請求項１０】 前記第１クロックは、前記システムク
    ロックの立下りエッジから由来することを特徴とする請
    求項９に記載のデータ受信回路。
  11. 【請求項１１】 前記カウンタをリセットさせるための
    カウンタリセット信号は、記入命令後に発生する前記シ
    ステムクロックの立下りエッジに基づいて発生すること
    を特徴とする請求項９に記載のデータ受信回路。
  12. 【請求項１２】 前記第１セットは、前記内部ストロー
    ブ信号によるクロッキング制御下でｎビットデータを直
    列に受信することを特徴とする請求項９に記載のデータ
    受信回路。
  13. 【請求項１３】 前記第２セットは、ラッチされたｎビ
    ットデータを並列に受信することを特徴とする請求項８
    に記載のデータ受信回路。
  14. 【請求項１４】 前記指示信号は、前記内部ストローブ
    信号の２つの遷移を検出してすぐ前記カウンタによって
    出力されることを特徴とする請求項８に記載のデータ受
    信回路。
  15. 【請求項１５】 前記（ｎ）は、４であることを特徴と
    する請求項８に記載のデータ受信回路。
  16. 【請求項１６】 前記クロック信号は、前記システムク
    ロックを２分周して発生することを特徴とする請求項８
    に記載のデータ受信回路。
  17. 【請求項１７】 前記（ｎ）が４である場合、前記第１
    セットの少なくとも一つのラッチはｎビットデータの第
    １及び第３番目のデータを直列にシフトさせることを特
    徴とする請求項８に記載のデータ受信回路。
  18. 【請求項１８】 前記内部ストローブ信号は、外部デー
    タストローブ信号の立下りエッジに応答して発生するこ
    とを特徴とする請求項８に記載のデータ受信回路。
  19. 【請求項１９】 同期式半導体メモリ装置に記入される
    データを受信する回路において、 内部ストローブ信号の遷移に基づいてｎビットデータを
    受信するラッチを有する第１セットと、 外部ストローブ信号の立下りエッジの個数を計数して計
    数信号を出力するカウンタと、 前記カウンタから出力される前記計数信号を受信して指
    示信号を出力する指示信号発生回路と、 前記第１セットのラッチの出力信号を受信するラッチを
    有する第２セットと、前記第２セットのラッチの出力信
    号を受信するラッチを有する第３セットとを具備し、 前記第２セットのラッチは前記指示信号によってクロッ
    クされ、前記第３セットのラッチはシステムクロックか
    ら由来したクロック信号によってクロックされることを
    特徴とするデータ受信回路。
  20. 【請求項２０】 前記カウンタは、前記システムクロッ
    クから由来した第１クロックによってクロックされるこ
    とを特徴とする請求項１９に記載のデータ受信回路。
  21. 【請求項２１】 前記第１クロックは、前記システムク
    ロックの立下りエッジから由来することを特徴とする請
    求項２０に記載のデータ受信回路。
  22. 【請求項２２】 前記カウンタをリセットさせるための
    カウンタリセット信号は、記入命令後に発生する前記シ
    ステムクロックの立下りエッジに基づいて発生すること
    を特徴とする請求項２０に記載のデータ受信回路。
  23. 【請求項２３】 前記クロック信号は、前記システムク
    ロックを２分周して発生することを特徴とする請求項１
    ９に記載のデータ受信回路。
  24. 【請求項２４】 同期式半導体メモリ装置に記入される
    データを受信する回路において、 データストローブバッファによってバッファリングされ
    た第１内部ストローブ信号の遷移に基づいてｎビットデ
    ータを受信するラッチを具備する第１セットと、 前記データストローブバッファから出力された第２内部
    ストローブ信号の立上りエッジの個数を計数して計数信
    号を出力するカウンタと、 前記カウンタから出力される前記計数信号を受信して指
    示信号を出力する指示信号発生回路と、 前記第１セットのラッチの出力信号を受信するためのラ
    ッチを具備する第２セットと、 前記第２セットのラッチの出力信号を受信するためのラ
    ッチを具備する第３セットとを具備し、 前記第２セットのラッチは前記指示信号によってクロッ
    クされ、前記第３セットのラッチはシステムクロックか
    ら由来したクロック信号によってクロックされることを
    特徴とするデータ受信回路。
  25. 【請求項２５】 前記カウンタは、前記システムクロッ
    クから由来した第１クロックによってクロックされるこ
    とを特徴とする請求項２４に記載のデータ受信回路。
  26. 【請求項２６】 前記第１クロックは、前記システムク
    ロックの立下りエッジから由来することを特徴とする請
    求項２５に記載のデータ受信回路。
  27. 【請求項２７】 前記カウンタをリセットさせるための
    カウンタリセット信号は、記入命令が入力された後に発
    生する前記システムクロックの立下りエッジに基づいて
    発生することを特徴とする請求項２５に記載のデータ受
    信回路。
  28. 【請求項２８】 前記クロック信号は、前記システムク
    ロックを２分周して発生することを特徴とする請求項２
    ４に記載のデータ受信回路。
  29. 【請求項２９】 外部クロック信号に同期されてデータ
    をアクセスする半導体メモリ装置において、 データストローブ信号に応答して少なくとも４ビットの
    直列データを少なくとも４ビットの並列データで出力す
    る変換回路と、 第１クロック信号に応答して前記４ビットの並列データ
    を受信して前記第１クロック信号に応答して前記４ビッ
    トの並列データをデータ記入回路に出力するラッチ回路
    を具備し、 前記４ビットの並列データの各々は少なくとも前記外部
    クロック信号の２クロックサイクルに相応する有効デー
    タウィンドウを有することを特徴とする半導体メモリ装
    置。
  30. 【請求項３０】 前記半導体メモリ装置は、 クロックバッファから出力される内部クロック信号を分
    周して前記第１クロック信号を出力する分周回路をさら
    に具備することを特徴とする請求項２９に記載の半導体
    メモリ装置。
  31. 【請求項３１】 クロック信号の上上り及び立下りエッ
    ジに同期してデータをアクセスする半導体メモリ装置に
    おいて、 第１データストローブ信号を分周して第２データストロ
    ーブ信号を発生する分周回路と、 前記第１データストローブ信号と前記第２データストロ
    ーブ信号とを受信して多数個の内部ストローブ信号を発
    生する多数個の内部ストローブ信号発生回路と、 前記多数個の内部ストローブ信号の各々に同期して受信
    された多数個の直列データを連続的にラッチする多数個
    の第１ラッチ回路と、 前記多数個の内部ストローブ信号のうち一つのストロー
    ブ信号に同期して前記第１ラッチ回路から出力されるデ
    ータを受信して貯蔵する第１ラッチ回路と、 所定のクロック信号に応答して前記第２ラッチ回路から
    出力されるデータを受信し、前記受信されたデータをデ
    ータバスラインに伝送する出力回路とを具備することを
    特徴とする半導体メモリ装置。
  32. 【請求項３２】 前記半導体メモリ装置は、 第１クロック信号を分周して第２クロック信号を発生す
    る第２分周回路と、 前記第２クロック信号に応答して前記第２ラッチ回路の
    出力信号をデータバスラインに伝送する出力回路とをさ
    らに具備することを特徴とする請求項３１に記載の半導
    体メモリ装置。
  33. 【請求項３３】 データを半導体メモリ装置に入力する
    データ入力回路において、 データストローブ信号の上上り及び立下りエッジに同期
    して直列データを並列データに変換する変換回路と、 前記データストローブ信号と内部クロック信号とを受信
    し、前記データストローブ信号がイネーブルされる区間
    で前記データストローブ信号のパルス数を計数し、前記
    データストローブ信号のパルス数に相応する計数信号を
    出力するデータストローブカウンタと、 前記計数信号に応答して前記変換回路の出力データを受
    信してラッチする第１ラッチ回路と、 前記内部クロック信号に応答して前記第１ラッチ回路の
    出力データを受信してラッチする第２ラッチ回路とを具
    備することを特徴とするデータ入力回路。
  34. 【請求項３４】 前記データストローブカウンタは、記
    入命令信号を受信して有効データストローブ信号が入力
    された後に発生する前記内部クロック信号の第１遷移に
    応答して初期化されることを特徴とする請求項３３に記
    載のデータ入力回路。
  35. 【請求項３５】 前記データ入力回路は、前記計数信号
    を受信して前記第１ラッチ回路をクロッキングするため
    の指示信号を出力する指示信号発生回路をさらに具備す
    ることを特徴とする請求項３３に記載のデータ入力回
    路。
  36. 【請求項３６】 前記変換回路は、 前記データストローブ信号に応答して前記直列データの
    奇数データをラッチする第３ラッチ回路と、 前記データストローブ信号に応答して前記直列データの
    偶数番号目データをラッチする第４ラッチ回路とを具備
    し、 前記計数信号は前記データストローブ信号がイネーブル
    される区間で前記データストローブ信号の立下りエッジ
    の個数を計数して発生することを特徴とする請求項３３
    に記載のデータ入力回路。
  37. 【請求項３７】 データ入力回路において、 データストローブ信号の第１パルス信号の立上りエッジ
    に応答して入力される第１データをラッチするための第
    １レジスタ、前記第１パルス信号の立下りエッジに応答
    して前記第１レジスタの出力データを受信して貯蔵する
    第２レジスタ、前記データストローブ信号の第２パルス
    信号の立上りエッジに応答して前記第２データを受信し
    て貯蔵する第３レジスタ、及び前記第２パルス信号の立
    下りエッジに応答して前記第３レジスタの出力データを
    受信して貯蔵する第４レジスタを具備する第１ラッチ回
    路と、 前記データストローブ信号の前記第１パルス信号の前記
    立下りエッジに応答して入力される第２データをラッチ
    するための第５レジスタ、前記データストローブ信号の
    前記第２パルス信号の立上りエッジに応答して前記第５
    レジスタの出力データを受信して貯蔵する第６レジス
    タ、及び前記第２パルス信号の立下りエッジに応答して
    前記第６レジスタのデータを受信して貯蔵する第７レジ
    スタを具備する第２ラッチ回路と、 前記データストローブ信号の前記第２パルス信号の前記
    立上りエッジに応答して入力された第３データを前記第
    １レジスタと前記第２レジスタとを介して前記第３レジ
    スタに貯蔵し、前記データストローブ信号の前記第２パ
    ルス信号の前記立下りエッジに応答して入力された第４
    データを前記第５レジスタを介して前記第６レジスタに
    貯蔵し、前記データストローブ信号の前記第２パルス信
    号の前記立下りエッジに応答して発生した指示信号に応
    答して前記第１ラッチ回路の前記第４レジスタから出力
    されるデータを受信して貯蔵するための第３ラッチ回路
    と、 前記指示信号に応答して前記第２ラッチ回路の前記第７
    レジスタに貯蔵されたデータを受信して貯蔵する第４ラ
    ッチ回路と、 前記指示信号に応答して前記第１ラッチ回路の前記第３
    レジスタに貯蔵されたデータを受信して貯蔵する第５ラ
    ッチ回路と、 前記指示信号に応答して前記第２ラッチ回路の前記第６
    レジスタに貯蔵されたデータを受信して貯蔵する第６ラ
    ッチ回路とを具備することを特徴とするデータ入力回
    路。
  38. 【請求項３８】 半導体メモリ装置にデータを入力する
    データ入力方法において、 データストローブ信号に同期されてＮビット直列データ
    をＮビット並列データに変換する段階と、 前記データストローブ信号の最後の立下りエッジ後に出
    力された所定の信号に応答して前記Ｎビットの並列デー
    タを第１回路に伝送する段階と、 外部クロックから由来したクロック信号に応答して前記
    第１回路のＮビット並列データを第２回路に出力する段
    階とを具備することを特徴とするデータ入力方法。
  39. 【請求項３９】 前記所定の信号は、カウンタから発生
    した計数信号から由来することを特徴とする請求項３８
    に記載のデータ入力方法。
  40. 【請求項４０】 前記クロック信号は、前記外部クロッ
    ク信号を分周して発生することを特徴とする請求項３８
    に記載のデータ入力方法。
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