JP3756873B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、広くは強誘電体の分極を利用した半導体記憶装置に関し、特に、1つのトランジスタと1つの強誘電体キャパシタとで構成されるメモリセルのデータ状態を判定するために強誘電体メモリ回路において利用される基準電位発生回路に関する。
【0002】
【従来の技術】
強誘電体キャパシタを用いた半導体記憶装置は、キャパシタの容量絶縁膜として用いられる強誘電体が有する自発分極特性を利用した記憶装置である。このため、従来の半導体記憶装置であるDRAM(Dynamic Random Access Memory)では必要であったリフレッシュ動作が不要であり、また電源状態によらず、メモリセルに記憶されたデータが消失しないという特徴を有している。
【0003】
強誘電体を用いるメモリセルには、従来DRAMで採用されてきた1つのMOS(Metal Oxide Semiconductor)トランジスタと1つの強誘電体キャパシタ(1T/1C)で構成されるものや、2つのMOSトランジスタと2つの強誘電体キャパシタ(2T/2C)とで構成されるものがあり、特に、近年における半導体装置の小型化や高集積化といった要求の高まりから、これらのメモリセル構成のうち、1T/1C構造のメモリセルに注目が集まっている。
【0004】
しかしながら、1T/1C構造の強誘電体メモリセルを用いる半導体記憶装置の場合、各メモリセルの占有面積は小さくなり高集積化には適するものの、メモリセルに記憶されたデータを読み出す際に、メモリセルの信号を増幅するための基準電位を必要とする。つまり、基準電位を発生させる基準電位発生回路が必要となる。
【0005】
従来の基準発生回路として、例えば、下記の特許文献1に示されている。
【0006】
【特許文献1】
特開平8−115596号公報
【0007】
図7に従来例を示す。従来の基準発生回路は、互いに対をなすビット線BLとビット相補線BLb、ビット線BLまたはビット相補線BLbのそれぞれに接続されるリファレンスセルRMC0〜RMC3、リファレンスワード線RWL、リファレンスプレート線RPLとから構成される。
【0008】
これらのリファレンスセルRMC0〜RMC3は、各ビット線とリファレンスワード線との交点に配置されている。
【0009】
リファレンスセルRMC0〜RMC3のうち、リファレンスセルRMC0、RMC2は、ビット線BL0、BL1に接続されており、リファレンスワード線RWL1により動作する選択トランジスタRT0、RT2と、一方の端子が選択トランジスタRT0、RT2に接続され、他方がリファレンスプレート線RPLに接続される強誘電体キャパシタH0、H2とから構成されている。また、リファレンスセルRMC1、RMC3は、ビット相補線BLb0、BLb1に接続されており、リファレンスワード線RWL0により動作する選択トランジスタRT1、RT3と、一方の端子が選択トランジスタRT1、RT3に接続され、他方がリファレンスプレート線RPLに接続される強誘電体キャパシタH1、H3とから構成されている。
【0010】
また、リファレンスセルRMC1、RMC3が接続された2本のビット線BL間にはスイッチトランジスタT4、リファレンスセルRMC0、RMC2が接続された2本のビット相補線BLb間にはスイッチトランジスタT5が、それぞれ接続されている。スイッチトランジスタT4、T5は、ビット線イコライズ信号EQ0またはEQ1によって動作する。
【0011】
従来の1T/1Cの構造を有する半導体記憶装置は、上述の基準電位発生回路に加え、基準電位発生回路のコントロール信号を生成するリファレンスコントロール回路、ワード線WL0、WL1およびプレート線PLを有し、リファレンスセルRMC0〜RMC3が接続されたビット線BLまたはビット相補線BLbの1つの線と、メモリセルMC0〜MC3が接続されたビット線BLまたはビット相補線BLbの1つの線との間に接続され、各ビット線に発生した電位を比較してメモリセルの信号を増幅するセンスアンプ回路SAとから構成されている。
【0012】
次に、従来の1T/1Cの構造を有する半導体記憶装置における読み出し動作の説明を行う。ここでは、第1のデータ(データ1)を電源電位Vdd、第2のデータ(データ0)を接地電位Vssとして、例えば、データ1が書き込まれたMC0のデータを読み出す動作を説明する。
【0013】
ここで、ビット線BL0に接続されたMC0のデータの読み出しを行う場合、基準電位が与えられるビット相補線BLb0、およびBLb0とスイッチトランジスタT4により接続されているBLb1に接続されたリファレンスセル、例えばRMC1にはデータ1が、他方のRMC3にはデータ0が予め書き込まれているものとする。
【0014】
まず、MC0を含むメモリセルブロックが選択されると、ブロック選択信号がアクティブとなり、このブロック選択信号を受けてリファレンスコントロール回路が活性化される。
【0015】
次に、ワード線WL0が立ち上がり、その後、プレート線PL0が立ち上がると、これらの線に接続されているメモリセルMC0が選択され、MC0に書き込まれているデータに対応する電荷がBL0に流れ出る。同時に、リファレンスワード線RWL0とリファレンスプレート線RPLが立ち上がり、これらの線に接続されているRMC1に書き込まれているデータ1に対応する電荷がBLb0に、RMC3に書き込まれているデータ0に対応する電荷がBLb1に流れ出る。
【0016】
この後、ビット線イコライズ信号EQ0を立ち上げ、スイッチトランジスタT4を動作させることで、BLb0とBLb1とを接続する。つまり、BLb0とBLb1とを短絡させる。このとき各ビット相補線BLb0、BLb1の電位は、BLb0とBLb1の有する容量は略同一であるため、短絡前に各ビット相補線が有していた電位の中間電位となる。この中間電位が、メモリセルMC0のデータ読み出しを行う際に使用される基準電位となる。
【0017】
このようにして、BLb0に基準電位を発生させた後、リファレンスコントロール回路はEQ0を非アクティブとし、BLb0とBLb1とを切り離す。同時に、センスアンプ回路SA000を活性化し、SA000により増幅された、BL0に表れたMC0に記憶されていたデータ1に対応する電位とBLb0に表れた基準電位とが、データとしてディジット線DB、ディジット相補線DBbに出力される。
【0018】
【発明が解決しようとする課題】
しかしながら、従来の強誘電体キャパシタを有するリファレンスセルによる基準電位発生回路の場合、プロセスばらつき等の原因により、例えばリファレンス用メモリセルRMC1に不具合が生じると、RMC1に接続されたビット相補線BLb0、およびビット相補線BLb0と短絡されるビット相補線BLb1に生じた基準電位との比較によりデータ読み出しを行うメモリセル(ビット線BL0、BL1に接続されるメモリセル)のデータ読み出しに誤動作を生じる恐れがあった。
【0019】
リファレンス用メモリセルに保持されたデータに基づき基準電位を発生させる従来の基準電位発生回路の場合、“データ1”を保持しているべきのリファレンスセルRMC1に不具合があると、ビット相補線BLb1以外のビット線BL0,BL1,およびビット相補線BLb1には所望の電位がそれぞれ出力されるが、ビット相補線BLb1には“データ1”に対応する電位(ΔV1)が出力されず、例えば接地電位(0V)が出力されてしまう。つまり、BLb0とBLb1とを短絡させても、BLb0がΔV0、BLb1が0Vであるため、BLb0およびBLb1にはΔV0/2の基準電位しか発生しないこととなる。
【0020】
このような場合、BLb0およびBLb1に基準電位を発生させた後、BLb0若しくはBLb1に接続されたセンスアンプ回路SA000、SA001を活性化し、BL0に接続されたメモリセルMC0、BL1に接続されたメモリセルMC2に保持されたデータを読み出そうとすると、特に、MC0、MC2に保持されたデータ0を読み出そうとする場合に、以下のような問題が生じる。
【0021】
MC0、MC1に保持されたデータの読み出しを行う際、対となるビット線およびビット相補線(BL0とBLb0、BL1とBLb1)との間に接続されたセンスアンプ回路SA000、SA001を活性化して、基準電位との電位差を比較することで、メモリセル(MC0,MC1)に保持されたデータの読み出しを行う。しかしながら、RMC11の不具合等によりBLb0、BLb1に発生した基準電位が、ΔV0とΔV1との中間電位よりも低い電位、特に、基準電位はΔV0よりも低い電位(例えば、ΔV0/2)である場合においては、BLb0、BLb1の基準電位(ΔV0/2)が、“データ0”に対応する電位(ΔV0)よりも常に低い電位となるため、センスアンプ回路SAの出力は“データ0”ではなく“データ1”となる恐れがある。
【0022】
すなわち、基準電位を発生させるリファレンスセルとしてRMC11を使用するBL0、BL1に接続された全てのメモリセルMCに不具合が生じていなくとも、リファレンス用メモリセルRMC11の1つに不具合が生じてしまうと、半導体記憶装置の正常動作に多大な影響を与えてしまう。リファレンス用メモリセルRMCの不具合は、メモリセルMCの不具合に比べ、歩留まりに対しての影響が大きかった。
【0023】
そこで、本発明では、半導体記憶装置の小型化や高集積化を維持しつつ、リファレンスセルの歩留まりに対する影響を軽減する基準電位発生回路を提供し、より高い信頼性を有する半導体記憶装置を提供することを目的とする。
【0024】
【課題を解決するための手段】
上記課題を解決するために、本発明に係る第1の半導体記憶装置は、第1のビット線と、第1のビット線に接続される第1のトランジスタ、および第1のトランジスタに接続される第1の強誘電体キャパシタより構成されるメモリセルと、第2のビット線と、第2のビット線に接続されるとともに第1のワード線に接続されて制御される第2のトランジスタ、および第2のトランジスタに接続される第2の強誘電体キャパシタより構成され、所定のデータに対応する電位を保持する第1のリファレンスセルと、第3のビット線と、第3のビット線に接続されるとともに第1のワード線に接続されて制御される第3のトランジスタ、および第3のトランジスタに接続される第3の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第2のリファレンスセルと、第2のビット線に接続されるとともに第2のワード線に接続されて制御される第4のトランジスタ、および第4のトランジスタに接続される第4の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第1の冗長リファレンスセルと、第3のビット線に接続されるとともに第2のワード線に接続されて制御される第5のトランジスタ、および第5のトランジスタに接続される第5の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第2の冗長リファレンスセルと、第2のビット線と第3のビット線との間に接続され、第1の制御信号に応答して第2のビット線と第3のビット線とを電気的に接続し、第2のビット線および第3のビット線に基準電位を発生させるスイッチ回路と、第2のビット線もしくは第3のビット線の一方と、第1のビット線とに接続され、基準電位と、第1のビット線に発生した電位とを比較するデータ読み出し回路と、第1のワード線または第2のワード線いずれか一方を選択し、第1または第2のリファレンスセルに不良がある時、第2のワード線を選択すすことで、第1および第2の冗長リファレンスセルにて第2のビット線および第3のビット線に基準電位を発生させるワード線選択回路とから構成されるものである。
【0025】
また、本発明に係る第2の半導体記憶装置は、第1のビット線と、第1のビット線に接続される第1のトランジスタ、および第1のトランジスタに接続される第1の強誘電体キャパシタより構成される第1のメモリセルと、第2のビット線と、第2のビット線に接続されるとともに第1のワード線に接続されて制御される第2のトランジスタ、および第2のトランジスタに接続される第2の強誘電体キャパシタより構成され、所定のデータに対応する電位を保持する第1のリファレンスセルと、第3のビット線と、第3のビット線に接続されるとともに第1のワード線に接続されて制御される第3のトランジスタ、および第3のトランジスタに接続される第3の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第2のリファレンスセルと、第2のビット線に接続されるとともに第2のワード線に接続されて制御される第4のトランジスタ、および第4のトランジスタに接続される第4の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第1の冗長リファレンスセルと、第3のビット線に接続されるとともに第2のワード線に接続されて制御される第5のトランジスタ、および第5のトランジスタに接続される第5の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第2の冗長リファレンスセルと、第2のビット線と第3のビット線との間に接続され、第1の制御信号に応答して第2のビット線と第3のビット線とを電気的に接続し、第2のビット線および第3のビット線に第1の基準電位を発生させる第1のスイッチ回路と、第1の活性化信号により活性化され、第2のビット線もしくは第3のビット線の一方と、第1のビット線とに接続され、第1の基準電位と、第1のビット線に発生した電位とを比較する第1のデータ読み出し回路とを備える通常アレイと、第4のビット線と、第4のビット線に接続される第6のトランジスタ、および第6のトランジスタに接続される第6の強誘電体キャパシタより構成される第2のメモリセルと、第5のビット線と、第5のビット線に接続されるとともに第1のワード線に接続されて制御される第7のトランジスタ、および第7のトランジスタに接続される第7の強誘電体キャパシタより構成され、所定のデータに対応する電位を保持する第3のリファレンスセルと、第6のビット線と、第6のビット線に接続されるとともに第1のワード線に接続されて制御される第8のトランジスタ、および第8のトランジスタに接続される第8の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第4のリファレンスセルと、第5のビット線に接続されるとともに第2のワード線に接続されて制御される第9のトランジスタ、および第9のトランジスタに接続される第9の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第3の冗長リファレンスセルと、第6のビット線に接続されるとともに第2のワード線に接続されて制御される第10のトランジスタ、および第10のトランジスタに接続される第10の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第4の冗長リファレンスセルと、第5のビット線と第6のビット線との間に接続され、第1の制御信号に応答して第5のビット線と第6のビット線とを電気的に接続し、第5のビット線および第6のビット線に第2の基準電位を発生させる第2のスイッチ回路と、第2の活性化信号により活性化され、第5のビット線もしくは第6のビット線の一方と、第4のビット線とに接続され、第2の基準電位と、第4のビット線に発生した電位とを比較する第2のデータ読み出し回路とを備える冗長アレイとを有し、第1のワード線または第2のワード線いずれか一方を選択し、第1または第2のリファレンスセルに不良がある時、第2のワード線を選択することで、第1および第2の冗長リファレンスセルにて第2のビット線および第3のビット線に基準電位を発生させ、第3または第4のリファレンスセルに不良がある時、第2のワード線を選択することで、第3および第4の冗長リファレンスセルにて第5のビット線および第6のビット線に基準電位を発生させるワード線選択回路とから構成されるものである。
【0026】
【発明の実施の形態】
以下、本発明の第1の実施形態について図面を参照して詳細に説明する。
【0027】
図1には、第1の実施形態の半導体記憶装置における基準電位発生回路とその周辺回路の一部が図示されている。
【0028】
第1の実施形態の半導体記憶装置は、図1に示されるような基準電位発生回路の他、基準電位発生回路のコントロール信号を生成するリファレンスワード線制御回路とからなる周辺回路と、ビット線BLとビット相補線BLbおよびワード線WL0、WL1との交点に配置されたデータを記憶するメモリセルMC0〜MC3と、メモリセルMC0〜MC3のいずれかが接続されたビット線BLと対応するリファレンスセルが接続されたビット相補線BLbとの間に接続され、各ビット線BL、BLbに発生した電位を比較してメモリセルの信号を増幅するセンスアンプ回路SA(データ読み出し回路)とから構成されている。
【0029】
第1の実施形態における基準発生回路では、それぞれにメモリセルが接続された互いに対をなすビット線BLとビット相補線BLb、リファレンスワード線RWL、リファレンスプレート線RPLが設けられており、各ビット線とリファレンスワード線との交点には、リファレンスセルRMC10〜RMC13、RMC20〜RMC23が配置されている。
【0030】
リファレンスセルRMC10〜RMC13のうち、リファレンスセルRMC10、RMC12はビット線BLに接続されており、リファレンスワード線RWL11により動作する選択トランジスタRT10、RT12と、一方の端子が選択トランジスタRT10、RT12に接続され、他方がリファレンスプレート線RPL1に接続される強誘電体キャパシタH10、H12とから構成されている。また、リファレンスセルRMC11、RMC13は、ビット相補線BLbに接続されており、リファレンスワード線RWL10により動作する選択トランジスタRT11、RT13と、一方の端子が選択トランジスタRT11、RT13に接続され、他方がリファレンスプレート線RPL1に接続される強誘電体キャパシタH11、H13とから構成されている。
【0031】
これらのリファレンスセルRMC10〜RMC13によりリファレンスセル対110を構成している。
【0032】
さらに、本第1の実施形態における半導体記憶装置においては、互いに対をなすビット線対に対して冗長のリファレンスセルRMC20〜RMC23が設けられている。冗長リファレンスセルとは、通常、基準電位を発生させるリファレンスセルRMC10〜RMC13以外で、同じビット線対に接続されたリファレンスセルのことであり、例えば、リファレンスセルRMC10〜RMC13のいずれか1つが不良セルである場合に用いられ、所望のビット線に正常な基準電位を発生させるセルのことである。これらの冗長リファレンスセルRMC20〜RMC23のうち、リファレンスセルRMC20、RMC22はビット線BLに接続されており、リファレンスワード線RWL21により動作する選択トランジスタRT20、RT22と、一方の端子が選択トランジスタRT20、RT22に接続され、他方がリファレンスプレート線RPL2に接続される強誘電体キャパシタH20、H22とから構成されている。また、リファレンスセルRMC21、RMC23は、ビット相補線BLbに接続されており、リファレンスワード線RWL20により動作する選択トランジスタRT21、RT23と、一方の端子が選択トランジスタRT21、RT23に接続され、他方がリファレンスプレート線RPL2に接続される強誘電体キャパシタH21、H23とから構成されている。
【0033】
これらのリファレンスセルRMC20〜RMC23によりリファレンスセル対120を構成している。
【0034】
つまり、1つのビット線対(BL0とBLb0、BL1とBLb1)に対して、2つ以上、複数のリファレンスセル対110、120が設けられた構成となっている。
【0035】
また、リファレンスセルRMC10、RMC12、RMC20、RMC22が接続された2本のビット線BL間にはスイッチトランジスタT0、リファレンスセルRMC11、RMC13、RMC21、RMC23が接続された2本のビット相補線BLb間にはスイッチトランジスタT1が、それぞれ接続されている。これらのスイッチトランジスタT0、T1は、ビット線イコライズ信号EQ0またはEQ1によって動作し、各スイッチトランジスタT0、T1に接続された2本のビット線間を短絡させることで、メモリセルからのデータ読み出し時に使用する基準電位を発生させる。
【0036】
次に、本実施形態における半導体記憶装置の読み出し動作について説明を行う。例えば、BL0、BL1に接続されたメモリセルMC10、MC12、MC20、MC22…に保持されたデータを読み出す場合、リファレンスセル対110のリファレンスセルRMC11にプロセスばらつき等による不具合が生じると、RMC10とRMC13をリファレンス用メモリセルとして使用してBLb0,BLb1に基準電位を発生させる代わりに、同じくBLb0、BLb1に接続されてリファレンスセル対120に設けられたRMC21とRMC23とを使用してBLb0、BLb1に基準電位を発生させる。すなわち、リファレンスセル対110のリファレンスワード線RWL11とリファレンスプレート線RPL1の代わりに、リファレンスワード線RWL21とリファレンスプレート線RPL2をアクティブ状態にし、不具合の無い、リファレンスセル対2に設けられたリファレンスセルRMC21、RMC23を使用してBLb0,BLb1に正常な基準電位を発生させる。この後、従来の半導体記憶装置と同様の方法にてメモリセルMC10、MC12、MC20、MC22…のデータの読み出しを行う。
【0037】
上記のような第1の実施形態における半導体記憶装置においては、1組のビット線対に対して複数のリファレンスセル対を設けることで、不具合のあるリファレンスセルが含まれる場合、その複数のリファレンスセル対から他のリファレンスセル対を選択可能とし、1つのリファレンス用メモリセルの不具合に伴う、正常なメモリセルの誤動作、例えば“データ0”が保持されているにも関わらず、“データ1”が出力されるといった誤動作を回避することが可能となる。結果として、メモリセルアレイの歩留まりを向上させることが可能となる。
【0038】
なお、本第1の実施形態における半導体記憶装置のメモリセルアレイ20は、図2に示すような、図示しない強誘電体キャパシタおよび選択トランジスタとにより構成されているメモリセルMC10、MC11…MCj0、MCj1とを備えたメモリセルブロックMCB0、MCB1…MCBnと、ビット線BL0に接続されているリファレンス用メモリセルRMC10と、ビット相補線BLb0に接続されているリファレンス用メモリセルRMC11で構成されているリファレンスブロックRB10と、メモリセルブロックMCB0、MCB1と、リファレンスブロックRBと、基準電位を発生させるために、隣接するビット線BL若しくはビット相補線BLbを短絡させるスイッチトランジスタT0、T1と、図示しない強誘電体キャパシタおよび選択トランジスタとにより構成されているカラム冗長メモリセルブロックCMCB0,CMCB1と、冗長用ビット線RBL0と冗長用ビット相補線RBLb0に接続されているカラム冗長リファレンスブロックCRBと、カラム冗長アレイにて基準電位を発生させるために、隣接するビット線BL若しくはビット相補線BLbを短絡させる冗長用スイッチトランジスタRT0、RT1とを有する構成としてもよい。
【0039】
図2に示す半導体記憶装置は、さらに、ビット線BL、ビット相補線BLb、メモリセルブロックMCB、リファレンスブロックRB、およびスイッチトランジスタT0,T1とから構成される置換単位を備え、複数の置換単位210〜21mにより構成される通常アレイと、冗長用ビット線RBL、冗長用ビット相補線RBLb、カラム冗長メモリセルブロックCMCB、カラム冗長リファレンスブロックCRB、および冗長用スイッチトランジスタRT0,RT1とから構成されるカラム冗長アレイとが、1つのメモリセルアレイを構成している。
【0040】
このように、メモリセルアレイ20内に設けられるカラム冗長アレイ21に対しても、1組の冗長用ビット線対(RBL0とRBLb0、RBL1とRBLb1)に対して複数のカラム冗長リファレンスブロック(CRB10とCRB12、CRB20とCRB22)、つまり複数のリファレンスセル対が設けられた構成とすることで、例えばメモリセルブロックMCB0とリファレンスブロックRB12というように複数の箇所に対して不具合が存在する場合、不具合のあるメモリセルブロックMCB0を有する置換単位210はカラム冗長アレイ21にて救済され、更に、リファレンスブロックRB12に対しては、RB12の代わりにRB12と同じビット線に接続されているRB22にて救済される。
【0041】
すなわち、メモリセルブロックMCB0のデータはカラム冗長アレイ21により正常にビット線へと出力され、置換単位211内のビット線にはリファレンスブロックRB22にて生成された正常な基準電位が出力されることとなる。特に、リファレンスブロックRB22にてビット線BL2、ビット相補線BLb2には所望な電位(“データ0”若しくは“データ1”)が出力されるようになるため、基準電位発生時にビット線BL2またはビット相補線BLb2と対になるビット線BL3またはビット相補線BLb3には正常な基準電位が発生されることとなり、ビット線BL2およびBL3、ビット相補線BLb2およびBLb3に接続されたメモリセルブロックMCB2、MCB3の全てのメモリセルMCを正常に動作させることが可能となる。
【0042】
加えて、図2に示す半導体記憶装置においては、通常アレイを構成する複数の置換単位210,211…21mのそれぞれのビット線対に対して複数のリファレンスブロックRBが設けられた構成となっている。そのため、更に、リファレンスブロックRB1nに不具合が生じた場合においても、リファレンスブロックRB1nの代わりにリファレンスブロックRB2nを使用することでメモリセルブロックMCB(n−1)、MCBn内のメモリセルを正常に動作させることが可能となる。
【0043】
すなわち、図2に示すような、各置換単位およびカラム冗長アレイのビット線対に対して複数のリファレンス対を設ける半導体記憶装置によれば、数多くの不良セルが発生してしまった場合においてもメモリセルアレイ20を救済することが可能となり、さらにメモリセルアレイの歩留まりを向上させることが可能となる。
【0044】
また、1組のビット線対に対して複数のリファレンス対を設ける第1の実施形態における半導体記憶装置には、図3に示すように、例えばテストモードを設定するテストモード信号等の外部からの入力信号TM0、TM1、TM2より基準電位を生成するリファレンスセルの選択を行うリファレンスセル選択信号を生成するリファレンスワード線制御回路300を設けることも可能である。
【0045】
図3に示すリファレンスワード線制御回路300は、1組のビット線対に対して3つのリファレンスセル対110,120,130が設けられた構成となっている。リファレンスワード線制御回路300には、リファレンスワード線イネーブル信号RWL0EN、RWL1ENと、外部からの入力信号TM0〜TM2とが入力され、外部入力信号TM0〜TM2と各外部入力信号の反転信号が入力される第1のAND回路301、および、リファレンスワード線イネーブル信号RWL0EN、RWL1ENと第1のAND回路301の出力とが入力される第2のAND回路302が備えられた構成となっている。
【0046】
第2のAND回路302に入力されるリファレンスワード線イネーブル信号RWL0EN、RWL1ENとは、各リファレンスセル対にある複数のリファレンスワード線RWL(RWL10又はRWL11、RWL20又はRWL21、RWL30又はRWL31)のいずれかを活性化させる信号のことである。
【0047】
このような構成のリファレンスワード線制御回路300を用いることで、第1の実施形態における半導体記憶装置では、半導体記憶装置の外部からの入力信号TM0,TM1、TM2とリファレンスワード線イネーブル信号RWL0EN、RWL1ENとにより、所望のリファレンスワード線RWL10、RWL11、RWL20、RWL21、RWL30、RWL31を選択しアクティブ状態とすることが可能となる。
【0048】
ここで、図4を用いて、メモリセルおよびリファレンス用メモリセルの一部を構成する強誘電体キャパシタの分極特性(ヒステリシス曲線)の変化について説明する。
【0049】
金属酸化膜等の強誘電体膜を容量絶縁膜として用いる強誘電体キャパシタにおいては、例えば、使用する製造装置の状態の変化等、半導体デバイスの製造過程において生じるプロセスばらつきによって、各々の強誘電体キャパシタが有する分極特性が異なり、結果として、ΔV0およびΔV1という分布を有することとなる。
【0050】
図4には、ビット線BL0およびBL1に接続される全てのメモリセルMC10、MC20、MC30、MC12、MC22、MC32に含まれる強誘電体キャパシタH10、H20、H30、H12、H22、H32のΔV0、ΔV1の分布、およびリファレンスセル対110内に設けられたRMC11及びRMC13にて生成された基準電位Vref110、リファレンスセル対120内に設けられたRMC21及びRMC23にて生成された基準電位Vref120、リファレンスセル対130内に設けられたRMC31及びRMC33にて生成された基準電位Vref130が示されている。
【0051】
今、リファレンスセル対110により生成した基準電位Vref110を使用して、ビット線BL0、BL1のデータを読み出そうとする場合、図4の分布図を参照すると、基準電位Vref110と“データ0”に対応するべき電位ΔV0の分布に重なり合う部分410が存在してしまう。つまり、“データ0”に対応するべき電位ΔV0の一部分(基準電位Vref110より右側)410にΔV0の分布を有するメモリセルでは、保持されているデータが“データ0”であっても、基準電位Vref110と比較して対応するビット線に伝播される電位が高いと判断されるため、センスアンプ回路SAからは“データ1”という誤データが読み出され出力されてしまうこととなる。また、同様にリファレンスセル対130により生成した基準電位Vref130を使用して、ビット線BL0、BL1のデータを読み出そうとする場合、図4の分布図を参照すると、基準電位Vref130と“データ1”に対応するべき電位ΔV1の分布に重なり合う部分420が存在してしまう。つまり、“データ1”に対応するべき電位ΔV1の一部分(基準電位Vref130より左側)420にΔV1の分布を有するメモリセルでは、保持されているデータが“データ1”であっても、基準電位Vref130と比較して対応するビット線に伝播される電位が低いと判断されるため、センスアンプ回路SAからは“データ0”という誤データが読み出され出力されてしまうこととなる。
【0052】
これに対し、リファレンスセル対120により生成した基準電位Vref120を使用して、ビット線BL0、BL1のデータを読み出そうとする場合においては、図4の分布図を参照すると、ΔV0、ΔV1の分布ともに基準電位Vref120と重なり合う部分は存在せず、全てのメモリセルに対して正常なデータ読み出し、誤読み出しを防止することが可能となる。
【0053】
以上により、図4の分布図を示すメモリセルのデータ読み出しを行うに際しては、各リファレンスセル対110,120,130を構成するリファレンスセルに不具合が生じていない場合、最も適当なリファレンスセル対120を選択することが望ましいことが明らかである。
【0054】
図3に示すリファレンスワード線制御回路300では、リファレンスワード線イネーブル信号RWL0EN、RWL1ENのいずれか一方を“H”、他方を“L”とし、外部入力信号TM0〜TM2のうち、TM0に“H”、TM1およびTM2のそれぞれに“L”を入力することで、最も適当な基準電位Vref120を生成するリファレンスセル対120を選択することが可能となる。
【0055】
さらに、外部入力の信号により所望のリファレンスセル対を選択することのできる、図3に示す構成のリファレンスワード線制御回路300を採用すれば、実際の半導体デバイスにおいても、以下の方法によりもっとも適当なリファレンスセル対を選別することが可能となる。
【0056】
以下に、図3において示したリファレンスワード線制御回路を用いた場合における、最適なリファレンスセル対の選別方法について説明を行う。
【0057】
まず、リファレンスワード線制御回路300に外部から入力する入力信号TM0、TM1、TM2…をすべてローレベル(以下“L”とする)にする。この場合、リファレンスセル対110が選択され、メモリセルのデータ読み出し時に使用される基準電位はVref110となる。この状態でメモリセルからの読み出し試験を行うと、図4に示した重なり部分410に含まれる不良メモリセルの個数、“データ0”の読み出し時に不良セルが現れる。次に、外部入力信号TM0をハイレベル(以下“H”とする)にし、その他のTM1、TM2…を“L”にする。この場合、リファレンスセル対120が選択され、メモリセルのデータ読み出し時に使用される基準電位はVref120となる。この状態でメモリセルからの読み出し試験を行うと、“データ0”の読み出し時および“データ1”の読み出し時ともに、不良セルは現れず、全てのメモリセルが合格する。最後に、外部入力信号TM1を“H”にし、その他のTM0、TM2…を“L”にする。この場合、リファレンスセル対130が選択され、メモリセルのデータ読み出し時に使用される基準電位はVref130となる。この状態でメモリセルからの読み出し試験を行うと、図4に示した重なり部分420に含まれる不良メモリセルの個数、“データ1”の読み出し時に不良セルが現れる。
【0058】
このように、図3に示すリファレンスワード線制御回路300を設けることにより、複数のリファレンスセル対のうち、1つのリファレンスセル対を外部入力信号TM0、TM1、TM2…によって選択し、それぞれのリファレンスセル対においてメモリセルからの読み出し試験を行い、実際の半導体デバイスのメモリセルアレイに対して最も適当なリファレンスセル対を選別することが可能となる。すなわち、最も適当なリファレンスセル対を選択できる本実施形態の強誘電体キャパシタを用いた半導体記憶装置では、データ読み出しの誤動作を軽減し、結果として、高い信頼性を有する半導体記憶装置を提供することが可能となる。
【0059】
また、半導体記憶装置の外部からの入力信号TM0,TM1、TM2により複数のリファレンスセルから所望のリファレンスセルを選択するリファレンスワード線制御回路300を設ける本実施形態における半導体記憶装置によれば、製品出荷前の試験段階において、入力する外部信号を適宜変更することで、各半導体デバイスでの最適なリファレンスセル対を判定することが可能となり、結果として、信頼性の高い製品を短期間で提供することが可能となるため好ましい。
【0060】
さらに、本第1の実施形態における半導体記憶装置では、全てのメモリセルおよびリファレンス用メモリセルのサイズ(各セルを構成する強誘電体キャパシタおよびトランジスタのサイズ)は、ほぼ同一サイズとなっている。この構成により、通常アレイおよびカラム冗長アレイのレイアウトを同一レイアウトにて設計することが可能となるため、周辺部の露光やエッチング工程におけるばらつきが軽減され、高い歩留まりにて半導体記憶装置を提供することが可能となる。
【0061】
加えて、ビット線対に設けられた複数のリファレンスセル対のうち、外部の入力信号にて最適なリファレンスセル対を選択可能な第1の実施形態における半導体記憶装置によれば、半導体デバイスの製造工程に含まれる加熱工程等、半導体記憶装置を構成する強誘電体膜の分極特性を変化させる、インプリントが生じ易い工程を経た後に、改めて所望のメモリセルに最適なリファレンスセル対を選択することが可能となる。その結果、強誘電体キャパシタの容量絶縁膜である強誘電体膜のインプリントを考慮した基準電位を選択することが可能となり、半導体デバイスの信頼性を更に高めることが可能となる。
【0062】
次に、本発明の第2の実施形態を説明する。
【0063】
図5は、第2の実施形態の半導体記憶装置における基準電位発生回路とリファレンスワード線制御回路を図示したものである。また、第1の実施形態で示した記号と同一記号は同一物、若しくは相当部分を示す。
【0064】
第2の実施形態の半導体記憶装置は、先に説明した第1の実施形態と同様に、ビット線BLとビット相補線BLbおよびリファレンスワード線RWL10、RWL11、RWL20、RWL21、RWL30、RWL31との交点に配置されたリファレンス用メモリセルRMC10〜RMC13、RMC20〜RMC23、RMC30〜RMC33とからなる基準電位発生回路と、ビット線BLとビット相補線BLbにて基準電位発生回路に接続され、ワード線WL10、WL11との交点に配置されたデータを記憶するメモリセルMC10〜MC13、MC20〜MC23と、ビット線BLとビット相補線BLbとの間に接続されてメモリセルの信号を増幅するセンスアンプ回路SAとを有し、更に、ブロック選択信号BLKSELとリファレンスワード線イネーブル信号RWL0EN,RWL1ENとを受けて、ビット線対に設けられた複数のリファレンスセル対のうち、1つのリファレンスセル対を選択する選択信号を出力するリファレンスワード線制御回路とから構成されている。
【0065】
第2の実施形態の半導体記憶装置におけるメモリセルのデータの読み出しおよび書き込み動作は、従来の半導体記憶装置と同じである。
【0066】
但し、第2の実施形態の場合、リファレンスワード線制御回路は、論理ヒューズを有し、これらのヒューズの切断若しくは非切断の状態によって所望のリファレンスセル対の選択が行われる。つまり、第2の実施形態におけるリファレンスワード線制御回路の構成によれば、外部からの入力信号でなく、内部で生成されて使用される、例えばブロック選択信号BLKSEL等からリファレンスセル対を選択する選択信号を生成することが可能となる。
【0067】
第2の実施形態のリファレンスワード線制御回路には、各リファレンスセル対にある複数のリファレンスワード線RWL(RWL10又はRWL11、RWL20又はRWL21、RWL30又はRWL31)のいずれかを活性化させる信号であり、基準電位をビット線BL0,BL1…に発生させるか、若しくはビット相補線BLb0,BLb1…に発生させるかを選択するリファレンスワード線イネーブル信号RWL0EN、RWL1ENと、例えば、半導体デバイス内にある複数のブロックのうち、動作を行う所望のブロックを選択する、ブロック選択信号BLKSELとが入力され、予めレーザービームの照射により切断されたヒューズ510,520により、リファレンスセル対のリファレンスワード線RWL10、RWL11…が選択され制御される。
【0068】
図5に示すリファレンスワード線制御回路500においても、先に説明した第1の実施形態におけるリファレンスワード線制御回路と同様に、リファレンスワード線制御回路500に接続された1組のビット線対に対しては、3つのリファレンスセル対110、120、130が設けられた構成となっている。
【0069】
リファレンスワード線制御回路500には、リファレンスワード線イネーブル信号RWL0EN、RWL1ENが入力されるリファレンスワード線イネーブル信号線RWLENLと、内部にて生成され、半導体デバイスで使用される、例えば“L”→“H”→“L”と変化するブロック選択信号BLKSEL等が入力されるブロック選択信号線BSELとが備えられており、さらに、リファレンスワード線イネーブル信号線RWLENLとブロック選択信号線BSELとの間には、ブロック選択信号BLKSELの反転信号が入力されるヒューズ510、520、ヒューズ510,520の出力側に接続され、ブロック選択信号BLKSELにて制御されるスイッチトランジスタT2、T4、同じくヒューズ510,520の出力側に接続され、ヒューズ510、520の出力信号の反転信号にて制御されるスイッチトランジスタT3、T5を有する選択回路501が備えられている。
【0070】
図5に示す第2の実施形態におけるリファレンスワード線制御回路500には、リファレンスワード線イネーブル信号RWL0EN、RWL1ENと、内部にて使用されるブロック選択信号BLKSELとが入力され、ブロック選択信号BLKSELが入力された選択回路501の出力を入力とする第1のAND回路502、および、リファレンスワード線イネーブル信号RWL0EN、WEL1ENと第1のAND回路502の出力とが入力される第2のAND回路503とが備えられている。
【0071】
以下に、図5に示すリファレンスワード線制御回路にて、リファレンスセル対120を選択する方法について説明を行う。
【0072】
なお、リファレンスセルRMC23には“データ0”が、リファレンスセルRMC21には“データ1”がそれぞれ予め書き込まれており、トランジスタT4、T5に接続されたヒューズ510は、レーザービームの照射により切断されているものとする。
【0073】
まず、ブロック選択信号BLKSELを“H”にし、リファレンスセル対選択信号RSEL110、RSEL120、RSEL130のうち、RSEL120を“H”とし、その他のRSEL110、RSEL130を“L”とする。次に、リファレンスプレート線RPL2とリファレンスワード線イネーブル信号RWL1ENを“H”にし、リファレンスワード線RWL21を“H”とする。
【0074】
これにより、“データ0”が書き込まれたリファレンスセルRMC23のデータがビット相補線BLb1に伝播され、BLb1の電位がΔV0となるとともに、“データ1”が書き込まれたリファレンスセルRMC21のデータがビット相補線BLb0に伝播され、BLb0の電位がΔV1となる。
【0075】
この後、ビット線イコライズ信号EQ1を“H”とすると、スイッチトランジスタT1がオン状態となり、ビット相補線BLb0,BLb1間を短絡することで、ビット相補線BLb0、Blb1にリファレンスセルRMC21、RMC23を含むリファレンスセル対120により生成された基準電位Vref120を発生させる。
【0076】
このように内部にて発生するブロック選択信号BLKSELをリファレンスセル対の選択信号の生成に用いる第2の実施形態の半導体記憶装置によれば、外部からの特別な信号の入力を行うこと無しに、ヒューズの状態(切断/非切断)にて使用するリファレンスセル対の決定を行うことが可能となり、その結果、外部に設けられる半導体デバイスの端子数を削減することが可能となる。
【0077】
なお、本実施形態においては、ヒューズ510を切断し、基準電位Vref120をビット線BLbに発生させる方法を例に挙げて説明を行ったが、基準電位Vref110を発生させる場合においてはいずれのヒューズも切断せず、基準電位Vref130を発生させる場合においてはヒューズ520をレーザービーム等で切断した後、上述の方法にて基準電位の発生を行えば、所望のレベルの基準電位を適宜発生させることが可能となる。
【0078】
また、本第2の実施形態における半導体記憶装置においても、先の第1の実施形態と同様に、複数の置換単位210〜21mよりなる通常アレイおよびカラム冗長アレイ21とから構成されるメモリセルアレイ構成を採用することが可能であり、各置換単位およびカラム冗長アレイのビット線対のそれぞれに、複数のリファレンスセル対を設けた構成をとることが可能である。
【0079】
さらに、本第2の実施形態における半導体記憶装置では、複数の置換単位およびカラム冗長アレイから構成されたメモリセルアレイを複数有するアレイブロック構成を採用する場合、図6に示すような、レーザービーム等にて切断が可能であり、かつ、リファレンスワード線イネーブル信号線RWLENLとブロック選択信号線BSELとの間に互いに並列に接続されたヒューズ611〜614、621〜624と、各ヒューズと直列に接続され、アレイ選択信号ARYSELにより制御されるスイッチトランジスタT11〜T14、T21〜T24とを備えるリファレンスワード線制御回路に変更することが可能である。
【0080】
例えば、アレイ60ではリファレンスセル対120を、アレイ61ではリファレンスセル対130を、アレイ62ではリファレンスセル対110を、アレイ63ではリファレンスセル対120をそれぞれ選択しようとする場合、図6に示したリファレンスワード線制御回路のヒューズ611、622、614を予め切断しておく。この後、アレイブロック601内のアレイ60を外部入力アドレスにより選択する場合、アレイ60を選択するアレイ選択信号ARYSEL60を“H”とする。この時、他のアレイ選択信号ARYSELは“L”である。これにより、リファレンスセル対選択信号RSEL120がアクティブ状態となり、リファレンスワード線RWL21、RWL22が活性化され、リファレンスセル対120が選択される。同様に、アレイ61を選択する場合では、アレイ61を選択するアレイ選択信号ARYSEL61を“H”とする。これにより、リファレンスセル対選択信号RSEL130がアクティブ状態となり、リファレンスワード線RWL31、RWL32が活性化され、リファレンスセル対130が選択される。さらに、アレイ62を選択する場合には、アレイ選択信号ARYSEL62を“H”とすることで、リファレンスセル対選択信号RSEL110がアクティブ状態となり、アレイ63が選択される場合は、リファレンスセル対選択信号RSEL120がアクティブ状態となることで、アレイ毎に所望のリファレンスセル対を選択することが可能となる。
【0081】
このように、図6に示すリファレンスワード線制御回路を採用した半導体記憶装置によれば、アレイ選択信号ARYSELとヒューズ611〜614、621〜624を使用して、アレイブロックを構成する各アレイ60〜63毎に最も適切なリファレンスセル対を選択することが可能となる。
【0082】
すなわち、メモリセル部領域内のプロセスばらつきによって生じる、メモリセルを構成する強誘電体膜の分極特性の変化(ヒステリシス曲線の異なり)に対して、適宜対応することが可能となるため、より高い信頼性を有した半導体記憶装置を提供することが可能となる。
【0083】
なお、本第1および第2の実施形態における半導体記憶装置においては、1組のビット線対に対して2つ若しくは3つのリファレンスセル対を設けた構成を例に挙げて説明を行ったが、本発明において、1組のビット線対に対して設けられるリファレンスセル対の数はこれに限られるものではなく、複数であれば1組のビット線対に対して数多くのリファレンスセル対が設けられることが望ましい。
【0084】
【発明の効果】
以上説明したように、1組のビット線対に対して複数のリファレンスセル対を設けた基準電位発生回路、および複数のリファレンスセル対から最適なリファレンスセル対を選択するリファレンスワード線制御回路を備える本発明によれば、不具合のあるリファレンスセルが含まれる場合においても、その複数のリファレンスセル対から他のリファレンスセル対を選択可能とすることで、1つのリファレンス用メモリセルの不具合に伴う、正常なメモリセルの誤動作を回避することが可能となる。すなわち、メモリセルアレイの歩留まりを向上させることが可能となる。
【0085】
さらに、最も適当なリファレンスセル対を選択できるリファレンスワード線制御回路を備えた本発明の半導体記憶装置では、リファレンスワード線制御回路にて各メモリセルに適した基準電位を発生させるリファレンスセル対を選択することで、データ読み出しの誤動作を軽減し、結果として、高い信頼性を有する半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【図1】本発明における第1実施形態の半導体記憶装置の要部回路図である。
【図2】本発明における第1実施形態の半導体記憶装置のメモリセルアレイの構成を示す構成図である。
【図3】本発明における第1実施形態の半導体記憶装置の要部回路図とリファレンスワード制御回路を示す回路図である。
【図4】本発明における第1実施形態の半導体記憶装置において、各メモリセルよりデータが読み出された際のビット線電位を示す分布図である。
【図5】本発明における第2実施形態の半導体記憶装置の要部回路図とリファレンスワード制御回路を示す回路図である。
【図6】本発明における第2実施形態の半導体記憶装置の要部回路図とその他のリファレンスワード制御回路を示す回路図である。
【図7】従来における半導体記憶装置の要部回路図である。
【符号の説明】
100 メモリセル部
101 基準電位発生回路
110、120,130 リファレンスセル対
300 リファレンスワード線制御回路
BL ビット線
BLb ビット相補線
RMC リファレンスセル
RWL リファレンスワード線
RPL リファレンスプレート線
H 強誘電体キャパシタ
T0、T1 スイッチトランジスタ
RWL0EN,RWL1EN リファレンスワード線イネーブル信号
EQ0、EQ1 ビット線イコライズ信号
TM 外部入力信号
Claims (6)
- 第1のビット線と、
前記第1のビット線に接続される第1のトランジスタ、および前記第1のトランジスタに接続される第1の強誘電体キャパシタより構成されるメモリセルと、
第2のビット線と、
前記第2のビット線に接続されるとともに第1のワード線に接続されて制御される第2のトランジスタ、および前記第2のトランジスタに接続される第2の強誘電体キャパシタより構成され、所定のデータに対応する電位を保持する第1のリファレンスセルと、
第3のビット線と、
前記第3のビット線に接続されるとともに前記第1のワード線に接続されて制御される第3のトランジスタ、および前記第3のトランジスタに接続される第3の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第2のリファレンスセルと、
前記第2のビット線に接続されるとともに第2のワード線に接続されて制御される第4のトランジスタ、および前記第4のトランジスタに接続される第4の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第1の冗長リファレンスセルと、
前記第3のビット線に接続されるとともに前記第2のワード線に接続されて制御される第5のトランジスタ、および前記第5のトランジスタに接続される第5の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第2の冗長リファレンスセルと、
前記第2のビット線と前記第3のビット線との間に接続され、第1の制御信号に応答して前記第2のビット線と前記第3のビット線とを電気的に接続し、前記第2のビット線および前記第3のビット線に基準電位を発生させるスイッチ回路と、
前記第2のビット線もしくは前記第3のビット線の一方と、前記第1のビット線とに接続され、前記基準電位と、前記第1のビット線に発生した電位とを比較するデータ読み出し回路と、
前記第1のワード線または前記第2のワード線いずれか一方を選択し、前記第1または第2のリファレンスセルに不良がある時、前記第2のワード線を選択すすことで、前記第1および第2の冗長リファレンスセルにて前記第2のビット線および前記第3のビット線に前記基準電位を発生させるワード線選択回路とを備え、
前記ワード線選択回路には、前記第1および第2のワード線を活性化するワード線イネーブル信号と、外部より入力される外部入力信号とが入力されるとともに、前記ワード線イネーブル信号と前記外部信号との論理積をとるAND回路が備えられており、前記AND回路の出力にて前記第1のワード線または前記第2のワード線いずれか一方を選択することを特徴とする半導体記憶装置。 - 第1のビット線と、
前記第1のビット線に接続される第1のトランジスタ、および前記第1のトランジスタに接続される第1の強誘電体キャパシタより構成されるメモリセルと、
第2のビット線と、
前記第2のビット線に接続されるとともに第1のワード線に接続されて制御される第2のトランジスタ、および前記第2のトランジスタに接続される第2の強誘電体キャパシタより構成され、所定のデータに対応する電位を保持する第1のリファレンスセルと、
第3のビット線と、
前記第3のビット線に接続されるとともに前記第1のワード線に接続されて制御される第3のトランジスタ、および前記第3のトランジスタに接続される第3の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第2のリファレンスセルと、
前記第2のビット線に接続されるとともに第2のワード線に接続されて制御される第4のトランジスタ、および前記第4のトランジスタに接続される第4の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第1の冗長リファレンスセルと、
前記第3のビット線に接続されるとともに前記第2のワード線に接続されて制御される第5のトランジスタ、および前記第5のトランジスタに接続される第5の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第2の冗長リファレンスセルと、
前記第2のビット線と前記第3のビット線との間に接続され、第1の制御信号に応答して前記第2のビット線と前記第3のビット線とを電気的に接続し、前記第2のビット線および前記第3のビット線に基準電位を発生させるスイッチ回路と、
前記第2のビット線もしくは前記第3のビット線の一方と、前記第1のビット線とに接続され、前記基準電位と、前記第1のビット線に発生した電位とを比較するデータ読み出し回路と、
前記第1のワード線または前記第2のワード線いずれか一方を選択し、前記第1または第2のリファレンスセルに不良がある時、前記第2のワード線を選択すすことで、前記第1および第2の冗長リファレンスセルにて前記第2のビット線および前記第3のビット線に前記基準電位を発生させるワード線選択回路とを備え、
前記ワード線選択回路は、前記第1若しくは第2のワード線を活性化するワード線イネーブル信号が入力されるワード線イネーブル信号線と、前記半導体記憶装置内にて使用される内部信号が入力される内部信号線と、前記ワード線イネーブル信号線と前記内部信号線との間に接続されたヒューズ回路とを有し、
前記第1若しくは第2のワード線を活性化するワード線イネーブル信号と、前記内部信号の前記ヒューズ回路からの出力信号との論理積をとるAND回路の出力により前記第1のワード線または前記第2のワード線いずれか一方が選択されることを特徴とする半導体記憶装置。 - 第1のビット線と、
前記第1のビット線に接続される第1のトランジスタ、および前記第1のトランジスタに接続される第1の強誘電体キャパシタより構成されるメモリセルと、
第2のビット線と、
前記第2のビット線に接続されるとともに第1のワード線に接続されて制御される第2のトランジスタ、および前記第2のトランジスタに接続される第2の強誘電体キャパシタより構成され、所定のデータに対応する電位を保持する第1のリファレンスセルと、
第3のビット線と、
前記第3のビット線に接続されるとともに前記第1のワード線に接続されて制御される第3のトランジスタ、および前記第3のトランジスタに接続される第3の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第2のリファレンスセルと、
前記第2のビット線に接続されるとともに第2のワード線に接続されて制御される第4のトランジスタ、および前記第4のトランジスタに接続される第4の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第1の冗長リファレンスセルと、
前記第3のビット線に接続されるとともに前記第2のワード線に接続されて制御される第5のトランジスタ、および前記第5のトランジスタに接続される第5の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第2の冗長リファレンスセルと、
前記第2のビット線と前記第3のビット線との間に接続され、第1の制御信号に応答して前記第2のビット線と前記第3のビット線とを電気的に接続し、前記第2のビット線および前記第3のビット線に基準電位を発生させるスイッチ回路と、
前記第2のビット線もしくは前記第3のビット線の一方と、前記第1のビット線とに接続され、前記基準電位と、前記第1のビット線に発生した電位とを比較するデータ読み出し回路と、
前記第1のワード線または前記第2のワード線いずれか一方を選択し、前記第1または第2のリファレンスセルに不良がある時、前記第2のワード線を選択すすことで、前記第1および第2の冗長リファレンスセルにて前記第2のビット線および前記第3のビット線に前記基準電位を発生させるワード線選択回路とを備え、
前記第1、第2および第3のビット線、前記メモリセル、前記第1および第2のリファレンスセル、前記第1および第2の冗長リファレンスセル、前記スイッチ回路、前記データ読み出し回路とにより構成されるアレイ部を有するとともに、複数の前記アレイ部から構成されるアレイブロックを有しており、
前記ワード線選択回路は、前記第1若しくは第2のワード線を活性化するワード線イネーブル信号が入力されるワード線イネーブル信号線と、前記半導体記憶装置内にて使用される内部信号が入力される内部信号線と、前記ワード線イネーブル信号線および前記内部信号線間に接続された選択回路と、前記ワード線イネーブル信号および前記内部信号の前記選択回路からの出力信号とを入力とするAND回路とを備え、
前記選択回路は、並列に接続された複数のヒューズ回路と、前記ヒューズ回路のそれぞれに接続され、前記複数のアレイ部のうち、いずれかのアレイ部を選択するアレイ選択信号により制御される複数の制御スイッチ回路とを備えることを特徴とする半導体記憶装置。 - 第1のビット線と、
前記第1のビット線に接続される第1のトランジスタ、および前記第1のトランジスタに接続される第1の強誘電体キャパシタより構成される第1のメモリセルと、
第2のビット線と、
前記第2のビット線に接続されるとともに第1のワード線に接続されて制御される第2のトランジスタ、および前記第2のトランジスタに接続される第2の強誘電体キャパシタより構成され、所定のデータに対応する電位を保持する第1のリファレンスセルと、
第3のビット線と、
前記第3のビット線に接続されるとともに前記第1のワード線に接続されて制御される第3のトランジスタ、および前記第3のトランジスタに接続される第3の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第2のリファレンスセルと、
前記第2のビット線に接続されるとともに第2のワード線に接続されて制御される第4のトランジスタ、および前記第4のトランジスタに接続される第4の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第1の冗長リファレンスセルと、
前記第3のビット線に接続されるとともに前記第2のワード線に接続されて制御される第5のトランジスタ、および前記第5のトランジスタに接続される第5の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第2の冗長リファレンスセルと、
前記第2のビット線と前記第3のビット線との間に接続され、第1の制御信号に応答して前記第2のビット線と前記第3のビット線とを電気的に接続し、前記第2のビット線および前記第3のビット線に第1の基準電位を発生させる第1のスイッチ回路と、
第1の活性化信号により活性化され、前記第2のビット線もしくは前記第3のビット線の一方と、前記第1のビット線とに接続され、前記第1の基準電位と、前記第1のビット線に発生した電位とを比較する第1のデータ読み出し回路とを備える通常アレイと、
第4のビット線と、
前記第4のビット線に接続される第6のトランジスタ、および前記第6のトランジスタに接続される第6の強誘電体キャパシタより構成される第2のメモリセルと、
第5のビット線と、
前記第5のビット線に接続されるとともに前記第1のワード線に接続されて制御される第7のトランジスタ、および前記第7のトランジスタに接続される第7の強誘電体キャパシタより構成され、所定のデータに対応する電位を保持する第3のリファレンスセルと、
第6のビット線と、
前記第6のビット線に接続されるとともに前記第1のワード線に接続されて制御される第8のトランジスタ、および前記第8のトランジスタに接続される第8の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第4のリファレンスセルと、
前記第5のビット線に接続されるとともに前記第2のワード線に接続されて制御される第9のトランジスタ、および前記第9のトランジスタに接続される第9の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第3の冗長リファレンスセルと、
前記第6のビット線に接続されるとともに前記第2のワード線に接続されて制御される第10のトランジスタ、および前記第10のトランジスタに接続される第10の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第4の冗長リファレンスセルと、
前記第5のビット線と前記第6のビット線との間に接続され、前記第1の制御信号に応答して前記第5のビット線と前記第6のビット線とを電気的に接続し、前記第5のビット線および前記第6のビット線に第2の基準電位を発生させる第2のスイッチ回路と、
第2の活性化信号により活性化され、前記第5のビット線もしくは前記第6のビット線の一方と、前記第4のビット線とに接続され、前記第2の基準電位と、前記第4のビット線に発生した電位とを比較する第2のデータ読み出し回路とを備える冗長アレイとを有し、
前記第1のワード線または前記第2のワード線いずれか一方を選択し、前記第1または第2のリファレンスセルに不良がある時、前記第2のワード線を選択することで、前記第1および第2の冗長リファレンスセルにて前記第2のビット線および前記第3のビット線に前記基準電位を発生させ、前記第3または第4のリファレンスセルに不良がある時、前記第2のワード線を選択することで、前記第3および第4の冗長リファレンスセルにて前記第5のビット線および前記第6のビット線に前記基準電位を発生させるワード線選択回路とを備え、
前記ワード線選択回路には、前記第1および第2のワード線を活性化するワード線イネーブル信号と、外部より入力される外部入力信号とが入力されるとともに、前記ワード線イネーブル信号と前記外部信号との論理積をとるAND回路が備えられており、前記AND回路の出力にて前記第1のワード線または前記第2のワード線いずれか一方を選択することを特徴とする半導体記憶装置。 - 第1のビット線と、
前記第1のビット線に接続される第1のトランジスタ、および前記第1のトランジスタに接続される第1の強誘電体キャパシタより構成される第1のメモリセルと、
第2のビット線と、
前記第2のビット線に接続されるとともに第1のワード線に接続されて制御される第2のトランジスタ、および前記第2のトランジスタに接続される第2の強誘電体キャパシタより構成され、所定のデータに対応する電位を保持する第1のリファレンスセルと、
第3のビット線と、
前記第3のビット線に接続されるとともに前記第1のワード線に接続されて制御される第3のトランジスタ、および前記第3のトランジスタに接続される第3の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第2のリファレンスセルと、
前記第2のビット線に接続されるとともに第2のワード線に接続されて制御される第4のトランジスタ、および前記第4のトランジスタに接続される第4の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第1の冗長リファレンスセルと、
前記第3のビット線に接続されるとともに前記第2のワード線に接続されて制御される第5のトランジスタ、および前記第5のトランジスタに接続される第5の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第2の冗長リファレンスセルと、
前記第2のビット線と前記第3のビット線との間に接続され、第1の制御信号に応答して前記第2のビット線と前記第3のビット線とを電気的に接続し、前記第2のビット線および前記第3のビット線に第1の基準電位を発生させる第1のスイッチ回路と、
第1の活性化信号により活性化され、前記第2のビット線もしくは前記第3のビット線の一方と、前記第1のビット線とに接続され、前記第1の基準電位と、前記第1のビット線に発生した電位とを比較する第1のデータ読み出し回路とを備える通常アレイと、
第4のビット線と、
前記第4のビット線に接続される第6のトランジスタ、および前記第6のトランジスタに接続される第6の強誘電体キャパシタより構成される第2のメモリセルと、
第5のビット線と、
前記第5のビット線に接続されるとともに前記第1のワード線に接続されて制御される第7のトランジスタ、および前記第7のトランジスタに接続される第7の強誘電体キャパシタより構成され、所定のデータに対応する電位を保持する第3のリファレンスセルと、
第6のビット線と、
前記第6のビット線に接続されるとともに前記第1のワード線に接続されて制御される第8のトランジスタ、および前記第8のトランジスタに接続される第8の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第4のリファレンスセルと、
前記第5のビット線に接続されるとともに前記第2のワード線に接続されて制御される第9のトランジスタ、および前記第9のトランジスタに接続される第9の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第3の冗長リファレンスセルと、
前記第6のビット線に接続されるとともに前記第2のワード線に接続されて制御される第10のトランジスタ、および前記第10のトランジスタに接続される第10の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第4の冗長リファレンスセルと、
前記第5のビット線と前記第6のビット線との間に接続され、前記第1の制御信号に応答して前記第5のビット線と前記第6のビット線とを電気的に接続し、前記第5のビット線および前記第6のビット線に第2の基準電位を発生させる第2のスイッチ回路と、
第2の活性化信号により活性化され、前記第5のビット線もしくは前記第6のビット線の一方と、前記第4のビット線とに接続され、前記第2の基準電位と、前記第4のビット線に発生した電位とを比較する第2のデータ読み出し回路とを備える冗長アレイとを有し、
前記第1のワード線または前記第2のワード線いずれか一方を選択し、前記第1または第2のリファレンスセルに不良がある時、前記第2のワード線を選択することで、前記第1および第2の冗長リファレンスセルにて前記第2のビット線および前記第3のビット線に前記基準電位を発生させ、前記第3または第4のリファレンスセルに不良がある時、前記第2のワード線を選択することで、前記第3および第4の冗長リファレンスセルにて前記第5のビット線および前記第6のビット線に前記基準電位を発生させるワード線選択回路とを備え、
前記ワード線選択回路は、前記第1若しくは第2のワード線を活性化するワード線イネーブル信号が入力されるワード線イネーブル信号線と、前記半導体記憶装置内にて使用される内部信号が入力される内部信号線と、前記ワード線イネーブル信号線と前記内部信号線との間に接続されたヒューズ回路とを有し、
前記第1若しくは第2のワード線を活性化するワード線イネーブル信号と、前記内部信号の前記ヒューズ回路からの出力信号との論理積をとるAND回路の出力により前記第1のワード線または前記第2のワード線いずれか一方が選択されることを特徴とする半導体記憶装置。 - 第1のビット線と、
前記第1のビット線に接続される第1のトランジスタ、および前記第1のトランジスタに接続される第1の強誘電体キャパシタより構成される第1のメモリセルと、
第2のビット線と、
前記第2のビット線に接続されるとともに第1のワード線に接続されて制御される第2のトランジスタ、および前記第2のトランジスタに接続される第2の強誘電体キャパシタより構成され、所定のデータに対応する電位を保持する第1のリファレンスセルと、
第3のビット線と、
前記第3のビット線に接続されるとともに前記第1のワード線に接続されて制御される第3のトランジスタ、および前記第3のトランジスタに接続される第3の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第2のリファレンスセルと、
前記第2のビット線に接続されるとともに第2のワード線に接続されて制御される第4のトランジスタ、および前記第4のトランジスタに接続される第4の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第1の冗長リファレンスセルと、
前記第3のビット線に接続されるとともに前記第2のワード線に接続されて制御される第5のトランジスタ、および前記第5のトランジスタに接続される第5の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第2の冗長リファレンスセルと、
前記第2のビット線と前記第3のビット線との間に接続され、第1の制御信号に応答して前記第2のビット線と前記第3のビット線とを電気的に接続し、前記第2のビット線および前記第3のビット線に第1の基準電位を発生させる第1のスイッチ回路と、
第1の活性化信号により活性化され、前記第2のビット線もしくは前記第3のビット線の一方と、前記第1のビット線とに接続され、前記第1の基準電位と、前記第1のビット線に発生した電位とを比較する第1のデータ読み出し回路とを備える通常アレイと、
第4のビット線と、
前記第4のビット線に接続される第6のトランジスタ、および前記第6のトランジスタに接続される第6の強誘電体キャパシタより構成される第2のメモリセルと、
第5のビット線と、
前記第5のビット線に接続されるとともに前記第1のワード線に接続されて制御される第7のトランジスタ、および前記第7のトランジスタに接続される第7の強誘電体キャパシタより構成され、所定のデータに対応する電位を保持する第3のリファレンスセルと、
第6のビット線と、
前記第6のビット線に接続されるとともに前記第1のワード線に接続されて制御される第8のトランジスタ、および前記第8のトランジスタに接続される第8の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第4のリファレンスセルと、
前記第5のビット線に接続されるとともに前記第2のワード線に接続されて制御される第9のトランジスタ、および前記第9のトランジスタに接続される第9の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第3の冗長リファレンスセルと、
前記第6のビット線に接続されるとともに前記第2のワード線に接続されて制御される第10のトランジスタ、および前記第10のトランジスタに接続される第10の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第4の冗長リファレンスセルと、
前記第5のビット線と前記第6のビット線との間に接続され、前記第1の制御信号に応答して前記第5のビット線と前記第6のビット線とを電気的に接続し、前記第5のビット線および前記第6のビット線に第2の基準電位を発生させる第2のスイッチ回路と、
第2の活性化信号により活性化され、前記第5のビット線もしくは前記第6のビット線の一方と、前記第4のビット線とに接続され、前記第2の基準電位と、前記第4のビット線に発生した電位とを比較する第2のデータ読み出し回路とを備える冗長アレイとを有し、
前記第1のワード線または前記第2のワード線いずれか一方を選択し、前記第1または第2のリファレンスセルに不良がある時、前記第2のワード線を選択することで、前記第1および第2の冗長リファレンスセルにて前記第2のビット線および前記第3のビット線に前記基準電位を発生させ、前記第3または第4のリファレンスセルに不良がある時、前記第2のワード線を選択することで、前記第3および第4の冗長リファレンスセルにて前記第5のビット線および前記第6のビット線に前記基準電位を発生させるワード線選択回路とを備え、
前記ワード線選択回路は、前記第1若しくは第2のワード線を活性化するワード線イネーブル信号が入力されるワード線イネーブル信号線と、前記半導体記憶装置内にて使用される内部信号が入力される内部信号線と、前記ワード線イネーブル信号線および前記内部信号線間に接続された選択回路と、前記ワード線イネーブル信号および前記内部信号の前記選択回路からの出力信号とを入力とするAND回路とを有し、
前記選択回路は、並列に接続された複数のヒューズ回路と、前記ヒューズ回路のそれぞれに接続され、前記通常アレイ若しくは前記冗長アレイのいずれかを選択するアレイ選択信号により制御される複数の制御スイッチ回路とを備えることを特徴とする半導体記憶装置。
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