JP2003296292A - ポートサンプリング回路装置およびマイクロコンピュータ - Google Patents
ポートサンプリング回路装置およびマイクロコンピュータInfo
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Abstract
することができるポートサンプリング回路装置を提供す
る。 【解決手段】 ポートサンプリング回路6の信号出力部
は、CPU2によりレジスタに設定されたサンプリング
周期に基づいて出力ポート11の出力レベルを周期的に
変化させ、データラッチ部は、前記出力レベルの変化を
起点とし、タイミング信号に基づいて入力ポート10に
与えられるデータをラッチすると、そのラッチしたデー
タをデータレジスタに格納する。
Description
された条件に基づいてマイクロコンピュータの入力ポー
トのサンプリングを行うポートサンプリング回路装置、
及びそのポートサンプリング回路装置を備えて構成され
るマイクロコンピュータに関する。
を構成するCPUは、例えば制御状態を変更することな
どを目的として、入力端子に接続されている外部デバイ
スなどより出力される信号のレベルをサンプリングする
場合には、それに対応して制御プログラムを記述してお
く。そして、当該プログラムに従って動作することで、
入力ポートを周期的に(例えば、数10μ〜数100μ
秒の間隔で)サンプリングするようになっている。
られるデータをラッチするためのタイミング信号が出力
されるように書き込みを行い(サンプリング)、それか
ら、ラッチされたデータの読み出しを行う。この動作を
周期的に実行するようになっている。
ウエアを作成する工程が必要であり、CPUの実動作上
でも制御プログラムがサンプリング処理を負担すること
になる。そのため、CPUが行うその他の処理が重い場
合には、サンプリング周期を十分短くすることができな
くなるという問題があった。
あり、その目的は、サンプリング処理に伴うCPUの負
担を軽減することができるポートサンプリング回路装
置、及びそのポートサンプリング回路装置を備えて構成
されるマイクロコンピュータを提供することにある。
ンプリング回路装置によれば、CPUにより設定された
条件に基づいてマイクロコンピュータ(マイコン)の入
力ポートのサンプリングを自動的に行うようにハードウ
エアで構成される。即ち、CPUは周期的に入力ポート
をサンプリングするための処理を行なわずとも、適当な
タイミングでデータの読み出しだけを行うようにすれ
ば、マイコン外部のデバイスなどから入力ポートに与え
られるデータを読み込むことができる。
ムには、サンプリングを行う処理を記述する必要がなく
なるので、プログラムの作成工程を簡単にすることがで
きる。また、CPUの実動作中における処理負担も軽減
されるので、その軽減された分を他の処理に振り分ける
ことが可能となる。
置によれば、サンプリングタイミング信号出力部は、サ
ンプリング周期設定レジスタに設定されたサンプリング
周期に基づいてサンプリングタイミング信号を周期的に
出力し、データラッチ部は、前記タイミング信号に基づ
いて前記入力ポートに与えられるデータをラッチする
と、そのラッチしたデータをデータレジスタに格納す
る。従って、サンプリングを行う周期は、CPUがサン
プリング周期設定レジスタに設定を行うことで変化させ
ることができるので、アプリケーション等の仕様に応じ
て適切な周期でサンプリングを行わせることができる。
グ回路装置によれば、出力状態変化手段は、マイクロコ
ンピュータの出力ポートの状態を、入力ポートのサンプ
リングを行うタイミングに同期させて周期的に変化させ
る。即ち、入力ポートをサンプリングするに当たって
は、マイクロコンピュータの周辺回路などの状態を変化
させることが必要となる場合がある。
デバイスを含むマイコン周辺の回路構成によっては、駆
動された状態(アクティブ)になることでマイコンの入
力ポートに対する信号の出力が可能となるケースもあ
る。
外部デバイスに接続しておけば、ポートサンプリング回
路装置が自動的に出力ポートの状態を変化させること
で、その外部デバイスをサンプリングタイミングに同期
させて周期的に駆動することが可能となる。よって、C
PUは駆動制御を行う必要がなくなるので、処理負担を
更に軽減することができる。
置によれば、出力状態変化手段を構成する状態変化タイ
ミング信号出力部は、状態変化周期設定レジスタに設定
された状態変化周期に基づいて状態変化タイミング信号
を周期的に出力する。すると、状態変化部は、前記タイ
ミング信号に基づいて出力ポートの状態を変化させる。
従って、CPUは、出力ポートの状態を変化させる周期
を、状態変化周期設定レジスタに設定を行うことで変化
させることができる。
置によれば、状態変化周期設定レジスタを、サンプリン
グ周期設定レジスタと兼用するように構成するので、両
者の設定を1つのレジスタによって行うことができ、設
定処理をより簡単にすることが可能となる。
置によれば、サンプリングタイミング信号出力部は、サ
ンプリング周期と、サンプリング開始時間設定レジスタ
に設定されるサンプリング開始時間とに基づいてサンプ
リングタイミング信号を周期的に出力する。従って、例
えば、出力ポートの状態を変化させることで外部デバイ
スを駆動するように構成する場合、その駆動が開始され
てから、外部デバイスからデータが出力され、そのデー
タレベルが安定した状態となり適切なサンプリングが可
能となるタイミングを個別のケースに応じて設定するこ
とができる。
置によれば、一致信号出力部は、入力ポートをサンプリ
ングしたデータが期待値セットレジスタにセットされた
データに一致すると外部に一致信号を出力するので、C
PUは、予め期待値セットレジスタにデータをセットし
ておけば、一致信号が出力されたことをもって期待値に
等しいデータがサンプリングされたことを判定できる。
従って、CPUは、サンプリングされたデータが期待値
に一致したか否かを判定するために、入力ポートを所定
時間ごとにポーリングして比較判定する必要がなくなる
ので、処理負担を一層削減することができる。
ュータによれば、CPUと、請求項1乃至7または8の
何れかに記載のポートサンプリング回路装置とを備えて
構成されるので、ポートサンプリング回路装置にサンプ
リング処理を代行させて、CPUの処理能力を向上させ
ることができる。
よれば、ポートサンプリング回路装置によって出力され
る一致信号を、CPUに対する割込み信号とするので、
CPUは、割り込みの発生によって期待値に等しいデー
タがサンプリングされたことを知ることができる。
よれば、低消費電力モードを実行するための機能を有し
て構成されている場合に、一致信号を、低消費電力モー
ドを解除するための信号とする。即ち、CPUが連続的
に処理を行う必要がない状態になったと判断し、例えば
クロック信号の供給を停止することで消費電力を抑制す
るモードになった場合は、当然ながら、入力ポートをサ
ンプリングすることはできない。逆に、CPUが周期的
にサンプリングを行う必要がある場合は、低消費電力モ
ードを設定することはできなかった。
CPUが予め期待値セットレジスタに期待値のデータを
セットしておけば、その後に低消費電力モードに切り替
わっても、その間はポートサンプリング回路装置が継続
してサンプリング処理を行う。そして、期待値に一致す
るデータがサンプリングされるとCPUの低消費電力モ
ードは解除される。
グされたことを契機として次の処理を実行すれば良い場
合は低消費電力モードを設定して、当該モードがポート
サンプリング回路装置によって解除されるまで待機すれ
ば良い。従って、低消費電力モードを有効に活用するこ
とができ、消費電力を低減することができる。
図面を参照して説明する。図1は、例えば車両用のボデ
ィECU(Electronic Control Unit) などに使用される
シングルチップマイクロコンピュータ(マイコン)の一
構成例を示すものである。マイコン1は、CPU2を中
心として、その周辺にメイン発振回路3,クロック制御
回路4,CR発振回路5,ポートサンプリング回路(ポ
ートサンプリング回路装置)6などを備えている。
接続される水晶発振子7を発振させてCPU2に動作用
のクロック信号(マシンクロック或いはシステムクロッ
ク)を供給するものである。クロック制御回路4は、C
PU2によりアドレスバス8及びデータバス9を介して
スリープ/ストップモードを開始させる指令が与えられ
ると、メイン発振回路3に対してクロック停止信号を出
力し、メイン発振回路3によるクロック信号の出力を停
止させ、CPU2(若しくは、CPU2を含むマイコン
1全体)をスリープ/ストップモードに設定する。
るとクロック制御回路4に内蔵されているタイマで所定
時間が経過すると自動的に解除されるモードを言うもの
とし、ストップモードとは、一旦移行すると外部におい
てウェイクアップ要因(後述するウェイクアップ信号な
ど)が発生するまで解除されないモードを言うものとす
る。即ち、これらは、CPU2の動作状態を通常時より
も低下させることで消費電力の低下を図るモードであ
る。
ンプリング回路6が後述する条件設定に応じてウェイク
アップ信号を出力すると、クロック停止信号の出力を中
止してメイン発振回路3によるクロック信号の出力を再
開させるようになっている。尚、スリープモードにあっ
ても、ウェイクアップ信号の出力によって当該モードは
解除されるようになっている。
4MHz程度であり、CR発振回路5の発振周波数は2
5kHz程度である。また、CPU2は、周波数4MH
zのクロック1を内蔵するPLL発振回路(図示せず)
で4逓倍して16MHzのクロック周波数で動作するよ
うになっている。
内部のレジスタに行う設定に応じて、図示しない外部の
デバイスによってマイコン1の入力ポート(PSMIN)10
(例えば、32本)に出力される信号またはデータのサ
ンプリングを自動的に行う、純粋なハードウエア回路で
ある。尚、ここで言う「デバイス」には、例えばトラン
ジスタのような素子も含む概念であるとする。
コン1の出力ポート(PSMOUT)11にデータを出力するこ
とで、外部のデバイスを周期的に駆動することも可能に
構成されている。尚、具体的には図示しないが、マイコ
ン1は、その他、割込みコントローラ,DMAコントロ
ーラ,ウォッチドッグタイマ,A/Dコンバータ,D/
Aコンバータやシリアル通信回路などの周辺回路を備え
ている。
しているレジスタ及びカウンタを示すものである。PS
M端子コントロールレジスタ(PSMOCR)12、ポート出力
サイクルレジスタ(PSMCYR)(サンプリング周期設定レジ
スタ、状態変化周期設定レジスタ)13及びポート出力
サイクルカウンタ(PSMCYCNT)14は、主に出力ポート1
1に関する設定等を行うものである。
グ動作のイネーブル制御や出力データレベル(H,L)
の設定を行うためのレジスタである。レジスタ13は、
出力ポート11をHまたはLにドライブする周期(図3
参照、スリープモードの場合)を設定するレジスタであ
る。カウンタ14は、CR発振回路5が出力するCRク
ロックを2分周したクロックでカウントを行うカウンタ
であり、カウント値がレジスタ13の値に一致すると、
出力ポート11をドライブさせるタイミング信号が発生
してクリアされるようになっている。
NT)15、サンプリングタイミングレジスタ(PSMTMG)
(サンプリング開始時間設定レジスタ)16、サンプリ
ングコントロールレジスタ(0)(PSMSCR0)17及び同
レジスタ(1)(PSMSCR1)18、サンプリングフィルタ
選択レジスタ(PSMFLT)19は、主にサンプリング処理に
関する設定等を行うものである。
るCRクロックをカウントするカウンタであり、レジス
タ16は、出力ポート11がドライブを開始してからサ
ンプリングを行うタイミングを設定するレジスタである
(図4参照)。そして、カウンタ15のカウント値がレ
ジスタ16の値に一致すると、サンプリングを行うため
のタイミング信号が発生してカウンタ15はクリアされ
るようになっている。
リング処理のイネーブル制御を行うためのレジスタであ
り、前者はCPU2がスリープ若しくはストップモード
(低消費電力モード)となった場合、後者はCPU2が
通常動作を行っているウェイクアップ時について設定を
行うものである。
タ33を選択(有効)にするか否かを設定するためのレ
ジスタである。2度一致フィルタを選択すると、前回と
今回のサンプリングデータ値が一致した場合に、サンプ
リングデータレジスタ20にデータが格納されるように
なる。
サンプリングウェイクアップステータスレジスタ(PSMWS
TR)22及びサンプリングウェイクアップコントロール
レジスタ(PSMWCR)23は、主にウェイクアップ信号WKUP
の出力制御に関する設定を行うレジスタである。
は、CPU2がサンプリングデータの期待値を設定する
ためのレジスタである。レジスタ21の設定値と、デー
タレジスタ20のデータ値とが一致するとウェイクアッ
プ要因が発生するようになっている。レジスタ22は、
レジスタ21とデータレジスタ20との比較結果が格納
されるレジスタであり、レジスタ23は、上記のように
して発生したウェイクアップ要因に基づくウェイクアッ
プ信号WKUPの出力を許可するか否かを設定するレジスタ
である。
構成を概略的に示す機能ブロック図である。入力ポート
10(PSMIN)は、データラッチ部31の入力端子に接続
されている。データラッチ部31におけるラッチタイミ
ングは、タイミングカウンタ15、タイミングレジスタ
16及びタイミングジェネレータ32によって生成され
る。即ち、タイミングジェネレータ(サンプリングタイ
ミング信号出力部)32は、カウンタ15のカウンタ値
とレジスタ16のデータ値とが一致した場合にサンプリ
ング信号をデータラッチ部31に出力するようになって
いる。
には図示しないが、2個のデータラッチがシリアルに接
続されており、今回のサンプリングデータ(n)と前回
のサンプリングデータ(n−1)とを保持するように構
成されている。そして、これらのデータは2度一致フィ
ルタ33に出力されている。
ンプリングデータが一致した場合に、データ「1」をフ
ィルタ選択部34に出力するように構成されている。フ
ィルタ選択部34は、次段に配置されているデータレジ
スタ20に対するラッチ信号の出力を制御するものであ
り、レジスタ19の設定に応じて、データレジスタ20
にCRクロックを、2度一致フィルタ33がデータ
「1」を出力している場合に与えるか(フィルタ選
択)、2度一致フィルタ33の出力状態によらず与える
か(フィルタ非選択)を設定するようになっている。
は、データラッチ部31が出力する今回のサンプリング
データ(n)が与えられており、データレジスタ20に
よってラッチされたデータは、次段に配置されている一
致回路35に出力されると共に、CPU2により読み出
しが行われるとデータバス10に出力されるようになっ
ている。
タレジスタ20によってラッチされたデータ判定レジス
タ21の設定値とが一致すると、ウェイクアップステー
タスレジスタ22にラッチ信号を出力することで、ウェ
イクアップ要因「1」をレジスタ22にセットさせるよ
うになっている。そして、レジスタ22の出力データ
は、ANDゲート36の一方の入力端子に与えられてい
る。
ウェイクアップコントロールレジスタ23の設定データ
が与えられており、ANDゲート36は、レジスタ22
の出力データとレジスタ23の設定データが何れも
「1」である場合に、ウェイクアップ信号WKUP(ハイレ
ベル、一致信号)をクロック制御回路4に出力するよう
になっている。尚、以上の構成は、32本の入力ポート
10について(即ち32ビット分)夫々設けられてい
る。
を出力させるタイミングジェネレータ(状態変化タイミ
ング信号出力部)37は、カウンタ14が、CR発振回
路5が出力するCRクロックを分周回路38で2分周し
たクロックでカウントしたカウント値がレジスタ13の
値に一致すると、タイミング信号を信号出力部(状態変
化部)39に出力する。
応じて出力ポート11に駆動信号を出力するようになっ
ている。また、そのタイミング信号の出力によって、カ
ウンタ14はリセットされると共に、カウンタ15はカ
ウントをスタートするようになっている。尚、レジスタ
13、カウンタ14及びタイミングジェネレータ37
は、出力状態変化手段40を構成している。
8を参照して説明する。図6は、CPU2が通常動作時
(ウェイクアップ時)においてポートサンプリング回路
6を使用する場合に、当該回路6に対して行うレジスタ
設定の手順を示すものである。先ず、CPU2は、PS
M端子コントロールレジスタ12の対応するビットに
「0」を書き込むことでPSMOE=0として、ポート出力
及びサンプリング処理を禁止状態にする(ステップS
1)。
行う(ステップS2)。データレベル設定は、レジスタ
12の対応するビットに例えば「1」を書き込むとデフ
ォルトのデータレベルがLとなり、駆動信号の出力期間
になるとデータレベルがHとなる。尚、ステップS1,
S2は同じレジスタ12について行う設定であるから、
同時に実行可能であることは言うまでもない。
定を行う(ステップS3)。当該設定は、コントロール
レジスタ(1)18の対応するビットに「1」を書き込
むことで、32ビット中の各ビット毎にサンプリングを
許可する。それから、2度一致フィルタ33を選択する
か否かを設定する(ステップS4)。当該設定は、レジ
スタ19の対応するビットに「1」を書き込むことで、
32ビット中の各ビット毎に2度一致フィルタ33を選
択する。
ロールの設定を行う(ステップS5)。即ち、ウェイク
アップコントロールレジスタ23の全てのビットに
「0」を書き込んで、ウェイクアップ信号WKUPの出力を
禁止する。
ンプリングデータの期待値を書き込んで設定する(ステ
ップS6)。尚、この設定は、後でスリープモードに移
行する時のために前もって行うものである。即ち、CP
U2は、通常動作している場合はデータレジスタ20を
ポーリングするため、ポートサンプリング回路6はサン
プリングデータの判定を行う必要がないからである。
を行う(ステップS7)。即ち、ポート出力サイクルレ
ジスタ13に、出力ポート11より駆動信号を出力させ
る周期に相当するデータをセットする。続いて、サンプ
リングタイミングの設定を行う(ステップS8)。即
ち、前述したように、サンプリングタイミングカウンタ
15に、駆動信号の出力が開始された時点から入力デー
タのサンプリングが行われる時間に相当するデータをセ
ットする。
12の対応するビットに「1」を書き込むことでPSMOE
=1として、ポート出力及びサンプリング処理を許可状
態にすると(ステップS9)、設定処理を終了する。
ることで、ポートサンプリング回路6は、ポート出力周
期ごとに出力ポート11に駆動信号を出力して外部デバ
イスを駆動し、その駆動開始からサンプリング期間が経
過すると、入力ポート10に与えられているデータのサ
ンプリングを行う動作を繰り返す。そして、CPU2
は、必要なタイミングでポートサンプリング回路6のデ
ータレジスタ20を読み出すようにする。
に移行する場合に、主にポートサンプリング回路6に対
して行うレジスタ設定の手順を示すものである。CPU
2は、ステップS1と同様にPSMOE=0とすると(ステ
ップS20)、コントロールレジスタ(0)17の対応
するビットに「1」を書き込むことで、32ビット中の
各ビット毎にサンプリングを許可する(ステップS2
1)。
スタ22の全てのビットに「0」を書き込んでクリアす
ると(ステップS22)、ウェイクアップコントロール
の設定を行う(ステップS23)。即ち、ウェイクアッ
プコントロールレジスタ23の対応するビットに「1」
を書き込んで、ウェイクアップ信号WKUPの出力を許可す
る。
にPSMOE=1として、ポート出力及びサンプリング処理
を許可状態にすると(ステップS24)、クロック制御
回路4に対してスリープモードの設定を行う(ステップ
S25)。すると、クロック制御回路4は、メイン発振
回路3の発振動作を停止させるので、CPU2に対する
クロック信号の供給が停止して、CPU2はスリープモ
ードに移行する。
た後スリープモードに移行した場合における、ポートサ
ンプリング回路6の動作を示すタイミングチャートであ
る。尚、2度一致フィルタ33は選択されていないもの
とする。
モードに移行すると(a)、カウンタ14は、CRクロ
ックの2分周クロックでカウントを開始する(b,
c)。そして、そのカウント値がレジスタ13の設定値
nに一致すると、出力ポート11のレベルを「L」から
「H」にドライブする(d)。
になったことで、外部デバイスが入力ポート10にハイ
レベルのデータを出力したものとする(e)。すると、
そのデータは、出力ポート11のレベルが「H」から
「L」に戻る直前にサンプリングされ、データレジスタ
20の出力レベルは「L」から「H」に遷移する
(f)。この出力レベル「H」が判定レジスタ21の対
応するビットの設定値に一致すると、ウェイクアップス
テータスレジスタ22の対応するビットの値が「H」に
なる。そして、ステータスレジスタ22の何れかのビッ
トが「H」になれば、ウェイクアップ信号WKUPが「H」
になって出力される。
ップ信号WKUPが出力されると、クロック制御回路4はス
リープモードを解除してメイン発振回路3に再び発振動
作を行わせるので、CPU2に対するクロック信号の供
給が再開され、CPU2は通常動作状態に復帰する。
尚、データレジスタ20に格納されたデータ及びステー
タスレジスタ22にセットされたビットは、その後、C
PU2によってソフトウエア的にリセットされる。
拡大して示すものである。(d)に示すように、出力ポ
ート11のレベルが「H」になると、タイミングカウン
タ15がCRクロックによるカウント動作を開始する。
そして、そのカウント値がタイミングレジスタ16の設
定値mに一致すると、サンプリング信号(PSME)が1CR
クロックのパルス幅を有するハイレベル信号としてタイ
ミングジェネレータ32より出力される。すると、デー
タラッチ部31において、入力ポート10に与えられて
いるデータがサンプリングされる。
スタ21の設定値との一致判定などが行われて、その次
のクロックタイミングでデータレジスタ20の出力状態
が変化する。
ドのように処理を一時的に停止させて消費電力の低減を
図るモードに移行すると入力ポートのサンプリングを行
うことができず、前記サンプリングを継続的に行う必要
がある場合は、スリープモード等に移行することはでき
なかった。
CPU2がスリープモードに移行しても、ポートサンプ
リング回路6が自動的にサンプリング動作を行っている
ので、スリープモード中に次の処理を行う契機となるデ
ータが出力されたとしても、ポートサンプリング回路6
がそれを検出すればその時点でスリープモードが解除さ
れる。従って、CPU2は、スリープ中に出力されたデ
ータを取り逃がすことなく、適切に対処することが可能
となる。
場合のタイミングの一例を示すものである。即ち、入力
ポート10のレベルが(n−1)の時点で「L」から
「H」に変化すると(b)、そのレベルの変化は、デー
タラッチ部31内の前段でラッチされる(d)。
ータは後段のラッチに渡される(e)。そして、nの時
点でも入力ポート10のレベルが「L」から「H」に変
化すると(b)、そのレベル変化は前段でラッチされる
(d)。すると、時点nにおいて前回と今回のサンプリ
ングデータ値が一致したことにより、2度一致フィルタ
33はデータレジスタ20にラッチ信号の出力を許可す
るので、データレジスタ20は、入力ポート10に与え
られたデータをラッチする(f)。
した場合は、2回連続したサンプリングタイミングにお
いて同じデータがサンプリングされた場合にだけ、その
データ値がデータレジスタ20に格納されるようにな
る。従って、マイコン1が例えば外来ノイズなどの影響
を受けることで、入力ポート10のデータレベルが一時
的に変化したような場合に、そのデータをサンプリング
してしまうことを回避できる。
ンプリング回路6を、CPU2により設定された条件に
基づいてマイコン1の入力ポート10のサンプリングを
自動的に行うようにハードウエアで構成した。具体的に
は、タイミングジェネレータ32は、レジスタ13に設
定されたサンプリング周期及びレジスタ16に設定され
たサンプリング時間に基づいてサンプリングタイミング
信号を周期的に出力し、データラッチ部31は、そのタ
イミング信号に基づいて入力ポート10に与えられるデ
ータをラッチし、そのラッチしたデータをデータレジス
タ20に格納するように構成した。
0をサンプリングするための処理を行なわずとも、適当
なタイミングでデータの読み出しだけを行うようにすれ
ば、マイコン1外部のデバイスなどから入力ポート10
に与えられるデータを読み込むことができる。従って、
CPU2に実行させる制御プログラムにはサンプリング
を行う処理を記述する必要がなくなるので、プログラム
の作成工程を簡単にすることができる。また、CPU2
の実動作中における処理負担も軽減されるので、その軽
減された分を他の処理に振り分けることが可能となる。
ート11のデータレベルを、入力ポート10をサンプリ
ングするタイミングに同期させて周期的に変化させ、入
力ポート10に接続されている外部デバイスを周期的に
駆動するようにした。具体的には、タイミングジェネレ
ータ37は、レジスタ13に設定された駆動周期に基づ
いて駆動タイミング信号を周期的に出力し、信号出力部
38は、前記タイミング信号に基づいて出力ポート11
のデータレベルを変化させるので、CPU2は、入力ポ
ート10をサンプリングするために外部デバイスの駆動
制御を行う必要がなくなり、処理負担を更に軽減するこ
とができる。
レータ32は、レジスタ13に設定されたサンプリング
周期及びレジスタ16に設定されたサンプリング時間に
基づいてサンプリングタイミング信号を周期的に出力す
るので、外部デバイスの駆動が開始されてからデータが
入力ポート10に出力され、そのデータレベルが安定し
た状態となり適切なサンプリングが可能となるタイミン
グを、個別のケースに応じて設定することができる。
路35は、CPU2がスリープモードに移行している場
合に、入力ポート10をサンプリングしたデータが判定
レジスタ21にセットされたデータに一致すると、AN
Dゲート36を介してクロック制御回路4にウェイクア
ップ信号WKUPを出力するようにした。
に期待値データをセットしておけば、その期待値に等し
いデータがサンプリングされた時点でスリープモードが
解除されるので、スリープ中に出力されたデータを取り
逃がすことなく適切に対処することができる。従って、
CPU2は、従来構成よりもスリープモードを有効に設
定維持することができ、消費電力を一層削減することが
できる。
路6とを備えてマイコン1を構成したので、ポートサン
プリング回路6にサンプリング処理を代行させて、CP
U2(=マイコン1)の処理能力を向上させることがで
きる。
にのみ限定されるものではなく、以下のような変形また
は拡張が可能である。サンプリング周期設定レジスタ
と、状態変化周期設定レジスタとを個別に設けても良
い。出力状態変化手段は、必要に応じて設ければ良く、
単に入力ポートを周期的にサンプリングする構成であっ
ても良い。この場合は、例えば、タイミングジェネレー
タ37が出力するタイミング信号をデータラッチ部31
のラッチ信号としても良い。或いは、タイミングジェネ
レータ37が出力するタイミング信号によってカウンタ
15をリセットスタートさせるようにしても良い。この
時は、レジスタ16がサンプリング周期設定レジスタと
なる。
グを行う周期は予め固定されていても良い。更に、出力
状態の変化周期は可変として、その変化開始のタイミン
グからサンプリングを行う期間は予め固定としても良
い。判定レジスタ21の設定は、図7に示すスリープ移
行処理において行っても良い。CPU2の通常動作状態
においても、入力ポート10をサンプリングしたデータ
が判定レジスタ21にセットされたデータに一致する
と、CPU2に一致信号として割込み信号を出力するよ
うに構成しても良い。斯様に構成すれば、CPU2は、
割り込みの発生によって期待値に等しいデータがサンプ
リングされたことを知ることができるので、サンプリン
グされたデータが期待値に一致したか否かを判定するた
めに、入力ポート10を所定時間ごとにポーリングして
比較判定する必要がなくなる。従って、CPU2の処理
負担を一層削減することができる。タイミングジェネレ
ータ37と信号出力部39とが一体にとなるように構成
しても良い。
クロック制御回路4が行う機能は、CPUに内蔵されて
いても良い。また、低消費電力モードは、スリープ/ス
トップモードに限ることなく、例えば、クロック周波数
を一時的に低下させたり、マイクロコンピュータの一部
の機能を限定的に停止させるなど、要は通常の動作状態
よりも消費電力が少なくなるように設定されるモードで
あれば良い。更に、CPUまたはマイクロコンピュータ
は、必ずしも低消費電力モードを実行する機能を有して
いなくても良い。2度一致フィルタ33は、必要に応じ
て設ければ良い。その場合、データラッチ部31を削除
して、入力ポート10に与えられるデータをデータレジ
スタ20において直接ラッチするように構成しても良
い。車両用のECUとして構成されるものに限ることな
く、入力ポートのサンプリングを行うマイクロコンピュ
ータであれば広く適用が可能である。
るマイクロコンピュータに適用した場合の一実施例であ
り、マイクロコンピュータの概略的な構成を示す機能ブ
ロック図
タ及びカウンタを示す図
チャート
ート
示す機能ブロック図
グ回路を使用する場合に、当該回路に対して行うレジス
タ設定の手順を示すフローチャート
にポートサンプリング回路に対して行うレジスタ設定の
手順を示すフローチャート
ードに移行した場合における、ポートサンプリング回路
の動作を示すタイミングチャートであり、(B)は
(A)の一部を拡大して示す図
の一例を示す図
ンプリング回路、10は入力ポート、11は出力ポー
ト、13はポート出力サイクルレジスタ(サンプリング
周期設定レジスタ、状態変化周期設定レジスタ)、16
はサンプリングタイミングレジスタ(サンプリング開始
時間設定レジスタ)、20はデータレジスタ、21はサ
ンプリング判定レジスタ(期待値セットレジスタ)、3
1はデータラッチ部、32はタイミングジェネレータ
(サンプリングタイミング信号出力部)、35は一致回
路(一致信号出力部)、37はタイミングジェネレータ
(状態変化タイミング信号出力部)、38は信号出力部
(状態変化部)、40は出力状態変化手段を示す。
Claims (12)
- 【請求項1】 CPUにより設定された条件に基づいて
マイクロコンピュータの入力ポートに与えられるデータ
のサンプリングを自動的に行い、サンプリングしたデー
タを前記CPUが読み出し可能なデータレジスタにセッ
トするようにハードウエアで構成されていることを特徴
とするポートサンプリング回路装置。 - 【請求項2】 サンプリング周期を設定するためのサン
プリング周期設定レジスタと、 このサンプリング周期設定レジスタに設定されたサンプ
リング周期に基づいてサンプリングタイミング信号を周
期的に出力するサンプリングタイミング信号出力部と、 このタイミング信号出力部によって出力されるタイミン
グ信号に基づいて前記入力ポートに与えられるデータを
ラッチして、前記データレジスタに格納するデータラッ
チ部とで構成されていることを特徴とする請求項1記載
のポートサンプリング回路装置。 - 【請求項3】 前記マイクロコンピュータの出力ポート
の状態を、前記サンプリングを行うタイミングに同期さ
せて周期的に変化させるように構成される出力状態変化
手段を備えたことを特徴とする請求項1記載のポートサ
ンプリング回路装置。 - 【請求項4】 前記マイクロコンピュータの出力ポート
の状態を、前記サンプリングを行うタイミングに同期さ
せて周期的に変化させるように構成される出力状態変化
手段を備えたことを特徴とする請求項2記載のポートサ
ンプリング回路装置。 - 【請求項5】 前記出力状態変化手段は、 出力ポートの状態を変化させる周期を設定するための状
態変化周期設定レジスタと、 この状態変化周期設定レジスタに設定された状態変化周
期に基づいて状態変化タイミング信号を周期的に出力す
る状態変化タイミング信号出力部と、 この状態変化タイミング信号出力部によって出力される
タイミング信号に基づいて前記出力ポートの状態を変化
させる状態変化部とで構成されていることを特徴とする
請求項4記載のポートサンプリング回路装置。 - 【請求項6】 前記状態変化周期設定レジスタは、前記
サンプリング周期設定レジスタを兼用するように構成さ
れていることを特徴とする請求項5記載のポートサンプ
リング回路装置。 - 【請求項7】 前記出力ポートの状態が変化した時点か
ら、前記入力ポートに与えられるデータのサンプリング
を開始するまでの時間を設定するためのサンプリング開
始時間設定レジスタを備え、 前記サンプリングタイミング信号出力部は、前記サンプ
リング周期と、前記サンプリング開始時間設定レジスタ
に設定されるサンプリング開始時間とに基づいてサンプ
リングタイミング信号を周期的に出力するように構成さ
れていることを特徴とする請求項6記載のポートサンプ
リング回路装置。 - 【請求項8】 前記CPUがサンプリングデータの期待
値をセットするための期待値セットレジスタと、 前期データラッチ部がラッチしたデータが前記期待値セ
ットレジスタにセットされたデータに一致した場合、外
部に対して一致信号を出力する一致信号出力部とを備え
たことを特徴とする請求項1乃至7の何れかに記載のポ
ートサンプリング回路装置。 - 【請求項9】 CPUと、 請求項1乃至7の何れかに記載のポートサンプリング回
路装置とを備えて構成されることを特徴とするマイクロ
コンピュータ。 - 【請求項10】 CPUと、 請求項8記載のポートサンプリング回路装置とを備えて
構成されることを特徴とするマイクロコンピュータ。 - 【請求項11】 前記一致信号を、前記CPUに対する
割込み信号とすることを特徴とする請求項10記載のマ
イクロコンピュータ。 - 【請求項12】 前記CPUの動作状態を低下させるこ
とで消費電力の低下を図る低消費電力モードを実行する
機能を備え、 前記一致信号を、前記低消費電力モードを解除するため
の信号とすることを特徴とする請求項10記載のマイク
ロコンピュータ。
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