JPH1153339A - パルス出力機能付マイクロコンピュータ - Google Patents
パルス出力機能付マイクロコンピュータInfo
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- JPH1153339A JPH1153339A JP9215229A JP21522997A JPH1153339A JP H1153339 A JPH1153339 A JP H1153339A JP 9215229 A JP9215229 A JP 9215229A JP 21522997 A JP21522997 A JP 21522997A JP H1153339 A JPH1153339 A JP H1153339A
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Abstract
タは、トリガ信号に応じてリアルタイムに出力パルスを
変化させるのに適した構成となっていなかった。 【解決手段】 パルス出力を制御するための各種の信号
をトリガ回路2のトリガ信号でラッチするように構成す
る。
Description
る機能を有するマイクロコンピュータに係り、詳しく
は、当該マイクロコンピュータの演算処理装置に対して
割り込み用トリガ信号を入力し、当該演算処理装置は当
該割り込み用トリガ信号が入力されたら所定の処理を中
断して当該割り込み信号に応じた割り込み処理を実行す
るように構成されたパルス出力機能付マイクロコンピュ
ータに関するものである。
ロコンピュータを示すブロック図である。図において、
1は所定の処理を実行しつつ、割り込み用トリガ信号が
入力されたら当該所定の処理を中断して当該割り込み信
号に応じた割り込み処理を実行する演算処理装置であ
り、2は演算処理装置1に対してトリガ信号を出力する
トリガ回路であり、3は演算処理装置1が使用するデー
タバスであり、4は演算処理装置1によりパルス幅制御
データが書き込まれるとともに、当該パルス幅制御デー
タに応じたパルス幅制御信号を出力するパルス幅制御レ
ジスタであり、5は演算処理装置1によりパルス切替デ
ータが書き込まれるとともに、当該パルス切替データに
応じたパルス切替信号を出力するパルス切替制御レジス
タであり、6は演算処理装置1によりパルス出力期間デ
ータが書き込まれるとともに、パルス出力期間データに
応じたパルス出力期間信号を出力するパルス出力期間レ
ジスタであり、7は当該パルス出力期間信号を演算処理
装置1に入力されるトリガ信号にてサンプリングしてパ
ルス出力期間同期信号を出力するデータラッチ回路であ
り、8はパルス幅制御信号に応じたパルス幅のパルスを
パルス列として連続的に出力するパルス発生回路であ
り、9は当該パルス列を反転させるインバータであり、
10は当該反転パルス列およびパルス切替信号が入力さ
れて、これらの反転論理和を第一の論理演算信号として
出力するNAND回路であり、11は当該第一の論理演
算信号およびパルス出力期間同期信号が入力されて、こ
れらの論理和を第二の論理演算信号として出力するAN
D回路である。
が演算処理装置1に対してトリガ信号を出力する。する
と、このトリガ信号入力に応じて、演算処理装置1は所
定の処理を中断して当該割り込み信号に応じた割り込み
処理を実行する。この割り込み処理において演算処理装
置1はパルス幅制御レジスタ4、パルス切替制御レジス
タ5およびパルス出力期間レジスタ6に対して各種のデ
ータを書き込む。
制御レジスタ4から出力されるパルス幅制御信号に応じ
た一定のパルス幅のパルス列を出力し、NAND回路1
0からは当該パルス列を一定の期間毎に間引いた波形の
第一の論理演算信号が出力され、さらに、AND回路1
1からは当該第一の論理演算信号をラッチ信号と同期し
たパルス出力期間同期信号にて間引いた波形の第二の論
理演算信号が出力される。そして、この第二の論理演算
信号が出力パルスとして出力される。
有して当該内部タイマに応じてトリガ信号を出力するよ
うに構成されていても、外部信号入力端子を有して当該
外部信号に応じてトリガ信号を出力するように構成され
ていてもよい。
付マイクロコンピュータは以上のように構成されている
ので、トリガ信号に応じてリアルタイムに出力パルスを
変化させようとした場合には各種の問題が生じ、リアル
タイム動作に適していないという課題があった。
理とは、演算処理装置が所定の処理を実行するのを妨げ
ないように発生させる必要があり、当然、トリガ回路が
演算処理装置に出力するトリガ信号も当該演算処理装置
の本来の処理の実行に支障を来すことが無いように設定
する必要がある。従って、従来のパルス出力機能付マイ
クロコンピュータのデータ書き替え動作によって出力パ
ルスを切り替えるように構成したものでは、当該割り込
みの発生周期に依存して上記出力パルスは比較的長い期
間毎に更新させることになってしまい、高速に出力パル
スを切り替えることは実質的にできなかった。
ンピュータでは、他の割り込み処理との優先関係などに
起因してデータの書き替え動作がいつ実行されるのかを
特定することはできない。従って、このデータの書き替
え動作によって直ちに出力パルスを切り替えるように構
成したものでは、出力パルスの切り替えタイミングも特
定することはできず、同一の制御により同一の出力パル
ス列を得ることはできなかった。
たり、トリガ回路による割り込みレベルを上げたりして
これらの問題点をクリアしたとしても、トリガ回路から
トリガ信号が出力されてから各種のデータの切り替わり
タイミング、ひいては出力パルスの切り替わりタイミン
グまでの遅れが非常に長い。従って、1回のパルス出力
期間の間に出力パルスを切り替えようとしても、当該出
力パルスを非常に短い周期毎に切り替えてリアルタイム
動作させることは到底できなかった。
イクロコンピュータでは、演算処理装置の負担を増加す
ることなく、トリガ信号に応じてリアルタイムに出力パ
ルスを変化させることはできなかった。
めになされたもので、演算処理装置の負担を増加させる
ことなく、出力パルスをトリガ信号に応じてリアルタイ
ムに変化させることができるパルス出力機能付マイクロ
コンピュータを得ることを目的とする。
るパルス出力機能付マイクロコンピュータは、トリガ回
路によるトリガ信号に応じて演算処理装置により所定の
第一のパルス制御データが書き込まれるとともに、当該
トリガ信号に応じて第一のパルス制御データに基づいた
第一のパルス制御信号を出力する第一の出力制御回路を
設けるとともに、当該第一のパルス制御信号を第一の二
入力論理回路に入力するものである。
付マイクロコンピュータは、トリガ回路によるトリガ信
号に応じて演算処理装置により所定の第二のパルス制御
データが書き込まれるとともに、当該トリガ信号に応じ
て第二のパルス制御データに基づいた第二のパルス制御
信号を出力する第二の出力制御回路を設けたものであ
る。
付マイクロコンピュータは、第一の出力制御回路および
第二の出力制御回路を有するものである。
付マイクロコンピュータは、トリガ回路からのトリガ信
号に応じて演算処理装置により所定の第三のパルス制御
データが書き込まれるとともに、当該第三のパルス制御
データに応じた第三のパルス制御信号を当該トリガ回路
から出力されるトリガ信号に応じて切り替えて出力する
第三の出力制御回路と、第一の論理演算信号および第三
のパルス制御信号が入力されて、これらの論理演算結果
を第二の論理演算信号として出力する第二の二入力論理
回路とを設けたものである。
付マイクロコンピュータは、第一の二入力論理回路は、
パルス列入力を反転するインバータ回路と、当該インバ
ータの出力と第一のパルス制御信号とが入力されるNA
ND回路とからなるとともに、第二の二入力論理回路
は、AND回路からなるものである。
付マイクロコンピュータは、第一の出力制御回路、第二
の出力制御回路および第三の出力制御回路のうちの少な
くとも1つは、演算処理装置によるパルス制御データの
書き込みがなされるかわりに、トリガ信号に応じて一定
のパターンで第二のパルス制御信号を切り替えて出力す
るものである。
付マイクロコンピュータは、パルス発生回路は、第一の
出力制御回路、第二の出力制御回路および第三の出力制
御回路のうちの少なくとも1つに対しては、その他のも
のよりも少なくとも1回多くトリガ信号を出力するもの
である。
付マイクロコンピュータは、パルス発生回路は、パルス
を出力する度にオーバフロー信号を出力するものであ
り、第一の出力制御回路、第二の出力制御回路および第
三の出力制御回路のうちの少なくとも1つは、パルス制
御データを記憶することができる複数のレジスタを有す
るとともに、上記オーバフロー信号をトリガとしてパル
ス制御信号を各パルス制御データに応じたものに順次切
り替えるものである。
付マイクロコンピュータは、パルス発生回路は、パルス
を出力する度にオーバフロー信号を出力するものであ
り、第一の出力制御回路、第二の出力制御回路および第
三の出力制御回路のうちの少なくとも1つは、上記オー
バフロー信号をトリガとしてパルス制御データをカウン
トアップおよび/またはカウントダウンしてパルス制御
信号を順次切り替えるものである。
説明する。 実施の形態1.図1はこの発明の実施の形態1によるパ
ルス出力機能付マイクロコンピュータを示すブロック図
である。図において、1は所定の処理を実行しつつ、割
り込み用トリガ信号が入力されたら当該所定の処理を中
断して当該割り込み信号に応じた割り込み処理を実行す
る演算処理装置であり、2は演算処理装置1に対してト
リガ信号を出力するトリガ回路であり、3は演算処理装
置1が使用するデータバスであり、12は演算処理装置
1の割り込み処理において所定の第一のパルス制御デー
タが書き込まれるとともに、当該第一のパルス制御デー
タに応じた第一の制御信号を出力する第一のパルス制御
レジスタ(第一の出力制御回路)であり、13は当該第
一の制御信号を演算処理装置1へのトリガ信号にてラッ
チして第一のパルス制御信号を出力する第一のデータラ
ッチ回路(第一の出力制御回路)であり、14は一定の
パルス幅のパルスからなるパルス列を出力するパルス発
生回路であり、9は当該パルス列を反転させる第一のイ
ンバータ(第一の二入力論理回路)であり、10は当該
反転パルス列および第一のパルス制御信号が入力され
て、これらの反転論理和を第一の論理演算信号として出
力するNAND回路(第一の二入力論理回路)である。
そして、当該第一の論理演算信号が出力パルスとして外
部に出力される。
うに、初期状態として、第一のデータラッチ回路13か
ら出力される第一のパルス制御信号はローレベルに制御
され、第一のパルス制御レジスタ12には「1」が書き
込まれて第一の制御信号がハイレベルに制御された状態
とする。従って、パルス発生回路14から出力されるパ
ルス列に拘らずNAND回路10の第一の論理演算信号
はローレベルに制御され、出力パルスは出力されない状
態となっている。
ら演算処理装置1および第一のデータラッチ回路13に
対して最初のトリガ信号が入力される。これに応じて、
当該第一のデータラッチ回路13は第一の制御信号をラ
ッチしてその出力をハイレベルに制御する。すると、パ
ルス発生回路14から出力されるパルス列と同相で変化
するパルス列がNAND回路10から出力され、出力パ
ルスが出力される状態となる。またこれと同時に、演算
処理装置1は最初のトリガ信号に応じて割り込み処理を
行い、第一のパルス制御レジスタ12に新たなデータを
書き込む。
ータ書き込みにおいて演算処理装置1が第一のパルス制
御レジスタ12に「0」を書き込んだ場合には、2番目
のトリガ信号がトリガ回路2から出力された際に第一の
データラッチ回路13の出力はローレベルに戻り、その
結果、NAND回路10からは出力パルスが出力されな
い状態に戻る。
タ書き込みにおいて演算処理装置1が第一のパルス制御
レジスタ12に「1」を書き込んだ場合には、2番目の
トリガ信号がトリガ回路2から出力されても第一のデー
タラッチ回路13の出力はハイレベルの状態を維持し、
その結果、NAND回路10からは継続して出力パルス
が出力された状態となる。
ば、第一のパルス制御レジスタ12とNAND回路10
との間に、トリガ信号でデータをラッチする第一のデー
タラッチ回路13を設けたので、トリガ信号に応じて直
ちに且つ安定したタイミングにて出力パルスを切り替え
ることができ、リアルタイム動作を行うことができる。
信号に応じて第一のパルス制御レジスタ12にデータを
書き込むようにすればよいので、トリガ信号に応じて直
ちに当該データの書き込みを行う必要はない。従って、
従来のように演算処理装置1を占有状態に制御したり、
当該トリガ信号の割り込みレベルを高くする必要もな
く、従来のものに比べて演算処理装置1の負担は軽減さ
れる。
態2によるパルス出力機能付マイクロコンピュータを示
すブロック図である。図において、15は演算処理装置
1の割り込み処理において所定の第三のパルス制御デー
タが書き込まれるとともに、当該第三のパルス制御デー
タに応じた第三の制御信号を出力する第三のパルス制御
レジスタ(第三の出力制御回路)であり、16は当該第
三の制御信号を演算処理装置1へのトリガ信号にてラッ
チして第三のパルス制御信号を出力する第三のデータラ
ッチ回路(第三の出力制御回路)であり、17はNAN
D回路10から出力される第一の論理演算信号および第
三のパルス制御信号が入力されて、これらの論理演算結
果を第二の論理演算信号として出力するAND回路(第
二の二入力論理回路)であり、当該第二の論理演算信号
を出力パルスとして出力する。これ以外の構成は実施の
形態1と同様であるので同一符号を付して説明を省略す
る。
て、第三のデータラッチ回路16から出力される第三の
パルス制御信号および第一のデータラッチ回路13から
出力される第一のパルス制御信号はローレベルに制御さ
れ、第三のパルス制御レジスタ15および第一のパルス
制御レジスタ12には「1」が書き込まれて第三のパル
ス制御信号および第一のパルス制御信号がハイレベルに
制御された状態とする。従って、パルス発生回路14か
ら出力されるパルス列に拘らずNAND回路10の第二
の論理演算信号はローレベルに制御され、出力パルスは
出力されない状態となっている。
ら演算処理装置1、第一のデータラッチ回路13および
第三のデータラッチ回路16に対して同時に最初のトリ
ガ信号が入力される。これに応じて、当該第一のデータ
ラッチ回路13および第三のデータラッチ回路16はそ
れぞれ第一のパルス制御信号あるいは第三のパルス制御
信号をラッチしてその出力をハイレベルに制御する。す
ると、パルス発生回路14から出力されるパルス列と同
相で変化するパルス列がAND回路17から出力され、
出力パルスが出力される状態となる。またこれと同時
に、演算処理装置1は最初のトリガ信号に応じて割り込
み処理を行い、第一のパルス制御レジスタ12および第
三のパルス制御レジスタ15に新たなデータを書き込
む。
ータ書き込みにおいて演算処理装置1が第一のパルス制
御レジスタ12および第三のパルス制御レジスタ15に
「0」を書き込んだ場合には、2番目のトリガ信号がト
リガ回路2から出力された際に第一のデータラッチ回路
13および第三のデータラッチ回路16の出力は共にロ
ーレベルに戻り、その結果、AND回路17からは出力
パルスが出力されない状態に戻る。なお、「0」のかわ
りに「1」を書き込んだ状態で2番目のトリガ信号が入
力された場合には、第一のデータラッチ回路13および
第三のデータラッチ回路16の出力はハイレベルの状態
を維持し、その結果、AND回路17からは上記パルス
列が継続して出力される。
において、演算処理装置1が第一のパルス制御レジスタ
12に「0」を書き込むとともに、第三のパルス制御レ
ジスタ15に「1」を書き込んだ場合には、NAND回
路10から出力される第一の論理演算信号は、ハイレベ
ルに固定された状態となる。他方、AND回路17には
ハイレベルの第三のパルス制御信号が入力されているの
でパルス列を出力する状態となる。従って、次のトリガ
信号が入力されるまでの間をパルス幅とするパルスが出
力される(図4参照)。
ば、第一のパルス制御レジスタ12とNAND回路10
との間にトリガ信号でデータをラッチする第一のデータ
ラッチ回路13を設けると共に、第三のパルス制御レジ
スタ15とAND回路17との間にトリガ信号でデータ
をラッチする第三のデータラッチ回路16を設けたの
で、実施の形態1と同様にリアルタイム動作の効果を奏
するとともに、これら2つのレジスタに書き込むデータ
の組み合わせによりAND回路17から2種類の波形の
パルスを出力することができる。また、この2種類の波
形のパルスを連続的に出力するようにすれば、例えばモ
ータ制御などに適した起動停止時の供給電力を抑えた波
形を形成することができる。
信号に応じて第一のパルス制御レジスタ12および第三
のパルス制御レジスタ15にデータを書き込むようにす
ればよいので、トリガ信号に応じて直ちに当該データの
書き込みを行う必要はなく、実施の形態1と同様に従来
のものに比べて演算処理装置1の負担は軽減される。
のインバータ9で反転しつつNAND回路10から出力
すると共に、AND回路17を組み合わせるようにした
ので、上記2種類の波形のパルスのトリガに対する最初
の立ち上がりタイミングを揃えることができ、当該二種
類の波形を利用した制御系を構築し易くなる。
よるパルス出力機能付マイクロコンピュータの構成は実
施の形態2と同様なので説明を省略する。
て、第三のデータラッチ回路16からハイレベルの第三
のパルス制御信号が出力されると共に、第一のデータラ
ッチ回路13からもハイレベルの第一のパルス制御信号
が出力された状態を想定する。また、第一のパルス制御
レジスタ12には「0」が書き込まれるとともに、第三
のパルス制御レジスタ15には「1」が書き込まれた状
態とする。従って、AND回路17からはパルス発生回
路14からのパルス列がそのまま出力された状態となっ
ている。
ら第一のデータラッチ回路13および演算処理装置1に
対して同時にトリガ信号を入力する。すると、これに応
じて、当該第一のデータラッチ回路13は第一の制御信
号をラッチしてその出力をローレベルに制御する。その
結果上記AND回路17からは一定のハイレベル信号が
出力されるように変化する。また、これと同時に、演算
処理装置1はトリガ信号に応じて割り込み処理を行い、
第一のパルス制御レジスタ12のみに新たなデータを書
き込む。
ラッチ回路13および演算処理装置1に対してのみ入力
されると、当該第一のデータラッチ回路13の出力はハ
イレベルに戻り、AND回路17からはパルス発生回路
14のパルス列に応じたパルスが再度出力されるように
なる(図5参照)。
ば、第一のデータラッチ回路13に対して第三のデータ
ラッチ回路16よりも少なくとも1回多くトリガ信号を
入力するようにしたので、演算処理装置1においてトリ
ガの度に全てのデータラッチ回路に対してデータを書き
替えることなく、つまり演算処理装置1やパルス発生回
路14の負担を軽減しつつ連続して出力されるパルス列
を複数の波形のパルスで構成することが可能となる。
態4によるパルス出力機能付マイクロコンピュータのブ
ロック図である。図において、18は演算処理装置1の
1度の割り込み処理において所定の第一のパルス制御デ
ータが複数書き込まれるとともに、トリガ信号に応じて
第一の制御信号を順次各第一のパルス制御データに応じ
た値に変更する第一のパルス制御レジスタ(マルチ)で
あり、19は演算処理装置1の1度の割り込み処理にお
いて所定の第三のパルス制御データが複数書き込まれる
とともに、トリガ信号に応じて第三の制御信号を順次各
第三のパルス制御データに応じた値に変更する第三のパ
ルス制御レジスタ(マルチ)である。これ以外の構成に
ついては実施の形態2と同様であるので同一符号を付し
て説明を省略する。
リガ信号が演算処理装置1などに入力されて、当該演算
処理装置1が第一のパルス制御レジスタ18および第三
のパルス制御レジスタ19に対してそれぞれ複数のパル
ス制御データを書き込む。
ス制御レジスタ18および第一のデータラッチ回路13
に対してトリガ信号を出力する。すると、当該第一のデ
ータラッチ回路13はその出力を第一の制御信号に応じ
た値に切り替える。それと同時に、第一のパルス制御レ
ジスタ18は第一の制御信号を次の第一のパルス制御デ
ータに応じた値に切り替える。また、第三のパルス制御
レジスタ19および第三のデータラッチ回路16に対し
てトリガ信号を出力すれば、パルス出力を制御すること
ができる(図7参照)。
一のパルス制御レジスタ18が複数の第一のパルス制御
データを記憶した状態で、第一のパルス制御レジスタ1
8および第一のデータラッチ回路13に対してのみトリ
ガ信号を出力することで、2種類の波形からなるパルス
を出力することができる。また、当該パルスでは、演算
処理装置1によるデータの書き込みを待つ必要が無いの
で、従来よりも高速に波形を切り替えることができる。
設定した波形を出力する間ではデータの書き込み処理を
する必要が無いので、負担が軽減される。
態5によるパルス出力機能付マイクロコンピュータのブ
ロック図である。図において、20はトリガ信号に応じ
て出力をハイレベルとローレベルとに順次切り替えする
第一のトグル回路(第一の出力制御回路)である。これ
以外の構成は実施の形態2と同様であるので同一符号を
付して説明を省略する。
三のパルス制御レジスタ15に「1」が書き込まれた状
態でトリガ回路2から第三のデータラッチ回路16に対
してトリガ信号が出力される。これに応じて当該第三の
データラッチ回路16は第三のパルス制御信号出力をハ
イレベルに制御し、AND回路17からパルスが出力さ
れるように変化する。
回路20に対してトリガ信号を入力すると、第一のパル
ス制御信号が切り替わり、AND回路17から出力され
るパルスの波形が切り替わる。具体的には、当該第一の
パルス制御信号がハイレベルからローレベルに切り替わ
った場合には、パルス発生回路14に応じて変化する波
形から一定のハイレベルの波形に切り替わる。逆に、ロ
ーレベルからハイレベルに切り替わった場合には、一定
のハイレベルの波形からパルス発生回路14に応じて変
化する波形に切り替わる。
リガ信号が入力されると、AND回路17から出力され
るパルスの波形は元に戻る。また、演算処理装置1がト
リガ信号に応じて第三のパルス制御レジスタ15に
「0」を書き込んだ後、第三のデータラッチ回路16に
対してトリガ信号が入力されることでAND回路17か
らのパルス出力は終了する(図9参照)。
一の出力制御回路の出力パターンを一定のパターンに制
限することで、演算処理装置1によるデータの書き込み
を一切不要とすることで負担の軽減を図ることができ
る。また、第一の出力制御回路へのトリガ信号入力は、
演算処理装置1によるデータの書き込みを待つ必要はな
いので、実施の形態4と同様に従来よりも高速に波形を
切り替えることができる。
形態6によるパルス出力機能付マイクロコンピュータの
ブロック図である。図において、21はパルスを出力す
る度にオーバフロー信号を出力するパルス幅制御機能付
きパルス発生回路21であり、第一のパルス制御レジス
タ18および第一のデータラッチ回路13は当該オーバ
フロー信号に応じても第一のパルス制御信号を切り替え
る。これ以外の構成は実施の形態4と同様なので同一符
号を付して説明を省略する。
信号に応じて演算処理装置1が第一のパルス制御レジス
タ18および第三のパルス制御レジスタ19に対してそ
れぞれ複数のパルス制御データを書き込む。その後、ト
リガ回路2は各データラッチ回路および各パルス制御レ
ジスタに対してトリガ信号を出力する。そして、このト
リガ信号に応じて第三のデータラッチ回路16の出力が
ハイレベルに変化した場合には、AND回路17からパ
ルスが出力されるようになる。
と、パルス発生回路21がパルスを出力する度に当該パ
ルス発生回路21から第一のパルス制御レジスタ18お
よび第一のデータラッチ回路13に対してオーバフロー
信号が出力されるので、当該出力パルスはパルス制御回
路のパルス発生周期ごとにパルスが切り替わる(図11
参照)。
ルス発生回路21から出力されるオーバフロー信号に応
じて第一のパルス制御信号を切り替えるようにしたの
で、出力パルスを1パルスずつ制御することができる。
また、トリガ回路2自体がパルスを発生して同様な動作
をさせた場合に比べて、トリガ回路2自体の動作速度な
どを遅くすることができる。また、第一のパルス制御レ
ジスタ18に書き込むデータを所定のステップ毎に変化
するものとすることができる。
を前提としてパルス発生回路21のオーバフロー信号を
利用するように構成したが、実施の形態5を前提として
構成してもよい。この場合には、この実施の形態6と同
様な効果を奏すると共に、演算処理装置1による第一の
出力制御回路によるデータの書き込みが不要となり、演
算処理装置1の負担を軽減することができる。
形態7によるパルス出力機能付マイクロコンピュータを
示すブロック図である。図において、22は演算処理装
置1の割り込み処理において所定の第二のパルス制御デ
ータが書き込まれるとともに、当該第二のパルス制御デ
ータに応じた第二の制御信号を出力する第二のパルス制
御レジスタ(第二の出力制御回路)であり、23は当該
第二の制御信号を演算処理装置1へのトリガ信号にてラ
ッチして第二のパルス制御信号を出力する第二のデータ
ラッチ回路(第二の出力制御回路)である。そして、当
該第二のパルス制御信号に応じてパルス発生回路14が
動作するとともに、当該パルス発生回路14の出力が出
力パルスとなる。これ以外の構成は実施の形態1と同様
であるので同一符号を付して説明を省略する。
て、第二のデータラッチ回路23から出力される第二の
パルス制御信号はローレベルに制御され、第二のパルス
制御レジスタ22には「1」が書き込まれて第二の制御
信号がハイレベルに制御された状態とする。従って、パ
ルス発生回路14は動作を停止して如何なるパルスも出
力しない状態となっている。
ら演算処理装置1および第二のデータラッチ回路23に
対して最初のトリガ信号が入力される。これに応じて、
当該第二のデータラッチ回路23は第二の制御信号をラ
ッチしてその出力をハイレベルに制御する。すると、パ
ルス発生回路14からパルス列が出力されるように変化
する。またこれと同時に、演算処理装置1は最初のトリ
ガ信号に応じて割り込み処理を行い、第二のパルス制御
レジスタ22に新たなデータを書き込む。
ータの書き込みにおいて演算処理装置1が第二のパルス
制御レジスタ22に「0」を書き込んだ場合には、2番
目のトリガ信号がトリガ回路2から出力された際に第二
のデータラッチ回路23の出力はローレベルに戻り、そ
の結果、パルス発生回路14からは出力パルスが出力さ
れない状態に戻る。
タの書き込みにおいて演算処理装置1が第二のパルス制
御レジスタ22に「1」を書き込んだ場合には、2番目
のトリガ信号がトリガ回路2から出力されても第二のデ
ータラッチ回路23の出力はハイレベルの状態を維持
し、その結果、パルス発生回路14からは継続して出力
パルスが出力された状態となる(図13参照)。
ば、パルス発生回路14の動作を制御する第二のパルス
制御レジスタ22の出力を、演算処理装置1へのトリガ
信号に応じてラッチするように構成したので、トリガ信
号に応じて直ちに且つ安定したタイミングにて出力パル
スを切り替えることができ、リアルタイム動作を行うこ
とができる。
信号に応じて第二のパルス制御レジスタ22にデータを
書き込むようにすればよいので、トリガ信号に応じて直
ちに当該データの書き込みを行う必要はない。従って、
従来のように演算処理装置1を占有状態に制御したり、
当該トリガ信号の割り込みレベルを高くする必要もな
く、従来のものに比べて演算処理装置1の負担は軽減さ
れる。
形態8によるパルス出力機能付マイクロコンピュータを
示すブロック図である。図において、30はパルス発生
回路14の出力を反転する第二のインバータ(第二の二
入力論理回路)である。これ以外の構成は実施の形態2
あるいは実施の形態7に示されたものと同一なので、同
一符号を付して説明を省略する。
て、第三のデータラッチ回路16から出力される第三の
パルス制御信号および第二のデータラッチ回路23から
出力される第二のパルス制御信号はローレベルに制御さ
れ、第三のパルス制御レジスタ15および第二のパルス
制御レジスタ22には「1」が書き込まれて第三の制御
信号および第二の制御信号がハイレベルに制御された状
態とする。従って、パルス発生回路14からはパルス列
が出力されず、ひいてはAND回路17の第二の論理演
算信号はローレベルに制御され、出力パルスは出力され
ない状態となっている。
ら演算処理装置1、第二のデータラッチ回路23および
第三のデータラッチ回路16に対して同時に最初のトリ
ガ信号が入力される。これに応じて、当該第二のデータ
ラッチ回路23および第三のデータラッチ回路16はそ
れぞれ第二の制御信号あるいは第三の制御信号をラッチ
してその出力をハイレベルに制御する。すると、パルス
発生回路14から出力されるパルス列と逆相で変化する
パルス列がAND回路17から出力され、出力パルスが
出力される状態となる。またこれと同時に、演算処理装
置1は最初のトリガ信号に応じて割り込み処理を行い、
第二のパルス制御レジスタ22および第三のパルス制御
レジスタ15に新たなデータを書き込む。
ータの書き込みにおいて上記演算処理装置1が第二のパ
ルス制御レジスタ22および第三のパルス制御レジスタ
15に「0」を書き込んだ場合には、2番目のトリガ信
号がトリガ回路2から出力された際に第二のデータラッ
チ回路23および第三のデータラッチ回路16の出力は
共にローレベルに戻り、その結果、AND回路17から
は出力パルスが出力されない状態に戻る。なお、「0」
のかわりに「1」を書き込んだ状態で2番目のトリガ信
号が入力された場合には、第二のデータラッチ回路23
および第三のデータラッチ回路16の出力はハイレベル
の状態を維持し、その結果、上記AND回路17からは
上記パルス列が継続して出力される。
において、演算処理装置1が第二のパルス制御レジスタ
22に「0」を書き込むとともに、第三のパルス制御レ
ジスタ15に「1」を書き込んだ場合には、AND回路
17から出力される第二の論理演算信号は、ハイレベル
に固定された状態となる。他方、上記AND回路17に
はハイレベルの第三のパルス制御信号が入力されている
のでパルス列を出力する状態となる。従って、次のトリ
ガ信号が入力されるまでの間をパルス幅とする波形のパ
ルスが出力される(図15参照)。
ば、第二のパルス制御レジスタ22とパルス発生回路1
4との間にトリガ信号でデータをラッチする第二のデー
タラッチ回路23を設けると共に、第三のパルス制御レ
ジスタ15とAND回路17との間にトリガ信号でデー
タをラッチする第三のデータラッチ回路16を設けたの
で、実施の形態7と同様にリアルタイム動作の効果を奏
するとともに、これら2つのレジスタに書き込むデータ
の組み合わせによりAND回路17から2種類の波形の
パルスを出力することができる。また、この2種類の波
形のパルスを連続的に出力するようにすれば、例えばモ
ータ制御などに適した起動停止時の供給電力を抑えた波
形を形成することができる。
信号に応じて第二のパルス制御レジスタ22および第三
のパルス制御レジスタ15にデータを書き込むようにす
ればよいので、トリガ信号に応じて直ちに当該データの
書き込みを行う必要はなく、実施の形態1と同様に従来
のものに比べて演算処理装置1の負担は軽減される。
形態9によるパルス出力機能付マイクロコンピュータの
ブロック図である。図において、25はトリガ信号が入
力される度に出力をハイレベルとローレベルとの間で切
り替える第二のトグル回路(第二の出力制御回路)であ
り、26はパルス発生回路14から出力されるパルス列
および第三のデータラッチ回路16から出力される第三
のパルス制御信号が入力されて、これらの少なくとも一
方がハイレベルのときにハイレベル信号を出力するOR
回路(第二の二入力論理回路)であり、このOR回路2
6の出力が出力パルスになる。これ以外の構成は実施の
形態8と同様なので同一符号を付して説明を省略する。
回路25はトリガ信号が入力される度にその出力を切り
替え、これに応じてパルス発生回路14はパルスを発生
したり停止したりする。具体的には、第二のトグル回路
25の出力がハイレベルの時にパルス発生回路14はパ
ルス列を出力する。
パルス出力とともに演算処理装置1により第三のパルス
制御レジスタ15に「1」を書き込むとともに、第三の
データラッチ回路16にトリガ信号を入力すれば、第三
のパルス制御信号はハイレベルに制御されることにな
り、OR回路26の出力レベルはハイレベルに固定され
る。
施の形態8と同様の作用効果を奏すると共に、第二の出
力制御回路を第二のトグル回路25で構成して演算処理
装置1の負担を軽減し、しかも、複数の波形を連続的に
出力することができる。
の形態10によるパルス出力機能付マイクロコンピュー
タのブロック図である。図において、27は第二のパル
ス制御レジスタ22に書き込まれた値に応じたパルス幅
のパルスを出力するとともに、当該パルスを出力する度
にオーバフロー信号を出力するパルス幅制御機能付きパ
ルス発生回路である。これ以外の構成は実施の形態7と
同様なので同一符号を付して説明を省略する。
て、パルス発生回路27は、所定のパルス幅のパルスが
出力された状態であるとともに、第二のパルス制御レジ
スタ22には、パルスの発生周期に一致するパルス幅に
相当するデータが書き込まれているものとする。
ら演算処理装置1および第二のデータラッチ回路23に
対して最初のトリガ信号が入力される。これに応じて、
当該第二のデータラッチ回路23は第二の制御信号をラ
ッチしてパルスの発生周期に一致するパルス幅のパルス
を出力する。またこれと同時に、演算処理装置1は最初
のトリガ信号に応じて割り込み処理を行い、第二のパル
ス制御レジスタ22に新たなデータを書き込む。
ータ書き込みにおいて演算処理装置1が第二のパルス制
御レジスタ22に初期状態のパルス幅に相当するデータ
を書き込んだ場合には、2番目のトリガ信号がトリガ回
路2から出力された際に元の状態に戻る。
タ書き込みにおいて演算処理装置1が第二のパルス制御
レジスタ22にパルス幅が「0」となるデータを書き込
んだ場合には、2番目のトリガ信号がトリガ回路2から
出力された際に、パルスを出力しない状態に変化する
(図18参照)。
ば、パルス発生回路27としてパルス幅を制御すること
ができるものを使用すると共に、第二のパルス制御レジ
スタ22とパルス発生回路27との間に、トリガ信号で
データをラッチする第二のデータラッチ回路23を設け
たので、トリガ信号に応じて直ちに且つ安定したタイミ
ングにて出力パルスを切り替えることができ、リアルタ
イム動作を行うことができる。また、当該パルス幅を
「0」からパルス発生周期と一致するまで変化させるこ
とにより、複数の波形のパルスを連続的に出力すること
ができる。
信号に応じて第二のパルス制御レジスタ22にデータを
書き込むようにすればよいので、トリガ信号に応じて直
ちに当該データの書き込みを行う必要はない。従って、
従来のように演算処理装置1を占有状態に制御したり、
当該トリガ信号の割り込みレベルを高くする必要もな
く、従来のものに比べて演算処理装置1の負担は軽減さ
れる。
の形態11によるパルス出力機能付マイクロコンピュー
タのブロック図である。図において、22はパルス発生
回路27から出力されるオーバフロー信号に応じて所定
のステップ毎に第二のパルス制御データをカウントアッ
プあるいはカウントダウンするカウント機能付き第二の
パルス制御レジスタであり、上記オーバフロー信号は第
二のデータラッチ回路23にも入力されている。これ以
外の構成は実施の形態10と同様なので同じ符号を付し
て説明を省略する。
て、パルス発生回路27は、パルスが出力されない状態
であるとともに、第二のパルス制御レジスタ22には
「0」が書き込まれているものとする。
ら演算処理装置1および第二のデータラッチ回路23に
対して最初のトリガ信号が入力される。これに応じて、
当該第二のデータラッチ回路23は第二の制御信号に応
じた第二のパルス制御信号を出力し、パルス発生回路2
7は当該第二のパルス制御信号に応じたパルス幅のパル
スを出力する。
スを出力する度にオーバフロー信号を出力し、これに応
じて第二のパルス制御レジスタ22の値はカウントアッ
プされる。これとともに、オーバフロー信号は第二のデ
ータラッチ回路23にも入力されているので、当該新た
な第二の制御信号に応じた第二のパルス制御信号が出力
され、この動作を繰り返すことによりパルス発生回路2
7から出力されるパルスの幅が当該パルスの出力周期に
一致するようになる。
に、第二のデータラッチ回路23にトリガ信号が入力さ
れると、第二のパルス制御レジスタ22はカウントダウ
ンをさせると、トリガ信号ごとにパルス幅を可変でき
る。
22のスタートデータが「0」の場合について説明した
が、演算処理装置1に対してトリガ信号を入力し、当該
演算処理装置1により第二のパルス制御レジスタ22に
所定のデータを書き込んでからスタートさせるようにす
ることもできる(図20参照)。
実施の形態10と同様の作用効果を奏するとともに、パ
ルス発生回路27のオーバフロー信号に応じてパルスの
波形を変化させるようにしたので、トリガ回路2や演算
処理装置1の負担が軽減される。また、パルス波形の切
り替え周期も演算処理装置1の書き込み動作を待つ必要
が無く、高速に切り替え動作を行うことができる。
の形態12によるパルス出力機能付マイクロコンピュー
タのブロック図である。図において、29は演算処理装
置1の1度の割り込み処理において所定の第二のパルス
制御データが複数書き込まれるとともに、トリガ信号に
応じて第二の制御信号を順次各第二のパルス制御データ
に応じた値に変更する第二のパルス制御レジスタ(マル
チ)である。これ以外の構成は実施の形態11と同様な
ので同一符号を付して説明を省略する。
信号に応じて演算処理装置1が第二のパルス制御レジス
タ29に対して複数の第二のパルス制御データを書き込
む。その後、トリガ回路2は第二のデータラッチ回路2
3および第二のパルス制御レジスタ29に対してトリガ
信号を出力する。そして、このトリガ信号に応じて第二
のデータラッチ回路23の出力がハイレベルに変化した
場合には、パルス発生回路27からパルスが出力される
ようになる。
と、パルス発生回路27がパルスを出力する度に当該パ
ルス発生回路27から第二のパルス制御レジスタ29お
よび第二のデータラッチ回路23に対してオーバフロー
信号が出力されるので、当該出力パルスはパルス制御回
路のパルス発生周期ごとにパルスが切り替わる(図22
参照)。
実施の形態11と同様の作用効果を奏すると共に、任意
のステップにてパルス幅を制御することができる。
の形態13によるパルス出力機能付マイクロコンピュー
タのブロック図である。図において、各構成は以上の実
施の形態で説明したものなので同一符号を付して説明を
省略する。
回路2が演算処理装置1にトリガ信号を出力し、当該演
算処理装置1が各パルス制御レジスタにデータを書き込
む。そして、第一のパルス制御レジスタ12および第三
のパルス制御レジスタ15に「1」を書き込んだとする
と、各データラッチ回路に対してトリガ信号を出力する
ことにより、第二のパルス制御信号に応じたパルス幅の
パルスがAND回路17から同相にて出力される。
オーバフロー信号に応じて第二のパルス制御信号はカウ
ントアップされ、これに伴ってAND回路17から出力
されるパルスの幅も増加し、最終的にはパルス繰り返し
周期に一致するパルス幅となる。そして、当該出力パル
スの幅が最大となる前に、トリガ信号を演算処理装置1
および第一のデータラッチ回路13に入力することによ
っても、AND回路17の出力をハイレベルに固定する
ことができる。
第二のデータラッチ回路23あるいは第三のデータラッ
チ回路16に対してトリガ信号を出力するようにすれば
よい。ちなみに、第二のデータラッチ回路23に対して
トリガ信号を出力した場合には、パルス幅がだんだんと
細くなって最終的にはパルスが出力されなくなるように
変化し、第三のデータラッチ回路16に対してトリガ信
号を出力した場合には、パルス出力は直ぐに停止する。
演算処理装置1はパルス出力の最初と最後にデータ書き
込みを行えばさまざまな波形のパルスを出力することが
できる。
ガ回路によるトリガ信号に応じて演算処理装置により所
定の第一のパルス制御データが書き込まれるとともに、
当該トリガ信号に応じて第一のパルス制御データに基づ
いた第一のパルス制御信号を出力する第一の出力制御回
路を設け、しかも、当該第一のパルス制御信号を第一の
二入力論理回路に入力するようにしたので、当該第一の
二入力論理回路から出力される第一の論理演算信号はト
リガ信号に応じて直ちに且つ安定したタイミングにて切
り替わる。他方、演算処理装置では1つ前のトリガ信号
に応じて当該タイミングにて使用する第一のパルス制御
データを出力しておけばよく、トリガ信号が入力されて
から直ちに割り込み処理を行う必要がない。従って、従
来のものに比べて演算処理装置の負担を軽減しつつ、ト
リガ信号に応じて直ちに且つ安定して出力パルスを制御
することができ、リアルタイム動作を行うことができ
る。
るトリガ信号に応じて演算処理装置により所定の第二の
パルス制御データが書き込まれるとともに、当該トリガ
信号に応じて第二のパルス制御データに基づいた第二の
パルス制御信号を出力する第二の出力制御回路を設け、
しかも、当該第二のパルス制御信号をパルス発生回路に
入力するようにしたので、当該パルス発生回路から出力
されるパルス列は上記トリガ信号に応じて直ちに且つ安
定したタイミングにて切り替わる。他方、演算処理装置
では1つ前のトリガ信号に応じて当該タイミングにて使
用する第二のパルス制御データを出力しておけばよく、
トリガ信号が入力されてから直ちに割り込み処理を行う
必要がない。従って、従来のものに比べて演算処理装置
の負担を軽減しつつ、トリガ信号に応じて直ちに且つ安
定して出力パルスを制御することができ、リアルタイム
動作を行うことができる。
出力制御回路を共に具備するように構成すれば、各出力
制御回路に入力するパルス制御データを組み合わせて、
二種類以上のパルスを出力させることができる。
回路からのトリガ信号に応じて演算処理装置により所定
の第三のパルス制御データが書き込まれるとともに、当
該第三のパルス制御データに応じた第三のパルス制御信
号を当該トリガ回路から出力されるトリガ信号に応じて
切り替えて出力する第三の出力制御回路と、第一の論理
演算信号および第三のパルス制御信号が入力されて、こ
れらの論理演算結果を第二の論理演算信号として出力す
る第二の二入力論理回路とを組み合わせるようにして
も、各出力制御回路に入力するパルス制御データを組み
合わせて、二種類以上のパルスを出力させることができ
る。特に、第一の二入力論理回路を、パルス列入力を反
転するインバータ回路と、当該インバータの出力と第一
のパルス制御信号とが入力されるNAND回路とで構成
するとともに、第二の二入力論理回路をAND回路で構
成すれば、トリガ信号を入力した後の各パルス列の最初
の立ち上がりタイミングを一致させることができ、当該
パルス列を利用した制御において始動タイミングを安定
させることができ好適である。
路を具備する構成などにおいては特に、演算処理装置が
トリガ信号に応じて書き込むパルス制御データ量が増加
してしまい、場合によっては、演算処理装置の負担とな
ってしまうことも考えられる。そのような場合には、例
えば、少なくとも1の出力制御回路には、パルス制御デ
ータを書き込むことができるレジスタを複数設けたり、
パルス制御データの書き込みそのものを無くすようにト
グルフリップフロップを使用したりして、演算処理装置
によるパルス制御データの書き込みがなされるかわり
に、トリガ信号に応じて一定のパターンで第二のパルス
制御信号を切り替えて出力するものとすればよい。これ
により、演算処理装置の負担が集中してしまうことはな
くなる。
に対するパルス入力は演算処理装置に入力するトリガ信
号と必ずしも同一のものである必要はなく、パルス発生
回路は、第一の出力制御回路、第二の出力制御回路およ
び第三の出力制御回路のうちの少なくとも1つに対して
は、その他のものよりも少なくとも1回多くトリガ信号
を出力するようにしてもよい。このような場合には、当
該少なくとも1回多くトリガ信号が入力された出力制御
回路のパルス制御信号出力のみを変化させることがで
き、演算処理装置のみならずトリガ回路の負担を軽減し
つつ連続して出力されるパルス列を複数の波形のパルス
で構成することが可能となる。
るトリガ信号を使用するのではなく、例えば、パルス発
生回路からパルスを出力する度にオーバフロー信号を出
力させるとともに、所定の出力制御回路には、パルス制
御データを記憶することができる複数のレジスタを設け
るとともに、上記オーバフロー信号をトリガ信号として
入力するようにしてもよい。他にも、パルス発生回路か
らパルスを出力する度にオーバフロー信号を出力させる
とともに、所定の出力制御回路には、上記オーバフロー
信号をトリガとしてパルス制御データをカウントアップ
および/またはカウントダウンしてパルス制御信号を順
次切り替えるようにしてもよい。これらの場合には、ト
リガ信号に基づいて出力パルスを切り替える際に演算処
理装置のパルス制御データの書き込みが完了するまで待
つ必要が無いので、パルス波形の切り替え周期を演算処
理装置の割り込み処理速度に関係なくすることができ、
当該演算処理装置の割り込み処理速度よりも早い周期で
切り替えることができる。なお、前者の場合には、パル
ス幅を任意のステップで変化させてゆくことができる効
果も有し、後者の場合には、演算処理装置によるパルス
制御データを複数書き込む必要ないので、演算処理装置
の割り込み時間が増加してしまうことはなく、しかも、
パルス幅を順次変化させてゆくことができる効果も有す
る。なお、出力パルスの極性は説明した極性の反転でも
同様に考えられる。また、トリガ回路から出る複数のト
リガ信号は同時であっても同時に発生しなくても制御で
き、目的に合わせて発生させることはもちろんである。
能付マイクロコンピュータを示すブロック図である。
能付マイクロコンピュータを示すブロック図である。
能付マイクロコンピュータの動作例である。
能付マイクロコンピュータを示すブロック図である。
能付マイクロコンピュータを示すブロック図である。
機能付マイクロコンピュータを示すブロック図である。
機能付マイクロコンピュータを示すブロック図である。
機能付マイクロコンピュータを示すブロック図である。
機能付マイクロコンピュータを示すブロック図である。
力機能付マイクロコンピュータを示すブロック図であ
る。
力機能付マイクロコンピュータを示すブロック図であ
る。
力機能付マイクロコンピュータを示すブロック図であ
る。
力機能付マイクロコンピュータを示すブロック図であ
る。
ータを示すブロック図である。
ータ(第一の二入力論理回路)、10 NAND回路
(第一の二入力論理回路)、12 第一のパルス制御レ
ジスタ(第一の出力制御回路)、13 第一のデータラ
ッチ回路(第一の出力制御回路)、14,21,27
パルス発生回路、15 第三のパルス制御レジスタ(第
三の出力制御回路)、16 第三のデータラッチ回路
(第三の出力制御回路)、17 AND回路(第二の二
入力論理回路)、22 第二のパルス制御レジスタ(第
二の出力制御回路)、23 第二のデータラッチ回路
(第二の出力制御回路)、26 OR回路(第二の二入
力論理回路)、29 第二のパルス制御レジスタ、30
第二のインバータ(第二の二入力論理回路)。
Claims (9)
- 【請求項1】 所定の処理を実行しつつ、割り込み用ト
リガ信号が入力されたら当該所定の処理を中断して当該
割り込み信号に応じた割り込み処理を実行する演算処理
装置と、 上記演算処理装置に対してトリガ信号を出力するトリガ
回路と、 上記トリガ回路によるトリガ信号に応じて上記演算処理
装置により所定の第一のパルス制御データが書き込まれ
るとともに、当該第一のパルス制御データに応じた第一
のパルス制御信号を出力する第一の出力制御回路と、 パルス列を出力するパルス発生回路と、 当該パルス列および上記第一のパルス制御信号が入力さ
れて、これらの論理演算結果を第一の論理演算信号とし
て出力する第一の二入力論理回路とを有し、当該第一の
論理演算信号を出力パルスとして出力するパルス出力機
能付マイクロコンピュータにおいて、 上記第一の出力制御回路は、上記トリガ回路から出力さ
れるトリガ信号に応じて第一のパルス制御信号を切り替
えることを特徴とするパルス出力機能付マイクロコンピ
ュータ。 - 【請求項2】 所定の処理を実行しつつ、割り込み用ト
リガ信号が入力されたら当該所定の処理を中断して当該
割り込み信号に応じた割り込み処理を実行する演算処理
装置と、 上記演算処理装置に対してトリガ信号を出力するトリガ
回路と、 上記トリガ回路によるトリガ信号に応じて上記演算処理
装置により所定の第二のパルス制御データが書き込まれ
るとともに、当該第二のパルス制御データに応じた第二
のパルス制御信号を出力する第二の出力制御回路と、 上記第二のパルス制御信号に応じたパルス列を出力する
パルス発生回路とを有し、当該パルス列を出力パルスと
して出力するパルス出力機能付マイクロコンピュータに
おいて、 上記第二の出力制御回路は、上記トリガ回路から出力さ
れるトリガ信号に応じて第二のパルス制御信号を切り替
えることを特徴とするパルス出力機能付マイクロコンピ
ュータ。 - 【請求項3】 トリガ回路からのトリガ信号に応じて演
算処理装置により所定の第二のパルス制御データが書き
込まれるとともに、当該第二のパルス制御データに応じ
た第二のパルス制御信号を当該トリガ回路からのトリガ
信号に応じて切り替えて出力する第二の出力制御回路を
有するとともに、 パルス発生回路は、当該第二のパルス制御信号に応じた
パルス列を出力することを特徴とする請求項1記載のパ
ルス出力機能付マイクロコンピュータ。 - 【請求項4】 トリガ回路からのトリガ信号に応じて演
算処理装置により所定の第三のパルス制御データが書き
込まれるとともに、当該第三のパルス制御データに応じ
た第三のパルス制御信号を当該トリガ回路から出力され
るトリガ信号に応じて切り替えて出力する第三の出力制
御回路と、 第一の論理演算信号および上記第三のパルス制御信号が
入力されて、これらの論理演算結果を第二の論理演算信
号として出力する第二の二入力論理回路とを有し、当該
第二の論理演算信号を出力パルスとして出力することを
特徴とする請求項1から請求項3のうちのいずれか1項
記載のパルス出力機能付マイクロコンピュータ。 - 【請求項5】 第一の二入力論理回路は、パルス列入力
を反転するインバータ回路と、当該インバータの出力と
第一のパルス制御信号とが入力されるNAND回路とか
らなるとともに、 第二の二入力論理回路は、AND回路からなることを特
徴とする請求項4記載のパルス出力機能付マイクロコン
ピュータ。 - 【請求項6】 第一の出力制御回路、第二の出力制御回
路および第三の出力制御回路のうちの少なくとも1つ
は、演算処理装置によるパルス制御データの書き込みが
なされるかわりに、トリガ信号に応じて一定のパターン
で第二のパルス制御信号を切り替えて出力するものであ
ることを特徴とする請求項1から請求項5のうちのいず
れか1項記載のパルス出力機能付マイクロコンピュー
タ。 - 【請求項7】 パルス発生回路は、第一の出力制御回
路、第二の出力制御回路および第三の出力制御回路のう
ちの少なくとも1つに対しては、その他のものよりも少
なくとも1回多くトリガ信号を出力することを特徴とす
る請求項1から請求項6のうちのいずれか1項記載のパ
ルス出力機能付マイクロコンピュータ。 - 【請求項8】 パルス発生回路は、パルスを出力する度
にオーバフロー信号を出力するものであり、 第一の出力制御回路、第二の出力制御回路および第三の
出力制御回路のうちの少なくとも1つは、パルス制御デ
ータを記憶することができる複数のレジスタを有すると
ともに、上記オーバフロー信号をトリガとしてパルス制
御信号を各パルス制御データに応じたものに順次切り替
えることを特徴とする請求項1から請求項7のうちのい
ずれか1項記載のパルス出力機能付マイクロコンピュー
タ。 - 【請求項9】 パルス発生回路は、パルスを出力する度
にオーバフロー信号を出力するものであり、 第一の出力制御回路、第二の出力制御回路および第三の
出力制御回路のうちの少なくとも1つは、上記オーバフ
ロー信号をトリガとしてパルス制御データをカウントア
ップおよび/またはカウントダウンしてパルス制御信号
を順次切り替えることを特徴とする請求項1から請求項
7のうちのいずれか1項記載のパルス出力機能付マイク
ロコンピュータ。
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US5768575A (en) * | 1989-02-24 | 1998-06-16 | Advanced Micro Devices, Inc. | Semi-Autonomous RISC pipelines for overlapped execution of RISC-like instructions within the multiple superscalar execution units of a processor having distributed pipeline control for sepculative and out-of-order execution of complex instructions |
US5293080A (en) * | 1990-10-09 | 1994-03-08 | Hewlett-Packard Company | Method and apparatus for generating test waveforms to be applied to a device under test |
JPH04178701A (ja) * | 1990-11-13 | 1992-06-25 | Nec Corp | パワーmos・ic |
JPH0683985A (ja) * | 1992-08-31 | 1994-03-25 | Nec Corp | Pwm信号出力機能付きシングルチップ・マイクロコンピュータ |
US6116768A (en) * | 1993-11-30 | 2000-09-12 | Texas Instruments Incorporated | Three input arithmetic logic unit with barrel rotator |
DE4403732C1 (de) * | 1994-02-07 | 1995-10-12 | Siemens Ag | Schaltungsanordnung zur Erzeugung pulsweiten modulierter Ausgangssignale oder zur Messung vom Impulsflankenabständen von Eingangssignalen |
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