JP2008123538A - マイクロコンピュータ - Google Patents
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Abstract
【解決手段】マイコン31のCPU32は、スリープモードが再起動タイマ36によって周期的に解除される毎に、入出力端子42の信号出力レベルを再設定してからスリープモードに移行するので、CPU32が、たとえ、スリープモード移行中に外来ノイズの影響を受けることで入出力端子の信号出力レベルが変化したとしても、その出力レベルはスリープモードが周期的に解除される毎に再設定されるようになり、マイコン31の信頼性が向上する。
【選択図】図9
Description
また、マイクロコンピュータは、外部信号出力端子のレベルを変化させることで、その端子に接続されている外部デバイスの制御を行う。この場合、端子の出力レベルと、その端子をアクティブにする期間とはプログラムによって設定される。
或いは、マイコンの外部で発生する何らかのイベントに応じて不定期に処理を行なう必要がある場合は、そのイベントを低消費電力モードの解除要因とすることで、イベントの発生に応じて通常モードに移行させ、処理を実行させることも可能である。
また、プログラムは、上記出力期間中においては、他の処理も並行して実行することが可能であるが、そのように並行して実行可能な処理が常に存在するとは限らない。その場合は、結果として、単に端子の出力レベルを保持するためだけにCPUが起動していることになる。そして、その期間中は動作クロックが発振し続けるため、消費電流が増大するという問題があった。
そこで、割り込み発生手段が上記のタイミングでCPUに対して割り込み要求を発生させれば、CPUは前記維持期間を認識できるようになり、その割り込み要求を認識した後に、必要に応じて出力端子のレベルをリセットすることができる。
請求項9記載のマイクロコンピュータによれば、解除タイマを、CPUの動作を監視するためのウォッチドッグタイマ、若しくは、CPUの動作用クロックとは独立にカウント動作するフリーランタイマと共通としてより簡単に構成することができる。
以下、本発明をマイクロコンピュータに適用した場合の第1実施例について図1乃至図4を参照して説明する。図1は、マイクロコンピュータ(マイコン)1の電気的構成を示す機能ブロック図である。マイコン1は、CPU2を中心として構成され、そのCPU2には、メインクロック発振部(発振回路)3によって発振出力されるメインクロック信号MCLK(例えば、周波数4MHz,第1クロック信号)が動作用クロック信号として供給されるようになっている。メインクロック発振部3は、具体的には図示しないが、水晶発振子を用いて構成されている。
ウォッチドッグタイマ5は、周知のようにCPU2の暴走監視機能をなすものであり、CPU2によって周期的なクリア動作が実行されなくなるとオーバーフローしてCPU2にリセット信号を出力する。また、本実施例におけるウォッチドッグタイマ5は、クリア動作画行なわれる時点でタイマ5のカウント値画家現地を超えていない場合にもリセット信号を出力するように構成されている。
抵抗調整回路12は、比較調整手段11からの調整信号に基づいて制御信号を生成し、この制御信号をもってサブクロック発振部4のラダー抵抗13の抵抗値を調整する回路である。
尚、1/N分周器19,20の分周値は、CPU2のプログラムによってセット可能に構成されている。また、分周器19,20については、クロック信号を分周することなくそのまま出力することも可能に構成されている。
尚、メインクロック発振部3、サブクロック発振部4、サブクロック補正部6及びメインクロック監視部7は、クロック制御回路装置21を構成している。また、マイコン1としては、具体的には図示しないが、その他、ROM、RAMやI/O,A/D変換部などの周辺回路を備えている。
(1)MCLK:正常,SCLK:周波数低下
サブクロック補正部6の範囲内で補正され、その補正範囲を超える場合は、ウォッチドッグタイマ5によりCPU2にリセットがかかる。
(2)MCLK:正常,SCLK:周波数上昇
サブクロック補正部6の範囲内で補正され、その補正範囲を超える場合は、メインクロック監視部7によりCPU2にリセットがかかる。
(3)MCLK:周波数低下,SCLK:正常
相対的にSCLKが速くなることから、メインクロック監視部7によりCPU2にリセットがかかる。
(4)MCLK:周波数上昇,SCLK:正常
相対的にSCLKが遅くなることから、ウォッチドッグタイマ5によりCPU2にリセットがかかる。
そして、サブクロック信号SCLKを補正することで、CPU2は、設計通りにウォッチドッグタイマ5をリセットすることができる。
A.発振子を使用して第1クロック信号を発振する発振回路と、
前記第1クロック信号よりも低い周波数の第2クロック信号を発振し、その発振周波数が調整可能に構成されるCR発振回路と、
前記第1クロック信号に基づいて、前記第2クロック信号の発振周波数を補正する補正回路と、
前記第2クロック信号に基づいて、前記第1クロック信号の発振状態を監視する監視回路とを備えて構成されることを特徴とするクロック制御回路装置。
上記Aのクロック制御回路装置によれば、補正回路は、第1クロック信号に基づいて第2クロック信号の発振周波数を補正し、監視回路は、第2クロック信号に基づいて第1クロック信号の発振状態を監視する。即ち、第1,第2の2つのクロック信号によって互いに補正,監視を行なうので、発振動作の信頼性を向上させることができる。
前記第1クロック信号に基づいて生成される動作クロック信号が供給されるCPUと、
前記第2クロック信号に基づいて前記CPUの動作を監視するウォッチドッグタイマとを備え、
前記監視回路による第1クロック信号の監視を行なう周期は、前記ウォッチドッグタイマ周期よりも短くなるように構成されていることを特徴とするマイクロコンピュータ。
上記Bのマイクロコンピュータによれば、監視回路による第1クロック信号の監視を行なう周期は、ウォッチドッグタイマ周期よりも短くなるように設定される。従って、監視回路は、ウォッチドッグタイマの監視周期では検出することができない異常の発生を検出することが可能となる。
図5乃至図8は本発明の第2実施例を示すものであり、第1実施例と同一部分には同一符号を付して説明を省略以下異なる部分についてのみ説明する。第2実施例における構成は基本的に第1実施例と同様であり、比較調整手段11による調整動作が若干異なっている。
即ち、図5に示すフローチャートでは、ステップS3,S4の間に「CVに最大値をセット」の処理ステップS11が挿入されている。また、ステップS7,S8は、ステップS12,S13に置き換わっている。ここで、「CV」とは、比較調整手段11が出力する調整信号データである。
即ち、図5に示すフローチャートの実行が開始されるのは(スタート)、CPU2のリセットや、スリープモードなどの低消費電力モードが解除された場合の起動時である。その場合に、ステップS11において補正データの初期値が最大値(max)にセットされることになる。
また、ステップA1において、データCVが最小単位に等しくなければ(「NO」)、比較調整手段11は、調整信号データCVを1/2にしてから(ステップA2)ステップA3に移行する。尚、図7に示すステップS13における処理では、ステップA3’の処理が、ステップA3の「増加」を「減少」に変更したものである。
その次の補正では、周期が短くなったため、周期が長くなる方向に最大値maxの1/2で振る。更に、その次の補正では周期が未だ短いため、更に周期が長くなる方向にmax/4で振る。すると、今度は目標値を超えたため、次の補正では周期が長くなる方向にmax/8で振るようにする。
そして、調整信号データCVを1/2にすることを繰り返すと、最終的にはデータの最小値(LSB)に到達する(ステップA1,「YES」)。それ以降は、その最小値によって補正が継続されることになる。
そして、比較調整手段11は、調整信号レベルの絶対値が最小値(LSB)に達すると以降はその最小値によって調整を継続するので、発振周波数が設定周波数の近傍に近付いた状態になれば調整を精密に行なうことが可能となる。更に、比較調整手段11は、CPU2が起動した直後の調整動作においては、高速補正を行なうか否かを選択可能とするので、ユーザの意図に沿うように調整を行なわせることができる。
C.発振子を使用して第1クロック信号を発振する発振回路と、
前記第1クロック信号に基づいて生成される動作クロック信号が供給されるCPUと、
前記第1クロック信号よりも低い周波数の第2クロック信号を発振し、その発振周波数が調整可能に構成されるCR発振回路と、
前記第1クロック信号に基づいて、前記第2クロック信号の発振周波数を補正する補正回路とを備え、
前記補正回路は、前記第2クロック信号のエッジを検出するエッジ検出回路と、前記第1クロック信号に基づいてカウント動作を行なうパルスカウンタと、前記第2クロック信号の一周期に相当すべき前記パルスカウンタのカウント数が格納されるカウント数設定レジスタと、前記エッジ検出回路からエッジ検出信号を受け取ると、前記パルスカウンタのカウント数と前記カウント数設定レジスタに格納されたカウント数とを比較し、両者の差に基づいて前記CR発振回路の発振周波数を調整するための調整信号を生成する比較調整手段と、前記調整信号に基づいて、前記CR発振回路の発振周波数を調整する調整回路とを備えて構成され、
前記比較調整手段は、前記CPUが起動した直後の調整動作においては、前記調整信号レベルの絶対値を調整周期毎に漸減させるように構成されていることを特徴とするマイクロコンピュータ。
上記Dのマイクロコンピュータによれば、比較調整手段は、調整動作においては、調整範囲の最大値より開始して、その絶対値を調整周期毎に1/2ずつ減少させる。即ち、データ検索における所謂バイナリサーチと同様の方式によることで、CR発振回路の発振周波数を設定周波数により速く収束させることが可能となる。
上記Eのマイクロコンピュータによれば、比較調整手段は、調整信号レベルの絶対値が最小値に達すると以降はその最小値によって調整を継続するので、発振周波数が設定周波数の近傍に近付いた状態になれば調整を精密に行なうことが可能となる。
上記Fのマイクロコンピュータによれば、比較調整手段は、CPUが起動した直後の調整動作においては、調整信号レベルの絶対値を調整周期毎に漸減させる調整動作を行なうか否かを選択可能に構成される。即ち、CPUが低消費電力モードを実行可能に構成されている場合、調整周期毎に漸減させる調整動作を行なっている途中で低消費電力モードに移行すると、CR発振回路の発振周波数が設定周波数と大きく離れた状態のままで移行してしまうおそれがある。従って、低消費電力モードへの移行周期の設定に応じて調整方式を選択できるようにすれば、ユーザの意図に沿うように調整を行なわせることができる。
前記補正回路は、前記第2クロック信号のエッジを検出し、前記第1クロック信号に基づいてカウント動作を行ない、前記第2クロック信号の一周期に相当すべきカウント数を保持し、前記エッジ検出信号を受け取ると、前記カウント動作によって示されるカウント数と前記保持されたカウント数とを比較し、両者の差に基づいて前記CR発振回路の発振周波数を調整するための調整信号を生成し、前記調整信号に基づいて、前記CR発振回路の発振周波数を調整し、
前記CPUが起動した直後の調整動作においては、前記調整信号レベルの絶対値を調整周期毎に漸減させることを特徴とするクロック信号の発振周波数調整方法。
E’.前記調整信号レベルの絶対値が最小値に達すると、以降はその最小値によって調整を継続することを特徴とする上記C’またはD’のクロック信号の発振周波数調整方法。
F’.前記CPUが起動した直後の調整動作においては、前記調整信号レベルの絶対値を調整周期毎に漸減させる調整動作を行なうか否かが選択可能であることを特徴とするC’〜E’のクロック信号の発振周波数調整方法。
図9乃至図13は本発明の第3実施例を示すものである。図9は、マイクロコンピュータ(マイコン)31の構成を示す機能ブロック図である。マイコン31は、CPU32を中心として構成されている。そのCPU32には、クロック生成回路33より生成出力されるクロック信号が動作用クロック信号として供給されるようになっている。また、前記クロック信号は、その他周辺回路などの機能ブロック34にも供給されている。
一方、ストップモードは、CPU32が処理を停止する点についてはストップモードと同様であるが、周期的に解除されることはなく、CPU32が処理すべき何らかのイベントが発生した場合にのみ解除されるモードである。
従って、ハイレベルのSLEEP信号が与えられている期間において一致比較器38が一致信号を出力すると、ANDゲート39はハイレベルのSLEEP解除信号を出力する。この時、再起動タイマ36はリセットされる。
I/O端子部40は、入出力端子(外部信号端子)42にバッファ43A,43Bが双方向接続された構成である。そして、出力バッファ43Aは、ANDゲート41によって出力されるハイインピーダンス制御信号によって制御される。また、I/O端子部40は、I/O制御部44によって入出力切替え制御(ポート制御)と出力レベル制御が行われるようになっている。前記ポート制御信号は、I/O制御部44によって出力される。
図14乃至図17は本発明の第4実施例を示すものである。図14は、マイクロコンピュータ51のクロック制御に関する機能部分を示すブロック図である。マイコン51は、CPU52を中心として構成されている。そのCPU52は、セレクタ53を介して動作用クロック(マシンクロック)信号が選択的に与えられるようになっている。
セレクタ53には、マイコン51に外付けされる外部発振子54による原発振信号と、DPLL(Digital Phase Locked Loop)回路55によって出力される逓倍クロック信号とが与えられている。そして、セレクタ53の切替えは、クロック制御部(切替通知制御部)56によって行われるようになっている。
そして、クロック制御部56は、今度はDPLL回路55のステートカウンタ62のカウンタ値を参照し、DPLL回路55の動作が安定するまで待機し、動作が安定した状態になった時点で割り込み信号を出力する。従って、CPU52はその割り込みによってDPLL回路55の動作が安定したことを認識できる。
A: 外部発振子→DPLL回路(外部ソース)
B: 外部発振子→DPLL回路(CRソース)
C:DPLL回路(外部ソース)→DPLL回路(CRソース)
D:DPLL回路(CRソース)→外部発振子
E:DPLL回路(CRソース)→DPLL回路(外部ソース)
X:DPLL回路における周波数変更
クロック切替は、CPU52がクロック制御部56の内部にある設定レジスタにデータを書き込むことで、セレクタ53,57を切替えて行なう。また、ステップD2において切替えパターンがD,E以外であれば(「NO」)、そのままステップD4に移行する。
従って、CPU52は、冗長な待機時間を設定する必要がなくなり、処理効率を向上させることができる。そして、クロック制御部56は、シーケンスカウンタ62を参照することでDPLL回路55の発振動作が安定したことを明確に認識することができる。
そして、クロック制御部56は、外部発振子54の発振動作も監視し、その動作切替えに伴う発振動作が安定したタイミングでもCPU52に対して割り込み要求を発生させるので、CPU52は、その割り込み要求の発生によってDPLL回路55の動作を開始させるのに適切なタイミングを知ることが可能となる。
G.基準クロック信号の周波数を逓倍して出力する周波数逓倍回路と、
この周波数逓倍回路によって出力される逓倍クロック信号が動作用クロック信号として供給可能であるCPUと、
前記周波数逓倍回路の発振動作を監視し、前記逓倍クロック信号の周波数が切替えられた場合は、その切替えに伴う発振動作が安定したタイミングで前記CPUに対して割り込み要求を発生させる切替通知制御部とを備えて構成されることを特徴とするマイクロコンピュータ。
上記Gのマイクロコンピュータによれば、切替通知制御部は、周波数逓倍回路の発振動作を監視し、逓倍クロック信号の周波数が切替えられた場合は、その切替えに伴う発振動作が安定したタイミングでCPUに対して割り込み要求を発生させる。従って、CPUは、逓倍クロック信号の周波数を切替えた場合に、その発振動作が安定したことを割り込みによって知ることができるので、冗長な待機時間を設定する必要がなくなり、処理効率を向上させることができる。
前記切替通知制御部は、前記制御信号に基づいて前記周波数逓倍回路の発振動作を監視することを特徴とする上記Gのマイクロコンピュータ。
上記Hのマイクロコンピュータによれば、切替通知制御部は、周波数逓倍回路の発振動作シーケンスを制御するシーケンス制御手段によって出力される制御信号に基づいて、当該周波数逓倍回路の発振動作を監視するので、発振動作が安定したことを制御信号によって明確に認識することができる。
前記動作用クロック信号は、それら複数のクロック信号の内から選択可能に構成されていることを特徴とする上記GまたはHのマイクロコンピュータ。
上記Iのマイクロコンピュータによれば、CPUの動作用クロック信号は、逓倍クロック信号を含む複数のクロック信号の内から選択可能に構成されるので、そのような構成においても上記Hと同様の作用効果を得ることができる。
上記Jのマイクロコンピュータによれば、切替通知制御部は、外部発振子の発振動作も監視し、その動作切替えに伴う発振動作が安定したタイミングでもCPUに対して割り込み要求を発生させる。従って、外部発振子によって出力されるクロック信号が周波数逓倍回路の基準クロック信号となる場合、CPUは、前記割り込み要求の発生によって周波数逓倍回路の動作を開始させるのに適切なタイミングを知ることが可能となる。
図18乃至図23は、本発明を車両用ECU(Electronic Control Unit)に適用した場合の第5実施例を示すものである。尚、以下に述べる構成の基本的部分は特開2000−357947号公報に開示されているので、以下では概略的に説明する。図18は、ECU(マイクロコンピュータ)71の電気的構成を示す機能ブロック図である。ECU71は、半導体集積回路(IC)として構成されており、その内部回路として、CPU72,メモリ73及びゲートアレイ74などのクロック同期回路を有している。ECU71には、水晶発振子75に外付けされており、発振回路(基準クロック発振回路)76は、水晶発振子75にバイアスを与えて周波数16KHzの基準クロック信号PREF を出力するようになっている。
また、周波数逓倍回路77には、低消費電力制御回路(低消費電力制御手段)78によってECU71の動作モードを低消費電力モードとスタンバイモードとに切換えるためのモード制御信号PA(停止制御)が出力されるようになっている。
また、キー検出スイッチ79がキー検出信号を出力した場合、低消費電力制御回路78は、モード制御信号PAをハイレベルにして、ECU71を低消費電力モードからスタンバイモードに切換える。尚、周波数逓倍回路77及び低消費電力制御回路78は、クロック制御回路(発振回路装置)71aを構成している。
そして、このシーケンスカウンタによって基準クロック信号PREF の入力パルス数をカウントして基準クロック信号PREF の8周期を1シーケンス制御周期とし、基準クロック信号PREF に同期して各種の制御タイミング信号をDCO(Digital Controlled Oscillator ,デジタル制御発振器)81及びカウンタ・データラッチ回路82に出力する。
そのカウントデータは、制御回路80よりシーケンス制御周期の第5周期で出力される制御タイミング信号DLSがDCO81を介して与えられるラッチ信号DLCのタイミングでラッチされ、制御タイミング信号CLRが出力されるとラッチされたデータはクリアされる。
また、モード制御信号PAは、制御回路80にも与えられていると共に、例えば、基準クロック信号PREF 1周期分程度の遅延時間を与える遅延回路87を介して、制御回路80に動作開始信号PSTBとしても与えられるようになっている。
また、ダウンカウンタ88は、ロードされたカウントデータをダウンカウントして行き、そのカウント値が“2”になると出力信号CN2をハイレベルにし、カウント値が“1”になると出力信号CN1をハイレベルにしてタイミング制御部91に出力するようになっている。
そして、周波数設定回路部94を構成するフリップフロップ96のリセット端子にはリセット信号が与えられている。一方、周波数情報保持回路部95を構成するフリップフロップ96のリセット端子には、ORゲート98を介してリセット信号と、低消費電力モード時の停止制御信号が与えられている。
また、低消費電力モード中に、周波数設定回路部94のデータはリセットされているが、周波数情報保持回路部95のデータは保持されている。この保持されているデータは、(1)の低消費電力モードに移行する前に、周波数逓倍回路77が行なっていた発振動作に使用されたデータ(発振制御条件)であり、リングオシレータ83のクロック信号によって発振回路76の基準クロック信号の周期を計測したデータである。
K.設定された発振制御条件に応じて定まる周波数で発振動作が可能であると共に、前記発振動作が一時的に停止可能に構成されるデジタル制御方式の発振回路装置において、
発振動作を一時的に停止させる際に、その時点で設定されている発振制御条件が保持可能に構成され、保持された発振制御条件に基づいて発振動作を再開させるように構成されていることを特徴とする発振回路装置。
上記Kの発振回路装置によれば、デジタル制御方式の発振動作を一時的に停止させる場合はその時点で設定されている発振制御条件が保持され、その保持された発振制御条件に基づいて発振動作を再開させる。従って、従来とは異なり、発振動作を再開させる際に発振制御条件を再度設定し直す必要がないので、再開時における発振状態をより速く安定させることができる。そして、更に低消費電力化を図ることができる。
上記Lの発振回路装置によれば、複数個の論理反転回路がリング状に接続されてなるリングオシレータを備えて構成されるので、デジタル制御方式の発振動作に必要な多相クロック信号を得る構成をより少ないゲート数で実現することができ、一層の低消費電力化を図ることができる。
M.前記発振制御条件を、発振動作を再開させる以前に変更可能に構成されていることを特徴とする上記KまたはLの発振回路装置。
上記Mの発振回路装置によれば、発振制御条件が、発振動作を再開させる以前に変更可能に構成されるので、発振動作を再開させる際に発振周波数を切替えることができる。
図24は、本発明の第6実施例を示すものである。第6実施例では、CPU52が、低消費電力モードが解除されると同時に、周波数逓倍回路77によるn逓倍クロック信号の周波数を変化させるように処理する例を示す。即ち、周波数情報保持回路部95の保持データは、CPU72によって読出し及び書込みが可能となるように構成されている。
図24に示すフローチャートにおいて、CPU72は、先ず、周波数情報保持回路部95の保持データを読み出す(ステップE1)。すると、そのデータに応じて次回の起動時における逓倍率を決定し、起動時における周波数に応じたデータを周波数情報保持回路部95に書き込む(ステップE2)。それから、低消費電力モードに移行する(ステップE3)。
N.前記発振制御条件を、現在の発振動作を停止させる以前に変更可能に構成されていることを特徴とする上記Mの発振回路装置。
上記Nの発振回路装置によれば、発振制御条件を、現在の発振動作を停止させる以前に変更可能に構成されるので、例えば、CPUが発振動作を制御すると共に発振制御条件を設定する構成の場合、CPUが発振動作を停止させる前の段階で、次回に動作を再開させる場合の発振周波数を変更したい場合には、予めそれに応じた発振制御条件を設定しておくことができる。
上記Oの発振回路装置によれば、多相クロック信号出力手段を備え、基準クロック発振回路によって出力される基準クロック信号の周波数をn逓倍したn逓倍クロック信号を生成して出力する周波数逓倍回路を備えて構成されるので、デジタル制御方式で高精度の発振動作を行なわせることができる。
そして、上記の周波数逓倍回路を備える構成において発振制御条件を設定し直すことを想定すると、それに応じて基準クロック信号の周期を多相クロック信号の周期に基づいて計測し、その計測値に基づいて逓倍動作をやり直すことになる。それに対して、発振制御条件を保持する構成とすれば、基準クロック信号の周期計測をやり直す必要がなくなるため、発振動作を極めて高速に安定化させることが可能となる。
前記発振制御条件として、前記基準クロック信号の周期測定データを保持するデータ保持手段とを備えたことを特徴とする上記Oの発振回路装置。
上記Pの発振回路装置によれば、低消費電力制御手段は、クロック同期回路の動作を停止させて低消費電力モードに移行させる場合に多相クロック信号出力手段の発振動作を停止させ、データ保持手段は、基準クロック信号の周期測定データを保持する。従って、低消費電力モードが解除された場合には、データ保持手段によって保持されている周期測定データに基づく発振動作を直ちに行なわせることができる。
図25乃至図28は、本発明の第7実施例を示すものである。図25は、例えば車両用のボディECU(Electronic Control Unit) などに使用されるシングルチップマイクロコンピュータ(マイコン)の一構成例を示すものである。マイコン101は、CPU102を中心として、その周辺にメイン発振回路103,クロック制御回路104,CR発振回路105,ポート制御回路(信号レベル変化手段)106などを備えている。
例えば、メイン発振回路103の発振周波数は4MHz程度であり、CR発振回路105の発振周波数は25kHz程度である。また、CPU102は、周波数4MHzのクロックを、内蔵するPLL発振回路(図示せず)で4逓倍して16MHzのクロック周波数で動作するようになっている。
尚、具体的には図示しないが、マイコン101は、その他、割込みコントローラ,DMAコントローラ,ウォッチドッグタイマ,A/Dコンバータ,D/Aコンバータやシリアル通信回路などの周辺回路を備えている。
そこで、第7実施例では、CPU102がスリープモードに移行している場合においても、その解除前の段階で出力端子110のレベルをハードウエア的に制御し、外部デバイスの機能を予めアクティブにすることを目的とする。
そして、ポート制御回路106は、タイマ111のカウント値と出力タイミングレジスタ113のレジスタ値とを比較器112が比較し、両者が一致することでトリガ信号が出力されると出力端子110のレベルを変化させるので、レジスタ113に設定されるタイミングで、出力端子110のレベルを変化させることができる。また、そのレジスタ113は、CPU102によって任意のデータ値が設定可能に構成されるので、ユーザプログラムによってレベル変化タイミングを任意に設定することができる。
図29及び図30は、本発明の第8実施例を示すものであり、第7実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第8実施例におけるポート制御回路117は、第7実施例の構成に機能を追加したものである。即ち、スリープ時間設定レジスタ118が追加されており、そのレジスタ118の設定データは、比較器119によってタイマ111のカウント値と比較される。
即ち、第7実施例において述べたように、ポート制御回路106が出力端子110のレベルを変化させる目的は、スリープモードが解除されると、CPU102が直ちに外部デバイスに対する処理を実行できるようにするためである。従って、出力端子110のレベルが変化した時点から、スリープモードがタイマによって解除されるまでの時間は、通常、外部デバイスをアクティブにするために必要最小限の時間に設定される。何故なら、この時間に冗長性を持たせると電流消費量が増加するからである。
従って、CPU102は、その割り込み信号によって、外部デバイスがアクティブとなったことが認識可能となり、必要な処理を行なった後に、出力端子110のレベルをS/Wリセットする。
図31乃至図34は本発明の第9実施例を示すものである。マイクロコンピュータ131の構成を示す図31において、CPU132は、データバスが例えば16ビット構成であり、ROM133に記憶されているプログラムやデータを読み出して実行するようになっている。ROM133は、例えばフラッシュROMで構成されており、データバス幅はCPU132の2倍の32ビット構成となっている。
即ち、マイコン101においては、フラッシュROMで構成されるROM133の読出し速度はCPU132の処理速度に比較して遅いため、ROM133側のデータバス幅をCPU132の2倍として、両者の間の調停制御をROMコントローラ134が行なうように構成されている。
スルーパス143には、バッファ(ラッチ)145の入力側も接続されており、バッファ(アドレス格納手段)145の出力側は、アドレスヒット検出部139に接続されている。バッファ145は、CPU132がデータ読み出しサイクルを実行した場合に出力されたアドレスが格納される。
また、カウンタ側パス144には、スルーパス143側と同様にバッファ150の入力側も接続されており、バッファ150の出力側は、アドレスヒット検出部139に接続されている。また、ビット出力部151の出力側もアドレスヒット検出部139に接続されている。
そして、ROMコントローラ134は、同時に読み出した32ビットの命令の内、上位16ビットは読出しと同時にCPU132側のデータバスに出力し、下位16ビットは一旦バッファ153に格納する(h)。そして、CPU132が次の読み出しサイクルを実行した場合に、バッファ153に格納した命令を前記データバスに出力する(i)。
制御部135は、CPU132が出力する制御信号におけるアクセスコード等を参照し、「命令読出し」であると判断すると(ステップG2,「YES」)、次に、そのアドレスが命令用バッファ153にヒットしているか否かを判断する(ステップG3)。
前記アドレスに対応する命令が命令用バッファ153に格納されていればヒットであるから(「YES」)、制御部135は、カウンタ149によって「4」が加算されたアドレスにより(MUX147を介して)バッファ148の値を更新させる(ステップG4)。尚、制御部135は、ビット出力部151が「1」を出力している場合で、且つ、バッファ150に格納されているアドレスとCPU132側のアドレスAとが一致した場合に、命令の内下位16ビットがヒットしていると判断する。
それと同時に、バッファヒットとなった場合は、次回も命令が連続して(A+4)読み出される蓋然性が高いので、次回の命令読出しに備えてアドレス(A+4)による命令読出しを予め行なっておく。
また、ステップG7において、その時のアドレスが先読みアドレスに一致しなかった場合は(「NO」)、プログラムにおいて分岐命令が実行された場合である。この時、制御部135は、先読みアドレス(カウンタバッファ148)を更新すると共に(ステップG11)、MUX142をスルーパス143側に切替えることでROMアドレスを更新する(ステップG12)。そして、ステップG8〜G10と同様の処理を行なう(ステップG13〜G15)。
ステップG2において、制御部135が「NO」と判断してステップG16に移行するケースは、CPU132がROM133に対してデータ読出しサイクルを行った場合である。CPU132がデータロードを行う場合、バイトアクセス,ワード(16ビット)アクセスの2つのケースがあるが、ROMコントローラ134は、何れであるかにかかわらず、読出し対象データが属する32ビット分のデータをROM133より同時に読み出すようになっている。また、その場合の読み出しアドレスは、バッファ145に格納される。
そして、その32ビットデータは常にデータ用バッファ154に格納されると共に、CPU132の読出し対象データが属する上位,下位16ビットの何れかは、MUX152,155を介してデータバスに出力される。
Q.CPUと、このCPUよりも広いデータバス幅を構成する1つ以上のROMとの間に接続され、前記CPUが前記ROMよりデータを読み出そうとする場合に、その読み出しを制御するメモリインターフェイス回路装置であって、
アドレス値を保持する命令用アドレス保持手段と、
このアドレス保持手段に保持されたアドレスと、前記CPUが前記ROMに対する命令読み出しサイクルを実行するために出力したアドレスとを比較し、両者が一致した場合は、前記アドレス保持手段に保持されたアドレス値を、前記ROMのバス幅が前記CPUのバス幅を超えている分だけ増加させて、前記ROMよりデータを読み出すデータ読み出し手段と、
前記データ読み出し手段が読み出したデータを、前記ROMのバス幅が前記CPUのバス幅を超えている分だけ格納する命令用バッファと、
前記CPUが、次回に連続するアドレスで前記ROMに対する命令読み出しサイクルを実行すると、前記命令用バッファが保持しているデータを前記CPUのデータバスに出力させるように制御する読出し制御手段とを備えることを特徴とするメモリインターフェイス回路装置。
前記アドレスを格納するためのアドレス格納手段とを備え、
前記読出し制御手段は、前記アドレス格納手段に格納されているアドレスに基づいて、前記CPUが次回に前記ROMに対するデータ読み出しサイクルを実行した場合に、その読み出しアドレスに対応するデータが前記データ用バッファに格納されていると判断すると、前記データを前記CPUのデータバスに出力させるように制御することを特徴とする上記Qのメモリインターフェイス回路装置。
即ち、データ用バッファは所謂データキャッシュとして作用するので、データの読出しアドレスがデータ用バッファにヒットした場合、CPUはそのデータを高速に読み出すことができる。従って、データの読出し効率を向上させることが可能となる。
図35及び図36は本発明の第10実施例を示すものであり、第9実施例と異なる部分についてのみ説明する。図35に示すように、第10実施例では、ROMコントローラ134Aの制御部135Aは、CPU132がストール状態となったことを検出する機能を有しており、その場合に、ROM133の電流を遮断する制御を行うように構成されている。
その後、CPU132のストール状態が例えば更に2サイクル継続すると、制御部135Aは、ROM133の消費電流をカットするように制御する。尚、ここで言う「ストール」とは、一般的な意味におけるCPU132内部の演算処理の停止に加えて、ROM133に対するアクセスが行われない状態(例えば、RAMやI/O等の他のリソースに対してアクセスを行っている場合)も含むものとする。その場合は、外部のデコーダのデコード信号によってROM133がセレクトされなくなることで判定できる。例えば、図33のステップG1において、「NO」と判断している期間を計測して判定することが可能である。
S.前記読出し制御手段は、前記CPUの動作にストールが発生したことを検出可能に構成され、
前記データ読み出し手段は、前記ストールが発生したことが検出された場合に、前記ROMに対するデータの読み出しが実行中である場合は、その読み出し処理を継続して完了させることを特徴とする上記Q,R,下記Uの何れかのメモリインターフェイス回路装置。
上記Sのメモリインターフェイス回路装置によれば、データ読み出し手段は、CPUの動作にストールが発生したことが検出された場合でも、ROMに対するデータの読み出しが実行中である場合は、その読み出し処理を継続して完了させる。即ち、ストールが発生した時点で直ちに読出しを中止することがないので、読出し効率を向上させることができる。
上記Tのメモリインターフェイス回路装置によれば、読出し制御手段は、CPUのストール状態が所定期間継続すると、ROMにおける消費電流を遮断するように制御するので、無駄な電力消費を低減することができる。
第1実施例において1/N分周器19,20は必要に応じて設ければ良い。
第2実施例において、メインクロック監視部7は削除しても良い。
また、第2実施例においてステップA0,A4は削除して実施しても良い。
また、第2実施例において、高速補正動作は、必ずしもバイナリサーチ方式で行なうものに限らず、比較的大なる調整信号データから開始して、その絶対値が次第に小さくなるようにして行えば良い。
第5実施例において、発振回路装置の発振動作を停止させる場合は、低消費電力モードの実行に伴うものに限ることはない。即ち、発振回路装置が出力するクロック信号は、CPUの動作用クロック信号として供給されるものに限らず、どのような用途であっても良い。従って、その用途に応じてクロック信号の出力を一時的に停止させた後、出力を再開させる必要があるものであれば、広く適用が可能である。
第8実施例において、レベル変化用タイマを解除タイマと共通にすれば、より簡単に構成することができる。
また、第8実施例において、割り込み発生用のタイマを、レベル変化用タイマと独立に備えても良い。
また、マイコン101に、CPU102の動作を監視するためのウォッチドッグタイマ、若しくは、CPU102の動作用クロックとは独立にカウント動作するフリーランタイマなどを備えている場合、レベル変化用タイマを、それら他のタイマと共通とすることで、構成をより簡単にすることができる。但し、この場合、レベル変化用タイマとして使用する場合は、そのタイマ動作の開始時点におけるウォッチドッグタイマ等のカウント値を読み出し、出力タイミングに相当するカウント値を加算したものを出力タイミングレジスタに設定する。そして、タイマを共通にすることで、ソフトウエアの作成管理が容易となり、バグが発生する可能性を低下させることができる。
第9または第10実施例において、ROMを、16ビットバス構成のマットを2個並べて同様に実施しても良い。また、その場合、ROMコントローラ134による読出し対象となっていないマットのROMについては消費電流を遮断するように構成しても良い。斯様に構成しても、ROMが複数マットで構成されている場合に、無駄な電力消費を低減することができる。
また、第10実施例において、ROMコントローラ134Aを、CPU132のストール検出タイミングが例えばサイクル(4)でアドレス(A+2)が継続した場合に、その時点でROM133に対して実行中である命令のデータD2,D4の読出しがその他の条件により続行可能であれば、続行して完了させるようにする。斯様に構成すれば、ROMコントローラ134Aは、ストール状態を検出しても直ちにROM133に対する読出しを停止することがないので、読出し効率を向上させることができる。
U.前記バッファのバス幅は、前記ROMのデータバス幅よりも広く構成されていることを特徴とする請求項30または31記載のメモリインターフェイス回路装置。
上記Uのメモリインターフェイス回路装置によれば、バッファのバス幅を、ROMのデータバス幅よりも広くするので、データ読み出し手段が読出しを複数回行なって、前記バッファにデータを格納すれば、より多くのデータについてその先読みを行なうことができる。
前記読出し制御手段は、前記データ読み出し手段による読出し対象となっているROM以外の消費電流を遮断するように制御することを特徴とする請求項34記載のメモリインターフェイス回路装置。
上記Vのメモリインターフェイス回路装置によれば、読出し制御手段は、データ読み出し手段による読出し対象となっているROM以外の消費電流を遮断するので、ROMが複数マットで構成されている場合に、無駄な電力消費を低減することができる。
上記Wのメモリインターフェイス回路装置によれば、読出し制御手段は、CPUが低消費電力モードに移行した場合は、ROMの全ての消費電流を遮断するので、無駄な電力消費を低減することができる。
Claims (9)
- 内部状態を保持したまま動作を一時的に停止する低消費電力モードの設定が可能に構成されるCPUと、
前記低消費電力モードを周期的に解除するための解除タイマとを備え、
前記CPUは、低消費電力モードが解除されると、外部信号端子のレベルを再設定し、その後、低消費電力モードに移行することを特徴とするマイクロコンピュータ。 - 内部状態を保持したまま動作を一時的に停止する低消費電力モードの設定が可能に構成されるCPUを備えると共に、
前記低消費電力モードは、解除要因が発生することによって解除されるように設定され、
前記CPUが低消費電力モードに移行する場合に、外部信号端子をハイインピーダンス状態に設定する端子制御手段を備えることを特徴とするマイクロコンピュータ。 - 内部状態を保持したまま動作を一時的に停止する低消費電力モードの設定が可能に構成されるCPUと、
前記低消費電力モードを周期的に解除するための解除タイマと、
前記低消費電力モードが設定されている期間内に、外部信号出力端子のレベルを変化させる信号レベル変化手段とを備えて構成されることを特徴とするマイクロコンピュータ。 - 前記信号レベル変化手段は、
前記外部信号出力端子のレベルを変化させるタイミングを設定するためのレジスタと、
前記CPUが低消費電力モードに移行した時点からカウント動作を開始するレベル変化用タイマと、
前記レベル変化用タイマのカウント値と前記レジスタの値とを比較して、両者が一致するとトリガ信号を出力する比較回路とを備え、前記トリガ信号が出力されると、前記外部信号出力端子のレベルを変化させるように構成されていることを特徴とする請求項3記載のマイクロコンピュータ。 - 前記レジスタは、前記CPUによって任意のデータ値が設定可能に構成されていることを特徴とする請求項4記載のマイクロコンピュータ。
- 前記信号レベル変化手段によって変化された外部信号出力端子のレベルは、前記低消費電力モードが解除されると、前記CPUによってリセットすることが可能に構成されていることを特徴とする請求項4または5記載のマイクロコンピュータ。
- 前記低消費電力モードは、前記解除タイマ以外の解除要因が発生した場合も解除されるように設定されており、
前記信号レベル変化手段が前記外部信号出力端子のレベルを変化させた後、前記解除要因の発生によって低消費電力モードが解除されると、前記解除タイマによって前記低消費電力モードが解除される予定のタイミングで、前記CPUに対して割り込み要求を発生させる割り込み発生手段を備えたことを特徴とする請求項6記載のマイクロコンピュータ。 - 前記レベル変化用タイマは、前記解除タイマと共通で構成されていることを特徴とする請求項4乃至7の何れかに記載のマイクロコンピュータ。
- 前記解除タイマは、前記CPUの動作を監視するためのウォッチドッグタイマ、若しくは前記CPUの動作用クロックとは独立にカウント動作するフリーランタイマと共通で構成されていることを特徴とする請求項4乃至7の何れかに記載のマイクロコンピュータ。
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