JP2003270052A - 温度検出回路 - Google Patents
温度検出回路Info
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- G01K—MEASURING TEMPERATURE; MEASURING QUANTITY OF HEAT; THERMALLY-SENSITIVE ELEMENTS NOT OTHERWISE PROVIDED FOR
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- G01K7/16—Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements using resistive elements
- G01K7/18—Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements using resistive elements the element being a linear resistance, e.g. platinum resistance thermometer
- G01K7/20—Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements using resistive elements the element being a linear resistance, e.g. platinum resistance thermometer in a specially-adapted circuit, e.g. bridge circuit
- G01K7/21—Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements using resistive elements the element being a linear resistance, e.g. platinum resistance thermometer in a specially-adapted circuit, e.g. bridge circuit for modifying the output characteristic, e.g. linearising
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- Measuring Temperature Or Quantity Of Heat (AREA)
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Abstract
(57)【要約】
【課題】 一般の温度検出回路の出力電圧には２次の温
度係数が含まれるため、広い温度範囲で精度の高い温度
信号を得ることはできない。 【解決手段】 第１の回路ブロック(ａ)は負の温度係数
を有する電圧を出力し、第２の回路ブロック(ｂ)は、第
１の回路ブロックの出力電圧を所定の大きさにして出力
する。第３の回路ブロック(ｃ)は、正の温度係数を有す
る電圧を生成し、その電圧に第２の回路ブロックの出力
電圧を加算する。これにより両出力電圧に含まれる２次
の温度係数の成分を相殺する。
度係数が含まれるため、広い温度範囲で精度の高い温度
信号を得ることはできない。 【解決手段】 第１の回路ブロック(ａ)は負の温度係数
を有する電圧を出力し、第２の回路ブロック(ｂ)は、第
１の回路ブロックの出力電圧を所定の大きさにして出力
する。第３の回路ブロック(ｃ)は、正の温度係数を有す
る電圧を生成し、その電圧に第２の回路ブロックの出力
電圧を加算する。これにより両出力電圧に含まれる２次
の温度係数の成分を相殺する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ(complem
entary metal oxide semiconductor)トランジスタを用
いた温度検出回路で、特に１００℃以上ても安定動作す
る温度検出回路に関する。
entary metal oxide semiconductor)トランジスタを用
いた温度検出回路で、特に１００℃以上ても安定動作す
る温度検出回路に関する。
【０００２】
【従来の技術】 熱電対や抵抗を利用した温度センサ
ーシステムがある。熱電対の場合は、２種類の金属線の
接点に発生する熱電流をアンプで増幅して電圧計で測定
する。抵抗の場合は、抵抗値の温度変化を３線方式ブリ
ッジに組んで抵抗値の変化で生じる電圧変化をアンプで
増幅して電圧計で測定する。
ーシステムがある。熱電対の場合は、２種類の金属線の
接点に発生する熱電流をアンプで増幅して電圧計で測定
する。抵抗の場合は、抵抗値の温度変化を３線方式ブリ
ッジに組んで抵抗値の変化で生じる電圧変化をアンプで
増幅して電圧計で測定する。
【０００３】 バイポーラトランジスタを利用した半
導体温度センサーがある(ＣＱ出版「トランジスタ技
術、１９９０年１０月号ｐ４６９)。これはベース・エ
ミッタ間電圧が温度に応じて直線的に変化する特性を利
用したもので、製造ばらつきが少なく、精度および再現
性でも良好であるため広く使われている。
導体温度センサーがある(ＣＱ出版「トランジスタ技
術、１９９０年１０月号ｐ４６９)。これはベース・エ
ミッタ間電圧が温度に応じて直線的に変化する特性を利
用したもので、製造ばらつきが少なく、精度および再現
性でも良好であるため広く使われている。
【０００４】 ＭＯＳトランジスタを用いた半導体温
度センサーもある(特開平９-２４３４６６)。これは、
ＭＯＳトランジスタの電圧利得βを電圧値に変換し、そ
の変換電圧を温度として出力している。また、特開平７
-３２１２８８では、と同様、基本的にはバイポーラ
トランジスタを利用したタイプながらＮＰＮトランジス
タを使うことでＣＭＯＳを実現している。
度センサーもある(特開平９-２４３４６６)。これは、
ＭＯＳトランジスタの電圧利得βを電圧値に変換し、そ
の変換電圧を温度として出力している。また、特開平７
-３２１２８８では、と同様、基本的にはバイポーラ
トランジスタを利用したタイプながらＮＰＮトランジス
タを使うことでＣＭＯＳを実現している。
【０００５】
【発明が解決しようとする課題】上記のシステムで
は、いずれも温度センサーの出力が小さいため高性能ア
ンプを接続して信号を増幅する必要があり複雑な電子回
路が必要でコストが掛かり規模も大きくなる。
は、いずれも温度センサーの出力が小さいため高性能ア
ンプを接続して信号を増幅する必要があり複雑な電子回
路が必要でコストが掛かり規模も大きくなる。
【０００６】上記のセンサーは、バイポーラトランジ
スタを用いて構成される温度センサーであるため標準の
ＣＭＯＳプロセスで製造されるＩＣに組み込むことが出
来ない。また、バイポーラトランジスタは電流で制御さ
れる電流素子であるため低消費電流の回路を構成するこ
とが難しい。
スタを用いて構成される温度センサーであるため標準の
ＣＭＯＳプロセスで製造されるＩＣに組み込むことが出
来ない。また、バイポーラトランジスタは電流で制御さ
れる電流素子であるため低消費電流の回路を構成するこ
とが難しい。
【０００７】上記のセンサーにおける前者(特開平９-
２４３４６６)は、βを用いているのでプロセスの変動
を受けやすい。後者(特開平７-３２１２８８)は、と
同様のバイポーラトランジスタは電流で制御される電流
素子であるため低消費電流の回路を構成することが難し
いという課題が残る。
２４３４６６)は、βを用いているのでプロセスの変動
を受けやすい。後者(特開平７-３２１２８８)は、と
同様のバイポーラトランジスタは電流で制御される電流
素子であるため低消費電流の回路を構成することが難し
いという課題が残る。
【０００８】また、上記の〜の全てに言えることで
あるが動作原理上、ｐｎジャンクションでの逆方向リー
ク電流が増大する１００℃程度が温度センサーの精度が
保証できる上限であり、それ以上の高温での温度測定で
は精度が急激に低下する。
あるが動作原理上、ｐｎジャンクションでの逆方向リー
ク電流が増大する１００℃程度が温度センサーの精度が
保証できる上限であり、それ以上の高温での温度測定で
は精度が急激に低下する。
【０００９】そこで、本発明は上記問題点を解決するた
めに、ＣＭＯＳトランジスタを用いた温度検出回路を構
成することでバイポーラトランジスタによる回路が持っ
ていた種々の問題点を解消しかつ、ＣＭＯＳプロセスを
用いることで安価な半導体温度センサを実現できる。ま
た、複数のＭＯＳトランジスタの仕事関数差を引き出す
回路を構成することでジャンクションリークを回避して
１００℃以上の高温の温度検出回路を実現できる。プロ
セス変動の影響に対しては、ゲートは導電型の極性が逆
であるか、又は、同一導電型で不純物濃度が異なるが、
基板やチャネルドープの濃度が等しいＭＯＳトランジス
タで回路を構成することでプロセス変動に強い温度検出
回路を構成することが可能となる。即ち、ＭＯＳトラン
ジスタを用いた温度検出回路で、特に１００℃以上でも
精度の高い温度検出回路を提供することが本発明の目的
である。
めに、ＣＭＯＳトランジスタを用いた温度検出回路を構
成することでバイポーラトランジスタによる回路が持っ
ていた種々の問題点を解消しかつ、ＣＭＯＳプロセスを
用いることで安価な半導体温度センサを実現できる。ま
た、複数のＭＯＳトランジスタの仕事関数差を引き出す
回路を構成することでジャンクションリークを回避して
１００℃以上の高温の温度検出回路を実現できる。プロ
セス変動の影響に対しては、ゲートは導電型の極性が逆
であるか、又は、同一導電型で不純物濃度が異なるが、
基板やチャネルドープの濃度が等しいＭＯＳトランジス
タで回路を構成することでプロセス変動に強い温度検出
回路を構成することが可能となる。即ち、ＭＯＳトラン
ジスタを用いた温度検出回路で、特に１００℃以上でも
精度の高い温度検出回路を提供することが本発明の目的
である。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明では図１に示すように、負または正
の温度係数を有する電圧を出力する第１の回路ブロック
(ａ)と、第１の回路ブロックの出力電圧を所定の大きさ
にして出力する第２の回路ブロック(ｂ)と、第１の回路
ブロックの出力と逆の温度係数を有する電圧を生成し、
その電圧に第２の回路ブロックの出力電圧を加算して、
両出力電圧に含まれる２次の温度係数の成分を相殺した
高精度な電圧を出力する第３の回路ブロック(ｃ)とを備
えたことを特徴とする。
に、請求項１の発明では図１に示すように、負または正
の温度係数を有する電圧を出力する第１の回路ブロック
(ａ)と、第１の回路ブロックの出力電圧を所定の大きさ
にして出力する第２の回路ブロック(ｂ)と、第１の回路
ブロックの出力と逆の温度係数を有する電圧を生成し、
その電圧に第２の回路ブロックの出力電圧を加算して、
両出力電圧に含まれる２次の温度係数の成分を相殺した
高精度な電圧を出力する第３の回路ブロック(ｃ)とを備
えたことを特徴とする。
【００１１】請求項２の発明は、負の温度係数を有する
電圧を出力する第１の回路ブロックと、第１の回路ブロ
ックの出力電圧を所定の大きさにして出力する第２の回
路ブロックと、正の温度係数を有する電圧を生成し、そ
の電圧に第２の回路ブロックの出力電圧を加算して、両
出力電圧に含まれる２次の温度係数の成分を相殺する第
３の回路ブロックとを備えたことを特徴とする温度検出
回路。
電圧を出力する第１の回路ブロックと、第１の回路ブロ
ックの出力電圧を所定の大きさにして出力する第２の回
路ブロックと、正の温度係数を有する電圧を生成し、そ
の電圧に第２の回路ブロックの出力電圧を加算して、両
出力電圧に含まれる２次の温度係数の成分を相殺する第
３の回路ブロックとを備えたことを特徴とする温度検出
回路。
【００１２】請求項３の発明では図２に示すように、負
の温度係数を有する電圧を出力する第１の回路ブロック
と、正の温度係数を出力する第３の回路ブロックと、両
回路ブロックの出力電圧に含まれる２次の温度係数の成
分が相殺されるよう、両出力電圧を所定の比率で加算す
る第２の回路ブロックとを備えたことを特徴とする。
の温度係数を有する電圧を出力する第１の回路ブロック
と、正の温度係数を出力する第３の回路ブロックと、両
回路ブロックの出力電圧に含まれる２次の温度係数の成
分が相殺されるよう、両出力電圧を所定の比率で加算す
る第２の回路ブロックとを備えたことを特徴とする。
【００１３】請求項４の発明では、第１の回路ブロック
は、導電型のみが互いに逆であるペアのＭＯＳトランジ
スタで構成され、そのペアのＭＯＳトランジスタのゲー
ト電極の仕事関数差を当該第１の回路ブロックの出力と
することを特徴とする。
は、導電型のみが互いに逆であるペアのＭＯＳトランジ
スタで構成され、そのペアのＭＯＳトランジスタのゲー
ト電極の仕事関数差を当該第１の回路ブロックの出力と
することを特徴とする。
【００１４】請求項５の発明では、第１の回路ブロック
は、高濃度ｎ型のゲートを持つ第１のＭＯＳトランジス
タと高濃度ｐ型のゲートを持つ第２のＭＯＳトランジス
タとからなり、前記第１のＭＯＳトランジスタのゲート
に、次段の第２の回路ブロックの出力がフイードバック
され、前記第１のＭＯＳトランジスタと前記第２のＭＯ
Ｓトランジスタのゲート・ソース間電圧の差を出力す
る。
は、高濃度ｎ型のゲートを持つ第１のＭＯＳトランジス
タと高濃度ｐ型のゲートを持つ第２のＭＯＳトランジス
タとからなり、前記第１のＭＯＳトランジスタのゲート
に、次段の第２の回路ブロックの出力がフイードバック
され、前記第１のＭＯＳトランジスタと前記第２のＭＯ
Ｓトランジスタのゲート・ソース間電圧の差を出力す
る。
【００１５】請求項６の発明では、第２の回路ブロック
は、ＭＯＳトランジスタ、第１の抵抗および第２の抵抗
の直列回路からなり、この直列回路が第１の回路ブロッ
クヘの帰還回路を形成し、前記ＭＯＳトランジスタのゲ
ート電圧が第１の回路ブロックへのフィードバック電圧
となり、第１の抵抗と第２の抵抗の接続点の電位(Ｖ２)
を第３のブロックヘ供給することを特徴とする。
は、ＭＯＳトランジスタ、第１の抵抗および第２の抵抗
の直列回路からなり、この直列回路が第１の回路ブロッ
クヘの帰還回路を形成し、前記ＭＯＳトランジスタのゲ
ート電圧が第１の回路ブロックへのフィードバック電圧
となり、第１の抵抗と第２の抵抗の接続点の電位(Ｖ２)
を第３のブロックヘ供給することを特徴とする。
【００１６】請求項７の発明は、製造の際の拡散、成膜
工程後に、第２の回路ブロックの前記第１の抵抗および
第２の抵抗の値を調整可能とする手段を有することを特
徴とする。
工程後に、第２の回路ブロックの前記第１の抵抗および
第２の抵抗の値を調整可能とする手段を有することを特
徴とする。
【００１７】請求項８の発明では、第３の回路ブロック
は、ゲートの不純物濃度が互いに異なるペアのＭＯＳト
ランジスタから構成され、そのペアのＭＯＳトランジス
タのゲート電極の仕事関数差を出力することを特徴とす
る。
は、ゲートの不純物濃度が互いに異なるペアのＭＯＳト
ランジスタから構成され、そのペアのＭＯＳトランジス
タのゲート電極の仕事関数差を出力することを特徴とす
る。
【００１８】請求項９の発明は、前記第３の回路ブロッ
クが高濃度ｎ型のゲートを持つ第１のＭＯＳトランジス
タと低濃度ｎ型のゲートを持つ第２のＭＯＳトランジス
タとからなり、前記第１のＭＯＳトランジスタのゲート
に第２の回路ブロックの出力が印加され、該第１のＭＯ
Ｓトランジスタと前記第２のＭＯＳトランジスタのゲー
ト・ソース間電圧の差を出力することを特徴とする。
クが高濃度ｎ型のゲートを持つ第１のＭＯＳトランジス
タと低濃度ｎ型のゲートを持つ第２のＭＯＳトランジス
タとからなり、前記第１のＭＯＳトランジスタのゲート
に第２の回路ブロックの出力が印加され、該第１のＭＯ
Ｓトランジスタと前記第２のＭＯＳトランジスタのゲー
ト・ソース間電圧の差を出力することを特徴とする。
【００１９】請求項１０の発明は、前記第３の回路ブロ
ックが高濃度ｐ型のゲートを持つ第１のＭＯＳトランジ
スタと低濃度ｐ型のゲートを持つ第２のＭＯＳトランジ
スタとからなり、前記第１のＭＯＳトランジスタのゲー
トに第２の回路ブロックの出力が印加され、該第１のＭ
ＯＳトランジスタと前記第２のＭＯＳトランジスタのゲ
ート・ソース電圧の差を出力することを特徴とする。
ックが高濃度ｐ型のゲートを持つ第１のＭＯＳトランジ
スタと低濃度ｐ型のゲートを持つ第２のＭＯＳトランジ
スタとからなり、前記第１のＭＯＳトランジスタのゲー
トに第２の回路ブロックの出力が印加され、該第１のＭ
ＯＳトランジスタと前記第２のＭＯＳトランジスタのゲ
ート・ソース電圧の差を出力することを特徴とする。
【００２０】
【発明の実施の形態】本発明は、互いに仕事関数の異な
るゲートを有したＭＯＳトランジスタを用い、ＣＭＯＳ
プロセスで高温動作可能な温度検出回路を実現するもの
である。本発明の実施例を説明する前に本発明の原理を
説明する。
るゲートを有したＭＯＳトランジスタを用い、ＣＭＯＳ
プロセスで高温動作可能な温度検出回路を実現するもの
である。本発明の実施例を説明する前に本発明の原理を
説明する。
【００２１】ＭＯＳトランジスタ(以下トランジスタと
略す)のチャネルをＯＮさせるためのスレッシュホール
ド電圧Ｖｔは、 Ｖｔ＝φms−Ｑf/Ｃox＋２φf−Ｑb/Ｃox …（１） で表わされる。ここで、φmsはゲートの仕事関数φmと
基板の仕事関数φsの差、Ｑfは酸化膜中の固定電荷、φ
fは基板のフェルミレベル、Ｑbは反転層と基板間の空乏
層内電荷、Ｃoxは酸化膜の単位面積当たりの静電容量で
ある。また、ゲートの仕事関数φmは次式のように表さ
れる。 φm＝χ＋Ｅg／２＋φf …（２）
略す)のチャネルをＯＮさせるためのスレッシュホール
ド電圧Ｖｔは、 Ｖｔ＝φms−Ｑf/Ｃox＋２φf−Ｑb/Ｃox …（１） で表わされる。ここで、φmsはゲートの仕事関数φmと
基板の仕事関数φsの差、Ｑfは酸化膜中の固定電荷、φ
fは基板のフェルミレベル、Ｑbは反転層と基板間の空乏
層内電荷、Ｃoxは酸化膜の単位面積当たりの静電容量で
ある。また、ゲートの仕事関数φmは次式のように表さ
れる。 φm＝χ＋Ｅg／２＋φf …（２）
【００２２】本発明の第１の回路ブロックおよび第３の
回路ブロックで用いるペアのトランジスタは、ゲートの
導電型の極性が逆であるか、あるいは極性は同じである
が濃度が異なるというようにゲートの条件が異なるもの
の、それ以外は全く同じ構造をなしている。このことは
それらのペアのトランジスタでは、(１)式ではφms以外
は全く同じ値、また、(２)式においてはφf以外は全く
同じ値であることを意味する。
回路ブロックで用いるペアのトランジスタは、ゲートの
導電型の極性が逆であるか、あるいは極性は同じである
が濃度が異なるというようにゲートの条件が異なるもの
の、それ以外は全く同じ構造をなしている。このことは
それらのペアのトランジスタでは、(１)式ではφms以外
は全く同じ値、また、(２)式においてはφf以外は全く
同じ値であることを意味する。
【００２３】そこでペアのトランジスタの各スレッシュ
ホールド電圧Ｖt1、Ｖt2の差を考えると、 △Ｖt＝Ｖt1−Ｖt2＝φm1−φm2＝φf1−φf2 …（３） となる。Ｖt1、φm1、φf1(Ｖt2、φm2、φf2)は、それ
ぞれ第１(第２)のトランジスタのスレッシュホールド電
圧、ゲートの仕事関数、基板のフェルミレベルである。
ホールド電圧Ｖt1、Ｖt2の差を考えると、 △Ｖt＝Ｖt1−Ｖt2＝φm1−φm2＝φf1−φf2 …（３） となる。Ｖt1、φm1、φf1(Ｖt2、φm2、φf2)は、それ
ぞれ第１(第２)のトランジスタのスレッシュホールド電
圧、ゲートの仕事関数、基板のフェルミレベルである。
【００２４】まず、第１の回路ブロックの場合を考えて
みる。第１の回路ブロックでは請求項４に記載した通
り、ゲートの導電型の極性を逆としたペアのトランジス
タのスレッシュホールド電圧の差△Ｖtを取り出してい
る。特に請求項８では、ペアのトランジスタは高濃度ｎ
型のゲートを持つ第１のＭＯＳトランジスタと高濃度ｐ
型のゲートを持つ第２のＭＯＳトランジスタとからな
る。
みる。第１の回路ブロックでは請求項４に記載した通
り、ゲートの導電型の極性を逆としたペアのトランジス
タのスレッシュホールド電圧の差△Ｖtを取り出してい
る。特に請求項８では、ペアのトランジスタは高濃度ｎ
型のゲートを持つ第１のＭＯＳトランジスタと高濃度ｐ
型のゲートを持つ第２のＭＯＳトランジスタとからな
る。
【００２５】ｎ型、ｐ型とも高濃度のため、それぞれφ
fは Conduction Band, Valence Band 近傍にあり、φf1
−φf2はＳiのバンドギャップの１.１２Ｖに近い値にな
る。IEEE J. Solid-State Circuits, vol.SC-15, pp.26
4, June 1980 に類似の構成でのＶｔの差を検討し、そ
の中で △Ｖｔ(Ｔ)＝△φf0−(αＴ2)／(Ｔ＋β） …（４） となる式を引用している。ここで、△φf0は絶対零度で
の△φf(＝φf1−φf2)、Ｔは絶対温度、α、βは定数
でそれぞれ７.０２E-4Ｖ/Ｋ、１１０９Ｋである。
fは Conduction Band, Valence Band 近傍にあり、φf1
−φf2はＳiのバンドギャップの１.１２Ｖに近い値にな
る。IEEE J. Solid-State Circuits, vol.SC-15, pp.26
4, June 1980 に類似の構成でのＶｔの差を検討し、そ
の中で △Ｖｔ(Ｔ)＝△φf0−(αＴ2)／(Ｔ＋β） …（４） となる式を引用している。ここで、△φf0は絶対零度で
の△φf(＝φf1−φf2)、Ｔは絶対温度、α、βは定数
でそれぞれ７.０２E-4Ｖ/Ｋ、１１０９Ｋである。
【００２６】温度−△Ｖｔの関係をグラフで示すと図３
(ａ)のようになる。このグラフでわかるように負の温度
特性を持ち、その特性曲線を詳しく解析すると、負の１
次の温度係数を持つだけでなく負の２次の温度係数が含
まれていることが分かる。温度計が出力電圧(△Ｖt)の
温度持性を用いる場合、２次の温度係数は温度と電圧の
リニアリティを損なうものであるため極力小さいことが
望ましい。
(ａ)のようになる。このグラフでわかるように負の温度
特性を持ち、その特性曲線を詳しく解析すると、負の１
次の温度係数を持つだけでなく負の２次の温度係数が含
まれていることが分かる。温度計が出力電圧(△Ｖt)の
温度持性を用いる場合、２次の温度係数は温度と電圧の
リニアリティを損なうものであるため極力小さいことが
望ましい。
【００２７】次に、第３の回路ブロックの場合を考えて
みる。第３の回路ブロックでは請求項項９に記載した通
り「導電型が同一でゲートの不純物濃度の異なる」ペア
のトランジスタのＶｔの差を取り出している。特に請求
項１０において、高濃度ｐ型のゲートを持つ第１のＭＯ
Ｓトランジスタと低濃度ｐ型のゲートを持つ第２のＭＯ
Ｓトランジスタとからなる。
みる。第３の回路ブロックでは請求項項９に記載した通
り「導電型が同一でゲートの不純物濃度の異なる」ペア
のトランジスタのＶｔの差を取り出している。特に請求
項１０において、高濃度ｐ型のゲートを持つ第１のＭＯ
Ｓトランジスタと低濃度ｐ型のゲートを持つ第２のＭＯ
Ｓトランジスタとからなる。
【００２８】したがって、(３)式から
△Ｖｔ＝Ｖt1−Ｖt2＝φm1−φm2＝φf1−φf2
＝−ｋＴ/ｑln(Ｎg1/Ｎi)＋ｋＴ/ｑln(Ｎg2/Ｎi)
＝ｋＴ/ｑln(Ｎg2/Ｎg1) …（４）
と表される。ここでＮg1、Ｎg2は同じ導電型のゲートの
低濃度と高濃度を示す。また、ｋはボルツマン常数、ｑ
は電子の電荷量、Ｔは絶対温度、Ｅgはシリコンのバン
ドギャップ、Ｎiは真性半導体のキャリア濃度である。
低濃度と高濃度を示す。また、ｋはボルツマン常数、ｑ
は電子の電荷量、Ｔは絶対温度、Ｅgはシリコンのバン
ドギャップ、Ｎiは真性半導体のキャリア濃度である。
【００２９】式(４)を見る限りにおいては、△Ｖｔは絶
対温度Ｔに対してリニアな関係、即ち１次の正の温度係
数のみで表されるように見える。しかし、実際はＮg1が
低濃度であるために有効なキャリア濃度はＮg1とは一致
せず、キャリア濃度Ｎg1自身が正の温度係数を持ってい
る。したがって△Ｖtの温度特性はそれらが重なった形
で現れ、実測の結果をプロットすると図３(ｂ)のように
なる。このグラフでわかるように正の温度特性を持ち、
その特性曲線を詳しく解析すると、正の１次の温度係数
以外に正の２次の温度係数を待っていることが分かる。
この特性も単独では第１の回路ブロックの場合と同様
に、２次の温度係数を含むため高精度の温度検出回路と
して用いるには問題がある。
対温度Ｔに対してリニアな関係、即ち１次の正の温度係
数のみで表されるように見える。しかし、実際はＮg1が
低濃度であるために有効なキャリア濃度はＮg1とは一致
せず、キャリア濃度Ｎg1自身が正の温度係数を持ってい
る。したがって△Ｖtの温度特性はそれらが重なった形
で現れ、実測の結果をプロットすると図３(ｂ)のように
なる。このグラフでわかるように正の温度特性を持ち、
その特性曲線を詳しく解析すると、正の１次の温度係数
以外に正の２次の温度係数を待っていることが分かる。
この特性も単独では第１の回路ブロックの場合と同様
に、２次の温度係数を含むため高精度の温度検出回路と
して用いるには問題がある。
【００３０】そこで、本発明では、請求項２(図１参照)
に記載したごとく記載第１の回路ブロックの出力に含ま
れる負の２次の温度係数と、第３の回路ブロックの出力
に含まれる正の２次の温度係数とを、相殺できるよう、
第２の回路ブロックにて、両出力を所定の比率で加算
(混合)している。
に記載したごとく記載第１の回路ブロックの出力に含ま
れる負の２次の温度係数と、第３の回路ブロックの出力
に含まれる正の２次の温度係数とを、相殺できるよう、
第２の回路ブロックにて、両出力を所定の比率で加算
(混合)している。
【００３１】図４は、第１の回路ブロックの負の２次の
出力を第２の回路ブロックで０.８６倍にした後、第３
の回路ブロックで正の２次の温度係数と足し合わせた結
果を示している。２次の温度係数がなくなり、ほぼ完全
な１次の温度係数(直線との相関の度合いを示す相関係
数Ｒ2が0.9999999997であった)を持つ出力電圧が得ら
れ、高精度の温度検出回路を実現できる。
出力を第２の回路ブロックで０.８６倍にした後、第３
の回路ブロックで正の２次の温度係数と足し合わせた結
果を示している。２次の温度係数がなくなり、ほぼ完全
な１次の温度係数(直線との相関の度合いを示す相関係
数Ｒ2が0.9999999997であった)を持つ出力電圧が得ら
れ、高精度の温度検出回路を実現できる。
【００３２】以上説明してきたように正の温度係数、負
の温度係数を持つ出力電圧は全てゲートの仕事関数の差
をＶｔの差として取り出したものである。この値は(３)
式に示したようにＭＯＳトランジスタのゲート材料であ
るポリシリコン(Poly Si)が持つ固有の物理数φfの差で
あり、本質的にデバイスの構造や使用形態に影響を受け
ない値である。従って、従来のｐｎ接合の電流値の温度
特性を用いた温度検出方法のように、ｐｎジヤンクショ
ンの逆方向リーク電流が増大することはなく、かつプロ
セス変動による影響を受けにくいことから本発明の温度
検出回路は１００℃以上の温度に対しても高精度で検出
できる。
の温度係数を持つ出力電圧は全てゲートの仕事関数の差
をＶｔの差として取り出したものである。この値は(３)
式に示したようにＭＯＳトランジスタのゲート材料であ
るポリシリコン(Poly Si)が持つ固有の物理数φfの差で
あり、本質的にデバイスの構造や使用形態に影響を受け
ない値である。従って、従来のｐｎ接合の電流値の温度
特性を用いた温度検出方法のように、ｐｎジヤンクショ
ンの逆方向リーク電流が増大することはなく、かつプロ
セス変動による影響を受けにくいことから本発明の温度
検出回路は１００℃以上の温度に対しても高精度で検出
できる。
【００３３】［実施形態１］次に本発明の原理を実現す
る回路構成の実施形態を説明する。図５に示した実施形
態１では、ＭＯＳトランジスタＭ１、Ｍ２が第１の回路
ブロック、ＭＯＳトランジスタＭ５と抵抗Ｒ１、Ｒ２が
第２の回路ブロック、ＭＯＳトランジスタＭ３とＭ４が
第３の回路ブロックになる。
る回路構成の実施形態を説明する。図５に示した実施形
態１では、ＭＯＳトランジスタＭ１、Ｍ２が第１の回路
ブロック、ＭＯＳトランジスタＭ５と抵抗Ｒ１、Ｒ２が
第２の回路ブロック、ＭＯＳトランジスタＭ３とＭ４が
第３の回路ブロックになる。
【００３４】まず、第１の回路ブロックにおけるペアの
ＭＯＳトランジスタのスレッシュホールド電圧Ｖｔの差
を取り出すための具体的な回路構成を説明する。図中、
丸で囲ったＭＯＳトランジスタＭ２は高濃度のｐ型ポリ
シリコンのゲートを持ち、ＭＯＳトランジスタＭ１は、
高濃度のｎ型ポリシリコンのゲートを持つ。
ＭＯＳトランジスタのスレッシュホールド電圧Ｖｔの差
を取り出すための具体的な回路構成を説明する。図中、
丸で囲ったＭＯＳトランジスタＭ２は高濃度のｐ型ポリ
シリコンのゲートを持ち、ＭＯＳトランジスタＭ１は、
高濃度のｎ型ポリシリコンのゲートを持つ。
【００３５】飽和領域(Ｖds＞Ｖgs−Ｖｔ)にあるＭＯＳ
トランジスタのドレイン電流Ｉdは、 Ｉd＝(β12)(Ｖgs−Ｖt)2 …（５） で表わされる。ここで、ＶgsはＭＯＳトランジスタのゲ
ート・ソース間電圧である。
トランジスタのドレイン電流Ｉdは、 Ｉd＝(β12)(Ｖgs−Ｖt)2 …（５） で表わされる。ここで、ＶgsはＭＯＳトランジスタのゲ
ート・ソース間電圧である。
【００３６】また、βは、ＭＯＳトランジスタの導電係
数であり、 β＝μ(εox/Ｔox)(Ｗeff/Ｌeff) …（６） の形で表わされる。ここで、μ；キヤリア移動度、εo
x；酸化膜の誘電率、Ｔox；酸化膜厚、Ｗeff；実効チャ
ネル幅、Ｌeff；実効チャネル長である。
数であり、 β＝μ(εox/Ｔox)(Ｗeff/Ｌeff) …（６） の形で表わされる。ここで、μ；キヤリア移動度、εo
x；酸化膜の誘電率、Ｔox；酸化膜厚、Ｗeff；実効チャ
ネル幅、Ｌeff；実効チャネル長である。
【００３７】ペアのＭＯＳトランジスタＭ１、Ｍ２は、
ゲート電極の不純物の極性を除き全く同じ構造であるの
で、キャリア移動度μ、酸化膜の誘電率εox、酸化膜厚
Ｔox、実効チャネル幅Ｗeff、実効チャネル長Ｌeffは等
しくβの値は等しい。従って、ＭＯＳトランジスタＭ
１、Ｍ２のドレイン電流ｌd1、Ｉd2は、 ｌd1＝(β／２)(Ｖgs1−Ｖt1)2 …（７） ｌd2＝(β／２)(Ｖgs2−Ｖt2)2 …（８） である。Ｖgs1、Ｖgs2は、それぞれＭＯＳトランジスタ
Ｍ１、Ｍ２のゲート・ソース間電圧電圧である。
ゲート電極の不純物の極性を除き全く同じ構造であるの
で、キャリア移動度μ、酸化膜の誘電率εox、酸化膜厚
Ｔox、実効チャネル幅Ｗeff、実効チャネル長Ｌeffは等
しくβの値は等しい。従って、ＭＯＳトランジスタＭ
１、Ｍ２のドレイン電流ｌd1、Ｉd2は、 ｌd1＝(β／２)(Ｖgs1−Ｖt1)2 …（７） ｌd2＝(β／２)(Ｖgs2−Ｖt2)2 …（８） である。Ｖgs1、Ｖgs2は、それぞれＭＯＳトランジスタ
Ｍ１、Ｍ２のゲート・ソース間電圧電圧である。
【００３８】図５に示すようにＭ１とＭ２は電源とＧＮ
Ｄの間に直列に接続しているのでＩd1＝Ｉd2となる。従
って、(７)、(８)式より Ｖgs1−Ｖgs2＝Ｖt1−Ｖt2＝△Ｖｔ …（９） となる。ＭＯＳトランジスタＭ１はＶgs1＝０Ｖである
から Ｖgs2＝Ｖt2−Ｖt1 …（１０） となる。Ｖgs2＝△Ｖｔ＝Ｖ１で、この電圧Ｖ１は原理
説明で述べた負の２次の温度係数を持ち、この電圧Ｖ１
は次段の第２の回路ブロックに供給される。
Ｄの間に直列に接続しているのでＩd1＝Ｉd2となる。従
って、(７)、(８)式より Ｖgs1−Ｖgs2＝Ｖt1−Ｖt2＝△Ｖｔ …（９） となる。ＭＯＳトランジスタＭ１はＶgs1＝０Ｖである
から Ｖgs2＝Ｖt2−Ｖt1 …（１０） となる。Ｖgs2＝△Ｖｔ＝Ｖ１で、この電圧Ｖ１は原理
説明で述べた負の２次の温度係数を持ち、この電圧Ｖ１
は次段の第２の回路ブロックに供給される。
【００３９】次に第２の回路ブロックではＭＯＳトラン
ジスタＭ５、第１の抵抗Ｒ１と第２の抵抗Ｒ２の直列回
路から構成され、ＭＯＳトランジスタＭ５と抵抗Ｒ１の
接続点に第１のブロックの出力Ｖ1が印加され、ＭＯＳ
トランジスタＭ５のゲート電圧が第１の回路ブロックへ
のフィードバック電圧となる形でソースフォロア回路が
構成されている。本実施形態では、図５の第２の回路ブ
ロックの出力点の電圧Ｖ２が Ｖ２＝０.８６×Ｖ１ …(１１) となるように抵抗Ｒ１と抵抗Ｒ２の抵抗比を設定し、そ
の電圧Ｖ２を次段の第３の回路ブロックに供給してい
る。
ジスタＭ５、第１の抵抗Ｒ１と第２の抵抗Ｒ２の直列回
路から構成され、ＭＯＳトランジスタＭ５と抵抗Ｒ１の
接続点に第１のブロックの出力Ｖ1が印加され、ＭＯＳ
トランジスタＭ５のゲート電圧が第１の回路ブロックへ
のフィードバック電圧となる形でソースフォロア回路が
構成されている。本実施形態では、図５の第２の回路ブ
ロックの出力点の電圧Ｖ２が Ｖ２＝０.８６×Ｖ１ …(１１) となるように抵抗Ｒ１と抵抗Ｒ２の抵抗比を設定し、そ
の電圧Ｖ２を次段の第３の回路ブロックに供給してい
る。
【００４０】０.８６という値は図４で説明したよう
に、第１の回路ブロックよりの負の２次の温度係数を含
む出力と、第３の回路ブロックよりの正の２次の温度係
数を含む出力とを足し合わせて、２次の温度係数の成分
を無くし、１次の温度係数のみを持つ高精度な出力電圧
を得るためのものである。
に、第１の回路ブロックよりの負の２次の温度係数を含
む出力と、第３の回路ブロックよりの正の２次の温度係
数を含む出力とを足し合わせて、２次の温度係数の成分
を無くし、１次の温度係数のみを持つ高精度な出力電圧
を得るためのものである。
【００４１】プロセスの違いによって抵抗Ｒ１、Ｒ２の
抵抗が微妙に変化する。所定の抵抗比を得るには、Ｒ
１、Ｒ２のそれぞれまたはどちらか一方を例えば図９に
示す構成の抵抗体で形成し、拡散、成膜工程後に、レー
ザ光を選択的に任意の×印の調整個所に照射しトリミン
グする。このようなトリミング手段(抵抗値調整手段)を
用いることにより抵抗値Ｒ１、Ｒ２を補正して所定の抵
抗比を得ることにより、２次の温度係数の成分を完全に
無くすことができる。
抵抗が微妙に変化する。所定の抵抗比を得るには、Ｒ
１、Ｒ２のそれぞれまたはどちらか一方を例えば図９に
示す構成の抵抗体で形成し、拡散、成膜工程後に、レー
ザ光を選択的に任意の×印の調整個所に照射しトリミン
グする。このようなトリミング手段(抵抗値調整手段)を
用いることにより抵抗値Ｒ１、Ｒ２を補正して所定の抵
抗比を得ることにより、２次の温度係数の成分を完全に
無くすことができる。
【００４２】第３の回路ブロックにおいて、三角で囲っ
たＭＯＳトランジスタＭ４は低濃度(Ｎg1)のｎ型ポリシ
リコンのゲートを持つ。ＭＯＳトランジスタＭ３は、Ｍ
１と同様、高濃度(Ｎg2)のｎ型ポリシリコンのゲートを
持つ。第１の回路ブロックと同様に、各トランジスタＭ
４、Ｍ３のスレッショルド電圧Ｖt4、Ｖt3の差△Ｖｔを
考えると、ＭＯＳトランジスタＭ３のゲート・ソース間
電圧Ｖgs3は、 Ｖgs3＝−△Ｖｔ＝−(Ｖt4−Ｖt3） …（１２） となり、△Ｖｔが原理説明で述べた正の２次の温度係数
を含む電圧である。負の２次の温度係数を含む電圧Ｖ２
が前段から供給されるので第３の回路ブロックの出力Ｖ
３は、 Ｖ３＝Ｖ２−Ｖgs3＝Ｖ２−(−△Ｖt)＝Ｖ２＋△Ｖｔ …(１３） となる。ここでＶ３は図４のＶtempに相当する。
たＭＯＳトランジスタＭ４は低濃度(Ｎg1)のｎ型ポリシ
リコンのゲートを持つ。ＭＯＳトランジスタＭ３は、Ｍ
１と同様、高濃度(Ｎg2)のｎ型ポリシリコンのゲートを
持つ。第１の回路ブロックと同様に、各トランジスタＭ
４、Ｍ３のスレッショルド電圧Ｖt4、Ｖt3の差△Ｖｔを
考えると、ＭＯＳトランジスタＭ３のゲート・ソース間
電圧Ｖgs3は、 Ｖgs3＝−△Ｖｔ＝−(Ｖt4−Ｖt3） …（１２） となり、△Ｖｔが原理説明で述べた正の２次の温度係数
を含む電圧である。負の２次の温度係数を含む電圧Ｖ２
が前段から供給されるので第３の回路ブロックの出力Ｖ
３は、 Ｖ３＝Ｖ２−Ｖgs3＝Ｖ２−(−△Ｖt)＝Ｖ２＋△Ｖｔ …(１３） となる。ここでＶ３は図４のＶtempに相当する。
【００４３】以上の構成で、第１の回路ブロックの出力
に含まれる負の２次の温度係数の成分と、第３の回路ブ
ロックの出力に含まれる正の２次の温度係数の成分が打
ち消し合うように両出力を加算し、２次の温度係数の成
分を無くすことにより、１次の温度係数のみを有する高
精度な温度特性の出力Ｖ３(Ｖtemp)が得られるわけであ
る。
に含まれる負の２次の温度係数の成分と、第３の回路ブ
ロックの出力に含まれる正の２次の温度係数の成分が打
ち消し合うように両出力を加算し、２次の温度係数の成
分を無くすことにより、１次の温度係数のみを有する高
精度な温度特性の出力Ｖ３(Ｖtemp)が得られるわけであ
る。
【００４４】［実施形態２］上記の実施形態１はＭＯＳ
トランジスタをすべてＮチャネルトランジスタで構成し
た。ペアのＭＯＳトランジスタにおける重要な構成要件
はゲート以外が全く同じであるという点であり、即ち、
ペア性が高いことである。それを実現するためにＭＯＳ
トランジスタの基板電位がそれぞれのＭＯＳトランジス
タで独立し、かつ、基板電位とソース電位を一致させて
バックバイアス効果の影響が出なくする必要がある。こ
の実施形態１では独立したＰウェルに作られたＮチャン
ネルトランジスタでそれを実現した。
トランジスタをすべてＮチャネルトランジスタで構成し
た。ペアのＭＯＳトランジスタにおける重要な構成要件
はゲート以外が全く同じであるという点であり、即ち、
ペア性が高いことである。それを実現するためにＭＯＳ
トランジスタの基板電位がそれぞれのＭＯＳトランジス
タで独立し、かつ、基板電位とソース電位を一致させて
バックバイアス効果の影響が出なくする必要がある。こ
の実施形態１では独立したＰウェルに作られたＮチャン
ネルトランジスタでそれを実現した。
【００４５】しかし、テクノロジーによっては独立した
Ｎウェルはあるが、Ｐウェルが無い場合がある。その場
合はＭＯＳトランジスタをＰチャネルで構成する。これ
が本発明の実施形態２であり、その構成例を図６に示
す。第１、第２、第３の回路ブロックの構成やＶｔの差
の算出や、Ｖ１、Ｖ２、Ｖ３の作り方については実施形
態１の場合と同じである。注意すべき点としては、第１
の回路ブロックにおいては負の２次の温度係数を含む電
圧は電源Ｖccから出力し、また第２の回路ブロックの出
力Ｖ２も電源Ｖccからの電圧として出力している。そこ
で、負の２次の温度係数を足し合わせた最終出力電圧で
ある第３の回路ブロックの出力Ｖ３はグラウンドＧＮＤ
からの電圧として出力する様にしている。
Ｎウェルはあるが、Ｐウェルが無い場合がある。その場
合はＭＯＳトランジスタをＰチャネルで構成する。これ
が本発明の実施形態２であり、その構成例を図６に示
す。第１、第２、第３の回路ブロックの構成やＶｔの差
の算出や、Ｖ１、Ｖ２、Ｖ３の作り方については実施形
態１の場合と同じである。注意すべき点としては、第１
の回路ブロックにおいては負の２次の温度係数を含む電
圧は電源Ｖccから出力し、また第２の回路ブロックの出
力Ｖ２も電源Ｖccからの電圧として出力している。そこ
で、負の２次の温度係数を足し合わせた最終出力電圧で
ある第３の回路ブロックの出力Ｖ３はグラウンドＧＮＤ
からの電圧として出力する様にしている。
【００４６】［実施形態３］実施形態２では第３の回路
ブロックにおいて、最終出力Ｖ３をグランドＧＮＤから
の出力に変換し、かつ、高濃度ｎ型のゲートを待つ第１
のＭＯＳトランジスタと低濃度ｎ型のゲートを持つ第２
のＭＯＳトランジスタとで構成されたが、実施形態３で
は図７に示すように、第２の回路ブロックで電源Ｖccか
らの電圧をグランドＧＮＤからの出力に変換しており、
又、高濃度ｐ型のゲートを持つ第１のＭＯＳトランジス
タと低濃度ｐ型のゲートを持つ第２のＭＯＳトランジス
タで構成した。
ブロックにおいて、最終出力Ｖ３をグランドＧＮＤから
の出力に変換し、かつ、高濃度ｎ型のゲートを待つ第１
のＭＯＳトランジスタと低濃度ｎ型のゲートを持つ第２
のＭＯＳトランジスタとで構成されたが、実施形態３で
は図７に示すように、第２の回路ブロックで電源Ｖccか
らの電圧をグランドＧＮＤからの出力に変換しており、
又、高濃度ｐ型のゲートを持つ第１のＭＯＳトランジス
タと低濃度ｐ型のゲートを持つ第２のＭＯＳトランジス
タで構成した。
【００４７】四角で囲ったＭＯＳトランジスタＭ４は、
低濃度(Ｎg1)のｐ型ポリシリコンのゲートを持つ。丸で
囲ったＭＯＳトランジスタＭ３は、高濃度(Ｎg2)のｐ型
ポリシリコンのゲートを持つ。Ｖｔの差の算出や、Ｖ
１、Ｖ２、Ｖ３の作り方については実施形態１の場合と
同じである。
低濃度(Ｎg1)のｐ型ポリシリコンのゲートを持つ。丸で
囲ったＭＯＳトランジスタＭ３は、高濃度(Ｎg2)のｐ型
ポリシリコンのゲートを持つ。Ｖｔの差の算出や、Ｖ
１、Ｖ２、Ｖ３の作り方については実施形態１の場合と
同じである。
【００４８】［実施形態４］図８に示した実施形態４に
おいては、第１、第２の回路ブロックａ、ｂは実施形態
１(図５)と同であるが、第３の回路ブロックｃが負帰還
のオペアンプの回路構成をとっていることに特微があ
る。
おいては、第１、第２の回路ブロックａ、ｂは実施形態
１(図５)と同であるが、第３の回路ブロックｃが負帰還
のオペアンプの回路構成をとっていることに特微があ
る。
【００４９】つまり、第３の回路ブロックｃは高濃度ｎ
型のゲートを持つＭＯＳトランジスタＭ３と低濃度ｎ型
のゲートを持つＭＯＳトランジスタＭ４が初段の差動ア
ンプの入力ＭＯＳトランジスタを構成し、ＭＯＳトラン
ジスタＭ３に前段の第２の回路ブロックの出力Ｖ３が入
力される。差動入力のＭＯＳトランジスタのＶｔが異な
る構成になっているので、第３の回路ブロックのＶ４
は、ＭＯＳトランジスタＭ３とＭＯＳトランジスタＭ４
のＶｔの差△ＶｔとＭＯＳトランジスタＭ３のゲート電
圧Ｖ３を加算した電圧となる。
型のゲートを持つＭＯＳトランジスタＭ３と低濃度ｎ型
のゲートを持つＭＯＳトランジスタＭ４が初段の差動ア
ンプの入力ＭＯＳトランジスタを構成し、ＭＯＳトラン
ジスタＭ３に前段の第２の回路ブロックの出力Ｖ３が入
力される。差動入力のＭＯＳトランジスタのＶｔが異な
る構成になっているので、第３の回路ブロックのＶ４
は、ＭＯＳトランジスタＭ３とＭＯＳトランジスタＭ４
のＶｔの差△ＶｔとＭＯＳトランジスタＭ３のゲート電
圧Ｖ３を加算した電圧となる。
【００５０】即ち、負の２次の温度係数を含む電圧Ｖ３
と、正の２次の温度係数を含む電圧(ＭＯＳトランジス
タＭ３とＭＯＳトランジスタＭ４のＶｔの差)が足され
て、２次の温度係数の成分がキャンセルされた１次の温
度係数のみを持つ電圧Ｖ４が得られる。また、本発明に
於いてはオペアンプの形を取っているので出力電圧は、
Ｖ４を任意の値で倍率した電圧Ｖ５として出力すること
が可能となる。
と、正の２次の温度係数を含む電圧(ＭＯＳトランジス
タＭ３とＭＯＳトランジスタＭ４のＶｔの差)が足され
て、２次の温度係数の成分がキャンセルされた１次の温
度係数のみを持つ電圧Ｖ４が得られる。また、本発明に
於いてはオペアンプの形を取っているので出力電圧は、
Ｖ４を任意の値で倍率した電圧Ｖ５として出力すること
が可能となる。
【００５１】最後にＭＯＳトランジスタの作製プロセス
について説明する。不純物濃度の異なるゲートを形成す
る方法としては、ノンドープゲートをデボジットした
後、低濃度ゲートにしたい部分を酸化膜でマスキング
し、それからリンのテポジットによってマスキングして
いない部分を高濃度ドープし、低濃度部分は、マスク酸
化膜をエッチングした後イオン注入でリン、又はボロン
を低濃度ドープすればよい。
について説明する。不純物濃度の異なるゲートを形成す
る方法としては、ノンドープゲートをデボジットした
後、低濃度ゲートにしたい部分を酸化膜でマスキング
し、それからリンのテポジットによってマスキングして
いない部分を高濃度ドープし、低濃度部分は、マスク酸
化膜をエッチングした後イオン注入でリン、又はボロン
を低濃度ドープすればよい。
【００５２】又は高濃度部分も低濃度部分と同様にイオ
ン注入で形成することも可能である。こうして、同一導
電型でフェルミレベルφfの異なるゲートを持つペアＭ
ＯＳトランジスタが作成できる。ゲートへのドーピング
以外は同じ工程で作られるため、同じ絶縁膜厚、チャネ
ルドープ、チャネル長、チャネル幅を有し、不純物濃度
だけが異なり、スレッシュホールド電圧Ｖｔの差がゲー
トのフェルミレベルφｆの差となる。
ン注入で形成することも可能である。こうして、同一導
電型でフェルミレベルφfの異なるゲートを持つペアＭ
ＯＳトランジスタが作成できる。ゲートへのドーピング
以外は同じ工程で作られるため、同じ絶縁膜厚、チャネ
ルドープ、チャネル長、チャネル幅を有し、不純物濃度
だけが異なり、スレッシュホールド電圧Ｖｔの差がゲー
トのフェルミレベルφｆの差となる。
【００５３】上述した各実施形態は、ＭＯＳトランジス
タＭ１、Ｍ２としてｎ型チャネルＭＯＳトランジスタと
ｐ型チャネルＭＯＳトランジスタを用い、ゲートにｎ型
の高濃度、低濃度、ｐ型の高濃度、低濃度を組み合わせ
たものであったが、これ以外の組み合わせの場合でも第
１の回路ブロック、第２の回路ブロック、第３の回路ブ
ロックの構成を取れば容易に同様な回路を実現できる。
タＭ１、Ｍ２としてｎ型チャネルＭＯＳトランジスタと
ｐ型チャネルＭＯＳトランジスタを用い、ゲートにｎ型
の高濃度、低濃度、ｐ型の高濃度、低濃度を組み合わせ
たものであったが、これ以外の組み合わせの場合でも第
１の回路ブロック、第２の回路ブロック、第３の回路ブ
ロックの構成を取れば容易に同様な回路を実現できる。
【００５４】また、以上の各実施形態では、第１の回路
ブロックが「負」の２次の温度係数を含む電圧を出力
し、第３の回路ブロックが「正」の温度係数を含む電圧
を出すことを特徴としているが、第１の回路ブロックが
「正」の２次の温度係数を含む電圧を出力し、第３の回
路ブロックが「負」の温度係数を含む電圧を出力するよ
うにしても全く同様な構成を得ることができる。
ブロックが「負」の２次の温度係数を含む電圧を出力
し、第３の回路ブロックが「正」の温度係数を含む電圧
を出すことを特徴としているが、第１の回路ブロックが
「正」の２次の温度係数を含む電圧を出力し、第３の回
路ブロックが「負」の温度係数を含む電圧を出力するよ
うにしても全く同様な構成を得ることができる。
【００５５】また、以上の各実施形態は、図１のブロッ
ク構成に沿ったものであったが、図２のようなブロック
構成に沿って実施することもできる。
ク構成に沿ったものであったが、図２のようなブロック
構成に沿って実施することもできる。
【００５６】
【発明の効果】請求項１〜３のいずれかに記載の発明
は、２つの回路ブロックの両出力に含まれる２次の温度
係数の成分を相殺するように両出力を加算したので、１
次の温度係数のみを含む電圧を得ることができ、より高
精度の温度検出回路を実現することが可能となる。
は、２つの回路ブロックの両出力に含まれる２次の温度
係数の成分を相殺するように両出力を加算したので、１
次の温度係数のみを含む電圧を得ることができ、より高
精度の温度検出回路を実現することが可能となる。
【００５７】請求項４〜１０に記載の発明では、温度検
出回路をＭＯＳトランジスタで構成することができるた
め、安価に構成でき、また、ＩＣに組み込み可能とな
り、消費電流も少なくできる。
出回路をＭＯＳトランジスタで構成することができるた
め、安価に構成でき、また、ＩＣに組み込み可能とな
り、消費電流も少なくできる。
【００５８】また、請求項７の発明では、製造の際の拡
散、成膜工程後に、第２の回路ブロックの第１の抵抗お
よび第２の抵抗の値を調整可能とする手段を備えたの
で、正確な抵抗比を設定することにより、２次の温度係
数の成分を完全に相殺でき、より高精度の温度検出回路
を提供できる。
散、成膜工程後に、第２の回路ブロックの第１の抵抗お
よび第２の抵抗の値を調整可能とする手段を備えたの
で、正確な抵抗比を設定することにより、２次の温度係
数の成分を完全に相殺でき、より高精度の温度検出回路
を提供できる。
【００５９】また、本発明は、ＭＯＳトランジスタを用
いたことにより、ＩＣへの組み込みが可能でまた、低消
費電流の回路を構成できる。更に、複数のＭＯＳトラン
ジスタの仕事関数差を引き出す回路構成としたので、ジ
ャンクションリークの問題は起きず、１００℃以上の高
温の温度検出回路を実現できる。
いたことにより、ＩＣへの組み込みが可能でまた、低消
費電流の回路を構成できる。更に、複数のＭＯＳトラン
ジスタの仕事関数差を引き出す回路構成としたので、ジ
ャンクションリークの問題は起きず、１００℃以上の高
温の温度検出回路を実現できる。
【図１】 本発明の第１のクレーム対応図
【図２】 本発明の第２のクレーム対応図
【図３】 本発明に係わる第１の回路ブロックおよび第
３の回路ブロックにおける温度特性を示したグラフ
３の回路ブロックにおける温度特性を示したグラフ
【図４】 本発明の出力の温度特性を示したグラフ
【図５】 本発明の実施形態１を示した回路図
【図６】 本発明の実施形態２を示した回路図
【図７】 本発明の実施形態３を示した回路図
【図８】 本発明の実施形態４を示した回路図
【図９】 トリミング可能な抵抗を示した図
ａ 第１の回路ブロック
ｂ 第２の回路ブロック
ｃ 第３の回路ブロック
Ｍ１〜Ｍ８ ＭＯＳトランジスタ
Ｒ 抵抗
Claims (10)
- 【請求項１】 負または正の温度係数を有する電圧を出
力する第１の回路ブロックと、第１の回路ブロックの出
力電圧を所定の大きさにして出力する第２の回路ブロッ
クと、第１の回路ブロックの出力と逆の温度係数を有す
る電圧を生成し、その電圧に第２の回路ブロックの出力
電圧を加算して、両出力電圧に含まれる２次の温度係数
の成分を相殺する第３の回路ブロックとを備えたことを
特徴とする温度検出回路。 - 【請求項２】 負の温度係数を有する電圧を出力する第
１の回路ブロックと、第１の回路ブロックの出力電圧を
所定の大きさにして出力する第２の回路ブロックと、正
の温度係数を有する電圧を生成し、その電圧に第２の回
路ブロックの出力電圧を加算して、両出力電圧に含まれ
る２次の温度係数の成分を相殺する第３の回路ブロック
とを備えたことを特徴とする温度検出回路。 - 【請求項３】 負の温度係数を有する電圧を出力する第
１の回路ブロックと、 正の温度係数を出力する第３の回路ブロックと、両回路
ブロックの出力電圧に含まれる２次の温度係数の成分が
相殺されるよう、両出力電圧を所定の比率で加算する第
２の回路ブロックとを備えたことを特徴とする温度検出
回路。 - 【請求項４】 第１の回路ブロックは、導電型が互いに
逆であるペアのＭＯＳトランジスタで構成され、そのペ
アのＭＯＳトランジスタのゲート電極の仕事関数差を当
該第１の回路ブロックの出力とする請求項２または３記
載の温度検出回路。 - 【請求項５】 第１の回路ブロックは、高濃度ｎ型のゲ
ートを持つ第１のＭＯＳトランジスタと高濃度ｐ型のゲ
ートを持つ第２のＭＯＳトランジスタとからなり、前記
第１のＭＯＳトランジスタのゲートに、次段の第２の回
路ブロックの出力がフイードバックされ、前記第１のＭ
ＯＳトランジスタと前記第２のＭＯＳトランジスタのゲ
ート・ソース間電圧の差を出力する請求項４記載の温度
検出回路。 - 【請求項６】 第２の回路ブロックは、ＭＯＳトランジ
スタ、第１の抵抗および第２の抵抗の直列回路からな
り、この直列回路が第１の回路ブロックヘの帰還回路を
形成し、前記ＭＯＳトランジスタのゲート電圧が第１の
回路ブロックへのフィードバック電圧となり、第１の抵
抗と第２の抵抗の接続点の電位(Ｖ２)を第３のブロック
ヘ供給する請求項２〜５のいずれかに記載の温度検出回
路。 - 【請求項７】 製造の際の拡散、成膜工程後に、第２の
回路ブロックの第１の抵抗および第２の抵抗の値を調整
可能とする手段を有する請求項６記載の温度検出回路。 - 【請求項８】 第３の回路ブロックは、ゲートの不純物
濃度が互いに異なるペアのＭＯＳトランジスタから構成
され、そのペアのＭＯＳトランジスタのゲート電極の仕
事関数差を出力する請求項２〜７のいずれかに記載の温
度検出回路。 - 【請求項９】 第３の回路ブロックは、高濃度ｎ型のゲ
ートを持つ第１のＭＯＳトランジスタと低濃度ｎ型のゲ
ートを持つ第２のＭＯＳトランジスタとからなり、前記
第１のＭＯＳトランジスタのゲートに第２の回路ブロッ
クの出力が印加され、該第１のＭＯＳトランジスタと前
記第２のＭＯＳトランジスタのゲート・ソース間電圧の
差を出力する請求項８記載の温度検出回路。 - 【請求項１０】 第３の回路ブロックは、高濃度ｐ型の
ゲートを持つ第１のＭＯＳトランジスタと低濃度ｐ型の
ゲートを持つ第２のＭＯＳトランジスタとからなり、前
記第１のＭＯＳトランジスタのゲートに第２の回路ブロ
ックの出力が印加され、該第１のＭＯＳトランジスタと
前記第２のＭＯＳトランジスタのゲート・ソース電圧の
差を出力する請求項８記載の温度検出回路。
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