JP2003224246A - 半導体表示装置の受注システム - Google Patents
半導体表示装置の受注システムInfo
- Publication number
- JP2003224246A JP2003224246A JP2002284828A JP2002284828A JP2003224246A JP 2003224246 A JP2003224246 A JP 2003224246A JP 2002284828 A JP2002284828 A JP 2002284828A JP 2002284828 A JP2002284828 A JP 2002284828A JP 2003224246 A JP2003224246 A JP 2003224246A
- Authority
- JP
- Japan
- Prior art keywords
- controller
- wiring
- film
- gate
- tfts
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P90/00—Enabling technologies with a potential contribution to greenhouse gas [GHG] emissions mitigation
- Y02P90/30—Computing systems specially adapted for manufacturing
Landscapes
- Liquid Crystal (AREA)
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 コントローラの設計変更に伴うコストを抑え
ることができる特定用途向けの半導体集積回路を備えた
半導体表示装置の受注システムの考案を課題とする。 【解決手段】 コントローラの仕様に関わらず、コント
ローラ用に複数のＴＦＴを基板上に予め用意する。そし
て、コントローラの設計に合わせ、該複数のＴＦＴがそ
れぞれ有するソース、ドレイン及びゲートの３つの端子
を、該複数のＴＦＴが形成されている層とは異なる層に
形成された配線で適宜接続し、所望する仕様のコントロ
ーラを形成する。このとき、基板上に配列された全ての
ＴＦＴを用いる必要はなく、コントローラの仕様によっ
ては用いないＴＦＴが存在していても良い。
ることができる特定用途向けの半導体集積回路を備えた
半導体表示装置の受注システムの考案を課題とする。 【解決手段】 コントローラの仕様に関わらず、コント
ローラ用に複数のＴＦＴを基板上に予め用意する。そし
て、コントローラの設計に合わせ、該複数のＴＦＴがそ
れぞれ有するソース、ドレイン及びゲートの３つの端子
を、該複数のＴＦＴが形成されている層とは異なる層に
形成された配線で適宜接続し、所望する仕様のコントロ
ーラを形成する。このとき、基板上に配列された全ての
ＴＦＴを用いる必要はなく、コントローラの仕様によっ
ては用いないＴＦＴが存在していても良い。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体表示装置の
設計方法、作製方法、該作製方法を用いて作製された半
導体表示装置及び該設計方法を用いた半導体表示装置の
受注システムに関する。
設計方法、作製方法、該作製方法を用いて作製された半
導体表示装置及び該設計方法を用いた半導体表示装置の
受注システムに関する。
【０００２】
【従来の技術】近年、ガラス基板上にＴＦＴを形成する
技術が大幅に進歩し、アクティブマトリクス型の半導体
表示装置への応用開発が進められている。特に、ポリシ
リコン膜を用いたＴＦＴ（ポリシリコンＴＦＴ）は、従
来のアモルファスシリコン膜を用いたＴＦＴよりも電界
効果移動度が高く、高速動作が可能である。そのため、
ポリシリコンＴＦＴを用いることで、駆動回路やコント
ローラを画素部と同じガラス基板上に集積するシステム
オングラスの実現が可能である。
技術が大幅に進歩し、アクティブマトリクス型の半導体
表示装置への応用開発が進められている。特に、ポリシ
リコン膜を用いたＴＦＴ（ポリシリコンＴＦＴ）は、従
来のアモルファスシリコン膜を用いたＴＦＴよりも電界
効果移動度が高く、高速動作が可能である。そのため、
ポリシリコンＴＦＴを用いることで、駆動回路やコント
ローラを画素部と同じガラス基板上に集積するシステム
オングラスの実現が可能である。
【０００３】従来、半導体表示装置の駆動回路はシリコ
ン基板上に形成され、ＦＰＣ等を介して表示装置の画素
部と接続されていた。しかしＩＣと、画素部が形成され
たガラス基板とを、ＦＰＣ等を介して接続すると、接続
している部分において物理的な衝撃に弱いという問題が
あった。特にＦＰＣの配線の数が多ければ多いほどこの
傾向は強い。そこでガラス基板上に駆動回路を画素部と
共に一体形成することで、ＦＰＣの配線数を抑え、上述
した問題をある程度回避することができ、なおかつ、表
示装置自体の大きさを抑えることができる。
ン基板上に形成され、ＦＰＣ等を介して表示装置の画素
部と接続されていた。しかしＩＣと、画素部が形成され
たガラス基板とを、ＦＰＣ等を介して接続すると、接続
している部分において物理的な衝撃に弱いという問題が
あった。特にＦＰＣの配線の数が多ければ多いほどこの
傾向は強い。そこでガラス基板上に駆動回路を画素部と
共に一体形成することで、ＦＰＣの配線数を抑え、上述
した問題をある程度回避することができ、なおかつ、表
示装置自体の大きさを抑えることができる。
【０００４】例えば半導体表示装置の１つであるアクテ
ィブマトリクス型の液晶表示装置の場合、画素部に設け
られた複数の画素のうちの１つまたは幾つかを順に選択
する走査線駆動回路と、選択された画素に画像情報を有
する信号（ビデオ信号）を入力する信号線駆動回路とを
一般的に有している。該駆動回路を画素部と同じガラス
基板上に形成することで、液晶表示装置の物理的衝撃に
対する耐性を高めることができ、液晶表示装置自体の大
きさを抑えることができる。
ィブマトリクス型の液晶表示装置の場合、画素部に設け
られた複数の画素のうちの１つまたは幾つかを順に選択
する走査線駆動回路と、選択された画素に画像情報を有
する信号（ビデオ信号）を入力する信号線駆動回路とを
一般的に有している。該駆動回路を画素部と同じガラス
基板上に形成することで、液晶表示装置の物理的衝撃に
対する耐性を高めることができ、液晶表示装置自体の大
きさを抑えることができる。
【０００５】そしてさらに近年では、今までシリコン基
板上に形成されてきたコントローラも、駆動回路に加え
て、ガラス基板上に一体形成することが試みられてい
る。コントローラと駆動回路を、共に画素部と同じガラ
ス基板上に一体形成することが可能になれば、半導体表
示装置の大きさを飛躍的に抑えることができ、物理的衝
撃に対する耐性もより高めることが可能になる。
板上に形成されてきたコントローラも、駆動回路に加え
て、ガラス基板上に一体形成することが試みられてい
る。コントローラと駆動回路を、共に画素部と同じガラ
ス基板上に一体形成することが可能になれば、半導体表
示装置の大きさを飛躍的に抑えることができ、物理的衝
撃に対する耐性もより高めることが可能になる。
【０００６】
【発明が解決しようとする課題】しかし、コントローラ
は、駆動回路や画素部の動作のタイミングを決定する信
号を生成したり、外部のビデオソースから与えらる一定
の規格のビデオ信号を、その駆動回路や画素部の仕様に
合わせて処理したりする機能を有している。そのため、
半導体表示装置の規格及び仕様、または駆動方法に合わ
せて、その都度コントローラ自体の設計を変える必要が
ある。
は、駆動回路や画素部の動作のタイミングを決定する信
号を生成したり、外部のビデオソースから与えらる一定
の規格のビデオ信号を、その駆動回路や画素部の仕様に
合わせて処理したりする機能を有している。そのため、
半導体表示装置の規格及び仕様、または駆動方法に合わ
せて、その都度コントローラ自体の設計を変える必要が
ある。
【０００７】例えばコントローラの設計を変えて種々の
試作品を作製する必要が生じたり、顧客毎にコントロー
ラの設計を変えなくてはならなかったりすると、コント
ローラを駆動回路及び画素部と共に、ガラス基板上に一
体形成している場合、そのたび毎に画素部及び駆動回路
を含めた全てのマスクを変えなくてはならず、半導体表
示装置の製造コストを抑えることが難しくなる。
試作品を作製する必要が生じたり、顧客毎にコントロー
ラの設計を変えなくてはならなかったりすると、コント
ローラを駆動回路及び画素部と共に、ガラス基板上に一
体形成している場合、そのたび毎に画素部及び駆動回路
を含めた全てのマスクを変えなくてはならず、半導体表
示装置の製造コストを抑えることが難しくなる。
【０００８】特に近年、半導体表示装置は様々な電子機
器の表示部に用いられているため、多品種少量生産の傾
向が強くなってきている。そのため、コントローラをガ
ラス基板上に一体形成すると、上述したコントローラの
設計変更に伴うコストの増加が重要な問題となることが
予想される。
器の表示部に用いられているため、多品種少量生産の傾
向が強くなってきている。そのため、コントローラをガ
ラス基板上に一体形成すると、上述したコントローラの
設計変更に伴うコストの増加が重要な問題となることが
予想される。
【０００９】本発明は上述した問題に鑑み、コントロー
ラの設計変更に伴うコストを抑えることができる特定用
途向けの半導体集積回路を備えた半導体表示装置の設計
方法の考案と、該設計方法を用いた半導体表示装置の受
注システムの考案とを課題とする。
ラの設計変更に伴うコストを抑えることができる特定用
途向けの半導体集積回路を備えた半導体表示装置の設計
方法の考案と、該設計方法を用いた半導体表示装置の受
注システムの考案とを課題とする。
【００１０】
【課題を解決するための手段】本発明者は、ASIC（Appl
ication Specific Integrated Circuit）の様に、ＴＦ
Ｔを用いたコントローラを設計することができないか考
え、本発明の設計方法を考案した。本発明では、コント
ローラの仕様に関わらず、コントローラ用に複数のＴＦ
Ｔを基板上に予め用意する。そして、コントローラの設
計に合わせ、該複数のＴＦＴがそれぞれ有するソース、
ドレイン及びゲートの３つの端子を、該複数のＴＦＴが
形成されている層とは異なる層に形成された配線で適宜
接続し、所望する仕様のコントローラを形成する。この
とき、基板上に配列された全てのＴＦＴを用いる必要は
なく、コントローラの仕様によっては用いないＴＦＴが
存在していても良い。
ication Specific Integrated Circuit）の様に、ＴＦ
Ｔを用いたコントローラを設計することができないか考
え、本発明の設計方法を考案した。本発明では、コント
ローラの仕様に関わらず、コントローラ用に複数のＴＦ
Ｔを基板上に予め用意する。そして、コントローラの設
計に合わせ、該複数のＴＦＴがそれぞれ有するソース、
ドレイン及びゲートの３つの端子を、該複数のＴＦＴが
形成されている層とは異なる層に形成された配線で適宜
接続し、所望する仕様のコントローラを形成する。この
とき、基板上に配列された全てのＴＦＴを用いる必要は
なく、コントローラの仕様によっては用いないＴＦＴが
存在していても良い。
【００１１】そして複数のＴＦＴの数は、そのサイズ及
び極性ごとに、コントローラの設計が可能な程度に揃え
ておく必要がある。そのサイズ及び極性ごとにＴＦＴを
増やせば増やすほど、設計の幅が広がり、様々な仕様の
半導体表示装置に対応するコントローラを作製すること
が可能になる。逆にＴＦＴの数を増やしすぎると、コン
トローラに用いないＴＦＴの数が増え、半導体表示装置
の大きさを抑えることが難しくなる。よって、コントロ
ーラ用に基板上に形成しておくＴＦＴの数、サイズ及び
極性等はこれらの兼ね合いを考慮し、設計者が適宜設定
すれば良い。
び極性ごとに、コントローラの設計が可能な程度に揃え
ておく必要がある。そのサイズ及び極性ごとにＴＦＴを
増やせば増やすほど、設計の幅が広がり、様々な仕様の
半導体表示装置に対応するコントローラを作製すること
が可能になる。逆にＴＦＴの数を増やしすぎると、コン
トローラに用いないＴＦＴの数が増え、半導体表示装置
の大きさを抑えることが難しくなる。よって、コントロ
ーラ用に基板上に形成しておくＴＦＴの数、サイズ及び
極性等はこれらの兼ね合いを考慮し、設計者が適宜設定
すれば良い。
【００１２】また上記ＴＦＴのうちの幾つかの活性層及
びゲートを予め接続しておき、それを１つの単位（基本
セル）として複数形成しておいても良い。そして、該基
本セルの有する各ＴＦＴのソース、ドレインまたはゲー
トを互いに配線で接続することで、該基本セルから様々
な論理素子を形成し、該論理素子の組み合わせでコント
ローラを設計するようにしても良い。
びゲートを予め接続しておき、それを１つの単位（基本
セル）として複数形成しておいても良い。そして、該基
本セルの有する各ＴＦＴのソース、ドレインまたはゲー
トを互いに配線で接続することで、該基本セルから様々
な論理素子を形成し、該論理素子の組み合わせでコント
ローラを設計するようにしても良い。
【００１３】また上記構成の他に、幾つかのＴＦＴの活
性層及びゲートを接続して形成される種々の論理素子を
予め基板上に用意しておき、各論理素子の端子を、論理
素子が有するＴＦＴが形成されている層とは異なる層に
形成された配線で適宜接続し、所望する仕様のコントロ
ーラを形成しても良い。
性層及びゲートを接続して形成される種々の論理素子を
予め基板上に用意しておき、各論理素子の端子を、論理
素子が有するＴＦＴが形成されている層とは異なる層に
形成された配線で適宜接続し、所望する仕様のコントロ
ーラを形成しても良い。
【００１４】上記構成により、コントローラの仕様を変
更するときに、予め用意されているＴＦＴまたは論理素
子を接続する配線の設計のみ変更すれば良いので、配線
のパターニング用のマスクと、配線のコンタクトホール
用のマスクの少なくとも２枚変更すれば良い。よって、
コントローラの設計変更に伴うコストを抑えることがで
き、なおかつ様々な仕様のコントローラを作製すること
ができる。
更するときに、予め用意されているＴＦＴまたは論理素
子を接続する配線の設計のみ変更すれば良いので、配線
のパターニング用のマスクと、配線のコンタクトホール
用のマスクの少なくとも２枚変更すれば良い。よって、
コントローラの設計変更に伴うコストを抑えることがで
き、なおかつ様々な仕様のコントローラを作製すること
ができる。
【００１５】また、半導体表示装置の画素部や駆動回路
の仕様は決まっているが、画素部及び駆動回路の仕様に
合ったコントローラの仕様がまだ未決定の場合、配線以
外のＴＦＴまたは回路素子の部分を先に作製してしまう
ことができる。その後、顧客から受注したコントローラ
の仕様に合わせて、各ＴＦＴまたは回路素子を接続する
配線を設計し、作製することにより、所望の仕様のコン
トローラを作製することができる。よってコントローラ
の仕様が未決定の段階で、半導体表示装置の作製を開始
することができるので、顧客からの発注を受けて製品を
顧客に渡すまでの時間（TAT：Turn Around Time）を短
くすることができ、顧客サービスを向上させることにな
る。
の仕様は決まっているが、画素部及び駆動回路の仕様に
合ったコントローラの仕様がまだ未決定の場合、配線以
外のＴＦＴまたは回路素子の部分を先に作製してしまう
ことができる。その後、顧客から受注したコントローラ
の仕様に合わせて、各ＴＦＴまたは回路素子を接続する
配線を設計し、作製することにより、所望の仕様のコン
トローラを作製することができる。よってコントローラ
の仕様が未決定の段階で、半導体表示装置の作製を開始
することができるので、顧客からの発注を受けて製品を
顧客に渡すまでの時間（TAT：Turn Around Time）を短
くすることができ、顧客サービスを向上させることにな
る。
【００１６】なお、本発明はコントローラの設計方法に
限定されず、信号線駆動回路や走査線駆動回路を含む駆
動回路の設計にも用いることが可能である。
限定されず、信号線駆動回路や走査線駆動回路を含む駆
動回路の設計にも用いることが可能である。
【００１７】
【発明の実施の形態】次に、本発明の半導体表示装置の
設計方法について説明する。
設計方法について説明する。
【００１８】図１（Ａ）に、幾つかのＴＦＴの活性層及
びゲートを接続して形成されている基本セルの一例を示
す。図１（Ａ）に示す基本セルは、３つのｐチャネル型
ＴＦＴ１１、１２、１３と、３つのｎチャネル型ＴＦＴ
１４、１５、１６とを有している。
びゲートを接続して形成されている基本セルの一例を示
す。図１（Ａ）に示す基本セルは、３つのｐチャネル型
ＴＦＴ１１、１２、１３と、３つのｎチャネル型ＴＦＴ
１４、１５、１６とを有している。
【００１９】３つのｐチャネル型ＴＦＴ１１、１２、１
３は直列に接続されている。すなわち、ｐチャネル型Ｔ
ＦＴ１２のソースとドレインが、一方はｐチャネル型Ｔ
ＦＴ１１のソースまたはドレインのいずれか一方に、他
方はｐチャネル型ＴＦＴ１３のソースとドレインのいず
れか一方に接続されている。
３は直列に接続されている。すなわち、ｐチャネル型Ｔ
ＦＴ１２のソースとドレインが、一方はｐチャネル型Ｔ
ＦＴ１１のソースまたはドレインのいずれか一方に、他
方はｐチャネル型ＴＦＴ１３のソースとドレインのいず
れか一方に接続されている。
【００２０】なお、本明細書において接続とは、特に記
載のない限り電気的な接続を意味する。
載のない限り電気的な接続を意味する。
【００２１】また、３つのｎチャネル型ＴＦＴ１４、１
５、１６は直列に接続されている。すなわち、ｎチャネ
ル型ＴＦＴ１５のソースとドレインが、一方はｎチャネ
ル型ＴＦＴ１４のソースまたはドレインのいずれか一方
に、他方はｎチャネル型ＴＦＴ１６のソースとドレイン
のいずれか一方に接続されている。
５、１６は直列に接続されている。すなわち、ｎチャネ
ル型ＴＦＴ１５のソースとドレインが、一方はｎチャネ
ル型ＴＦＴ１４のソースまたはドレインのいずれか一方
に、他方はｎチャネル型ＴＦＴ１６のソースとドレイン
のいずれか一方に接続されている。
【００２２】そして、ｐチャネル型ＴＦＴ１２とｎチャ
ネル型ＴＦＴ１５は、ゲートが互いに接続されている。
またｐチャネル型ＴＦＴ１３とｎチャネル型ＴＦＴ１６
は、ゲートが互いに接続されている。
ネル型ＴＦＴ１５は、ゲートが互いに接続されている。
またｐチャネル型ＴＦＴ１３とｎチャネル型ＴＦＴ１６
は、ゲートが互いに接続されている。
【００２３】なお、以下、説明を簡単にするために、図
１（Ａ）においてｐチャネル型ＴＦＴ１１と１２が接続
しているノードと、ｐチャネル型ＴＦＴ１２と１３が接
続しているノードにそれぞれ２０、２１と番号を付す。
また、ｎチャネル型ＴＦＴ１４と１５が接続しているノ
ードと、ｎチャネル型ＴＦＴ１５と１６が接続している
ノードにそれぞれ２２、２３と番号を付す。
１（Ａ）においてｐチャネル型ＴＦＴ１１と１２が接続
しているノードと、ｐチャネル型ＴＦＴ１２と１３が接
続しているノードにそれぞれ２０、２１と番号を付す。
また、ｎチャネル型ＴＦＴ１４と１５が接続しているノ
ードと、ｎチャネル型ＴＦＴ１５と１６が接続している
ノードにそれぞれ２２、２３と番号を付す。
【００２４】また、ｐチャネル型ＴＦＴ１１のソースと
ドレインのうち、ノード２０に接続されていない方の端
子に２５と番号を付す。ｐチャネル型ＴＦＴ１３のソー
スとドレインのうち、ノード２１に接続されていない方
の端子に２６と番号を付す。ｎチャネル型ＴＦＴ１４の
ソースとドレインのうち、ノード２２に接続されていな
い方の端子に２７と番号を付す。ｎチャネル型ＴＦＴ１
６のソースとドレインのうち、ノード２３に接続されて
いない方の端子に２８と番号を付す。
ドレインのうち、ノード２０に接続されていない方の端
子に２５と番号を付す。ｐチャネル型ＴＦＴ１３のソー
スとドレインのうち、ノード２１に接続されていない方
の端子に２６と番号を付す。ｎチャネル型ＴＦＴ１４の
ソースとドレインのうち、ノード２２に接続されていな
い方の端子に２７と番号を付す。ｎチャネル型ＴＦＴ１
６のソースとドレインのうち、ノード２３に接続されて
いない方の端子に２８と番号を付す。
【００２５】図２（Ａ）に、図１（Ａ）に示した基本セ
ルの上面図を示す。ｐチャネル型ＴＦＴ１１、１２、１
３は活性層３０を共有している。ｎチャネル型ＴＦＴ１
４、１５、１６は活性層３１を共有している。配線３
２、３４、３５は、活性層３０に接しているゲート絶縁
膜（図示せず）を間に挟んで、活性層３０と重なってい
る。また、配線３３、３４、３５は、活性層３１に接し
ているゲート絶縁膜（図示せず）を間に挟んで、活性層
３１と重なっている。なお、配線３２〜３５は、活性層
３０、３１と重なっている部分においてゲートとして機
能する。なお、以下その一部がＴＦＴのゲートとして機
能する配線３２〜３５を、以下に説明する論理素子を形
成するための配線と区別するために、ゲート配線と呼
ぶ。
ルの上面図を示す。ｐチャネル型ＴＦＴ１１、１２、１
３は活性層３０を共有している。ｎチャネル型ＴＦＴ１
４、１５、１６は活性層３１を共有している。配線３
２、３４、３５は、活性層３０に接しているゲート絶縁
膜（図示せず）を間に挟んで、活性層３０と重なってい
る。また、配線３３、３４、３５は、活性層３１に接し
ているゲート絶縁膜（図示せず）を間に挟んで、活性層
３１と重なっている。なお、配線３２〜３５は、活性層
３０、３１と重なっている部分においてゲートとして機
能する。なお、以下その一部がＴＦＴのゲートとして機
能する配線３２〜３５を、以下に説明する論理素子を形
成するための配線と区別するために、ゲート配線と呼
ぶ。
【００２６】ゲート配線３２の活性層３０と重なってい
る部分は、ｐチャネル型ＴＦＴ１１のゲートとして機能
する。ゲート配線３４の活性層３０と重なっている部分
は、ｐチャネル型ＴＦＴ１２のゲートとして機能する。
ゲート配線３５の活性層３０と重なっている部分は、ｐ
チャネル型ＴＦＴ１３のゲートとして機能する。
る部分は、ｐチャネル型ＴＦＴ１１のゲートとして機能
する。ゲート配線３４の活性層３０と重なっている部分
は、ｐチャネル型ＴＦＴ１２のゲートとして機能する。
ゲート配線３５の活性層３０と重なっている部分は、ｐ
チャネル型ＴＦＴ１３のゲートとして機能する。
【００２７】ゲート配線３３の活性層３１と重なってい
る部分は、ｎチャネル型ＴＦＴ１４のゲートとして機能
する。ゲート配線３４の活性層３１と重なっている部分
は、ｎチャネル型ＴＦＴ１５のゲートとして機能する。
ゲート配線３５の活性層３１と重なっている部分は、ｎ
チャネル型ＴＦＴ１６のゲートとして機能する。
る部分は、ｎチャネル型ＴＦＴ１４のゲートとして機能
する。ゲート配線３４の活性層３１と重なっている部分
は、ｎチャネル型ＴＦＴ１５のゲートとして機能する。
ゲート配線３５の活性層３１と重なっている部分は、ｎ
チャネル型ＴＦＴ１６のゲートとして機能する。
【００２８】次に、上述した基本セルを用いて、Ｄフリ
ップフロップ回路を形成する例について説明する。図１
（Ａ）及び図２（Ａ）に示した基本セルの端子及びノー
ドを、活性層及びゲートとは異なる層に形成された配線
で適宜接続し、Ｄフリップフロップを形成する。
ップフロップ回路を形成する例について説明する。図１
（Ａ）及び図２（Ａ）に示した基本セルの端子及びノー
ドを、活性層及びゲートとは異なる層に形成された配線
で適宜接続し、Ｄフリップフロップを形成する。
【００２９】図１（Ｂ）に、図１（Ａ）の基本セルをも
とに形成されるＤフリップフロップの回路図を示す。図
１（Ｂ）では、図１（Ａ）の基本セルにおける端子２５
と２７を接続した。またノード２０及び２２を、ｐチャ
ネル型ＴＦＴ１３及びｎチャネル型ＴＦＴ１６のゲート
と接続した。端子２６及び２８を、ｐチャネル型ＴＦＴ
１２及びｎチャネル型ＴＦＴ１５のゲートと接続した。
またノード２１に電圧Ｖｄｄを印加し、ノード２３に電
圧Ｖｓｓを印加している。なおＶｄｄ＞Ｖｓｓである。
とに形成されるＤフリップフロップの回路図を示す。図
１（Ｂ）では、図１（Ａ）の基本セルにおける端子２５
と２７を接続した。またノード２０及び２２を、ｐチャ
ネル型ＴＦＴ１３及びｎチャネル型ＴＦＴ１６のゲート
と接続した。端子２６及び２８を、ｐチャネル型ＴＦＴ
１２及びｎチャネル型ＴＦＴ１５のゲートと接続した。
またノード２１に電圧Ｖｄｄを印加し、ノード２３に電
圧Ｖｓｓを印加している。なおＶｄｄ＞Ｖｓｓである。
【００３０】図１（Ｃ）は、図１（Ｂ）と等価の回路図
であり、トランスミッションゲート４０とフリップフロ
ップ回路４１とを有しているのがわかる。
であり、トランスミッションゲート４０とフリップフロ
ップ回路４１とを有しているのがわかる。
【００３１】図２（Ｂ）に、図１（Ｂ）に示したＤフリ
ップフロップの上面図を示す。活性層３０、３１、ゲー
ト配線３２〜３５及びゲート絶縁膜（図示せず）を覆う
ように層間絶縁膜（図示せず）が形成される。そして、
該層間絶縁膜上に、該層間絶縁膜及びゲート絶縁膜に形
成されたコンタクトホールを介して、活性層３０、３１
及びゲート配線３２〜３５に接する配線４２〜４９が形
成される。
ップフロップの上面図を示す。活性層３０、３１、ゲー
ト配線３２〜３５及びゲート絶縁膜（図示せず）を覆う
ように層間絶縁膜（図示せず）が形成される。そして、
該層間絶縁膜上に、該層間絶縁膜及びゲート絶縁膜に形
成されたコンタクトホールを介して、活性層３０、３１
及びゲート配線３２〜３５に接する配線４２〜４９が形
成される。
【００３２】具体的に配線４２はゲート配線３２と接し
ている。また、配線４３はゲート配線３３と接してい
る。
ている。また、配線４３はゲート配線３３と接してい
る。
【００３３】配線４４は、活性層３０のうち、活性層３
０とゲート配線３４とが重なっている部分と、活性層３
０とゲート配線３５と重なっている部分とに挟まれてい
る領域と、接している。また配線４６は、活性層３１の
うち、活性層３１とゲート配線３４とが重なっている部
分と、活性層３１とゲート配線３５と重なっている部分
とに挟まれている領域と、接している。
０とゲート配線３４とが重なっている部分と、活性層３
０とゲート配線３５と重なっている部分とに挟まれてい
る領域と、接している。また配線４６は、活性層３１の
うち、活性層３１とゲート配線３４とが重なっている部
分と、活性層３１とゲート配線３５と重なっている部分
とに挟まれている領域と、接している。
【００３４】配線４９は、活性層３０において、活性層
３０とゲート配線３２が重なっている部分を間に挟んで
２分される領域のうち、他のゲート配線と重なっていな
い領域と接している。さらに配線４９は、活性層３１に
おいて、活性層３１とゲート配線３３が重なっている部
分を間に挟んで２分される領域のうち、他のゲート配線
と重なっていない領域と接している。
３０とゲート配線３２が重なっている部分を間に挟んで
２分される領域のうち、他のゲート配線と重なっていな
い領域と接している。さらに配線４９は、活性層３１に
おいて、活性層３１とゲート配線３３が重なっている部
分を間に挟んで２分される領域のうち、他のゲート配線
と重なっていない領域と接している。
【００３５】配線４７は、活性層３０において、活性層
３０とゲート配線３５が重なっている部分を間に挟んで
２分される領域のうち、他のゲート配線と重なっていな
い領域と接している。さらに配線４７は、活性層３１に
おいて、活性層３１とゲート配線３５が重なっている部
分を間に挟んで２分される領域のうち、他のゲート配線
と重なっていない領域と接している。さらに配線４７
は、ゲート配線３４と接している。
３０とゲート配線３５が重なっている部分を間に挟んで
２分される領域のうち、他のゲート配線と重なっていな
い領域と接している。さらに配線４７は、活性層３１に
おいて、活性層３１とゲート配線３５が重なっている部
分を間に挟んで２分される領域のうち、他のゲート配線
と重なっていない領域と接している。さらに配線４７
は、ゲート配線３４と接している。
【００３６】配線４８は、ゲート配線３５と接してい
る。また配線４８は、活性層３０のうち、活性層３０と
ゲート配線３２とが重なっている部分と、活性層３０と
ゲート配線３４と重なっている部分とに挟まれている領
域と、接している。また配線４８は、活性層３１のう
ち、活性層３１とゲート配線３３とが重なっている部分
と、活性層３１とゲート配線３４と重なっている部分と
に挟まれている領域と、接している。
る。また配線４８は、活性層３０のうち、活性層３０と
ゲート配線３２とが重なっている部分と、活性層３０と
ゲート配線３４と重なっている部分とに挟まれている領
域と、接している。また配線４８は、活性層３１のう
ち、活性層３１とゲート配線３３とが重なっている部分
と、活性層３１とゲート配線３４と重なっている部分と
に挟まれている領域と、接している。
【００３７】また配線４５は、活性層３１において、活
性層３１とゲート配線３３が重なっている部分を間に挟
んで２分される領域のうち、他のゲート配線と重なって
いない領域と接している。
性層３１とゲート配線３３が重なっている部分を間に挟
んで２分される領域のうち、他のゲート配線と重なって
いない領域と接している。
【００３８】このように図２（Ｂ）に示す設計で配線４
２〜４９を作製することで、図２（Ｂ）に示したＤフリ
ップフロップ回路を作製することができる。
２〜４９を作製することで、図２（Ｂ）に示したＤフリ
ップフロップ回路を作製することができる。
【００３９】なお本実施の形態では、図１（Ａ）及び図
２（Ａ）に示した基本セルから、Ｄフリップフロップ回
路を作成する例について説明したが、本発明はこの構成
に限定されない。基本セルは図１（Ａ）及び図２（Ａ）
に示した構成に限定されず、基本セルの構成は設計者が
適宜設計することができる。さらに、基本セルをもとに
形成される回路または論理素子はＤフリップフロップ回
路に限定されず、他の回路または論理素子も作製するこ
とが可能である。このとき、基本セルが有する全てのＴ
ＦＴを用いて回路または論理素子を設計する必要はな
く、基本セルが有するＴＦＴの一部のみを用いて回路ま
たは論理素子を形成しても良い。さらに、図１（Ａ）及
び図２（Ａ）に示した構成の基本セルと、他の構成を有
する種々の基本セルとを基板上に予め形成しておき、種
々の構成の基本セルを用いて論理素子または回路を形成
するようにしてもよい。
２（Ａ）に示した基本セルから、Ｄフリップフロップ回
路を作成する例について説明したが、本発明はこの構成
に限定されない。基本セルは図１（Ａ）及び図２（Ａ）
に示した構成に限定されず、基本セルの構成は設計者が
適宜設計することができる。さらに、基本セルをもとに
形成される回路または論理素子はＤフリップフロップ回
路に限定されず、他の回路または論理素子も作製するこ
とが可能である。このとき、基本セルが有する全てのＴ
ＦＴを用いて回路または論理素子を設計する必要はな
く、基本セルが有するＴＦＴの一部のみを用いて回路ま
たは論理素子を形成しても良い。さらに、図１（Ａ）及
び図２（Ａ）に示した構成の基本セルと、他の構成を有
する種々の基本セルとを基板上に予め形成しておき、種
々の構成の基本セルを用いて論理素子または回路を形成
するようにしてもよい。
【００４０】本発明は上記構成により、コントローラの
仕様を変更するときに、予め用意されているＴＦＴまた
は論理素子を接続する配線の設計及びコンタクトホール
の設計のみ変更すれば良いので、マスクを２枚変更する
だけで良い。よって、コントローラの設計変更に伴うコ
ストを抑えることができ、なおかつ様々な仕様のコント
ローラを作製することができる。また、本発明はコント
ローラの設計方法に限定されず、信号線駆動回路や走査
線駆動回路を含む駆動回路の設計にも用いることが可能
である。
仕様を変更するときに、予め用意されているＴＦＴまた
は論理素子を接続する配線の設計及びコンタクトホール
の設計のみ変更すれば良いので、マスクを２枚変更する
だけで良い。よって、コントローラの設計変更に伴うコ
ストを抑えることができ、なおかつ様々な仕様のコント
ローラを作製することができる。また、本発明はコント
ローラの設計方法に限定されず、信号線駆動回路や走査
線駆動回路を含む駆動回路の設計にも用いることが可能
である。
【００４１】次に、上述した設計方法を用いた、本発明
の半導体表示装置の受注システムについて、図３に示し
たフローチャートに従って説明する。
の半導体表示装置の受注システムについて、図３に示し
たフローチャートに従って説明する。
【００４２】まず、全ての基板において共通のマスクＡ
を用いた工程Ａを行う。全基板共通工程Ａには、ＴＦＴ
を覆う層間絶縁膜を形成する工程まで全て含まれる。代
表的には、活性層の形成、活性層の結晶化、ゲート絶縁
膜の形成、活性層への不純物の添加、ゲートの形成、層
間絶縁膜の形成等が含まれる。
を用いた工程Ａを行う。全基板共通工程Ａには、ＴＦＴ
を覆う層間絶縁膜を形成する工程まで全て含まれる。代
表的には、活性層の形成、活性層の結晶化、ゲート絶縁
膜の形成、活性層への不純物の添加、ゲートの形成、層
間絶縁膜の形成等が含まれる。
【００４３】上述した全基板共通工程Ａまで終了させて
おき、顧客による注文を待つ。顧客からの注文によりコ
ントローラの仕様が決定すると、次にコントローラの設
計に合わせて層間絶縁膜及びゲート絶縁膜にコンタクト
ホールを形成し、各ＴＦＴのソース、ドレインまたはゲ
ートに接する配線を形成する。
おき、顧客による注文を待つ。顧客からの注文によりコ
ントローラの仕様が決定すると、次にコントローラの設
計に合わせて層間絶縁膜及びゲート絶縁膜にコンタクト
ホールを形成し、各ＴＦＴのソース、ドレインまたはゲ
ートに接する配線を形成する。
【００４４】上記配線は、各基板のコントローラの設計
に合わせて形成された異なるマスク（Ｂ−１、Ｂ−２、
Ｂ−３、Ｂ−４、Ｂ−５）に従って作製される。
に合わせて形成された異なるマスク（Ｂ−１、Ｂ−２、
Ｂ−３、Ｂ−４、Ｂ−５）に従って作製される。
【００４５】次に、再び全基板共通の工程Ｃが行われ
る。全基板共通の工程Ｃでは、各基板毎に異なるマスク
で配線を形成した後の全ての工程が行われる。工程Ｃに
は、例えば液晶表示装置ならば層間絶縁膜の形成、画素
電極の形成、対向基板との貼り合わせ及び液晶注入の工
程等が含まれる。ＯＬＥＤ（Organic Light Emitting D
evice）を用いた発光装置ならば、層間絶縁膜の形成、
画素電極の形成、有機発光層の形成、陰極の形成、保護
膜の形成、基板の封止の工程等が含まれる。
る。全基板共通の工程Ｃでは、各基板毎に異なるマスク
で配線を形成した後の全ての工程が行われる。工程Ｃに
は、例えば液晶表示装置ならば層間絶縁膜の形成、画素
電極の形成、対向基板との貼り合わせ及び液晶注入の工
程等が含まれる。ＯＬＥＤ（Organic Light Emitting D
evice）を用いた発光装置ならば、層間絶縁膜の形成、
画素電極の形成、有機発光層の形成、陰極の形成、保護
膜の形成、基板の封止の工程等が含まれる。
【００４６】ＯＬＥＤは、電場を加えることで発生する
ルミネッセンス（Electroluminescence）が得られる有
機化合物（有機発光材料）を含む層（以下、有機発光層
と記す）と、陽極層と、陰極層とを有している。有機化
合物におけるルミネッセンスには、一重項励起状態から
基底状態に戻る際の発光（蛍光）と三重項励起状態から
基底状態に戻る際の発光（リン光）とがあるが、本発明
の発光装置は、上述した発光のうちの、いずれか一方の
発光を用いていても良いし、または両方の発光を用いて
いても良い。
ルミネッセンス（Electroluminescence）が得られる有
機化合物（有機発光材料）を含む層（以下、有機発光層
と記す）と、陽極層と、陰極層とを有している。有機化
合物におけるルミネッセンスには、一重項励起状態から
基底状態に戻る際の発光（蛍光）と三重項励起状態から
基底状態に戻る際の発光（リン光）とがあるが、本発明
の発光装置は、上述した発光のうちの、いずれか一方の
発光を用いていても良いし、または両方の発光を用いて
いても良い。
【００４７】なお、本明細書では、ＯＬＥＤの陽極と陰
極の間に設けられた全ての層を有機発光層と定義する。
有機発光層には具体的に、発光層、正孔注入層、電子注
入層、正孔輸送層、電子輸送層等が含まれる。基本的に
ＯＬＥＤは、陽極／発光層／陰極が順に積層された構造
を有しており、この構造に加えて、陽極／正孔注入層／
発光層／陰極や、陽極／正孔注入層／発光層／電子輸送
層／陰極等の順に積層した構造を有していることもあ
る。
極の間に設けられた全ての層を有機発光層と定義する。
有機発光層には具体的に、発光層、正孔注入層、電子注
入層、正孔輸送層、電子輸送層等が含まれる。基本的に
ＯＬＥＤは、陽極／発光層／陰極が順に積層された構造
を有しており、この構造に加えて、陽極／正孔注入層／
発光層／陰極や、陽極／正孔注入層／発光層／電子輸送
層／陰極等の順に積層した構造を有していることもあ
る。
【００４８】全基板共通の工程Ｃが終了すると、半導体
表示装置が製品として完成し、顧客へ納入される。
表示装置が製品として完成し、顧客へ納入される。
【００４９】上記受注システムにより、半導体表示装置
の画素部や駆動回路の仕様は決まっているが、画素部及
び駆動回路の仕様に合わせたコントローラの仕様がまだ
未決定の場合、配線以外のＴＦＴまたは回路素子の部分
を先に作製してしまうことができる。よって、顧客によ
るコントローラの仕様の注文を受けてから、半導体表示
装置が完成するまでの期間の中に、配線を作製する前の
工程にかかる期間は省かれるため、顧客からの発注を受
けて製品を顧客に渡すまでの時間（TAT：TurnAround Ti
me）を短くすることができ、顧客サービスを向上させる
ことができる。
の画素部や駆動回路の仕様は決まっているが、画素部及
び駆動回路の仕様に合わせたコントローラの仕様がまだ
未決定の場合、配線以外のＴＦＴまたは回路素子の部分
を先に作製してしまうことができる。よって、顧客によ
るコントローラの仕様の注文を受けてから、半導体表示
装置が完成するまでの期間の中に、配線を作製する前の
工程にかかる期間は省かれるため、顧客からの発注を受
けて製品を顧客に渡すまでの時間（TAT：TurnAround Ti
me）を短くすることができ、顧客サービスを向上させる
ことができる。
【００５０】
【実施例】以下、本発明の実施例について説明する。
【００５１】（実施例１）本実施例では、図１（Ａ）及
び図２（Ａ）に示した基本セルの端子及びノードを、活
性層及びゲートとは異なる層に形成された配線で適宜接
続し、ＮＡＮＤを形成する例について説明する。
び図２（Ａ）に示した基本セルの端子及びノードを、活
性層及びゲートとは異なる層に形成された配線で適宜接
続し、ＮＡＮＤを形成する例について説明する。
【００５２】図４（Ａ）に、図１（Ａ）の基本セルをも
とに形成されるＮＡＮＤの回路図を示す。図４（Ａ）で
は、図１（Ａ）の基本セルにおけるノード２１と２２を
接続した。また、ノード２０及び端子２６に電圧Ｖｄｄ
を印加し、端子２８に電圧Ｖｓｓを印加している。なお
Ｖｄｄ＞Ｖｓｓである。
とに形成されるＮＡＮＤの回路図を示す。図４（Ａ）で
は、図１（Ａ）の基本セルにおけるノード２１と２２を
接続した。また、ノード２０及び端子２６に電圧Ｖｄｄ
を印加し、端子２８に電圧Ｖｓｓを印加している。なお
Ｖｄｄ＞Ｖｓｓである。
【００５３】図４（Ｂ）は、図４（Ａ）と等価の回路図
である。
である。
【００５４】図５に、図４（Ａ）に示したＮＡＮＤの上
面図を示す。活性層３０、３１、ゲート配線３２〜３５
及びゲート絶縁膜（図示せず）を覆うように層間絶縁膜
（図示せず）が形成される。そして、該層間絶縁膜上
に、該層間絶縁膜及びゲート絶縁膜に形成されたコンタ
クトホールを介して、活性層３０、３１及びゲート配線
３２〜３５のいずれかに接する配線６０〜６５が形成さ
れる。
面図を示す。活性層３０、３１、ゲート配線３２〜３５
及びゲート絶縁膜（図示せず）を覆うように層間絶縁膜
（図示せず）が形成される。そして、該層間絶縁膜上
に、該層間絶縁膜及びゲート絶縁膜に形成されたコンタ
クトホールを介して、活性層３０、３１及びゲート配線
３２〜３５のいずれかに接する配線６０〜６５が形成さ
れる。
【００５５】具体的に配線６０は、活性層３０におい
て、活性層３０とゲート配線３４が重なっている部分を
間に挟んで２分される領域のうち、ゲート配線３５と重
なっていない領域と接している。
て、活性層３０とゲート配線３４が重なっている部分を
間に挟んで２分される領域のうち、ゲート配線３５と重
なっていない領域と接している。
【００５６】配線６１は、ゲート配線３５と接してい
る。
る。
【００５７】配線６２は、活性層３０において、活性層
３０とゲート配線３５が重なっている部分を間に挟んで
２分される領域のうち、ゲート配線３４と重なっていな
い領域と接している。
３０とゲート配線３５が重なっている部分を間に挟んで
２分される領域のうち、ゲート配線３４と重なっていな
い領域と接している。
【００５８】配線６３は、活性層３０のうち、活性層３
０とゲート配線３４とが重なっている部分と、活性層３
０とゲート配線３５と重なっている部分とに挟まれてい
る領域と、接している。さらに配線６３は、活性層３１
において、活性層３１とゲート配線３４が重なっている
部分を間に挟んで２分される領域のうち、ゲート配線３
５と重なっていない領域と接している。
０とゲート配線３４とが重なっている部分と、活性層３
０とゲート配線３５と重なっている部分とに挟まれてい
る領域と、接している。さらに配線６３は、活性層３１
において、活性層３１とゲート配線３４が重なっている
部分を間に挟んで２分される領域のうち、ゲート配線３
５と重なっていない領域と接している。
【００５９】配線６４は、活性層３１において、活性層
３１とゲート配線３５が重なっている部分を間に挟んで
２分される領域のうち、ゲート配線３４と重なっていな
い領域と接している。
３１とゲート配線３５が重なっている部分を間に挟んで
２分される領域のうち、ゲート配線３４と重なっていな
い領域と接している。
【００６０】配線６５は、ゲート配線３４と接してい
る。
る。
【００６１】このように図５に示す設計で配線６０〜６
５を作製することで、図５に示したＮＡＮＤ回路を作製
することができる。
５を作製することで、図５に示したＮＡＮＤ回路を作製
することができる。
【００６２】なお本実施の形態では、図１（Ａ）及び図
２（Ａ）に示した基本セルから、ＮＡＮＤ回路を作成す
る例について説明したが、本発明はこの構成に限定され
ない。基本セルは図１（Ａ）及び図２（Ａ）に示した構
成に限定されず、基本セルの構成は設計者が適宜設計す
ることができる。さらに、基本セルをもとに形成される
回路または論理素子はＮＡＮＤ回路に限定されず、他の
回路または論理素子も作製することが可能である。この
とき、基本セルが有する全てのＴＦＴを用いて回路また
は論理素子を設計する必要はなく、基本セルが有するＴ
ＦＴの一部のみを用いて回路または論理素子を形成して
も良い。例えば、本実施例ではｐチャネル型ＴＦＴ１１
と、ｎチャネル型ＴＦＴ１４とを使用していない。さら
に、図１（Ａ）及び図２（Ａ）に示した構成の基本セル
と、他の構成を有する種々の基本セルとを基板上に予め
形成しておき、種々の構成の基本セルを用いて論理素子
または回路を形成するようにしてもよい。
２（Ａ）に示した基本セルから、ＮＡＮＤ回路を作成す
る例について説明したが、本発明はこの構成に限定され
ない。基本セルは図１（Ａ）及び図２（Ａ）に示した構
成に限定されず、基本セルの構成は設計者が適宜設計す
ることができる。さらに、基本セルをもとに形成される
回路または論理素子はＮＡＮＤ回路に限定されず、他の
回路または論理素子も作製することが可能である。この
とき、基本セルが有する全てのＴＦＴを用いて回路また
は論理素子を設計する必要はなく、基本セルが有するＴ
ＦＴの一部のみを用いて回路または論理素子を形成して
も良い。例えば、本実施例ではｐチャネル型ＴＦＴ１１
と、ｎチャネル型ＴＦＴ１４とを使用していない。さら
に、図１（Ａ）及び図２（Ａ）に示した構成の基本セル
と、他の構成を有する種々の基本セルとを基板上に予め
形成しておき、種々の構成の基本セルを用いて論理素子
または回路を形成するようにしてもよい。
【００６３】（実施例２）本実施例では、図１（Ａ）及
び図２（Ａ）に示した基本セルの端子及びノードを、活
性層及びゲートとは異なる層に形成された配線で適宜接
続し、ＮＯＲを形成する例について説明する。
び図２（Ａ）に示した基本セルの端子及びノードを、活
性層及びゲートとは異なる層に形成された配線で適宜接
続し、ＮＯＲを形成する例について説明する。
【００６４】図６（Ａ）に、図１（Ａ）の基本セルをも
とに形成されるＮＯＲの回路図を示す。図６（Ａ）で
は、図１（Ａ）の基本セルにおけるノード２３と端子２
６を接続した。また、ノード２０に電圧Ｖｄｄを印加
し、ノード２２及び端子２８に電圧Ｖｓｓを印加してい
る。なおＶｄｄ＞Ｖｓｓである。
とに形成されるＮＯＲの回路図を示す。図６（Ａ）で
は、図１（Ａ）の基本セルにおけるノード２３と端子２
６を接続した。また、ノード２０に電圧Ｖｄｄを印加
し、ノード２２及び端子２８に電圧Ｖｓｓを印加してい
る。なおＶｄｄ＞Ｖｓｓである。
【００６５】図６（Ｂ）は、図６（Ａ）と等価の回路図
である。
である。
【００６６】図７に、図６（Ａ）に示したＮＯＲの上面
図を示す。活性層３０、３１、ゲート配線３２〜３５及
びゲート絶縁膜（図示せず）を覆うように層間絶縁膜
（図示せず）が形成される。そして、該層間絶縁膜上
に、該層間絶縁膜及びゲート絶縁膜に形成されたコンタ
クトホールを介して、活性層３０、３１及びゲート配線
３２〜３５のいずれかに接する配線７０〜７５が形成さ
れる。
図を示す。活性層３０、３１、ゲート配線３２〜３５及
びゲート絶縁膜（図示せず）を覆うように層間絶縁膜
（図示せず）が形成される。そして、該層間絶縁膜上
に、該層間絶縁膜及びゲート絶縁膜に形成されたコンタ
クトホールを介して、活性層３０、３１及びゲート配線
３２〜３５のいずれかに接する配線７０〜７５が形成さ
れる。
【００６７】具体的に配線７０は、活性層３０におい
て、活性層３０とゲート配線３４が重なっている部分を
間に挟んで２分される領域のうち、ゲート配線３５と重
なっていない領域と接している。
て、活性層３０とゲート配線３４が重なっている部分を
間に挟んで２分される領域のうち、ゲート配線３５と重
なっていない領域と接している。
【００６８】配線７１は、ゲート配線３５と接してい
る。
る。
【００６９】配線７２は、活性層３０において、活性層
３０とゲート配線３５が重なっている部分を間に挟んで
２分される領域のうち、ゲート配線３４と重なっていな
い領域と接している。さらに配線７２は、活性層３１の
うち、活性層３１とゲート配線３４とが重なっている部
分と、活性層３１とゲート配線３５と重なっている部分
とに挟まれている領域と、接している。
３０とゲート配線３５が重なっている部分を間に挟んで
２分される領域のうち、ゲート配線３４と重なっていな
い領域と接している。さらに配線７２は、活性層３１の
うち、活性層３１とゲート配線３４とが重なっている部
分と、活性層３１とゲート配線３５と重なっている部分
とに挟まれている領域と、接している。
【００７０】配線７３は、活性層３１において、活性層
３１とゲート配線３５が重なっている部分を間に挟んで
２分される領域のうち、ゲート配線３４と重なっていな
い領域と接している。
３１とゲート配線３５が重なっている部分を間に挟んで
２分される領域のうち、ゲート配線３４と重なっていな
い領域と接している。
【００７１】配線７４は、ゲート配線３４と接してい
る。
る。
【００７２】配線７５は、活性層３１において、活性層
３１とゲート配線３４が重なっている部分を間に挟んで
２分される領域のうち、ゲート配線３５と重なっていな
い領域と接している。
３１とゲート配線３４が重なっている部分を間に挟んで
２分される領域のうち、ゲート配線３５と重なっていな
い領域と接している。
【００７３】このように図７に示す設計で配線７０〜７
５を作製することで、図７に示したＮＯＲ回路を作製す
ることができる。
５を作製することで、図７に示したＮＯＲ回路を作製す
ることができる。
【００７４】なお本実施の形態では、図１（Ａ）及び図
２（Ａ）に示した基本セルから、ＮＯＲ回路を作成する
例について説明したが、本発明はこの構成に限定されな
い。基本セルは図１（Ａ）及び図２（Ａ）に示した構成
に限定されず、基本セルの構成は設計者が適宜設計する
ことができる。さらに、基本セルをもとに形成される回
路または論理素子はＮＯＲ回路に限定されず、他の回路
または論理素子も作製することが可能である。このと
き、基本セルが有する全てのＴＦＴを用いて回路または
論理素子を設計する必要はなく、基本セルが有するＴＦ
Ｔの一部のみを用いて回路または論理素子を形成しても
良い。例えば、本実施例ではｐチャネル型ＴＦＴ１１
と、ｎチャネル型ＴＦＴ１４とを使用していない。さら
に、図１（Ａ）及び図２（Ａ）に示した構成の基本セル
と、他の構成を有する種々の基本セルとを基板上に予め
形成しておき、種々の構成の基本セルを用いて論理素子
または回路を形成するようにしてもよい。
２（Ａ）に示した基本セルから、ＮＯＲ回路を作成する
例について説明したが、本発明はこの構成に限定されな
い。基本セルは図１（Ａ）及び図２（Ａ）に示した構成
に限定されず、基本セルの構成は設計者が適宜設計する
ことができる。さらに、基本セルをもとに形成される回
路または論理素子はＮＯＲ回路に限定されず、他の回路
または論理素子も作製することが可能である。このと
き、基本セルが有する全てのＴＦＴを用いて回路または
論理素子を設計する必要はなく、基本セルが有するＴＦ
Ｔの一部のみを用いて回路または論理素子を形成しても
良い。例えば、本実施例ではｐチャネル型ＴＦＴ１１
と、ｎチャネル型ＴＦＴ１４とを使用していない。さら
に、図１（Ａ）及び図２（Ａ）に示した構成の基本セル
と、他の構成を有する種々の基本セルとを基板上に予め
形成しておき、種々の構成の基本セルを用いて論理素子
または回路を形成するようにしてもよい。
【００７５】本実施例は、実施例１と組み合わせて実施
することが可能である。
することが可能である。
【００７６】（実施例３）本実施例では、本発明の設計
方法を用いて作製された半導体表示装置の構成につい
て、発光装置を例に挙げて説明する。
方法を用いて作製された半導体表示装置の構成につい
て、発光装置を例に挙げて説明する。
【００７７】図８に本実施例の発光装置のブロック図を
示す。図８に示す発光装置は、基板１００上に、複数の
画素１０２が備えられた画素部１０１と、信号線駆動回
路１０３と、走査線駆動回路１０４と、コントローラ１
０５とを有している。
示す。図８に示す発光装置は、基板１００上に、複数の
画素１０２が備えられた画素部１０１と、信号線駆動回
路１０３と、走査線駆動回路１０４と、コントローラ１
０５とを有している。
【００７８】なお本実施例では画素１０２を１つのみ示
したが、実際には画素１０２が複数設けられている。画
素１０２はＯＬＥＤ１０６と、信号線１０７と、走査線
１０８と、電源線１０９と、ＴＦＴ１１０、１１１とを
有している。
したが、実際には画素１０２が複数設けられている。画
素１０２はＯＬＥＤ１０６と、信号線１０７と、走査線
１０８と、電源線１０９と、ＴＦＴ１１０、１１１とを
有している。
【００７９】コントローラ１０５は、走査線駆動回路１
０４及び信号線駆動回路１０３の動作のタイミングを決
める信号を、各駆動回路に入力している。
０４及び信号線駆動回路１０３の動作のタイミングを決
める信号を、各駆動回路に入力している。
【００８０】例えば走査線駆動回路１０４には、クロッ
ク信号（ＣＬＫ）、スタートパルス信号（ＳＰ）が入力
されている。走査線駆動回路１０４では、入力されたＣ
ＬＫやＳＰから、画素の選択のタイミングを決める選択
信号を生成する。そして走査線駆動回路１０４から走査
線１０８に入力される選択信号によって、画素１０２が
選択される。
ク信号（ＣＬＫ）、スタートパルス信号（ＳＰ）が入力
されている。走査線駆動回路１０４では、入力されたＣ
ＬＫやＳＰから、画素の選択のタイミングを決める選択
信号を生成する。そして走査線駆動回路１０４から走査
線１０８に入力される選択信号によって、画素１０２が
選択される。
【００８１】また信号線駆動回路１０３には、クロック
信号（ＣＬＫ）、スタートパルス信号（ＳＰ）、ビデオ
信号が入力されている。信号線駆動回路１０３では、入
力されたＣＬＫ、ＳＰから、ビデオ信号のサンプリング
のタイミングを決めるサンプリング信号を生成する。信
号線駆動回路１０３は、信号線駆動回路１０３において
生成されるサンプリング信号に同期して、ビデオ信号を
サンプリングして信号線１０７に入力する。そして選択
された画素１０２にビデオ信号が入力される。
信号（ＣＬＫ）、スタートパルス信号（ＳＰ）、ビデオ
信号が入力されている。信号線駆動回路１０３では、入
力されたＣＬＫ、ＳＰから、ビデオ信号のサンプリング
のタイミングを決めるサンプリング信号を生成する。信
号線駆動回路１０３は、信号線駆動回路１０３において
生成されるサンプリング信号に同期して、ビデオ信号を
サンプリングして信号線１０７に入力する。そして選択
された画素１０２にビデオ信号が入力される。
【００８２】図９を用いて、本実施例の信号線駆動回路
１０３及び走査線駆動回路１０４のより詳しい構成を示
す。なお、図９では、ビデオ信号がデジタルの場合につ
いて説明する。図９（Ａ）は信号線駆動回路１０３であ
り、シフトレジスタ１２０、ラッチ（Ａ）１２１、ラッ
チ（Ｂ）１２２を有している。
１０３及び走査線駆動回路１０４のより詳しい構成を示
す。なお、図９では、ビデオ信号がデジタルの場合につ
いて説明する。図９（Ａ）は信号線駆動回路１０３であ
り、シフトレジスタ１２０、ラッチ（Ａ）１２１、ラッ
チ（Ｂ）１２２を有している。
【００８３】信号線駆動回路１０３において、シフトレ
ジスタ１２０にクロック信号（ＣＬＫ）及びスタートパ
ルス（ＳＰ）が入力される。シフトレジスタ１２０は、
これらのクロック信号（ＣＬＫ）及びスタートパルス
（ＳＰ）に基づきサンプリング信号を順に発生させ、バ
ッファ等（図示せず）を通して後段の回路へサンプリン
グ信号を順次入力する。
ジスタ１２０にクロック信号（ＣＬＫ）及びスタートパ
ルス（ＳＰ）が入力される。シフトレジスタ１２０は、
これらのクロック信号（ＣＬＫ）及びスタートパルス
（ＳＰ）に基づきサンプリング信号を順に発生させ、バ
ッファ等（図示せず）を通して後段の回路へサンプリン
グ信号を順次入力する。
【００８４】シフトレジスタ１２０からのサンプリング
信号は、バッファ等によって緩衝増幅される。サンプリ
ング信号が入力される配線には、多くの回路あるいは素
子が接続されているために負荷容量（寄生容量）が大き
い。この負荷容量が大きいために生ずるサンプリング信
号の立ち上がりまたは立ち下がりの”鈍り”を防ぐため
に、このバッファが設けられる。なおバッファは必ずし
も設ける必要はない。
信号は、バッファ等によって緩衝増幅される。サンプリ
ング信号が入力される配線には、多くの回路あるいは素
子が接続されているために負荷容量（寄生容量）が大き
い。この負荷容量が大きいために生ずるサンプリング信
号の立ち上がりまたは立ち下がりの”鈍り”を防ぐため
に、このバッファが設けられる。なおバッファは必ずし
も設ける必要はない。
【００８５】バッファによって緩衝増幅されたサンプリ
ング信号は、ラッチ（Ａ）１２１に入力される。ラッチ
（Ａ）１２１は、ｎビットデジタルビデオ信号を処理す
る複数のステージのラッチを有している。ラッチ（Ａ）
１２１は、前記サンプリング信号が入力されると、信号
線駆動回路１０３の外部から入力されるｎビットのデジ
タルビデオ信号を順次取り込み、保持する。
ング信号は、ラッチ（Ａ）１２１に入力される。ラッチ
（Ａ）１２１は、ｎビットデジタルビデオ信号を処理す
る複数のステージのラッチを有している。ラッチ（Ａ）
１２１は、前記サンプリング信号が入力されると、信号
線駆動回路１０３の外部から入力されるｎビットのデジ
タルビデオ信号を順次取り込み、保持する。
【００８６】なお、ラッチ（Ａ）１２１にデジタルビデ
オ信号を取り込む際に、ラッチ（Ａ）１２１が有する複
数のステージのラッチに、順にデジタルビデオ信号を入
力しても良い。しかし本発明はこの構成に限定されな
い。ラッチ（Ａ）１２１が有する複数のステージのラッ
チをいくつかのグループに分け、各グループごとに並行
して同時にデジタルビデオ信号を入力する、いわゆる分
割駆動を行っても良い。なおこのときのグループの数を
分割数と呼ぶ。例えば４つのステージごとにラッチをグ
ループに分けた場合、４分割で分割駆動すると言う。
オ信号を取り込む際に、ラッチ（Ａ）１２１が有する複
数のステージのラッチに、順にデジタルビデオ信号を入
力しても良い。しかし本発明はこの構成に限定されな
い。ラッチ（Ａ）１２１が有する複数のステージのラッ
チをいくつかのグループに分け、各グループごとに並行
して同時にデジタルビデオ信号を入力する、いわゆる分
割駆動を行っても良い。なおこのときのグループの数を
分割数と呼ぶ。例えば４つのステージごとにラッチをグ
ループに分けた場合、４分割で分割駆動すると言う。
【００８７】ラッチ（Ａ）１２１の全てのステージのラ
ッチにデジタルビデオ信号の書き込みが一通り終了する
までの時間を、ライン期間と呼ぶ。実際には、上記ライ
ン期間に水平帰線期間が加えられた期間をライン期間に
含むことがある。
ッチにデジタルビデオ信号の書き込みが一通り終了する
までの時間を、ライン期間と呼ぶ。実際には、上記ライ
ン期間に水平帰線期間が加えられた期間をライン期間に
含むことがある。
【００８８】１ライン期間が終了すると、ラッチ（Ｂ）
１２２にラッチシグナル（Latch Signal）が入力され
る。この瞬間、ラッチ（Ａ）１２１に書き込まれ保持さ
れているデジタルビデオ信号は、ラッチ（Ｂ）１２２に
一斉に送出され、ラッチ（Ｂ）１２２の全ステージのラ
ッチに書き込まれ、保持される。
１２２にラッチシグナル（Latch Signal）が入力され
る。この瞬間、ラッチ（Ａ）１２１に書き込まれ保持さ
れているデジタルビデオ信号は、ラッチ（Ｂ）１２２に
一斉に送出され、ラッチ（Ｂ）１２２の全ステージのラ
ッチに書き込まれ、保持される。
【００８９】デジタルビデオ信号をラッチ（Ｂ）１２２
に送出し終えたラッチ（Ａ）１２１には、シフトレジス
タ１２０からのサンプリング信号に基づき、デジタルビ
デオ信号の書き込みが順次行われる。
に送出し終えたラッチ（Ａ）１２１には、シフトレジス
タ１２０からのサンプリング信号に基づき、デジタルビ
デオ信号の書き込みが順次行われる。
【００９０】この２順目の１ライン期間中には、ラッチ
（Ｂ）１２２に書き込まれ、保持されているデジタルビ
デオ信号が信号線に入力される。
（Ｂ）１２２に書き込まれ、保持されているデジタルビ
デオ信号が信号線に入力される。
【００９１】なお、シフトレジスタの代わりにデコーダ
回路等の別の回路を用いて、ラッチ回路に順にデジタル
ビデオ信号を書きこむようにしても良い。
回路等の別の回路を用いて、ラッチ回路に順にデジタル
ビデオ信号を書きこむようにしても良い。
【００９２】図９（Ｂ）は走査線駆動回路の構成を示す
ブロック図である。
ブロック図である。
【００９３】走査線駆動回路１０４は、それぞれシフト
レジスタ１２３、バッファ１２４を有している。また場
合によってはレベルシフトを有していても良い。
レジスタ１２３、バッファ１２４を有している。また場
合によってはレベルシフトを有していても良い。
【００９４】走査線駆動回路１０４において、シフトレ
ジスタ１２３からの選択信号がバッファ１２４に入力さ
れ、対応する走査線に入力される。走査線には、１ライ
ン分の画素のＴＦＴのゲートが接続されている。そし
て、１ライン分の画素のスイッチング用ＴＦＴを一斉に
ＯＮにしなくてはならないので、バッファは大きな電流
を流すことが可能なものが用いられる。
ジスタ１２３からの選択信号がバッファ１２４に入力さ
れ、対応する走査線に入力される。走査線には、１ライ
ン分の画素のＴＦＴのゲートが接続されている。そし
て、１ライン分の画素のスイッチング用ＴＦＴを一斉に
ＯＮにしなくてはならないので、バッファは大きな電流
を流すことが可能なものが用いられる。
【００９５】なお、シフトレジスタの代わりにデコーダ
回路等の別の回路を用いて、ゲート信号を選択し、選択
信号を供給するようにしても良い。
回路等の別の回路を用いて、ゲート信号を選択し、選択
信号を供給するようにしても良い。
【００９６】次にコントローラ１０５の詳しい構成につ
いて説明する。図１０に本実施例のコントローラの構成
を示す。コントローラ１０５は、インターフェース（I/
F）１５０と、パネルリンクレシーバー（Panel Link Re
ceiver）１５１と、位相ロックドループ（PLL：Phase L
ocked Loop）１５２と、信号変換部（FPGA：FieldProgr
ammable Logic Device）１５３と、ＳＤＲＡＭ（Synchr
onous Dynamic Random Access Memory）１５４、１
５５と、ＲＯＭ（Read Only Memory）１５７と、電圧調
整回路１５８と、電源１５９とを有している。なお本実
施例ではＳＤＲＡＭを用いているが、ＳＤＲＡＭの代わ
りに、高速のデータの書き込みや読み出しが可能である
ならば、ＤＲＡＭ（Dynamic Random Access Memor
y）や、ＳＲＡＭ（Static Random Access Memory）
も用いることが可能である。
いて説明する。図１０に本実施例のコントローラの構成
を示す。コントローラ１０５は、インターフェース（I/
F）１５０と、パネルリンクレシーバー（Panel Link Re
ceiver）１５１と、位相ロックドループ（PLL：Phase L
ocked Loop）１５２と、信号変換部（FPGA：FieldProgr
ammable Logic Device）１５３と、ＳＤＲＡＭ（Synchr
onous Dynamic Random Access Memory）１５４、１
５５と、ＲＯＭ（Read Only Memory）１５７と、電圧調
整回路１５８と、電源１５９とを有している。なお本実
施例ではＳＤＲＡＭを用いているが、ＳＤＲＡＭの代わ
りに、高速のデータの書き込みや読み出しが可能である
ならば、ＤＲＡＭ（Dynamic Random Access Memor
y）や、ＳＲＡＭ（Static Random Access Memory）
も用いることが可能である。
【００９７】インターフェース１５０を介して半導体表
示装置に入力されたデジタルビデオ信号は、パネルリン
クレシーバー１５１においてパラレル−シリアル変換さ
れてＲ、Ｇ、Ｂの各色に対応するデジタルビデオ信号と
して信号変換部１５３に入力される。
示装置に入力されたデジタルビデオ信号は、パネルリン
クレシーバー１５１においてパラレル−シリアル変換さ
れてＲ、Ｇ、Ｂの各色に対応するデジタルビデオ信号と
して信号変換部１５３に入力される。
【００９８】またインターフェース１５０を介して半導
体表示装置に入力された各種信号をもとに、パネルリン
クレシーバー１５１においてＨｓｙｎｃ信号、Ｖｓｙｎ
ｃ信号、クロック信号ＣＬＫ、交流電圧（AC Cont）が
生成され、信号変換部１５３に入力される
体表示装置に入力された各種信号をもとに、パネルリン
クレシーバー１５１においてＨｓｙｎｃ信号、Ｖｓｙｎ
ｃ信号、クロック信号ＣＬＫ、交流電圧（AC Cont）が
生成され、信号変換部１５３に入力される
【００９９】位相ロックドループ１５２では、半導体表
示装置に入力される各種信号の周波数と、信号変換部１
５３の動作周波数の位相とを合わせる機能を有してい
る。信号変換部１５３の動作周波数は半導体表示装置に
入力される各種信号の周波数と必ずしも同じではない
が、互いに同期するように信号変換部１５３の動作周波
数を位相ロックドループ１５２において調整する。
示装置に入力される各種信号の周波数と、信号変換部１
５３の動作周波数の位相とを合わせる機能を有してい
る。信号変換部１５３の動作周波数は半導体表示装置に
入力される各種信号の周波数と必ずしも同じではない
が、互いに同期するように信号変換部１５３の動作周波
数を位相ロックドループ１５２において調整する。
【０１００】ＲＯＭ１５７は、信号変換部１５３の動作
を制御するプログラムが記憶されており、信号変換部１
５３はこのプログラムに従って動作する。
を制御するプログラムが記憶されており、信号変換部１
５３はこのプログラムに従って動作する。
【０１０１】信号変換部１５３に入力されたデジタルビ
デオ信号は、一旦ＳＤＲＡＭ１５４、１５５に書き込ま
れ、保持される。信号変換部１５３では、ＳＤＲＡＭ１
５４に保持されている全ビットのデジタルビデオ信号の
うち、全画素に対応するデジタルビデオ信号を１ビット
分づつ読み出し、信号線駆動回路に入力する。
デオ信号は、一旦ＳＤＲＡＭ１５４、１５５に書き込ま
れ、保持される。信号変換部１５３では、ＳＤＲＡＭ１
５４に保持されている全ビットのデジタルビデオ信号の
うち、全画素に対応するデジタルビデオ信号を１ビット
分づつ読み出し、信号線駆動回路に入力する。
【０１０２】また信号変換部１５３では、各ビットに対
応する、ＯＬＥＤの発光期間の長さに関する情報を走査
線駆動回路に入力する。
応する、ＯＬＥＤの発光期間の長さに関する情報を走査
線駆動回路に入力する。
【０１０３】また電圧調整回路１５８は各画素のＯＬＥ
Ｄの陽極と陰極の間の電圧を、信号変換部１５３から入
力される信号に同期して調整する。電源１５９は一定の
高さの電圧を、電圧調整回路１５８、信号線駆動回路１
０３、走査線駆動回路１０４及び画素部１０１に供給し
ている。
Ｄの陽極と陰極の間の電圧を、信号変換部１５３から入
力される信号に同期して調整する。電源１５９は一定の
高さの電圧を、電圧調整回路１５８、信号線駆動回路１
０３、走査線駆動回路１０４及び画素部１０１に供給し
ている。
【０１０４】コントローラが有する種々の回路のうち、
ＴＦＴを用いて作製することができる回路ならば、本発
明の設計方法を用いて作製することが可能である。
ＴＦＴを用いて作製することができる回路ならば、本発
明の設計方法を用いて作製することが可能である。
【０１０５】本発明において用いられる駆動回路及びコ
ントローラは、本実施例で示した構成に限定されない。
本実施例は、実施例１または実施例２と自由に組み合わ
せて実施することが可能である。
ントローラは、本実施例で示した構成に限定されない。
本実施例は、実施例１または実施例２と自由に組み合わ
せて実施することが可能である。
【０１０６】（実施例４）本実施例では、図２（Ａ）に
示した基本セルを用いてＤフリップフロップを作製する
際に、基本セルの端子及びノードを活性層と基板との間
に形成された配線を用いて適宜接続し、Ｄフリップフロ
ップを形成する例について説明する。
示した基本セルを用いてＤフリップフロップを作製する
際に、基本セルの端子及びノードを活性層と基板との間
に形成された配線を用いて適宜接続し、Ｄフリップフロ
ップを形成する例について説明する。
【０１０７】図１１（Ａ）に基本セルを形成する前に基
板上に形成された配線８２〜８９のレイアウトを示す。
図２１（Ａ）に、図１１（Ａ）の破線Ｃ−Ｃ’における
断面図を示す。配線８２〜８９を形成したあと、絶縁膜
である下地膜９５を形成する。なお、配線８２〜８９に
よって下地膜の表面に形成される凹凸を取り除いて平坦
化させるために、ＣＭＰ（Chemical Mechanical Polish
ing:化学的機械研磨）を用いても良い。
板上に形成された配線８２〜８９のレイアウトを示す。
図２１（Ａ）に、図１１（Ａ）の破線Ｃ−Ｃ’における
断面図を示す。配線８２〜８９を形成したあと、絶縁膜
である下地膜９５を形成する。なお、配線８２〜８９に
よって下地膜の表面に形成される凹凸を取り除いて平坦
化させるために、ＣＭＰ（Chemical Mechanical Polish
ing:化学的機械研磨）を用いても良い。
【０１０８】下地膜を形成したあと、下地膜の一部をエ
ッチングにより除去し、配線８２〜８９のいずれかにお
いて、その一部を露出させる。
ッチングにより除去し、配線８２〜８９のいずれかにお
いて、その一部を露出させる。
【０１０９】なお本実施例の設計方法では、配線８２〜
８９のレイアウト及び、下地膜のエッチングにより露出
される配線８２〜８９の位置によって形成される論理素
子または回路が決定する。よって、コントローラの設計
が決定してから、配線８２〜８９のレイアウト及び、下
地膜のエッチングにより露出される配線８２〜８９の位
置を決める。
８９のレイアウト及び、下地膜のエッチングにより露出
される配線８２〜８９の位置によって形成される論理素
子または回路が決定する。よって、コントローラの設計
が決定してから、配線８２〜８９のレイアウト及び、下
地膜のエッチングにより露出される配線８２〜８９の位
置を決める。
【０１１０】そして活性層３０、３１が形成される。活
性層３０、３１は、配線８２〜８９のエッチングにより
露出されている部分と接する。そして、活性層３０、３
１に接するゲート絶縁膜９０を形成し、ゲート絶縁膜及
び下地膜の一部をエッチングすることで、配線８２〜８
９のいずれかにおいて、その一部を露出させる。次にゲ
ート絶縁膜に接するゲート配線３２〜３５を形成する。
ゲート配線３２〜３５のいずれかは、配線８２〜８９の
エッチングにより露出されている部分と接する。
性層３０、３１は、配線８２〜８９のエッチングにより
露出されている部分と接する。そして、活性層３０、３
１に接するゲート絶縁膜９０を形成し、ゲート絶縁膜及
び下地膜の一部をエッチングすることで、配線８２〜８
９のいずれかにおいて、その一部を露出させる。次にゲ
ート絶縁膜に接するゲート配線３２〜３５を形成する。
ゲート配線３２〜３５のいずれかは、配線８２〜８９の
エッチングにより露出されている部分と接する。
【０１１１】図２１（Ｂ）に、図１１（Ｂ）の破線Ｃ−
Ｃ’における断面図を示す。
Ｃ’における断面図を示す。
【０１１２】具体的に配線８２はゲート配線３２と接し
ている。また、配線８３はゲート配線３３と接してい
る。
ている。また、配線８３はゲート配線３３と接してい
る。
【０１１３】配線８４は、活性層３０のうち、活性層３
０とゲート配線３４とが重なっている部分９４と、活性
層３０とゲート配線３５と重なっている部分９３とに挟
まれている領域９１と、接している。また配線８６は、
活性層３１のうち、活性層３１とゲート配線３４とが重
なっている部分と、活性層３１とゲート配線３５と重な
っている部分とに挟まれている領域と、接している。
０とゲート配線３４とが重なっている部分９４と、活性
層３０とゲート配線３５と重なっている部分９３とに挟
まれている領域９１と、接している。また配線８６は、
活性層３１のうち、活性層３１とゲート配線３４とが重
なっている部分と、活性層３１とゲート配線３５と重な
っている部分とに挟まれている領域と、接している。
【０１１４】配線８９は、活性層３０において、活性層
３０とゲート配線３２が重なっている部分を間に挟んで
２分される領域のうち、他のゲート配線と重なっていな
い領域と接している。さらに配線８９は、活性層３１に
おいて、活性層３１とゲート配線３３が重なっている部
分を間に挟んで２分される領域のうち、他のゲート配線
と重なっていない領域と接している。
３０とゲート配線３２が重なっている部分を間に挟んで
２分される領域のうち、他のゲート配線と重なっていな
い領域と接している。さらに配線８９は、活性層３１に
おいて、活性層３１とゲート配線３３が重なっている部
分を間に挟んで２分される領域のうち、他のゲート配線
と重なっていない領域と接している。
【０１１５】配線８７は、活性層３０において、活性層
３０とゲート配線３５が重なっている部分９３を間に挟
んで２分される領域のうち、他のゲート配線と重なって
いない領域９０と接している。さらに配線８７は、活性
層３１において、活性層３１とゲート配線３５が重なっ
ている部分を間に挟んで２分される領域のうち、他のゲ
ート配線と重なっていない領域と接している。さらに配
線８７は、ゲート配線３４と接している。
３０とゲート配線３５が重なっている部分９３を間に挟
んで２分される領域のうち、他のゲート配線と重なって
いない領域９０と接している。さらに配線８７は、活性
層３１において、活性層３１とゲート配線３５が重なっ
ている部分を間に挟んで２分される領域のうち、他のゲ
ート配線と重なっていない領域と接している。さらに配
線８７は、ゲート配線３４と接している。
【０１１６】配線８８は、ゲート配線３５と接してい
る。また配線８８は、活性層３０のうち、活性層３０と
ゲート配線３２とが重なっている部分と、活性層３０と
ゲート配線３４と重なっている部分９４とに挟まれてい
る領域９２と、接している。また配線８８は、活性層３
１のうち、活性層３１とゲート配線３３とが重なってい
る部分と、活性層３１とゲート配線３４と重なっている
部分とに挟まれている領域と、接している。
る。また配線８８は、活性層３０のうち、活性層３０と
ゲート配線３２とが重なっている部分と、活性層３０と
ゲート配線３４と重なっている部分９４とに挟まれてい
る領域９２と、接している。また配線８８は、活性層３
１のうち、活性層３１とゲート配線３３とが重なってい
る部分と、活性層３１とゲート配線３４と重なっている
部分とに挟まれている領域と、接している。
【０１１７】また配線８５は、活性層３１において、活
性層３１とゲート配線３３が重なっている部分を間に挟
んで２分される領域のうち、他のゲート配線と重なって
いない領域と接している。
性層３１とゲート配線３３が重なっている部分を間に挟
んで２分される領域のうち、他のゲート配線と重なって
いない領域と接している。
【０１１８】このように図２（Ｂ）に示す設計で配線８
２〜８９を作製することで、図２（Ｂ）に示したＤフリ
ップフロップ回路を作製することができる。
２〜８９を作製することで、図２（Ｂ）に示したＤフリ
ップフロップ回路を作製することができる。
【０１１９】次に、上述した設計方法を用いた、本発明
の半導体表示装置の受注システムについて、図１２に示
したフローチャートに従って説明する。
の半導体表示装置の受注システムについて、図１２に示
したフローチャートに従って説明する。
【０１２０】まず本実施例では、顧客からの注文により
コントローラの仕様が決定すると、コントローラの設計
に合わせて配線を形成する。上記配線は、各基板のコン
トローラの設計に合わせて形成された異なるマスク（Ａ
−１、Ａ−２、Ａ−３、Ａ−４、Ａ−５）に従って作製
される。そして、該配線に接する下地膜を形成し、次に
コントローラの設計に合わせて下地膜をエッチングし、
該配線の一部を露出させる。
コントローラの仕様が決定すると、コントローラの設計
に合わせて配線を形成する。上記配線は、各基板のコン
トローラの設計に合わせて形成された異なるマスク（Ａ
−１、Ａ−２、Ａ−３、Ａ−４、Ａ−５）に従って作製
される。そして、該配線に接する下地膜を形成し、次に
コントローラの設計に合わせて下地膜をエッチングし、
該配線の一部を露出させる。
【０１２１】次に、全ての基板において共通のマスクＢ
を用いた工程Ｂを行う。全基板共通工程Ｂには、ＴＦＴ
を覆う層間絶縁膜を形成する工程まで全て含まれる。代
表的には、活性層の形成、活性層の結晶化、ゲート絶縁
膜の形成、活性層への不純物の添加、ゲートの形成、層
間絶縁膜の形成等が含まれる。また、例えば液晶表示装
置ならば層間絶縁膜の形成、画素電極の形成、対向基板
との貼り合わせ及び液晶注入の工程等が含まれる。ＯＬ
ＥＤを用いた発光装置ならば、層間絶縁膜の形成、画素
電極の形成、有機発光層の形成、陰極の形成、保護膜の
形成、基板の封止の工程等が含まれる。
を用いた工程Ｂを行う。全基板共通工程Ｂには、ＴＦＴ
を覆う層間絶縁膜を形成する工程まで全て含まれる。代
表的には、活性層の形成、活性層の結晶化、ゲート絶縁
膜の形成、活性層への不純物の添加、ゲートの形成、層
間絶縁膜の形成等が含まれる。また、例えば液晶表示装
置ならば層間絶縁膜の形成、画素電極の形成、対向基板
との貼り合わせ及び液晶注入の工程等が含まれる。ＯＬ
ＥＤを用いた発光装置ならば、層間絶縁膜の形成、画素
電極の形成、有機発光層の形成、陰極の形成、保護膜の
形成、基板の封止の工程等が含まれる。
【０１２２】全基板共通の工程Ｂが終了すると、半導体
表示装置が製品として完成し、顧客へ納入される。
表示装置が製品として完成し、顧客へ納入される。
【０１２３】上記構成により、コントローラの仕様を変
更するときに、予め用意されているＴＦＴまたは論理素
子を接続する配線の設計のみ変更すれば良いので、配線
のパターニング用のマスクと、配線のコンタクトホール
用のマスクの少なくとも２枚変更すれば良い。よって、
コントローラの設計変更に伴うコストを抑えることがで
き、なおかつ様々な仕様のコントローラを作製すること
ができる。
更するときに、予め用意されているＴＦＴまたは論理素
子を接続する配線の設計のみ変更すれば良いので、配線
のパターニング用のマスクと、配線のコンタクトホール
用のマスクの少なくとも２枚変更すれば良い。よって、
コントローラの設計変更に伴うコストを抑えることがで
き、なおかつ様々な仕様のコントローラを作製すること
ができる。
【０１２４】本発明において用いられる駆動回路は、本
実施例で示した構成に限定されない。本実施例は、実施
例１〜３と自由に組み合わせて実施することが可能であ
る。
実施例で示した構成に限定されない。本実施例は、実施
例１〜３と自由に組み合わせて実施することが可能であ
る。
【０１２５】（実施例５）本実施例においては、同一基
板上に、画素部及びコントローラのＴＦＴ（ｎチャネル
型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方
法について詳細に説明する。
板上に、画素部及びコントローラのＴＦＴ（ｎチャネル
型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方
法について詳細に説明する。
【０１２６】まず、図１３（Ａ）に示すように、コーニ
ング社の＃７０５９ガラスや＃１７３７ガラスなどに代
表されるバリウムホウケイ酸ガラス、またはアルミノホ
ウケイ酸ガラスなどのガラスから成る基板５００１上に
酸化シリコン膜、窒化シリコン膜または酸化窒化シリコ
ン膜などの絶縁膜から成る下地膜５００２を形成する。
例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏか
ら作製される酸化窒化シリコン膜５００２ａを１０〜２
００ｎｍ（好ましくは５０〜１００ｎｍ）形成し、同様
にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコ
ン膜５００２ｂを５０〜２００ｎｍ（好ましくは１００
〜１５０ｎｍ）の厚さに積層形成する。本実施例では下
地膜５００２を２層構造として示したが、前記絶縁膜の
単層膜または２層以上積層させた構造として形成しても
良い。
ング社の＃７０５９ガラスや＃１７３７ガラスなどに代
表されるバリウムホウケイ酸ガラス、またはアルミノホ
ウケイ酸ガラスなどのガラスから成る基板５００１上に
酸化シリコン膜、窒化シリコン膜または酸化窒化シリコ
ン膜などの絶縁膜から成る下地膜５００２を形成する。
例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏか
ら作製される酸化窒化シリコン膜５００２ａを１０〜２
００ｎｍ（好ましくは５０〜１００ｎｍ）形成し、同様
にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコ
ン膜５００２ｂを５０〜２００ｎｍ（好ましくは１００
〜１５０ｎｍ）の厚さに積層形成する。本実施例では下
地膜５００２を２層構造として示したが、前記絶縁膜の
単層膜または２層以上積層させた構造として形成しても
良い。
【０１２７】島状半導体層５００３〜５００６は、非晶
質構造を有する半導体膜をレーザー結晶化法や公知の熱
結晶化法を用いて作製した結晶質半導体膜で形成する。
この島状半導体層５００３〜５００６の厚さは２５〜８
０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成す
る。結晶質半導体膜の材料に限定はないが、好ましくは
シリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金
などで形成すると良い。
質構造を有する半導体膜をレーザー結晶化法や公知の熱
結晶化法を用いて作製した結晶質半導体膜で形成する。
この島状半導体層５００３〜５００６の厚さは２５〜８
０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成す
る。結晶質半導体膜の材料に限定はないが、好ましくは
シリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金
などで形成すると良い。
【０１２８】レーザー結晶化法で結晶質半導体膜を作製
する場合は、パルス発振型または連続発光型のエキシマ
レーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用い
る。これらのレーザーを用いる場合には、レーザー発振
器から放射されたレーザー光を光学系で線状に集光し、
半導体膜に照射する方法を用いると良い。結晶化の条件
は実施者が適宣選択するものであるが、エキシマレーザ
ーを用いる場合はパルス発振周波数３００[Hz]とし、レ
ーザーエネルギー密度を１００〜４００[mJ/cm2](代表
的には２００〜３００[mJ/cm2])とする。また、ＹＡＧ
レーザーを用いる場合にはその第２高調波を用いパルス
発振周波数３０〜３００[kHz]とし、レーザーエネルギ
ー密度を３００〜６００[mJ/cm2](代表的には３５０〜
５００[mJ/cm2])とすると良い。そして幅１００〜１０
００[μm]、例えば４００[μm]で線状に集光したレーザ
ー光を基板全面に渡って照射し、この時の線状レーザー
光の重ね合わせ率（オーバーラップ率）を５０〜９０
[％]として行う。
する場合は、パルス発振型または連続発光型のエキシマ
レーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用い
る。これらのレーザーを用いる場合には、レーザー発振
器から放射されたレーザー光を光学系で線状に集光し、
半導体膜に照射する方法を用いると良い。結晶化の条件
は実施者が適宣選択するものであるが、エキシマレーザ
ーを用いる場合はパルス発振周波数３００[Hz]とし、レ
ーザーエネルギー密度を１００〜４００[mJ/cm2](代表
的には２００〜３００[mJ/cm2])とする。また、ＹＡＧ
レーザーを用いる場合にはその第２高調波を用いパルス
発振周波数３０〜３００[kHz]とし、レーザーエネルギ
ー密度を３００〜６００[mJ/cm2](代表的には３５０〜
５００[mJ/cm2])とすると良い。そして幅１００〜１０
００[μm]、例えば４００[μm]で線状に集光したレーザ
ー光を基板全面に渡って照射し、この時の線状レーザー
光の重ね合わせ率（オーバーラップ率）を５０〜９０
[％]として行う。
【０１２９】なおレーザーは、連続発振またはパルス発
振の気体レーザもしくは固体レーザを用いることができ
る。気体レーザーとして、エキシマレーザ、Ａｒレー
ザ、Ｋｒレーザなどがあり、固体レーザとして、ＹＡＧ
レーザ、ＹＶＯ4レーザ、ＹＬＦレーザ、ＹＡｌＯ3レー
ザ、ガラスレーザ、ルビーレーザ、アレキサンドライド
レーザ、Ｔｉ：サファイアレーザなどが挙げられる。固
体レーザーとしては、Ｃｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、
Ｃｏ、Ｔｉ又はＴｍがドーピングされたＹＡＧ、ＹＶＯ
4、ＹＬＦ、ＹＡｌＯ3などの結晶を使ったレーザー等も
使用可能である。当該レーザーの基本波はドーピングす
る材料によって異なり、１μｍ前後の基本波を有するレ
ーザー光が得られる。基本波に対する高調波は、非線形
光学素子を用いることで得ることができる。
振の気体レーザもしくは固体レーザを用いることができ
る。気体レーザーとして、エキシマレーザ、Ａｒレー
ザ、Ｋｒレーザなどがあり、固体レーザとして、ＹＡＧ
レーザ、ＹＶＯ4レーザ、ＹＬＦレーザ、ＹＡｌＯ3レー
ザ、ガラスレーザ、ルビーレーザ、アレキサンドライド
レーザ、Ｔｉ：サファイアレーザなどが挙げられる。固
体レーザーとしては、Ｃｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、
Ｃｏ、Ｔｉ又はＴｍがドーピングされたＹＡＧ、ＹＶＯ
4、ＹＬＦ、ＹＡｌＯ3などの結晶を使ったレーザー等も
使用可能である。当該レーザーの基本波はドーピングす
る材料によって異なり、１μｍ前後の基本波を有するレ
ーザー光が得られる。基本波に対する高調波は、非線形
光学素子を用いることで得ることができる。
【０１３０】またさらに、固体レーザーから発せられら
た赤外レーザー光を非線形光学素子でグリーンレーザー
光に変換後、さらに別の非線形光学素子によって得られ
る紫外レーザー光を用いることもできる。
た赤外レーザー光を非線形光学素子でグリーンレーザー
光に変換後、さらに別の非線形光学素子によって得られ
る紫外レーザー光を用いることもできる。
【０１３１】非晶質半導体膜の結晶化に際し、大粒径に
結晶を得るためには、連続発振が可能な固体レーザを用
い、基本波の第２高調波〜第４高調波を適用するのが好
ましい。代表的には、Ｎｄ:ＹＶＯ4レーザー（基本波１
０６４nm）の第２高調波（５３２nm）や第３高調波（３
５５ｎｍ）を適用するのが望ましい。具体的には、出力
１０Ｗの連続発振のＹＶＯ4レーザから射出されたレー
ザ光を非線形光学素子により高調波に変換する。また、
共振器の中にＹＶＯ4結晶と非線形光学素子を入れて、
高調波を射出する方法もある。そして、好ましくは光学
系により照射面にて矩形状または楕円形状のレーザ光に
成形して、被処理体に照射する。このときのエネルギー
密度は０．０１〜１００ＭＷ／ｃｍ2程度（好ましくは
０．１〜１０ＭＷ／ｃｍ2）が必要である。そして、１
０〜２０００ｃｍ／ｓ程度の速度でレーザ光に対して相
対的に半導体膜を移動させて照射する。
結晶を得るためには、連続発振が可能な固体レーザを用
い、基本波の第２高調波〜第４高調波を適用するのが好
ましい。代表的には、Ｎｄ:ＹＶＯ4レーザー（基本波１
０６４nm）の第２高調波（５３２nm）や第３高調波（３
５５ｎｍ）を適用するのが望ましい。具体的には、出力
１０Ｗの連続発振のＹＶＯ4レーザから射出されたレー
ザ光を非線形光学素子により高調波に変換する。また、
共振器の中にＹＶＯ4結晶と非線形光学素子を入れて、
高調波を射出する方法もある。そして、好ましくは光学
系により照射面にて矩形状または楕円形状のレーザ光に
成形して、被処理体に照射する。このときのエネルギー
密度は０．０１〜１００ＭＷ／ｃｍ2程度（好ましくは
０．１〜１０ＭＷ／ｃｍ2）が必要である。そして、１
０〜２０００ｃｍ／ｓ程度の速度でレーザ光に対して相
対的に半導体膜を移動させて照射する。
【０１３２】次いで、島状半導体層５００３〜５００６
を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜
５００７はプラズマＣＶＤ法またはスパッタ法を用い、
厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で
形成する。本実施例では、１２０ｎｍの厚さで酸化窒化
シリコン膜で形成する。勿論、ゲート絶縁膜はこのよう
な酸化窒化シリコン膜に限定されるものでなく、他のシ
リコンを含む絶縁膜を単層または積層構造として用いて
も良い。例えば、酸化シリコン膜を用いる場合には、プ
ラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicat
e）とＯ2とを混合し、反応圧力４０Ｐａ、基板温度３０
０〜４００℃とし、高周波（１３．５６ＭＨｚ）、電力
密度０．５〜０．８Ｗ／ｃｍ2で放電させて形成するこ
とができる。このようにして作製される酸化シリコン膜
は、その後４００〜５００℃の熱アニールによりゲート
絶縁膜として良好な特性を得ることができる。
を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜
５００７はプラズマＣＶＤ法またはスパッタ法を用い、
厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で
形成する。本実施例では、１２０ｎｍの厚さで酸化窒化
シリコン膜で形成する。勿論、ゲート絶縁膜はこのよう
な酸化窒化シリコン膜に限定されるものでなく、他のシ
リコンを含む絶縁膜を単層または積層構造として用いて
も良い。例えば、酸化シリコン膜を用いる場合には、プ
ラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicat
e）とＯ2とを混合し、反応圧力４０Ｐａ、基板温度３０
０〜４００℃とし、高周波（１３．５６ＭＨｚ）、電力
密度０．５〜０．８Ｗ／ｃｍ2で放電させて形成するこ
とができる。このようにして作製される酸化シリコン膜
は、その後４００〜５００℃の熱アニールによりゲート
絶縁膜として良好な特性を得ることができる。
【０１３３】そして、ゲート絶縁膜５００７上にゲート
を形成するための第１の導電膜５００８と第２の導電膜
５００９とを形成する。本実施例では、第１の導電膜５
００８をＴａで５０〜１００ｎｍの厚さに形成し、第２
の導電膜５００９をＷで１００〜３００ｎｍの厚さに形
成する。
を形成するための第１の導電膜５００８と第２の導電膜
５００９とを形成する。本実施例では、第１の導電膜５
００８をＴａで５０〜１００ｎｍの厚さに形成し、第２
の導電膜５００９をＷで１００〜３００ｎｍの厚さに形
成する。
【０１３４】Ｔａ膜はスパッタ法で、Ｔａのターゲット
をＡｒでスパッタすることにより形成する。この場合、
Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力
を緩和して膜の剥離を防止することができる。また、α
相のＴａ膜の抵抗率は２０μΩｃｍ程度でありゲートに
使用することができるが、β相のＴａ膜の抵抗率は１８
０μΩｃｍ程度でありゲートとするには不向きである。
α相のＴａ膜を形成するために、Ｔａのα相に近い結晶
構造をもつ窒化タンタルを１０〜５０ｎｍ程度の厚さで
Ｔａの下地に形成しておくとα相のＴａ膜を容易に得る
ことができる。
をＡｒでスパッタすることにより形成する。この場合、
Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力
を緩和して膜の剥離を防止することができる。また、α
相のＴａ膜の抵抗率は２０μΩｃｍ程度でありゲートに
使用することができるが、β相のＴａ膜の抵抗率は１８
０μΩｃｍ程度でありゲートとするには不向きである。
α相のＴａ膜を形成するために、Ｔａのα相に近い結晶
構造をもつ窒化タンタルを１０〜５０ｎｍ程度の厚さで
Ｔａの下地に形成しておくとα相のＴａ膜を容易に得る
ことができる。
【０１３５】Ｗ膜を形成する場合には、Ｗをターゲット
としたスパッタ法で形成する。その他に６フッ化タング
ステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することも
できる。いずれにしてもゲートとして使用するためには
低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃ
ｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくす
ることで低抵抗率化を図ることができるが、Ｗ中に酸素
などの不純物元素が多い場合には結晶化が阻害され高抵
抗化する。このことより、スパッタ法による場合、純度
９９．９９または９９．９９９９％のＷターゲットを用
い、さらに成膜時に気相中からの不純物の混入がないよ
うに十分配慮してＷ膜を形成することにより、抵抗率９
〜２０μΩｃｍを実現することができる。
としたスパッタ法で形成する。その他に６フッ化タング
ステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することも
できる。いずれにしてもゲートとして使用するためには
低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃ
ｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくす
ることで低抵抗率化を図ることができるが、Ｗ中に酸素
などの不純物元素が多い場合には結晶化が阻害され高抵
抗化する。このことより、スパッタ法による場合、純度
９９．９９または９９．９９９９％のＷターゲットを用
い、さらに成膜時に気相中からの不純物の混入がないよ
うに十分配慮してＷ膜を形成することにより、抵抗率９
〜２０μΩｃｍを実現することができる。
【０１３６】なお、本実施例では、第１の導電膜５００
８をＴａ、第２の導電膜５００９をＷとしたが、特に限
定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ
から選ばれた元素、または前記元素を主成分とする合金
材料もしくは化合物材料で形成してもよい。また、リン
等の不純物元素をドーピングした多結晶シリコン膜に代
表される半導体膜を用いてもよい。本実施例以外の他の
組み合わせの一例は、第１の導電膜を窒化タンタル（Ｔ
ａＮ）で形成し、第２の導電膜をＷとする組み合わせ、
第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２
の導電膜をＡｌとする組み合わせ、第１の導電膜を窒化
タンタル（ＴａＮ）で形成し、第２の導電膜をＣｕとす
る組み合わせで形成することが好ましい。また、第１の
導電膜及び第２の導電膜としてリン等の不純物元素をド
ーピングした多結晶シリコン膜に代表される半導体膜
や、、ＡｇＰｄＣｕ合金を用いてもよい。
８をＴａ、第２の導電膜５００９をＷとしたが、特に限
定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ
から選ばれた元素、または前記元素を主成分とする合金
材料もしくは化合物材料で形成してもよい。また、リン
等の不純物元素をドーピングした多結晶シリコン膜に代
表される半導体膜を用いてもよい。本実施例以外の他の
組み合わせの一例は、第１の導電膜を窒化タンタル（Ｔ
ａＮ）で形成し、第２の導電膜をＷとする組み合わせ、
第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２
の導電膜をＡｌとする組み合わせ、第１の導電膜を窒化
タンタル（ＴａＮ）で形成し、第２の導電膜をＣｕとす
る組み合わせで形成することが好ましい。また、第１の
導電膜及び第２の導電膜としてリン等の不純物元素をド
ーピングした多結晶シリコン膜に代表される半導体膜
や、、ＡｇＰｄＣｕ合金を用いてもよい。
【０１３７】また、２層構造に限定されず、例えば、タ
ングステン膜、アルミニウムとシリコンの合金（Ａｌ−
Ｓｉ）膜、窒化チタン膜を順次積層した３層構造として
もよい。また、３層構造とする場合、タングステンに代
えて窒化タングステンを用いてもよいし、アルミニウム
とシリコンの合金（Ａｌ−Ｓｉ）膜に代えてアルミニウ
ムとチタンの合金膜（Ａｌ−Ｔｉ）を用いてもよいし、
窒化チタン膜に代えてチタン膜を用いてもよい。
ングステン膜、アルミニウムとシリコンの合金（Ａｌ−
Ｓｉ）膜、窒化チタン膜を順次積層した３層構造として
もよい。また、３層構造とする場合、タングステンに代
えて窒化タングステンを用いてもよいし、アルミニウム
とシリコンの合金（Ａｌ−Ｓｉ）膜に代えてアルミニウ
ムとチタンの合金膜（Ａｌ−Ｔｉ）を用いてもよいし、
窒化チタン膜に代えてチタン膜を用いてもよい。
【０１３８】なお、導電膜の材料によって、適宜最適な
エッチングの方法や、エッチャントの種類を選択するこ
とが重要である。
エッチングの方法や、エッチャントの種類を選択するこ
とが重要である。
【０１３９】次に、レジストによるマスク５０１０を形
成し、電極及び配線を形成するための第１のエッチング
処理を行う。本実施例ではＩＣＰ（Inductively Couple
d Plasma：誘導結合型プラズマ）エッチング法を用い、
エッチング用ガスにＣＦ4とＣｌ2を混合し、１Ｐａの圧
力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨ
ｚ）電力を投入してプラズマを生成して行う。基板側
（試料ステージ）にも１００ＷのＲＦ（１３．５６ＭＨ
ｚ）電力を投入し、実質的に負の自己バイアス電圧を印
加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ
膜とも同程度にエッチングされる。
成し、電極及び配線を形成するための第１のエッチング
処理を行う。本実施例ではＩＣＰ（Inductively Couple
d Plasma：誘導結合型プラズマ）エッチング法を用い、
エッチング用ガスにＣＦ4とＣｌ2を混合し、１Ｐａの圧
力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨ
ｚ）電力を投入してプラズマを生成して行う。基板側
（試料ステージ）にも１００ＷのＲＦ（１３．５６ＭＨ
ｚ）電力を投入し、実質的に負の自己バイアス電圧を印
加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ
膜とも同程度にエッチングされる。
【０１４０】上記エッチング条件では、レジストによる
マスクの形状を適したものとすることにより、基板側に
印加するバイアス電圧の効果により第１の導電層及び第
２の導電層の端部がテーパー形状となる。テーパー部の
角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残
すことなくエッチングするためには、１０〜２０％程度
の割合でエッチング時間を増加させると良い。Ｗ膜に対
する酸化窒化シリコン膜の選択比は２〜４（代表的には
３）であるので、オーバーエッチング処理により、酸化
窒化シリコン膜が露出した面は２０〜５０ｎｍ程度エッ
チングされることになる。こうして、第１のエッチング
処理により第１の導電層と第２の導電層から成る第１の
形状の導電層５０１１〜５０１６（第１の導電層５０１
１ａ〜５０１６ａと第２の導電層５０１１ｂ〜５０１６
ｂ）を形成する。このとき、ゲート絶縁膜５００７にお
いては、第１の形状の導電層５０１１〜５０１６で覆わ
れない領域は２０〜５０ｎｍ程度エッチングされ薄くな
った領域が形成される。（図１３（Ａ））
マスクの形状を適したものとすることにより、基板側に
印加するバイアス電圧の効果により第１の導電層及び第
２の導電層の端部がテーパー形状となる。テーパー部の
角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残
すことなくエッチングするためには、１０〜２０％程度
の割合でエッチング時間を増加させると良い。Ｗ膜に対
する酸化窒化シリコン膜の選択比は２〜４（代表的には
３）であるので、オーバーエッチング処理により、酸化
窒化シリコン膜が露出した面は２０〜５０ｎｍ程度エッ
チングされることになる。こうして、第１のエッチング
処理により第１の導電層と第２の導電層から成る第１の
形状の導電層５０１１〜５０１６（第１の導電層５０１
１ａ〜５０１６ａと第２の導電層５０１１ｂ〜５０１６
ｂ）を形成する。このとき、ゲート絶縁膜５００７にお
いては、第１の形状の導電層５０１１〜５０１６で覆わ
れない領域は２０〜５０ｎｍ程度エッチングされ薄くな
った領域が形成される。（図１３（Ａ））
【０１４１】そして、第１のドーピング処理を行いｎ型
を付与する不純物元素を添加する。（図１３（Ｂ））ド
ーピングの方法はイオンドープ法もしくはイオン注入法
で行えば良い。イオンドープ法の条件はドーズ量を１×
１０13〜５×１０14ａｔｏｍｓ／ｃｍ2とし、加速電圧
を６０〜１００ｋｅＶとして行う。ｎ型を付与する不純
物元素として１５族に属する元素、典型的にはリン
（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン
（Ｐ）を用いる。この場合、導電層５０１１〜５０１５
がｎ型を付与する不純物元素に対するマスクとなり、自
己整合的に第１の不純物領域５０１７〜５０２５が形成
される。第１の不純物領域５０１７〜５０２５には１×
１０20〜１×１０21ａｔｏｍｓ／ｃｍ3の濃度範囲でｎ
型を付与する不純物元素を添加する。
を付与する不純物元素を添加する。（図１３（Ｂ））ド
ーピングの方法はイオンドープ法もしくはイオン注入法
で行えば良い。イオンドープ法の条件はドーズ量を１×
１０13〜５×１０14ａｔｏｍｓ／ｃｍ2とし、加速電圧
を６０〜１００ｋｅＶとして行う。ｎ型を付与する不純
物元素として１５族に属する元素、典型的にはリン
（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン
（Ｐ）を用いる。この場合、導電層５０１１〜５０１５
がｎ型を付与する不純物元素に対するマスクとなり、自
己整合的に第１の不純物領域５０１７〜５０２５が形成
される。第１の不純物領域５０１７〜５０２５には１×
１０20〜１×１０21ａｔｏｍｓ／ｃｍ3の濃度範囲でｎ
型を付与する不純物元素を添加する。
【０１４２】次に、図１３（Ｃ）に示すように第２のエ
ッチング処理を行う。同様にＩＣＰエッチング法を用
い、エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、
１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ(１
３．５６ＭＨｚ)電力を供給し、プラズマを生成して行
う。基板側（試料ステージ）には５０ＷのＲＦ(１３．
５６ＭＨｚ)電力を投入し、第１のエッチング処理に比
べ低い自己バイアス電圧を印加する。このような条件に
よりＷ膜を異方性エッチングし、かつ、それより遅いエ
ッチング速度で第１の導電層であるＴａを異方性エッチ
ングして第２の形状の導電層５０２６〜５０３１（第１
の導電層５０２６ａ〜５０３１ａと第２の導電層５０２
６ｂ〜５０３１ｂ）を形成する。このとき、ゲート絶縁
膜５００７においては、第２の形状の導電層５０２６〜
５０３１で覆われない領域はさらに２０〜５０ｎｍ程度
エッチングされ薄くなった領域が形成される。
ッチング処理を行う。同様にＩＣＰエッチング法を用
い、エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、
１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ(１
３．５６ＭＨｚ)電力を供給し、プラズマを生成して行
う。基板側（試料ステージ）には５０ＷのＲＦ(１３．
５６ＭＨｚ)電力を投入し、第１のエッチング処理に比
べ低い自己バイアス電圧を印加する。このような条件に
よりＷ膜を異方性エッチングし、かつ、それより遅いエ
ッチング速度で第１の導電層であるＴａを異方性エッチ
ングして第２の形状の導電層５０２６〜５０３１（第１
の導電層５０２６ａ〜５０３１ａと第２の導電層５０２
６ｂ〜５０３１ｂ）を形成する。このとき、ゲート絶縁
膜５００７においては、第２の形状の導電層５０２６〜
５０３１で覆われない領域はさらに２０〜５０ｎｍ程度
エッチングされ薄くなった領域が形成される。
【０１４３】Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスに
よるエッチング反応は、生成されるラジカルまたはイオ
ン種と反応生成物の蒸気圧から推測することができる。
ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗ
のフッ化物であるＷＦ6が極端に高く、その他のＷＣ
ｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、Ｃ
Ｆ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチン
グされる。しかし、この混合ガスに適量のＯ2を添加す
るとＣＦ4とＯ2が反応してＣＯとＦになり、Ｆラジカル
またはＦイオンが多量に発生する。その結果、フッ化物
の蒸気圧が高いＷ膜のエッチング速度が増大する。一
方、ＴａはＦが増大しても相対的にエッチング速度の増
加は少ない。また、ＴａはＷに比較して酸化されやすい
ので、Ｏ2を添加することでＴａの表面が酸化される。
Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴ
ａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ
膜とのエッチング速度に差を作ることが可能となりＷ膜
のエッチング速度をＴａ膜よりも大きくすることが可能
となる。
よるエッチング反応は、生成されるラジカルまたはイオ
ン種と反応生成物の蒸気圧から推測することができる。
ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗ
のフッ化物であるＷＦ6が極端に高く、その他のＷＣ
ｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、Ｃ
Ｆ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチン
グされる。しかし、この混合ガスに適量のＯ2を添加す
るとＣＦ4とＯ2が反応してＣＯとＦになり、Ｆラジカル
またはＦイオンが多量に発生する。その結果、フッ化物
の蒸気圧が高いＷ膜のエッチング速度が増大する。一
方、ＴａはＦが増大しても相対的にエッチング速度の増
加は少ない。また、ＴａはＷに比較して酸化されやすい
ので、Ｏ2を添加することでＴａの表面が酸化される。
Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴ
ａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ
膜とのエッチング速度に差を作ることが可能となりＷ膜
のエッチング速度をＴａ膜よりも大きくすることが可能
となる。
【０１４４】そして、図１４（Ａ）に示すように第２の
ドーピング処理を行う。この場合、第１のドーピング処
理よりもドーズ量を下げて高い加速電圧の条件としてｎ
型を付与する不純物元素をドーピングする。例えば、加
速電圧を７０〜１２０ｋｅＶとし、１×１０13ａｔｏｍ
ｓ／ｃｍ2のドーズ量で行い、図１３（Ｂ）で島状半導
体層に形成された第１の不純物領域の内側に新たな不純
物領域を形成する。ドーピングは、第２の形状の導電層
５０２６〜５０３０を不純物元素に対するマスクとして
用い、第２の導電層５０２６ａ〜５０３０ａの下側の領
域にも不純物元素が添加されるようにドーピングする。
こうして、第２の導電層５０２６ａ〜５０３０ａと重な
る第３の不純物領域５０３２〜５０４１と、第１の不純
物領域と第３の不純物領域との間の第２の不純物領域５
０４２〜５０５１とを形成する。ｎ型を付与する不純物
元素は、第２の不純物領域で１×１０17〜１×１０19ａ
ｔｏｍｓ／ｃｍ3の濃度となるようにし、第３の不純物
領域で１×１０16〜１×１０18ａｔｏｍｓ／ｃｍ3の濃
度となるようにする。
ドーピング処理を行う。この場合、第１のドーピング処
理よりもドーズ量を下げて高い加速電圧の条件としてｎ
型を付与する不純物元素をドーピングする。例えば、加
速電圧を７０〜１２０ｋｅＶとし、１×１０13ａｔｏｍ
ｓ／ｃｍ2のドーズ量で行い、図１３（Ｂ）で島状半導
体層に形成された第１の不純物領域の内側に新たな不純
物領域を形成する。ドーピングは、第２の形状の導電層
５０２６〜５０３０を不純物元素に対するマスクとして
用い、第２の導電層５０２６ａ〜５０３０ａの下側の領
域にも不純物元素が添加されるようにドーピングする。
こうして、第２の導電層５０２６ａ〜５０３０ａと重な
る第３の不純物領域５０３２〜５０４１と、第１の不純
物領域と第３の不純物領域との間の第２の不純物領域５
０４２〜５０５１とを形成する。ｎ型を付与する不純物
元素は、第２の不純物領域で１×１０17〜１×１０19ａ
ｔｏｍｓ／ｃｍ3の濃度となるようにし、第３の不純物
領域で１×１０16〜１×１０18ａｔｏｍｓ／ｃｍ3の濃
度となるようにする。
【０１４５】そして、図１４（Ｂ）に示すように、ｐチ
ャネル型ＴＦＴを形成する島状半導体層５００４〜５０
０６に第1の導電型とは逆の導電型の第４の不純物領域
５０５２〜５０７４を形成する。第２の導電層５０２７
ｂ〜５０３０ｂを不純物元素に対するマスクとして用
い、自己整合的に不純物領域を形成する。このとき、ｎ
チャネル型ＴＦＴを形成する島状半導体層５００３及び
配線部５０３１はレジストマスク５２００で全面を被覆
しておく。不純物領域５０５２〜５０７４にはそれぞれ
異なる濃度でリンが添加されているが、ジボラン（Ｂ2
Ｈ6）を用いたイオンドープ法で形成し、そのいずれの
領域においても不純物濃度を２×１０20〜２×１０21ａ
ｔｏｍｓ／ｃｍ3となるようにする。
ャネル型ＴＦＴを形成する島状半導体層５００４〜５０
０６に第1の導電型とは逆の導電型の第４の不純物領域
５０５２〜５０７４を形成する。第２の導電層５０２７
ｂ〜５０３０ｂを不純物元素に対するマスクとして用
い、自己整合的に不純物領域を形成する。このとき、ｎ
チャネル型ＴＦＴを形成する島状半導体層５００３及び
配線部５０３１はレジストマスク５２００で全面を被覆
しておく。不純物領域５０５２〜５０７４にはそれぞれ
異なる濃度でリンが添加されているが、ジボラン（Ｂ2
Ｈ6）を用いたイオンドープ法で形成し、そのいずれの
領域においても不純物濃度を２×１０20〜２×１０21ａ
ｔｏｍｓ／ｃｍ3となるようにする。
【０１４６】以上までの工程でそれぞれの島状半導体層
に不純物領域が形成される。島状半導体層と重なる第２
の導電層５０２６〜５０３０がゲートとして機能する。
また、５０３１は島状の信号線として機能する。
に不純物領域が形成される。島状半導体層と重なる第２
の導電層５０２６〜５０３０がゲートとして機能する。
また、５０３１は島状の信号線として機能する。
【０１４７】こうして導電型の制御を目的として図１４
（Ｃ）に示すように、それぞれの島状半導体層に添加さ
れた不純物元素を活性化する工程を行う。この工程はフ
ァーネスアニール炉を用いる熱アニール法で行う。その
他に、レーザーアニール法、またはラピッドサーマルア
ニール法（ＲＴＡ法）を適用することができる。熱アニ
ール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１
ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的
には５００〜６００℃で行うものであり、本実施例では
５００℃で４時間の熱処理を行う。ただし、５０２６〜
５０３１に用いた配線材料が熱に弱い場合には、配線等
を保護するため層間絶縁膜（シリコンを主成分とする）
を形成した後で活性化を行うことが好ましい。
（Ｃ）に示すように、それぞれの島状半導体層に添加さ
れた不純物元素を活性化する工程を行う。この工程はフ
ァーネスアニール炉を用いる熱アニール法で行う。その
他に、レーザーアニール法、またはラピッドサーマルア
ニール法（ＲＴＡ法）を適用することができる。熱アニ
ール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１
ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的
には５００〜６００℃で行うものであり、本実施例では
５００℃で４時間の熱処理を行う。ただし、５０２６〜
５０３１に用いた配線材料が熱に弱い場合には、配線等
を保護するため層間絶縁膜（シリコンを主成分とする）
を形成した後で活性化を行うことが好ましい。
【０１４８】レーザーアニール法を用いる場合、結晶化
の際に用いたレーザーを使用することが可能である。活
性化の場合は、移動速度は結晶化と同じにし、０．０１
〜１００ＭＷ／ｃｍ2程度（好ましくは０．０１〜１０
ＭＷ／ｃｍ2）のエネルギー密度が必要となる。
の際に用いたレーザーを使用することが可能である。活
性化の場合は、移動速度は結晶化と同じにし、０．０１
〜１００ＭＷ／ｃｍ2程度（好ましくは０．０１〜１０
ＭＷ／ｃｍ2）のエネルギー密度が必要となる。
【０１４９】さらに、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行
い、島状半導体層を水素化する工程を行う。この工程は
熱的に励起された水素により半導体層のダングリングボ
ンドを終端する工程である。水素化の他の手段として、
プラズマ水素化（プラズマにより励起された水素を用い
る）を行っても良い。
中で、３００〜４５０℃で１〜１２時間の熱処理を行
い、島状半導体層を水素化する工程を行う。この工程は
熱的に励起された水素により半導体層のダングリングボ
ンドを終端する工程である。水素化の他の手段として、
プラズマ水素化（プラズマにより励起された水素を用い
る）を行っても良い。
【０１５０】次いで、図１５（Ａ）に示すように、第１
の層間絶縁膜５０７５を酸化窒化シリコン膜から１００
〜２００ｎｍの厚さで形成し、その上に有機絶縁物材料
から成る第２の層間絶縁膜５０７６を形成する。第２の
層間絶縁膜５０７６としては、有機樹脂を材料とする膜
を用い、その有機樹脂としてはポリイミド、ポリアミ
ド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用
することが出来る。特に、第２の層間絶縁膜５０７６は
平坦化の意味合いが強いので、平坦性に優れたアクリル
が好ましい。本実施例ではＴＦＴによって形成される段
差を十分に平坦化しうる膜厚でアクリル膜を形成する。
好ましくは１〜５μm（さらに好ましくは２〜４μm）と
すれば良い。
の層間絶縁膜５０７５を酸化窒化シリコン膜から１００
〜２００ｎｍの厚さで形成し、その上に有機絶縁物材料
から成る第２の層間絶縁膜５０７６を形成する。第２の
層間絶縁膜５０７６としては、有機樹脂を材料とする膜
を用い、その有機樹脂としてはポリイミド、ポリアミ
ド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用
することが出来る。特に、第２の層間絶縁膜５０７６は
平坦化の意味合いが強いので、平坦性に優れたアクリル
が好ましい。本実施例ではＴＦＴによって形成される段
差を十分に平坦化しうる膜厚でアクリル膜を形成する。
好ましくは１〜５μm（さらに好ましくは２〜４μm）と
すれば良い。
【０１５１】本実施例では、コントローラの仕様が決定
していなくとも上述の工程まで終了させておくことがで
きる。上記工程は全基板において共通のマスクを用いて
行う。そしてコントローラの仕様が決定した後、コント
ローラの仕様に合わせて、コントローラのＴＦＴが有す
る不純物領域（ソース、ドレイン）、ゲートに接する配
線のレイアウトと、コンタクトホールの位置を基板毎に
決定する。
していなくとも上述の工程まで終了させておくことがで
きる。上記工程は全基板において共通のマスクを用いて
行う。そしてコントローラの仕様が決定した後、コント
ローラの仕様に合わせて、コントローラのＴＦＴが有す
る不純物領域（ソース、ドレイン）、ゲートに接する配
線のレイアウトと、コンタクトホールの位置を基板毎に
決定する。
【０１５２】そして、第１の層間絶縁膜５０７５、第２
の層間絶縁膜５０７６、及びゲート絶縁膜５００７に対
してコンタクトホールを形成し、コントローラの配線５
０７７〜５０７９と、その他のＴＦＴ及び配線に接続さ
れている配線５０８０〜５０８３とを同時に形成する。
の層間絶縁膜５０７６、及びゲート絶縁膜５００７に対
してコンタクトホールを形成し、コントローラの配線５
０７７〜５０７９と、その他のＴＦＴ及び配線に接続さ
れている配線５０８０〜５０８３とを同時に形成する。
【０１５３】コンタクトホールの形成は、ドライエッチ
ングまたはウェットエッチングを用い、ｎ型の不純物領
域５０１７、５０１８またはｐ型の不純物領域５０５２
〜５０７４に達するコンタクトホール、配線５０３１に
達するコンタクトホール、電源線に達するコンタクトホ
ール（図示せず）、及びゲートに達するコンタクトホー
ル（図示せず）をそれぞれ形成する。
ングまたはウェットエッチングを用い、ｎ型の不純物領
域５０１７、５０１８またはｐ型の不純物領域５０５２
〜５０７４に達するコンタクトホール、配線５０３１に
達するコンタクトホール、電源線に達するコンタクトホ
ール（図示せず）、及びゲートに達するコンタクトホー
ル（図示せず）をそれぞれ形成する。
【０１５４】また、配線５０７７〜５０８３として、Ｔ
ｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜を３００
ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続形成した３
層構造の積層膜を所望の形状にパターニングしたものを
用いる。勿論、他の導電膜を用いても良い。
ｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜を３００
ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続形成した３
層構造の積層膜を所望の形状にパターニングしたものを
用いる。勿論、他の導電膜を用いても良い。
【０１５５】配線の形成が終了した後の工程は、全基板
において共通のマスクを用いて行う。
において共通のマスクを用いて行う。
【０１５６】接続配線５０８２に接する画素電極５０８
４をパターニング形成する。本実施例では、画素電極５
０８４としてＩＴＯ膜を１１０ｎｍの厚さに形成し、パ
ターニングを行った。画素電極５０８４を接続配線５０
８２と接して重なるように配置することでコンタクトを
取っている。また、酸化インジウムに２〜２０％の酸化
亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。
この画素電極５０８４がＯＬＥＤの陽極となる。（図１
５（Ａ））
４をパターニング形成する。本実施例では、画素電極５
０８４としてＩＴＯ膜を１１０ｎｍの厚さに形成し、パ
ターニングを行った。画素電極５０８４を接続配線５０
８２と接して重なるように配置することでコンタクトを
取っている。また、酸化インジウムに２〜２０％の酸化
亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。
この画素電極５０８４がＯＬＥＤの陽極となる。（図１
５（Ａ））
【０１５７】次に、図１５（Ｂ）に示すように、珪素を
含む絶縁膜（本実施例では酸化珪素膜）を５００ｎｍの
厚さに形成し、画素電極５０８４に対応する位置に開口
部を形成して第３の層間絶縁膜５０８５を形成する。開
口部を形成する際、ウェットエッチング法を用いること
で容易にテーパー形状の側壁とすることが出来る。開口
部の側壁が十分になだらかでないと段差に起因する有機
発光層の劣化が顕著な問題となってしまう。
含む絶縁膜（本実施例では酸化珪素膜）を５００ｎｍの
厚さに形成し、画素電極５０８４に対応する位置に開口
部を形成して第３の層間絶縁膜５０８５を形成する。開
口部を形成する際、ウェットエッチング法を用いること
で容易にテーパー形状の側壁とすることが出来る。開口
部の側壁が十分になだらかでないと段差に起因する有機
発光層の劣化が顕著な問題となってしまう。
【０１５８】次に、有機発光層５０８６及び陰極（Ｍｇ
Ａｇ電極）５０８７を、真空蒸着法を用いて大気解放し
ないで連続形成する。なお、有機発光層５０８６の膜厚
は８０〜２００ｎｍ（典型的には１００〜１２０ｎ
ｍ）、陰極５０８７の厚さは１８０〜３００ｎｍ（典型
的には２００〜２５０ｎｍ）とすれば良い。
Ａｇ電極）５０８７を、真空蒸着法を用いて大気解放し
ないで連続形成する。なお、有機発光層５０８６の膜厚
は８０〜２００ｎｍ（典型的には１００〜１２０ｎ
ｍ）、陰極５０８７の厚さは１８０〜３００ｎｍ（典型
的には２００〜２５０ｎｍ）とすれば良い。
【０１５９】この工程では、赤色に対応する画素、緑色
に対応する画素および青色に対応する画素に対して順
次、有機発光層および陰極を形成する。但し、有機発光
層は溶液に対する耐性に乏しいためフォトリソグラフィ
技術を用いずに各色個別に形成しなくてはならない。そ
こでメタルマスクを用いて所望の画素以外を隠し、必要
箇所だけ選択的に有機発光層を形成するのが好ましい。
に対応する画素および青色に対応する画素に対して順
次、有機発光層および陰極を形成する。但し、有機発光
層は溶液に対する耐性に乏しいためフォトリソグラフィ
技術を用いずに各色個別に形成しなくてはならない。そ
こでメタルマスクを用いて所望の画素以外を隠し、必要
箇所だけ選択的に有機発光層を形成するのが好ましい。
【０１６０】即ち、まず赤色に対応する画素以外を全て
隠すマスクをセットし、そのマスクを用いて赤色発光の
有機発光層を選択的に形成する。次いで、緑色に対応す
る画素以外を全て隠すマスクをセットし、そのマスクを
用いて緑色発光の有機発光層を選択的に形成する。次い
で、同様に青色に対応する画素以外を全て隠すマスクを
セットし、そのマスクを用いて青色発光の有機発光層を
選択的に形成する。なお、ここでは全て異なるマスクを
用いるように記載しているが、同じマスクを使いまわし
ても構わない。
隠すマスクをセットし、そのマスクを用いて赤色発光の
有機発光層を選択的に形成する。次いで、緑色に対応す
る画素以外を全て隠すマスクをセットし、そのマスクを
用いて緑色発光の有機発光層を選択的に形成する。次い
で、同様に青色に対応する画素以外を全て隠すマスクを
セットし、そのマスクを用いて青色発光の有機発光層を
選択的に形成する。なお、ここでは全て異なるマスクを
用いるように記載しているが、同じマスクを使いまわし
ても構わない。
【０１６１】ここではＲＧＢに対応した３種類のＯＬＥ
Ｄを形成する方式を用いたが、白色発光のＯＬＥＤとカ
ラーフィルタを組み合わせた方式、青色または青緑発光
のＯＬＥＤと蛍光体（蛍光性の色変換層：ＣＣＭ）とを
組み合わせた方式、陰極（対向電極）に透明電極を利用
してＲＧＢに対応したＯＬＥＤを重ねる方式などを用い
ても良い。
Ｄを形成する方式を用いたが、白色発光のＯＬＥＤとカ
ラーフィルタを組み合わせた方式、青色または青緑発光
のＯＬＥＤと蛍光体（蛍光性の色変換層：ＣＣＭ）とを
組み合わせた方式、陰極（対向電極）に透明電極を利用
してＲＧＢに対応したＯＬＥＤを重ねる方式などを用い
ても良い。
【０１６２】なお、有機発光層５０８６としては公知の
材料を用いることが出来る。公知の材料としては、駆動
電圧を考慮すると有機材料を用いるのが好ましい。例え
ば正孔注入層、正孔輸送層、発光層及び電子注入層でな
る４層構造を有機発光層とすれば良い。また、本実施例
ではＯＬＥＤの陰極としてＭｇＡｇ電極を用いた例を示
すが、公知の他の材料であっても良い。
材料を用いることが出来る。公知の材料としては、駆動
電圧を考慮すると有機材料を用いるのが好ましい。例え
ば正孔注入層、正孔輸送層、発光層及び電子注入層でな
る４層構造を有機発光層とすれば良い。また、本実施例
ではＯＬＥＤの陰極としてＭｇＡｇ電極を用いた例を示
すが、公知の他の材料であっても良い。
【０１６３】次に陰極５０８７を形成する。なお本実施
例では陰極５０８７としてＭｇＡｇを用いたが、本発明
はこれに限定されない。陰極５０８７として他の公知の
材料を用いても良い。
例では陰極５０８７としてＭｇＡｇを用いたが、本発明
はこれに限定されない。陰極５０８７として他の公知の
材料を用いても良い。
【０１６４】なお図示しないが、陰極を薄膜化すること
によって、光を上方に取り出すことも可能である。
によって、光を上方に取り出すことも可能である。
【０１６５】次いで、有機発光層及び陰極を覆って保護
電極５０８８を形成する。この保護電極５０８８として
はアルミニウムを主成分とする導電膜を用いれば良い。
保護電極５０８８は有機発光層及び陰極を形成した時と
は異なるマスクを用いて真空蒸着法で形成すれば良い。
また、有機発光層及び陰極を形成した後で大気解放しな
いで連続的に形成することが好ましい。
電極５０８８を形成する。この保護電極５０８８として
はアルミニウムを主成分とする導電膜を用いれば良い。
保護電極５０８８は有機発光層及び陰極を形成した時と
は異なるマスクを用いて真空蒸着法で形成すれば良い。
また、有機発光層及び陰極を形成した後で大気解放しな
いで連続的に形成することが好ましい。
【０１６６】最後に、窒化珪素膜でなるパッシベーショ
ン膜５０８９を３００ｎｍの厚さに形成する。実際には
保護電極５０８８が有機発光層を水分等から保護する役
割を果たすが、さらにパッシベーション膜５０８９を形
成しておくことで、ＯＬＥＤの信頼性をさらに高めるこ
とが出来る。
ン膜５０８９を３００ｎｍの厚さに形成する。実際には
保護電極５０８８が有機発光層を水分等から保護する役
割を果たすが、さらにパッシベーション膜５０８９を形
成しておくことで、ＯＬＥＤの信頼性をさらに高めるこ
とが出来る。
【０１６７】こうして図１５（Ｂ）に示すような構造の
アクティブマトリクス型発光装置が完成する。なお、本
実施例におけるアクティブマトリクス型発光装置の作成
工程においては、回路の構成及び工程の関係上、ゲート
を形成している材料であるＴａ、Ｗによって信号線を形
成し、ソース、ドレイン電極を形成している配線材料で
あるＡｌによって走査線を形成しているが、異なる材料
を用いても良い。
アクティブマトリクス型発光装置が完成する。なお、本
実施例におけるアクティブマトリクス型発光装置の作成
工程においては、回路の構成及び工程の関係上、ゲート
を形成している材料であるＴａ、Ｗによって信号線を形
成し、ソース、ドレイン電極を形成している配線材料で
あるＡｌによって走査線を形成しているが、異なる材料
を用いても良い。
【０１６８】ところで、本実施例のアクティブマトリク
ス基板は、画素部やコントローラだけでなく駆動回路部
にも最適な構造のＴＦＴを配置することにより、非常に
高い信頼性を示し、動作特性も向上しうる。また結晶化
工程においてＮｉ等の金属触媒を添加し、結晶性を高め
ることも可能である。それによって、信号線駆動回路の
駆動周波数を１０ＭＨｚ以上にすることが可能である。
ス基板は、画素部やコントローラだけでなく駆動回路部
にも最適な構造のＴＦＴを配置することにより、非常に
高い信頼性を示し、動作特性も向上しうる。また結晶化
工程においてＮｉ等の金属触媒を添加し、結晶性を高め
ることも可能である。それによって、信号線駆動回路の
駆動周波数を１０ＭＨｚ以上にすることが可能である。
【０１６９】まず、極力動作速度を落とさないようにホ
ットキャリア注入を低減させる構造を有するＴＦＴを、
駆動回路部を形成するＣＭＯＳ回路のｎチャネル型ＴＦ
Ｔとして用いる。なお、ここでいう駆動回路としては、
シフトレジスタ、バッファ、レベルシフタ、線順次駆動
におけるラッチ、点順次駆動におけるトランスミッショ
ンゲートなどが含まれる。
ットキャリア注入を低減させる構造を有するＴＦＴを、
駆動回路部を形成するＣＭＯＳ回路のｎチャネル型ＴＦ
Ｔとして用いる。なお、ここでいう駆動回路としては、
シフトレジスタ、バッファ、レベルシフタ、線順次駆動
におけるラッチ、点順次駆動におけるトランスミッショ
ンゲートなどが含まれる。
【０１７０】本実施例の場合、ｎチャネル型ＴＦＴの活
性層は、ソース領域、ドレイン領域、ＧＯＬＤ領域、Ｌ
ＤＤ領域及びチャネル形成領域を含み、ＧＯＬＤ領域は
ゲート絶縁膜を介してゲートと重なっている。
性層は、ソース領域、ドレイン領域、ＧＯＬＤ領域、Ｌ
ＤＤ領域及びチャネル形成領域を含み、ＧＯＬＤ領域は
ゲート絶縁膜を介してゲートと重なっている。
【０１７１】また、ＣＭＯＳ回路のｐチャネル型ＴＦＴ
は、ホットキャリア注入による劣化が殆ど気にならない
ので、特にＬＤＤ領域を設けなくても良い。勿論、ｎチ
ャネル型ＴＦＴと同様にＬＤＤ領域を設け、ホットキャ
リア対策を講じることも可能である。
は、ホットキャリア注入による劣化が殆ど気にならない
ので、特にＬＤＤ領域を設けなくても良い。勿論、ｎチ
ャネル型ＴＦＴと同様にＬＤＤ領域を設け、ホットキャ
リア対策を講じることも可能である。
【０１７２】その他、駆動回路において、チャネル形成
領域を双方向に電流が流れるようなＣＭＯＳ回路、即
ち、ソース領域とドレイン領域の役割が入れ替わるよう
なＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成
するｎチャネル型ＴＦＴは、チャネル形成領域の両サイ
ドにチャネル形成領域を挟む形でＬＤＤ領域を形成する
ことが好ましい。このような例としては、点順次駆動に
用いられるトランスミッションゲートなどが挙げられ
る。また駆動回路において、オフ電流値を極力低く抑え
る必要のあるＣＭＯＳ回路が用いられる場合、ＣＭＯＳ
回路を形成するｎチャネル型ＴＦＴは、ＬＤＤ領域の一
部がゲート絶縁膜を介してゲートと重なる構成を有して
いることが好ましい。このような例としては、やはり、
点順次駆動に用いられるトランスミッションゲートなど
が挙げられる。
領域を双方向に電流が流れるようなＣＭＯＳ回路、即
ち、ソース領域とドレイン領域の役割が入れ替わるよう
なＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成
するｎチャネル型ＴＦＴは、チャネル形成領域の両サイ
ドにチャネル形成領域を挟む形でＬＤＤ領域を形成する
ことが好ましい。このような例としては、点順次駆動に
用いられるトランスミッションゲートなどが挙げられ
る。また駆動回路において、オフ電流値を極力低く抑え
る必要のあるＣＭＯＳ回路が用いられる場合、ＣＭＯＳ
回路を形成するｎチャネル型ＴＦＴは、ＬＤＤ領域の一
部がゲート絶縁膜を介してゲートと重なる構成を有して
いることが好ましい。このような例としては、やはり、
点順次駆動に用いられるトランスミッションゲートなど
が挙げられる。
【０１７３】なお、実際には図１５（Ｂ）の状態まで完
成したら、さらに外気に曝されないように、気密性が高
く、脱ガスの少ない保護フィルム（ラミネートフィル
ム、紫外線硬化樹脂フィルム等）や透光性のシーリング
材でパッケージング（封入）することが好ましい。その
際、シーリング材の内部を不活性雰囲気にしたり、内部
に吸湿性材料（例えば酸化バリウム）を配置したりする
とＯＬＥＤの信頼性が向上する。
成したら、さらに外気に曝されないように、気密性が高
く、脱ガスの少ない保護フィルム（ラミネートフィル
ム、紫外線硬化樹脂フィルム等）や透光性のシーリング
材でパッケージング（封入）することが好ましい。その
際、シーリング材の内部を不活性雰囲気にしたり、内部
に吸湿性材料（例えば酸化バリウム）を配置したりする
とＯＬＥＤの信頼性が向上する。
【０１７４】また、パッケージング等の処理により気密
性を高めたら、基板上に形成された素子又は回路から引
き回された端子と外部信号端子とを接続するためのコネ
クタ（フレキシブルプリントサーキット：ＦＰＣ）を取
り付けて製品として完成する。
性を高めたら、基板上に形成された素子又は回路から引
き回された端子と外部信号端子とを接続するためのコネ
クタ（フレキシブルプリントサーキット：ＦＰＣ）を取
り付けて製品として完成する。
【０１７５】本実施例は、実施例１〜４と自由に組み合
わせて実施することが可能である。
わせて実施することが可能である。
【０１７６】（実施例６）ＯＬＥＤに用いられる有機発
光材料は低分子系と高分子系に大別される。本発明の発
光装置は、低分子系の有機発光材料でも高分子系の有機
発光材料でも用いることができる。
光材料は低分子系と高分子系に大別される。本発明の発
光装置は、低分子系の有機発光材料でも高分子系の有機
発光材料でも用いることができる。
【０１７７】低分子系の有機発光材料は、蒸着法により
成膜される。したがって積層構造をとりやすく、ホール
輸送層、電子輸送層などの機能が異なる膜を積層するこ
とで高効率化しやすい。もっとホール輸送層、電子輸送
層等が必ずしも明確に存在せず、例えば特願２００１−
０２０８１７号等に記載されているように、混合状態に
なった層が単数乃至複数層存在し、ＯＬＥＤの高寿命
化、高発光効率化が図られていても良い。
成膜される。したがって積層構造をとりやすく、ホール
輸送層、電子輸送層などの機能が異なる膜を積層するこ
とで高効率化しやすい。もっとホール輸送層、電子輸送
層等が必ずしも明確に存在せず、例えば特願２００１−
０２０８１７号等に記載されているように、混合状態に
なった層が単数乃至複数層存在し、ＯＬＥＤの高寿命
化、高発光効率化が図られていても良い。
【０１７８】低分子系の有機発光材料としては、キノリ
ノールを配位子としたアルミニウム錯体Ａｌｑ3、トリ
フェニルアミン誘導体（ＴＰＤ）等が挙げられる。
ノールを配位子としたアルミニウム錯体Ａｌｑ3、トリ
フェニルアミン誘導体（ＴＰＤ）等が挙げられる。
【０１７９】一方、高分子系の有機発光材料は低分子系
に比べて物理的強度が高く、素子の耐久性が高い。また
塗布により成膜することが可能であるので、素子の作製
が比較的容易である。
に比べて物理的強度が高く、素子の耐久性が高い。また
塗布により成膜することが可能であるので、素子の作製
が比較的容易である。
【０１８０】高分子系の有機発光材料を用いた発光素子
の構造は、低分子系の有機発光材料を用いたときと基本
的には同じであり、陰極／有機発光層／陽極となる。し
かし、高分子系の有機発光材料を用いた有機発光層を形
成する際には、低分子系の有機発光材料を用いたときの
ような積層構造を形成させることは難しく、知られてい
る中では２層の積層構造が有名である。具体的には、陰
極／発光層／正孔輸送層／陽極という構造である。な
お、高分子系の有機発光材料を用いた発光素子の場合に
は、陰極材料としてＣａを用いることも可能である。
の構造は、低分子系の有機発光材料を用いたときと基本
的には同じであり、陰極／有機発光層／陽極となる。し
かし、高分子系の有機発光材料を用いた有機発光層を形
成する際には、低分子系の有機発光材料を用いたときの
ような積層構造を形成させることは難しく、知られてい
る中では２層の積層構造が有名である。具体的には、陰
極／発光層／正孔輸送層／陽極という構造である。な
お、高分子系の有機発光材料を用いた発光素子の場合に
は、陰極材料としてＣａを用いることも可能である。
【０１８１】なお、素子の発光色は、発光層を形成する
材料で決まるため、これらを選択することで所望の発光
を示す発光素子を形成することができる。発光層の形成
に用いることができる高分子系の有機発光材料は、ポリ
パラフェニレンビニレン系、ポリパラフェニレン系、ポ
リチオフェン系、ポリフルオレン系が挙げられる。
材料で決まるため、これらを選択することで所望の発光
を示す発光素子を形成することができる。発光層の形成
に用いることができる高分子系の有機発光材料は、ポリ
パラフェニレンビニレン系、ポリパラフェニレン系、ポ
リチオフェン系、ポリフルオレン系が挙げられる。
【０１８２】ポリパラフェニレンビニレン系には、ポリ
（パラフェニレンビニレン） [ＰＰＶ] の誘導体、ポリ
（２，５−ジアルコキシ−１，４−フェニレンビニレ
ン） [ＲＯ−ＰＰＶ]、ポリ（２−（２'−エチル−ヘキ
ソキシ）−５−メトキシ−１，４−フェニレンビニレ
ン）[ＭＥＨ−ＰＰＶ]、ポリ（２−（ジアルコキシフェ
ニル）−１,４−フェニレンビニレン）[ＲＯＰｈ−ＰＰ
Ｖ]等が挙げられる。
（パラフェニレンビニレン） [ＰＰＶ] の誘導体、ポリ
（２，５−ジアルコキシ−１，４−フェニレンビニレ
ン） [ＲＯ−ＰＰＶ]、ポリ（２−（２'−エチル−ヘキ
ソキシ）−５−メトキシ−１，４−フェニレンビニレ
ン）[ＭＥＨ−ＰＰＶ]、ポリ（２−（ジアルコキシフェ
ニル）−１,４−フェニレンビニレン）[ＲＯＰｈ−ＰＰ
Ｖ]等が挙げられる。
【０１８３】ポリパラフェニレン系には、ポリパラフェ
ニレン［ＰＰＰ］の誘導体、ポリ（２，５−ジアルコキ
シ−１，４−フェニレン）[ＲＯ−ＰＰＰ]、ポリ（２，
５−ジヘキソキシ−１，４−フェニレン）等が挙げられ
る。
ニレン［ＰＰＰ］の誘導体、ポリ（２，５−ジアルコキ
シ−１，４−フェニレン）[ＲＯ−ＰＰＰ]、ポリ（２，
５−ジヘキソキシ−１，４−フェニレン）等が挙げられ
る。
【０１８４】ポリチオフェン系には、ポリチオフェン
［ＰＴ］の誘導体、ポリ（３−アルキルチオフェン）
［ＰＡＴ］、ポリ（３−ヘキシルチオフェン）［ＰＨ
Ｔ］、ポリ（３−シクロヘキシルチオフェン）［ＰＣＨ
Ｔ］、ポリ（３−シクロヘキシル−４−メチルチオフェ
ン）［ＰＣＨＭＴ］、ポリ（３，４−ジシクロヘキシル
チオフェン）［ＰＤＣＨＴ］、ポリ［３−（４−オクチ
ルフェニル）−チオフェン］［ＰＯＰＴ］、ポリ［３−
（４−オクチルフェニル）−２，２ビチオフェン］［Ｐ
ＴＯＰＴ］等が挙げられる。
［ＰＴ］の誘導体、ポリ（３−アルキルチオフェン）
［ＰＡＴ］、ポリ（３−ヘキシルチオフェン）［ＰＨ
Ｔ］、ポリ（３−シクロヘキシルチオフェン）［ＰＣＨ
Ｔ］、ポリ（３−シクロヘキシル−４−メチルチオフェ
ン）［ＰＣＨＭＴ］、ポリ（３，４−ジシクロヘキシル
チオフェン）［ＰＤＣＨＴ］、ポリ［３−（４−オクチ
ルフェニル）−チオフェン］［ＰＯＰＴ］、ポリ［３−
（４−オクチルフェニル）−２，２ビチオフェン］［Ｐ
ＴＯＰＴ］等が挙げられる。
【０１８５】ポリフルオレン系には、ポリフルオレン
［ＰＦ］の誘導体、ポリ（９，９−ジアルキルフルオレ
ン）［ＰＤＡＦ］、ポリ（９，９−ジオクチルフルオレ
ン）［ＰＤＯＦ］等が挙げられる。
［ＰＦ］の誘導体、ポリ（９，９−ジアルキルフルオレ
ン）［ＰＤＡＦ］、ポリ（９，９−ジオクチルフルオレ
ン）［ＰＤＯＦ］等が挙げられる。
【０１８６】なお、正孔輸送性の高分子系の有機発光材
料を、陽極と発光性の高分子系有機発光材料の間に挟ん
で形成すると、陽極からの正孔注入性を向上させること
ができる。一般にアクセプター材料と共に水に溶解させ
たものをスピンコート法などで塗布する。また、有機溶
媒には不溶であるため、上述した発光性の有機発光材料
との積層が可能である。
料を、陽極と発光性の高分子系有機発光材料の間に挟ん
で形成すると、陽極からの正孔注入性を向上させること
ができる。一般にアクセプター材料と共に水に溶解させ
たものをスピンコート法などで塗布する。また、有機溶
媒には不溶であるため、上述した発光性の有機発光材料
との積層が可能である。
【０１８７】正孔輸送性の高分子系の有機発光材料とし
ては、ＰＥＤＯＴとアクセプター材料としてのショウノ
ウスルホン酸（ＣＳＡ）の混合物、ポリアニリン［ＰＡ
ＮＩ］とアクセプター材料としてのポリスチレンスルホ
ン酸［ＰＳＳ］の混合物等が挙げられる。
ては、ＰＥＤＯＴとアクセプター材料としてのショウノ
ウスルホン酸（ＣＳＡ）の混合物、ポリアニリン［ＰＡ
ＮＩ］とアクセプター材料としてのポリスチレンスルホ
ン酸［ＰＳＳ］の混合物等が挙げられる。
【０１８８】また、上述した低分子系または高分子系の
有機発光材料の他に、分子数が２０以下、又は連鎖する
分子の長さが１０μm以下で、なおかつ昇華性を有さな
い、所謂中分子系の有機発光材料も用いることが可能で
ある。
有機発光材料の他に、分子数が２０以下、又は連鎖する
分子の長さが１０μm以下で、なおかつ昇華性を有さな
い、所謂中分子系の有機発光材料も用いることが可能で
ある。
【０１８９】なお、本実施例の構成は、実施例１〜実施
例５のいずれの構成とも自由に組み合わせて実施するこ
とが可能である。
例５のいずれの構成とも自由に組み合わせて実施するこ
とが可能である。
【０１９０】（実施例７）本実施例では、本発明のコン
トローラに用いられるＴＦＴの構成について説明する。
図１６に本実施例のｎチャネル型ＴＦＴ７５１とｐチャ
ネル型ＴＦＴ７５２の断面図を示す。
トローラに用いられるＴＦＴの構成について説明する。
図１６に本実施例のｎチャネル型ＴＦＴ７５１とｐチャ
ネル型ＴＦＴ７５２の断面図を示す。
【０１９１】ｎチャネル型ＴＦＴ７５１は、半導体膜７
６０と、第１の電極７６２と、第１の絶縁膜７７０と、
第２の絶縁膜７５１と、第２の電極７６１とを有してい
る。そして、半導体膜７６０は、第１濃度の一導電型不
純物領域７６３と、第２濃度の一導電型不純物領域７６
５と、チャネル形成領域７６４を有している。
６０と、第１の電極７６２と、第１の絶縁膜７７０と、
第２の絶縁膜７５１と、第２の電極７６１とを有してい
る。そして、半導体膜７６０は、第１濃度の一導電型不
純物領域７６３と、第２濃度の一導電型不純物領域７６
５と、チャネル形成領域７６４を有している。
【０１９２】なお本実施例では、第１の絶縁膜７７０は
２つの絶縁膜７７０ａ、７７０ｂを積層した構造を有し
ているが、第１の絶縁膜７７０は単層の絶縁膜であって
も良いし、３層以上の絶縁膜を積層した構造を有してい
ても良い。
２つの絶縁膜７７０ａ、７７０ｂを積層した構造を有し
ているが、第１の絶縁膜７７０は単層の絶縁膜であって
も良いし、３層以上の絶縁膜を積層した構造を有してい
ても良い。
【０１９３】第１の電極７６２とチャネル形成領域７６
４は、それぞれ第１の絶縁膜７７０を間に挟んで重なっ
ている。また、第２の電極７６１と、チャネル形成領域
７６４とは、それぞれ第２の絶縁膜７５１を間に挟んで
重なっている。
４は、それぞれ第１の絶縁膜７７０を間に挟んで重なっ
ている。また、第２の電極７６１と、チャネル形成領域
７６４とは、それぞれ第２の絶縁膜７５１を間に挟んで
重なっている。
【０１９４】ｐチャネル型ＴＦＴ７５２は、半導体膜７
８０と、第１の電極７８２と、第１の絶縁膜７７０と、
第２の絶縁膜７５１と、第２の電極７８１とを有してい
る。そして、半導体膜７８０は、第３濃度の一導電型不
純物領域７８３と、チャネル形成領域７８４を有してい
る。
８０と、第１の電極７８２と、第１の絶縁膜７７０と、
第２の絶縁膜７５１と、第２の電極７８１とを有してい
る。そして、半導体膜７８０は、第３濃度の一導電型不
純物領域７８３と、チャネル形成領域７８４を有してい
る。
【０１９５】第１の電極７８２とチャネル形成領域７８
４とは、それぞれ第１の絶縁膜７７０を間に挟んで重な
っている。第２の電極７８１とチャネル形成領域７８４
とは、それぞれ第２の絶縁膜７５１を間に挟んで重なっ
ている。
４とは、それぞれ第１の絶縁膜７７０を間に挟んで重な
っている。第２の電極７８１とチャネル形成領域７８４
とは、それぞれ第２の絶縁膜７５１を間に挟んで重なっ
ている。
【０１９６】そして本実施例では、図示してはいないが
第１の電極７６２と、第２の電極７６１とは電気的に接
続されている。また、第１の電極７８２と第２の電極７
８１とは電気的に接続されている。なお、本発明はこの
構成に限定されず、第１の電極７６２と、第２の電極７
６１とが電気的に切り離されており、第１の電極７６２
に一定の電圧が印加されていても良い。また第１の電極
７８２と第２の電極７８１とが電気的に切り離され、第
１の電極７８２に一定に電圧が印加されていても良い。
第１の電極７６２と、第２の電極７６１とは電気的に接
続されている。また、第１の電極７８２と第２の電極７
８１とは電気的に接続されている。なお、本発明はこの
構成に限定されず、第１の電極７６２と、第２の電極７
６１とが電気的に切り離されており、第１の電極７６２
に一定の電圧が印加されていても良い。また第１の電極
７８２と第２の電極７８１とが電気的に切り離され、第
１の電極７８２に一定に電圧が印加されていても良い。
【０１９７】第１の電極に一定の電圧を印加すること
で、電極が１つの場合に比べて閾値のばらつきを抑える
ことができ、なおかつオフ電流を抑えることができる。
また、第１の電極と第２の電極に同じ電圧を印加するこ
とで、実質的に半導体膜の膜厚を薄くしたのと同じよう
に空乏層が早く広がるので、サブスレッショルド係数を
小さくすることができ、さらに電界効果移動度を向上さ
せることができる。したがって、電極が１つの場合に比
べてオン電流を大きくすることができる。よって、この
構造のＴＦＴを駆動回路に使用することにより、駆動電
圧を低下させることができる。また、オン電流を大きく
することができるので、ＴＦＴのサイズ（特にチャネル
幅）を小さくすることができる。そのため集積密度を向
上させることができる。
で、電極が１つの場合に比べて閾値のばらつきを抑える
ことができ、なおかつオフ電流を抑えることができる。
また、第１の電極と第２の電極に同じ電圧を印加するこ
とで、実質的に半導体膜の膜厚を薄くしたのと同じよう
に空乏層が早く広がるので、サブスレッショルド係数を
小さくすることができ、さらに電界効果移動度を向上さ
せることができる。したがって、電極が１つの場合に比
べてオン電流を大きくすることができる。よって、この
構造のＴＦＴを駆動回路に使用することにより、駆動電
圧を低下させることができる。また、オン電流を大きく
することができるので、ＴＦＴのサイズ（特にチャネル
幅）を小さくすることができる。そのため集積密度を向
上させることができる。
【０１９８】ｎチャネル型ＴＦＴ７５１、ｐチャネル型
ＴＦＴ７５２は、共に第１層間絶縁膜７７１及び第２層
間絶縁膜７７２に覆われている。本発明では、これらｎ
チャネル型ＴＦＴ７５１、ｐチャネル型ＴＦＴ７５２、
ＴＦＴを覆う第１層間絶縁膜７７１及び第２層間絶縁膜
７７２を、コントローラの仕様が決定する前に作製する
ことができる。
ＴＦＴ７５２は、共に第１層間絶縁膜７７１及び第２層
間絶縁膜７７２に覆われている。本発明では、これらｎ
チャネル型ＴＦＴ７５１、ｐチャネル型ＴＦＴ７５２、
ＴＦＴを覆う第１層間絶縁膜７７１及び第２層間絶縁膜
７７２を、コントローラの仕様が決定する前に作製する
ことができる。
【０１９９】コントローラの仕様が決定すると、該コン
トローラの仕様に従って第１層間絶縁膜７７１、第２層
間絶縁膜７７２及び第２の絶縁膜にコンタクトホールを
形成し、配線７４１〜７４５を形成する。配線７４１〜
７４５はＴＦＴの半導体膜に設けられた不純物領域また
はゲートに接続される。配線の本数及びレイアウトはコ
ントローラの仕様によって異なる。本実施例では、配線
７４１は第１濃度の一導電型不純物領域７６３に、配線
７４２はもう一方の第１濃度の一導電型不純物領域７６
３に接触している。また配線７４３は第３濃度の一導電
型不純物領域７８３に、配線７４５はもう一方の第３濃
度の一導電型不純物領域７８３に接触している。配線７
４４はゲート７８１に接触している。
トローラの仕様に従って第１層間絶縁膜７７１、第２層
間絶縁膜７７２及び第２の絶縁膜にコンタクトホールを
形成し、配線７４１〜７４５を形成する。配線７４１〜
７４５はＴＦＴの半導体膜に設けられた不純物領域また
はゲートに接続される。配線の本数及びレイアウトはコ
ントローラの仕様によって異なる。本実施例では、配線
７４１は第１濃度の一導電型不純物領域７６３に、配線
７４２はもう一方の第１濃度の一導電型不純物領域７６
３に接触している。また配線７４３は第３濃度の一導電
型不純物領域７８３に、配線７４５はもう一方の第３濃
度の一導電型不純物領域７８３に接触している。配線７
４４はゲート７８１に接触している。
【０２００】なお、本実施例は実施例１〜実施例６のい
ずれか一と組み合わせて実施することが可能である。
ずれか一と組み合わせて実施することが可能である。
【０２０１】（実施例８）本実施例では、本発明のコン
トローラに用いられるＴＦＴの構成について説明する。
図１７（Ａ）に本実施例のｎチャネル型ＴＦＴ９３１と
ｐチャネル型ＴＦＴ９３２の上面図を示す。また図１７
（Ｂ）は、図１７（Ａ）の破線Ａ−Ａ’における断面図
であり、図１７（Ｃ）は、図１７（Ａ）の破線Ｂ−Ｂ’
における断面図である。
トローラに用いられるＴＦＴの構成について説明する。
図１７（Ａ）に本実施例のｎチャネル型ＴＦＴ９３１と
ｐチャネル型ＴＦＴ９３２の上面図を示す。また図１７
（Ｂ）は、図１７（Ａ）の破線Ａ−Ａ’における断面図
であり、図１７（Ｃ）は、図１７（Ａ）の破線Ｂ−Ｂ’
における断面図である。
【０２０２】図１７において、ｎチャネル型ＴＦＴ９３
１は、下地となる絶縁膜（以下、下地膜という）９２２
上に、ゲート９０１と、ゲート９０１に接するゲート絶
縁膜９２０と、ゲート絶縁膜９２０に接する活性層とを
有している。そして活性層はチャネル形成領域９０６
と、チャネル形成領域９０６を挟んでいる不純物領域９
０２、９０３と、チャネル形成領域９０６と不純物領域
９０２、９０３との間に形成されているＬＤＤ領域９０
４、９０５とを含んでいる。９０７はチャネル形成領域
９０６を保護するための保護膜である。
１は、下地となる絶縁膜（以下、下地膜という）９２２
上に、ゲート９０１と、ゲート９０１に接するゲート絶
縁膜９２０と、ゲート絶縁膜９２０に接する活性層とを
有している。そして活性層はチャネル形成領域９０６
と、チャネル形成領域９０６を挟んでいる不純物領域９
０２、９０３と、チャネル形成領域９０６と不純物領域
９０２、９０３との間に形成されているＬＤＤ領域９０
４、９０５とを含んでいる。９０７はチャネル形成領域
９０６を保護するための保護膜である。
【０２０３】ｐチャネル型ＴＦＴ９３２は、下地膜９２
２上に、ゲート９１１と、ゲート９１１に接するゲート
絶縁膜９２０と、ゲート絶縁膜９２０に接する活性層と
を有している。そして活性層はチャネル形成領域９１６
と、チャネル形成領域９１６を挟んでいる不純物領域９
１２、９１３とを含んでいる。９１７はチャネル形成領
域９１６を保護するための保護膜である。
２上に、ゲート９１１と、ゲート９１１に接するゲート
絶縁膜９２０と、ゲート絶縁膜９２０に接する活性層と
を有している。そして活性層はチャネル形成領域９１６
と、チャネル形成領域９１６を挟んでいる不純物領域９
１２、９１３とを含んでいる。９１７はチャネル形成領
域９１６を保護するための保護膜である。
【０２０４】ｎチャネル型ＴＦＴ９３１、ｐチャネル型
ＴＦＴ９３２は、共に第１層間絶縁膜９２１に覆われて
いる。本発明では、これらｎチャネル型ＴＦＴ９３１、
ｐチャネル型ＴＦＴ９３２、ＴＦＴを覆う第１層間絶縁
膜９２１を、コントローラの仕様が決定する前に作製す
ることができる。
ＴＦＴ９３２は、共に第１層間絶縁膜９２１に覆われて
いる。本発明では、これらｎチャネル型ＴＦＴ９３１、
ｐチャネル型ＴＦＴ９３２、ＴＦＴを覆う第１層間絶縁
膜９２１を、コントローラの仕様が決定する前に作製す
ることができる。
【０２０５】コントローラの仕様が決定すると、該コン
トローラの仕様に従って第１層間絶縁膜９２１及びゲー
ト絶縁膜９２０にコンタクトホールを形成し、配線９０
８、９０９、９１０、９１９を形成する。配線９０８、
９０９、９１０、９１９はＴＦＴの半導体膜に設けられ
た不純物領域またはゲートに接続される。配線の本数及
びレイアウトはコントローラの仕様によって異なる。本
実施例では、配線９０８は不純物領域９０２に、配線９
０９は不純物領域９０３、９１２に接触している。また
配線９１９は不純物領域９１３に、配線９１０はゲート
９０１に電気的に接続されている。
トローラの仕様に従って第１層間絶縁膜９２１及びゲー
ト絶縁膜９２０にコンタクトホールを形成し、配線９０
８、９０９、９１０、９１９を形成する。配線９０８、
９０９、９１０、９１９はＴＦＴの半導体膜に設けられ
た不純物領域またはゲートに接続される。配線の本数及
びレイアウトはコントローラの仕様によって異なる。本
実施例では、配線９０８は不純物領域９０２に、配線９
０９は不純物領域９０３、９１２に接触している。また
配線９１９は不純物領域９１３に、配線９１０はゲート
９０１に電気的に接続されている。
【０２０６】なお、ゲート絶縁膜９２０又は第１層間絶
縁膜９２１は基板上の全ＴＦＴに共通であっても良い
し、回路又は素子に応じて異ならせても良い。
縁膜９２１は基板上の全ＴＦＴに共通であっても良い
し、回路又は素子に応じて異ならせても良い。
【０２０７】なお本実施例の構成は、実施例１〜６と自
由に組み合わせて実施することが可能である。
由に組み合わせて実施することが可能である。
【０２０８】（実施例９）本実施例では、陰極を画素電
極として用いた画素の構成について説明する。
極として用いた画素の構成について説明する。
【０２０９】本実施例の画素の断面図を図１８に示す。
図１８において、基板３５０１上に設けられたｎチャネ
ル型ＴＦＴ３５０２は公知の方法を用いて作製される。
本実施例ではダブルゲート構造としている。なお、本実
施例ではダブルゲート構造としているが、シングルゲー
ト構造でも構わないし、トリプルゲート構造やそれ以上
のゲートを持つマルチゲート構造でも構わない。また本
実施例では説明を簡便にするために、画素が有するｎチ
ャネル型ＴＦＴと、画素電極に供給する電流を制御して
いるｐチャネル型ＴＦＴのみ図示したが、他のＴＦＴＦ
も図１８に示した構成を参照して作製することが可能で
ある。
図１８において、基板３５０１上に設けられたｎチャネ
ル型ＴＦＴ３５０２は公知の方法を用いて作製される。
本実施例ではダブルゲート構造としている。なお、本実
施例ではダブルゲート構造としているが、シングルゲー
ト構造でも構わないし、トリプルゲート構造やそれ以上
のゲートを持つマルチゲート構造でも構わない。また本
実施例では説明を簡便にするために、画素が有するｎチ
ャネル型ＴＦＴと、画素電極に供給する電流を制御して
いるｐチャネル型ＴＦＴのみ図示したが、他のＴＦＴＦ
も図１８に示した構成を参照して作製することが可能で
ある。
【０２１０】また、ｐチャネル型ＴＦＴ３５０３はｎチ
ャネル型ＴＦＴであり、公知の方法を用いて作製され
る。また、５３８で示される配線は、ｎチャネル型ＴＦ
Ｔ３５０２のゲート５３９aと５３９bを電気的に接続す
る走査線である。
ャネル型ＴＦＴであり、公知の方法を用いて作製され
る。また、５３８で示される配線は、ｎチャネル型ＴＦ
Ｔ３５０２のゲート５３９aと５３９bを電気的に接続す
る走査線である。
【０２１１】本実施例ではｐチャネル型ＴＦＴ３５０３
をシングルゲート構造で図示しているが、複数のＴＦＴ
を直列につなげたマルチゲート構造としても良い。さら
に、複数のＴＦＴを並列につなげて実質的にチャネル形
成領域を複数に分割し、熱の放射を高い効率で行えるよ
うにした構造としても良い。このような構造は熱による
劣化対策として有効である。
をシングルゲート構造で図示しているが、複数のＴＦＴ
を直列につなげたマルチゲート構造としても良い。さら
に、複数のＴＦＴを並列につなげて実質的にチャネル形
成領域を複数に分割し、熱の放射を高い効率で行えるよ
うにした構造としても良い。このような構造は熱による
劣化対策として有効である。
【０２１２】ｎチャネル型ＴＦＴ３５０２及びｐチャネ
ル型ＴＦＴ３５０３の上には第１層間絶縁膜５４１が設
けられ、その上に樹脂絶縁膜でなる第２層間絶縁膜５４
２が形成される。第２層間絶縁膜５４２を用いてＴＦＴ
による段差を平坦化することは非常に重要である。後に
形成される有機発光層は非常に薄いため、段差が存在す
ることによって発光不良を起こす場合がある。従って、
有機発光層をできるだけ平坦面に形成しうるように画素
電極を形成する前に平坦化しておくことが望ましい。
ル型ＴＦＴ３５０３の上には第１層間絶縁膜５４１が設
けられ、その上に樹脂絶縁膜でなる第２層間絶縁膜５４
２が形成される。第２層間絶縁膜５４２を用いてＴＦＴ
による段差を平坦化することは非常に重要である。後に
形成される有機発光層は非常に薄いため、段差が存在す
ることによって発光不良を起こす場合がある。従って、
有機発光層をできるだけ平坦面に形成しうるように画素
電極を形成する前に平坦化しておくことが望ましい。
【０２１３】また、５４３は反射性の高い導電膜でなる
画素電極（発光素子の陰極）であり、ｐチャネル型ＴＦ
Ｔ３５０３のドレイン領域に電気的に接続される。画素
電極５４３としてはアルミニウム合金膜、銅合金膜また
は銀合金膜など低抵抗な導電膜またはそれらの積層膜を
用いることが好ましい。勿論、他の導電膜との積層構造
としても良い。
画素電極（発光素子の陰極）であり、ｐチャネル型ＴＦ
Ｔ３５０３のドレイン領域に電気的に接続される。画素
電極５４３としてはアルミニウム合金膜、銅合金膜また
は銀合金膜など低抵抗な導電膜またはそれらの積層膜を
用いることが好ましい。勿論、他の導電膜との積層構造
としても良い。
【０２１４】また、絶縁膜（好ましくは樹脂）で形成さ
れたバンク５４４a、５４４bにより形成された溝（画素
に相当する）の中に発光層５４５が形成される。なお、
ここでは一画素しか図示していないが、Ｒ（赤）、Ｇ
（緑）、Ｂ（青）の各色に対応した発光層を作り分けて
も良い。発光層とする有機有機発光材料としてはπ共役
ポリマー系材料を用いる。代表的なポリマー系材料とし
ては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリ
ビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系な
どが挙げられる。
れたバンク５４４a、５４４bにより形成された溝（画素
に相当する）の中に発光層５４５が形成される。なお、
ここでは一画素しか図示していないが、Ｒ（赤）、Ｇ
（緑）、Ｂ（青）の各色に対応した発光層を作り分けて
も良い。発光層とする有機有機発光材料としてはπ共役
ポリマー系材料を用いる。代表的なポリマー系材料とし
ては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリ
ビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系な
どが挙げられる。
【０２１５】なお、ＰＰＶ系有機発光材料としては様々
な型のものがあるが、例えば「H. Shenk,H.Becker,O.Ge
lsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers
forLight Emitting Diodes”,Euro Display,Proceeding
s,1999,p.33-37」や特開平１０−９２５７６号公報に記
載されたような材料を用いれば良い。
な型のものがあるが、例えば「H. Shenk,H.Becker,O.Ge
lsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers
forLight Emitting Diodes”,Euro Display,Proceeding
s,1999,p.33-37」や特開平１０−９２５７６号公報に記
載されたような材料を用いれば良い。
【０２１６】具体的な発光層としては、赤色に発光する
発光層にはシアノポリフェニレンビニレン、緑色に発光
する発光層にはポリフェニレンビニレン、青色に発光す
る発光層にはポリフェニレンビニレン若しくはポリアル
キルフェニレンを用いれば良い。膜厚は３０〜１５０ｎ
ｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
発光層にはシアノポリフェニレンビニレン、緑色に発光
する発光層にはポリフェニレンビニレン、青色に発光す
る発光層にはポリフェニレンビニレン若しくはポリアル
キルフェニレンを用いれば良い。膜厚は３０〜１５０ｎ
ｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
【０２１７】但し、以上の例は発光層として用いること
のできる有機発光材料の一例であって、これに限定する
必要はまったくない。発光層、電荷輸送層または電荷注
入層を自由に組み合わせて有機発光層（発光及びそのた
めのキャリアの移動を行わせるための層）を形成すれば
良い。
のできる有機発光材料の一例であって、これに限定する
必要はまったくない。発光層、電荷輸送層または電荷注
入層を自由に組み合わせて有機発光層（発光及びそのた
めのキャリアの移動を行わせるための層）を形成すれば
良い。
【０２１８】例えば、本実施例ではポリマー系材料を発
光層として用いる例を示したが、低分子系有機発光材料
を用いても良い。また、電荷輸送層や電荷注入層として
炭化珪素等の無機材料を用いることも可能である。これ
らの有機発光材料や無機材料は公知の材料を用いること
ができる。
光層として用いる例を示したが、低分子系有機発光材料
を用いても良い。また、電荷輸送層や電荷注入層として
炭化珪素等の無機材料を用いることも可能である。これ
らの有機発光材料や無機材料は公知の材料を用いること
ができる。
【０２１９】本実施例では発光層５４５の上にＰＥＤＯ
Ｔ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）
でなる正孔注入層５４６を設けた積層構造の有機発光層
としている。そして、正孔注入層５４６の上には透明導
電膜でなる陽極５４７が設けられる。本実施例の場合、
発光層５４５で生成された光は上面側に向かって（ＴＦ
Ｔの上方に向かって）放射されるため、陽極は透光性で
なければならない。透明導電膜としては酸化インジウム
と酸化スズとの化合物や酸化インジウムと酸化亜鉛との
化合物を用いることができるが、耐熱性の低い発光層や
正孔注入層を形成した後で形成するため、可能な限り低
温で成膜できるものが好ましい。
Ｔ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）
でなる正孔注入層５４６を設けた積層構造の有機発光層
としている。そして、正孔注入層５４６の上には透明導
電膜でなる陽極５４７が設けられる。本実施例の場合、
発光層５４５で生成された光は上面側に向かって（ＴＦ
Ｔの上方に向かって）放射されるため、陽極は透光性で
なければならない。透明導電膜としては酸化インジウム
と酸化スズとの化合物や酸化インジウムと酸化亜鉛との
化合物を用いることができるが、耐熱性の低い発光層や
正孔注入層を形成した後で形成するため、可能な限り低
温で成膜できるものが好ましい。
【０２２０】陽極５４７まで形成された時点で発光素子
３５０５が完成する。なお、ここでいう発光素子３５０
５は、画素電極（陰極）５４３、発光層５４５、正孔注
入層５４６及び陽極５４７で形成されている。画素電極
５４３は画素の面積にほぼ一致するため、画素全体が発
光素子として機能する。従って、発光の利用効率が非常
に高く、明るい画像表示が可能となる。
３５０５が完成する。なお、ここでいう発光素子３５０
５は、画素電極（陰極）５４３、発光層５４５、正孔注
入層５４６及び陽極５４７で形成されている。画素電極
５４３は画素の面積にほぼ一致するため、画素全体が発
光素子として機能する。従って、発光の利用効率が非常
に高く、明るい画像表示が可能となる。
【０２２１】ところで、本実施例では、陽極５４７の上
にさらに第２パッシベーション膜５４８を設けている。
第２パッシベーション膜５４８としては窒化珪素膜また
は窒化酸化珪素膜が好ましい。この目的は、外部と発光
素子とを遮断することであり、有機発光材料の酸化によ
る劣化を防ぐ意味と、有機発光材料からの脱ガスを抑え
る意味との両方を併せ持つ。これにより発光装置の信頼
性が高められる。
にさらに第２パッシベーション膜５４８を設けている。
第２パッシベーション膜５４８としては窒化珪素膜また
は窒化酸化珪素膜が好ましい。この目的は、外部と発光
素子とを遮断することであり、有機発光材料の酸化によ
る劣化を防ぐ意味と、有機発光材料からの脱ガスを抑え
る意味との両方を併せ持つ。これにより発光装置の信頼
性が高められる。
【０２２２】以上のように本発明の発光装置は図１８の
ような構造の画素からなる画素部を有し、オフ電流値の
十分に低いＴＦＴ３５０２と、ホットキャリア注入に強
いＴＦＴ３５０３とを有する。従って、高い信頼性を有
し、且つ、良好な画像表示が可能な発光装置が得られ
る。
ような構造の画素からなる画素部を有し、オフ電流値の
十分に低いＴＦＴ３５０２と、ホットキャリア注入に強
いＴＦＴ３５０３とを有する。従って、高い信頼性を有
し、且つ、良好な画像表示が可能な発光装置が得られ
る。
【０２２３】なお、本実施例の構成は、実施例１〜６と
自由に組み合わせて実施することが可能である。
自由に組み合わせて実施することが可能である。
【０２２４】（実施例１０）本実施例では、本発明を用
いて発光装置を作製した例について、図１９を用いて説
明する。図１９（Ａ）は発光装置の上面図であり、図１
９（Ｂ）は、図１９（Ａ）のＡ−Ａ’における断面図、
図１９（Ｃ）は図１９（Ａ）のＢ−Ｂ’における断面図
である。
いて発光装置を作製した例について、図１９を用いて説
明する。図１９（Ａ）は発光装置の上面図であり、図１
９（Ｂ）は、図１９（Ａ）のＡ−Ａ’における断面図、
図１９（Ｃ）は図１９（Ａ）のＢ−Ｂ’における断面図
である。
【０２２５】基板４００１上に設けられた画素部４００
２と、信号線駆動回路４００３と、第１及び第２の走査
線駆動回路４００４ａ、ｂと、コントローラ４４０１を
囲むようにして、シール材４００９が設けられている。
また画素部４００２と、信号線駆動回路４００３と、第
１及び第２の走査線駆動回路４００４ａ、ｂと、コント
ローラ４４０１との上にシーリング材４００８が設けら
れている。よって画素部４００２と、信号線駆動回路４
００３と、第１及び第２の走査線駆動回路４００４ａ、
ｂと、コントローラ４４０１とは、基板４００１とシー
ル材４００９とシーリング材４００８とによって、充填
材４２１０で密封されている。
２と、信号線駆動回路４００３と、第１及び第２の走査
線駆動回路４００４ａ、ｂと、コントローラ４４０１を
囲むようにして、シール材４００９が設けられている。
また画素部４００２と、信号線駆動回路４００３と、第
１及び第２の走査線駆動回路４００４ａ、ｂと、コント
ローラ４４０１との上にシーリング材４００８が設けら
れている。よって画素部４００２と、信号線駆動回路４
００３と、第１及び第２の走査線駆動回路４００４ａ、
ｂと、コントローラ４４０１とは、基板４００１とシー
ル材４００９とシーリング材４００８とによって、充填
材４２１０で密封されている。
【０２２６】また基板４００１上に設けられた画素部４
００２と、信号線駆動回路４００３と、第１及び第２の
走査線駆動回路４００４ａ、ｂと、コントローラ４４０
１とは、複数のＴＦＴを有している。図１９（Ｂ）では
代表的に、下地膜４０１０上に形成された、信号線駆動
回路４００３に含まれる駆動ＴＦＴ（但し、ここではｎ
チャネル型ＴＦＴとｐチャネル型ＴＦＴを図示する）４
２０１及び画素部４００２に含まれる電流制御用ＴＦＴ
（ＯＬＥＤへの電流を制御するＴＦＴ）４２０２を図示
した。
００２と、信号線駆動回路４００３と、第１及び第２の
走査線駆動回路４００４ａ、ｂと、コントローラ４４０
１とは、複数のＴＦＴを有している。図１９（Ｂ）では
代表的に、下地膜４０１０上に形成された、信号線駆動
回路４００３に含まれる駆動ＴＦＴ（但し、ここではｎ
チャネル型ＴＦＴとｐチャネル型ＴＦＴを図示する）４
２０１及び画素部４００２に含まれる電流制御用ＴＦＴ
（ＯＬＥＤへの電流を制御するＴＦＴ）４２０２を図示
した。
【０２２７】本実施例では、駆動ＴＦＴ４２０１には公
知の方法で作製されたｐチャネル型ＴＦＴまたはｎチャ
ネル型ＴＦＴが用いられ、電流制御用ＴＦＴ４２０２に
は公知の方法で作製されたｐチャネル型ＴＦＴが用いら
れる。また、画素部４００２には電流制御用ＴＦＴ４２
０２のゲートに接続された保持容量（図示せず）が設け
られる。
知の方法で作製されたｐチャネル型ＴＦＴまたはｎチャ
ネル型ＴＦＴが用いられ、電流制御用ＴＦＴ４２０２に
は公知の方法で作製されたｐチャネル型ＴＦＴが用いら
れる。また、画素部４００２には電流制御用ＴＦＴ４２
０２のゲートに接続された保持容量（図示せず）が設け
られる。
【０２２８】駆動ＴＦＴ４２０１及び電流制御用ＴＦＴ
４２０２上には層間絶縁膜（平坦化膜）４３０１が形成
され、その上に電流制御用ＴＦＴ４２０２のドレインと
電気的に接続する画素電極（陽極）４２０３が形成され
る。画素電極４２０３としては仕事関数の大きい透明導
電膜が用いられる。透明導電膜としては、酸化インジウ
ムと酸化スズとの化合物、酸化インジウムと酸化亜鉛と
の化合物、酸化亜鉛、酸化スズまたは酸化インジウムを
用いることができる。また、前記透明導電膜にガリウム
を添加したものを用いても良い。
４２０２上には層間絶縁膜（平坦化膜）４３０１が形成
され、その上に電流制御用ＴＦＴ４２０２のドレインと
電気的に接続する画素電極（陽極）４２０３が形成され
る。画素電極４２０３としては仕事関数の大きい透明導
電膜が用いられる。透明導電膜としては、酸化インジウ
ムと酸化スズとの化合物、酸化インジウムと酸化亜鉛と
の化合物、酸化亜鉛、酸化スズまたは酸化インジウムを
用いることができる。また、前記透明導電膜にガリウム
を添加したものを用いても良い。
【０２２９】そして、画素電極４２０３の上には絶縁膜
４３０２が形成され、絶縁膜４３０２は画素電極４２０
３の上に開口部が形成されている。この開口部におい
て、画素電極４２０３の上には有機発光層４２０４が形
成される。有機発光層４２０４は公知の有機発光材料ま
たは無機発光材料を用いることができる。また、有機発
光材料には低分子系（モノマー系）材料と高分子系（ポ
リマー系）材料があるがどちらを用いても良い。
４３０２が形成され、絶縁膜４３０２は画素電極４２０
３の上に開口部が形成されている。この開口部におい
て、画素電極４２０３の上には有機発光層４２０４が形
成される。有機発光層４２０４は公知の有機発光材料ま
たは無機発光材料を用いることができる。また、有機発
光材料には低分子系（モノマー系）材料と高分子系（ポ
リマー系）材料があるがどちらを用いても良い。
【０２３０】有機発光層４２０４の形成方法は公知の蒸
着技術もしくは塗布法技術を用いれば良い。また、有機
発光層の構造は正孔注入層、正孔輸送層、発光層、電子
輸送層または電子注入層を自由に組み合わせて積層構造
または単層構造とすれば良い。
着技術もしくは塗布法技術を用いれば良い。また、有機
発光層の構造は正孔注入層、正孔輸送層、発光層、電子
輸送層または電子注入層を自由に組み合わせて積層構造
または単層構造とすれば良い。
【０２３１】有機発光層４２０４の上には遮光性を有す
る導電膜（代表的にはアルミニウム、銅もしくは銀を主
成分とする導電膜またはそれらと他の導電膜との積層
膜）からなる陰極４２０５が形成される。また、陰極４
２０５と有機発光層４２０４の界面に存在する水分や酸
素は極力排除しておくことが望ましい。従って、有機発
光層４２０４を窒素または希ガス雰囲気で形成し、酸素
や水分に触れさせないまま陰極４２０５を形成するとい
った工夫が必要である。本実施例ではマルチチャンバー
方式（クラスターツール方式）の成膜装置を用いること
で上述のような成膜を可能とする。そして陰極４２０５
は所定の電圧が与えられている。
る導電膜（代表的にはアルミニウム、銅もしくは銀を主
成分とする導電膜またはそれらと他の導電膜との積層
膜）からなる陰極４２０５が形成される。また、陰極４
２０５と有機発光層４２０４の界面に存在する水分や酸
素は極力排除しておくことが望ましい。従って、有機発
光層４２０４を窒素または希ガス雰囲気で形成し、酸素
や水分に触れさせないまま陰極４２０５を形成するとい
った工夫が必要である。本実施例ではマルチチャンバー
方式（クラスターツール方式）の成膜装置を用いること
で上述のような成膜を可能とする。そして陰極４２０５
は所定の電圧が与えられている。
【０２３２】以上のようにして、画素電極（陽極）４２
０３、有機発光層４２０４及び陰極４２０５からなるＯ
ＬＥＤ４３０３が形成される。そしてＯＬＥＤ４３０３
を覆うように、絶縁膜４３０２上に保護膜４３０３が形
成されている。保護膜４３０３は、ＯＬＥＤ４３０３に
酸素や水分等が入り込むのを防ぐのに効果的である。
０３、有機発光層４２０４及び陰極４２０５からなるＯ
ＬＥＤ４３０３が形成される。そしてＯＬＥＤ４３０３
を覆うように、絶縁膜４３０２上に保護膜４３０３が形
成されている。保護膜４３０３は、ＯＬＥＤ４３０３に
酸素や水分等が入り込むのを防ぐのに効果的である。
【０２３３】４００５ａは電源供給線に接続された引き
回し配線であり、電流制御用ＴＦＴ４２０２のソース領
域に電気的に接続されている。引き回し配線４００５ａ
はシール材４００９と基板４００１との間を通り、異方
導電性フィルム４３００を介してＦＰＣ４００６が有す
るＦＰＣ用配線４３０１に電気的に接続される。
回し配線であり、電流制御用ＴＦＴ４２０２のソース領
域に電気的に接続されている。引き回し配線４００５ａ
はシール材４００９と基板４００１との間を通り、異方
導電性フィルム４３００を介してＦＰＣ４００６が有す
るＦＰＣ用配線４３０１に電気的に接続される。
【０２３４】シーリング材４００８としては、ガラス
材、金属材（代表的にはステンレス材）、セラミックス
材、プラスチック材（プラスチックフィルムも含む）を
用いることができる。プラスチック材としては、ＦＲＰ
（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌ
ａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）
フィルム、マイラーフィルム、ポリエステルフィルムま
たはアクリル樹脂フィルムを用いることができる。ま
た、アルミニウムホイルをＰＶＦフィルムやマイラーフ
ィルムで挟んだ構造のシートを用いることもできる。
材、金属材（代表的にはステンレス材）、セラミックス
材、プラスチック材（プラスチックフィルムも含む）を
用いることができる。プラスチック材としては、ＦＲＰ
（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌ
ａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）
フィルム、マイラーフィルム、ポリエステルフィルムま
たはアクリル樹脂フィルムを用いることができる。ま
た、アルミニウムホイルをＰＶＦフィルムやマイラーフ
ィルムで挟んだ構造のシートを用いることもできる。
【０２３５】但し、ＯＬＥＤからの光の放射方向がカバ
ー材側に向かう場合にはカバー材は透明でなければなら
ない。その場合には、ガラス板、プラスチック板、ポリ
エステルフィルムまたはアクリルフィルムのような透明
物質を用いる。
ー材側に向かう場合にはカバー材は透明でなければなら
ない。その場合には、ガラス板、プラスチック板、ポリ
エステルフィルムまたはアクリルフィルムのような透明
物質を用いる。
【０２３６】また、充填材４１０３としては窒素やアル
ゴンなどの不活性な気体の他に、紫外線硬化樹脂または
熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルク
ロライド）、アクリル、ポリイミド、エポキシ樹脂、シ
リコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥ
ＶＡ（エチレンビニルアセテート）を用いることができ
る。本実施例では充填材として窒素を用いた。
ゴンなどの不活性な気体の他に、紫外線硬化樹脂または
熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルク
ロライド）、アクリル、ポリイミド、エポキシ樹脂、シ
リコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥ
ＶＡ（エチレンビニルアセテート）を用いることができ
る。本実施例では充填材として窒素を用いた。
【０２３７】また充填材４１０３を吸湿性物質（好まし
くは酸化バリウム）もしくは酸素を吸着しうる物質にさ
らしておくために、シーリング材４００８の基板４００
１側の面に凹部４００７を設けて吸湿性物質または酸素
を吸着しうる物質４２０７を配置する。そして、吸湿性
物質または酸素を吸着しうる物質４２０７が飛び散らな
いように、凹部カバー材４２０８によって吸湿性物質ま
たは酸素を吸着しうる物質４２０７は凹部４００７に保
持されている。なお凹部カバー材４２０８は目の細かい
メッシュ状になっており、空気や水分は通し、吸湿性物
質または酸素を吸着しうる物質４２０７は通さない構成
になっている。吸湿性物質または酸素を吸着しうる物質
４２０７を設けることで、ＯＬＥＤ４３０３の劣化を抑
制できる。
くは酸化バリウム）もしくは酸素を吸着しうる物質にさ
らしておくために、シーリング材４００８の基板４００
１側の面に凹部４００７を設けて吸湿性物質または酸素
を吸着しうる物質４２０７を配置する。そして、吸湿性
物質または酸素を吸着しうる物質４２０７が飛び散らな
いように、凹部カバー材４２０８によって吸湿性物質ま
たは酸素を吸着しうる物質４２０７は凹部４００７に保
持されている。なお凹部カバー材４２０８は目の細かい
メッシュ状になっており、空気や水分は通し、吸湿性物
質または酸素を吸着しうる物質４２０７は通さない構成
になっている。吸湿性物質または酸素を吸着しうる物質
４２０７を設けることで、ＯＬＥＤ４３０３の劣化を抑
制できる。
【０２３８】図１９（Ｃ）に示すように、画素電極４２
０３が形成されると同時に、引き回し配線４００５ａ上
に接するように導電性膜４２０３ａが形成される。
０３が形成されると同時に、引き回し配線４００５ａ上
に接するように導電性膜４２０３ａが形成される。
【０２３９】また、異方導電性フィルム４３００は導電
性フィラー４３００ａを有している。基板４００１とＦ
ＰＣ４００６とを熱圧着することで、基板４００１上の
導電性膜４２０３ａとＦＰＣ４００６上のＦＰＣ用配線
４３０１とが、導電性フィラー４３００ａによって電気
的に接続される。
性フィラー４３００ａを有している。基板４００１とＦ
ＰＣ４００６とを熱圧着することで、基板４００１上の
導電性膜４２０３ａとＦＰＣ４００６上のＦＰＣ用配線
４３０１とが、導電性フィラー４３００ａによって電気
的に接続される。
【０２４０】なお、本実施例は実施例１〜実施例９のい
ずれか一と組み合わせて実施することが可能である。
ずれか一と組み合わせて実施することが可能である。
【０２４１】（実施例１１）本発明の半導体表示装置を
用いた電子機器として、ビデオカメラ、デジタルカメ
ラ、ゴーグル型ディスプレイ（ヘッドマウントディスプ
レイ）、ナビゲーションシステム、音響再生装置（カー
オーディオ、オーディオコンポ等）、ノート型パーソナ
ルコンピュータ、ゲーム機器、携帯情報端末（モバイル
コンピュータ、携帯電話、携帯型ゲーム機または電子書
籍等）、記録媒体を備えた画像再生装置（具体的にはDi
gital Versatile Disc（ＤＶＤ）等の記録媒体を再生
し、その画像を表示しうるディスプレイを備えた装置）
などが挙げられる。それら電子機器の具体例を図２０に
示す。
用いた電子機器として、ビデオカメラ、デジタルカメ
ラ、ゴーグル型ディスプレイ（ヘッドマウントディスプ
レイ）、ナビゲーションシステム、音響再生装置（カー
オーディオ、オーディオコンポ等）、ノート型パーソナ
ルコンピュータ、ゲーム機器、携帯情報端末（モバイル
コンピュータ、携帯電話、携帯型ゲーム機または電子書
籍等）、記録媒体を備えた画像再生装置（具体的にはDi
gital Versatile Disc（ＤＶＤ）等の記録媒体を再生
し、その画像を表示しうるディスプレイを備えた装置）
などが挙げられる。それら電子機器の具体例を図２０に
示す。
【０２４２】図２０（Ａ）は表示装置であり、筐体２０
０１、支持台２００２、表示部２００３、スピーカー部
２００４、ビデオ入力端子２００５等を含む。本発明の
半導体表示装置は表示部２００３に用いることができ
る。半導体表示装置は自発光型であるためバックライト
が必要なく、液晶ディスプレイよりも薄い表示部とする
ことができる。なお、発光素子表示装置は、パソコン
用、ＴＶ放送受信用、広告表示用などの全ての情報表示
用表示装置が含まれる。
０１、支持台２００２、表示部２００３、スピーカー部
２００４、ビデオ入力端子２００５等を含む。本発明の
半導体表示装置は表示部２００３に用いることができ
る。半導体表示装置は自発光型であるためバックライト
が必要なく、液晶ディスプレイよりも薄い表示部とする
ことができる。なお、発光素子表示装置は、パソコン
用、ＴＶ放送受信用、広告表示用などの全ての情報表示
用表示装置が含まれる。
【０２４３】図２０（Ｂ）はデジタルスチルカメラであ
り、本体２１０１、表示部２１０２、受像部２１０３、
操作キー２１０４、外部接続ポート２１０５、シャッタ
ー２１０６等を含む。本発明の半導体表示装置を表示部
２１０２に用いることで、本発明のデジタルスチルカメ
ラが完成する。
り、本体２１０１、表示部２１０２、受像部２１０３、
操作キー２１０４、外部接続ポート２１０５、シャッタ
ー２１０６等を含む。本発明の半導体表示装置を表示部
２１０２に用いることで、本発明のデジタルスチルカメ
ラが完成する。
【０２４４】図２０（Ｃ）はノート型パーソナルコンピ
ュータであり、本体２２０１、筐体２２０２、表示部２
２０３、キーボード２２０４、外部接続ポート２２０
５、ポインティングマウス２２０６等を含む。本発明の
半導体表示装置を表示部２２０３に用いることで、本発
明のノート型パーソナルコンピュータが完成する。
ュータであり、本体２２０１、筐体２２０２、表示部２
２０３、キーボード２２０４、外部接続ポート２２０
５、ポインティングマウス２２０６等を含む。本発明の
半導体表示装置を表示部２２０３に用いることで、本発
明のノート型パーソナルコンピュータが完成する。
【０２４５】図２０（Ｄ）はモバイルコンピュータであ
り、本体２３０１、表示部２３０２、スイッチ２３０
３、操作キー２３０４、赤外線ポート２３０５等を含
む。本発明の半導体表示装置を表示部２３０２に用いる
ことで、本発明のモバイルコンピュータが完成する。
り、本体２３０１、表示部２３０２、スイッチ２３０
３、操作キー２３０４、赤外線ポート２３０５等を含
む。本発明の半導体表示装置を表示部２３０２に用いる
ことで、本発明のモバイルコンピュータが完成する。
【０２４６】図２０（Ｅ）は記録媒体を備えた携帯型の
画像再生装置（具体的にはＤＶＤ再生装置）であり、本
体２４０１、筐体２４０２、表示部Ａ２４０３、表示部
Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０
５、操作キー２４０６、スピーカー部２４０７等を含
む。表示部Ａ２４０３は主として画像情報を表示し、表
示部Ｂ２４０４は主として文字情報を表示する。なお、
記録媒体を備えた画像再生装置には家庭用ゲーム機器な
ども含まれる。本発明の半導体表示装置を表示部Ａ、Ｂ
２４０３、２４０４に用いることで、本発明の画像再生
装置が完成する。
画像再生装置（具体的にはＤＶＤ再生装置）であり、本
体２４０１、筐体２４０２、表示部Ａ２４０３、表示部
Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０
５、操作キー２４０６、スピーカー部２４０７等を含
む。表示部Ａ２４０３は主として画像情報を表示し、表
示部Ｂ２４０４は主として文字情報を表示する。なお、
記録媒体を備えた画像再生装置には家庭用ゲーム機器な
ども含まれる。本発明の半導体表示装置を表示部Ａ、Ｂ
２４０３、２４０４に用いることで、本発明の画像再生
装置が完成する。
【０２４７】図２０（Ｆ）はゴーグル型ディスプレイ
（ヘッドマウントディスプレイ）であり、本体２５０
１、表示部２５０２、アーム部２５０３を含む。本発明
の半導体表示装置を表示部２５０２に用いることで、本
発明のゴーグル型ディスプレイが完成する。
（ヘッドマウントディスプレイ）であり、本体２５０
１、表示部２５０２、アーム部２５０３を含む。本発明
の半導体表示装置を表示部２５０２に用いることで、本
発明のゴーグル型ディスプレイが完成する。
【０２４８】図２０（Ｇ）はビデオカメラであり、本体
２６０１、表示部２６０２、筐体２６０３、外部接続ポ
ート２６０４、リモコン受信部２６０５、受像部２６０
６、バッテリー２６０７、音声入力部２６０８、操作キ
ー２６０９等を含む。本発明の半導体表示装置を表示部
２６０２に用いることで、本発明のビデオカメラが完成
する。
２６０１、表示部２６０２、筐体２６０３、外部接続ポ
ート２６０４、リモコン受信部２６０５、受像部２６０
６、バッテリー２６０７、音声入力部２６０８、操作キ
ー２６０９等を含む。本発明の半導体表示装置を表示部
２６０２に用いることで、本発明のビデオカメラが完成
する。
【０２４９】ここで図２０（Ｈ）は携帯電話であり、本
体２７０１、筐体２７０２、表示部２７０３、音声入力
部２７０４、音声出力部２７０５、操作キー２７０６、
外部接続ポート２７０７、アンテナ２７０８等を含む。
なお、表示部２７０３は黒色の背景に白色の文字を表示
することで携帯電話の消費電流を抑えることができる。
本発明の半導体表示装置を表示部２７０３に用いること
で、本発明の携帯電話が完成する。
体２７０１、筐体２７０２、表示部２７０３、音声入力
部２７０４、音声出力部２７０５、操作キー２７０６、
外部接続ポート２７０７、アンテナ２７０８等を含む。
なお、表示部２７０３は黒色の背景に白色の文字を表示
することで携帯電話の消費電流を抑えることができる。
本発明の半導体表示装置を表示部２７０３に用いること
で、本発明の携帯電話が完成する。
【０２５０】なお、将来的に有機発光材料の発光輝度が
高くなれば、発光装置から出力した画像情報を含む光を
レンズ等で拡大投影してフロント型若しくはリア型のプ
ロジェクターに用いることも可能となる。
高くなれば、発光装置から出力した画像情報を含む光を
レンズ等で拡大投影してフロント型若しくはリア型のプ
ロジェクターに用いることも可能となる。
【０２５１】また本発明のコントローラを信号制御回路
等に用いることで、本発明の電子機器を完成させるよう
にしても良い。
等に用いることで、本発明の電子機器を完成させるよう
にしても良い。
【０２５２】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器に用いることが可能であ
る。また、本実施例の電子機器は実施例１〜１０に示し
たいずれの構成の発光装置を用いても良い。
く、あらゆる分野の電子機器に用いることが可能であ
る。また、本実施例の電子機器は実施例１〜１０に示し
たいずれの構成の発光装置を用いても良い。
【発明の効果】本発明はASICの様にＴＦＴを用いたコン
トローラを設計することで、コントローラの仕様を変更
するときに、予め用意されているＴＦＴまたは論理素子
を接続する配線の設計のみ変更すれば良いので、配線の
パターニング用のマスクと、配線のコンタクトホール用
のマスクの少なくとも２枚変更すれば良い。よって、コ
ントローラの設計変更に伴うコストを抑えることがで
き、なおかつ様々な仕様のコントローラを作製すること
ができる。
トローラを設計することで、コントローラの仕様を変更
するときに、予め用意されているＴＦＴまたは論理素子
を接続する配線の設計のみ変更すれば良いので、配線の
パターニング用のマスクと、配線のコンタクトホール用
のマスクの少なくとも２枚変更すれば良い。よって、コ
ントローラの設計変更に伴うコストを抑えることがで
き、なおかつ様々な仕様のコントローラを作製すること
ができる。
【図１】 本発明の基本セル及びＤフリップフロップ
の回路図。
の回路図。
【図２】 本発明の基本セル及びＤフリップフロップ
の上面図。
の上面図。
【図３】 本発明の受注システムの流れを示すフロー
チャート。
チャート。
【図４】 図１の基本セルをもちいて形成されたＮＡ
ＮＤの回路図。
ＮＤの回路図。
【図５】 図１の基本セルをもちいて形成されたＮＡ
ＮＤの上面図。
ＮＤの上面図。
【図６】 図１の基本セルをもちいて形成されたＮＯ
Ｒの回路図。
Ｒの回路図。
【図７】 図１の基本セルをもちいて形成されたＮＯ
Ｒの上面図。
Ｒの上面図。
【図８】 本発明の発光装置のブロック図。
【図９】 本発明の発光装置の駆動回路ブロック図。
【図１０】 本発明の発光装置の駆動回路ブロック図。
【図１１】 図１の基本セルを用いて形成されたＤフリ
ップフロップの上面図。
ップフロップの上面図。
【図１２】 本発明の受注システムの流れを示すフロー
チャート。
チャート。
【図１３】 本発明の発光装置の作製方法を示す図。
【図１４】 本発明の発光装置の作製方法を示す図。
【図１５】 本発明の発光装置の作製方法を示す図。
【図１６】 本発明のコントローラに用いられるＴＦＴ
の断面図。
の断面図。
【図１７】 本発明のコントローラに用いられるＴＦＴ
の上面図及び断面図。
の上面図及び断面図。
【図１８】 本発明の発光装置の断面図。
【図１９】 本発明の発光装置の外観図及び断面図。
【図２０】 本発明の半導体表示装置を用いた電子機器
の図。
の図。
【図２１】 本発明のコントローラに用いられるＴＦＴ
の断面図。
の断面図。
フロントページの続き
Ｆターム(参考） 2H092 GA59 JA25 JB21 JB56 KA04
MA01 NA12 NA25 PA06
5F064 AA03 BB05 BB06 BB13 BB14
BB15 BB18 BB19 BB30 BB40
CC12 CC30 DD05 FF01 FF04
FF48 FF52 GG10 HH06
5F110 AA30 BB02 BB03 BB04 BB06
BB07 BB08 CC02 DD02 DD13
DD14 DD15 DD17 EE01 EE02
EE03 EE04 EE06 EE09 EE14
EE15 EE23 EE44 EE45 FF02
FF04 FF09 FF28 FF30 GG01
GG02 GG13 GG25 HJ01 HJ04
HJ12 HJ13 HJ23 HL04 HL06
HL12 HL23 HM15 NN03 NN04
NN22 NN23 NN27 PP01 PP03
PP04 PP05 PP06 QQ04 QQ11
QQ19 QQ24 QQ25
Claims (5)
- 【請求項１】コントローラを有する半導体表示装置の受
注システムであって、 複数のＴＦＴを予め形成しておき、 顧客からの注文により定められたコントローラの仕様に
従って、前記複数のＴＦＴのうち幾つかのＴＦＴのソー
ス、ドレインまたはゲートを配線で接続することで複数
の論理素子を形成し、 前記複数の論理素子を用いて前記コントローラを形成す
ることを特徴とする半導体表示装置の受注システム。 - 【請求項２】コントローラを有する半導体表示装置の受
注システムであって、 ソース、ドレイン及びゲートのいずれかが互いに接続さ
れている複数のＴＦＴからなる基本セルを複数予め形成
しておき、 顧客からの注文により定められたコントローラの仕様に
従って、前記各基本セルにおいて、幾つかのＴＦＴのソ
ース、ドレインまたはゲートを配線で接続することで複
数の論理素子を形成し、 前記複数の論理素子を用いて前記コントローラを形成す
ることを特徴とする半導体表示装置の受注システム。 - 【請求項３】コントローラを有する半導体表示装置の受
注システムであって、 複数のＴＦＴからなる複数の論理素子を予め形成してお
き、 顧客からの注文により定められたコントローラの仕様に
従って、前記複数の論理素子のうち、幾つかの論理素子
の端子を配線で接続することで前記コントローラを形成
することを特徴とする半導体表示装置の受注システム。 - 【請求項４】コントローラを有する半導体表示装置の受
注システムであって、 複数のＴＦＴを予め形成しておき、 顧客からの注文により定められたコントローラの仕様に
従って、前記複数のＴＦＴを覆っている層間絶縁膜をエ
ッチングすることで、前記複数のＴＦＴのうちの幾つか
のＴＦＴにおいてソース、ドレインまたはゲートのいず
れかを露出し、前記層間絶縁膜を覆って導電膜を形成
し、前記導電膜をパターニングして、前記幾つかのＴＦ
Ｔのソース、ドレインまたはゲートのいずれかを接続す
る配線を形成し、 前記配線の形成により複数の論理素子が形成され、 前記複数の論理素子を用いて前記コントローラを形成す
ることを特徴とする半導体表示装置の受注システム。 - 【請求項５】コントローラを有する半導体表示装置の受
注システムであって、 ソース、ドレイン及びゲートのいずれかが互いに接続さ
れている複数のＴＦＴからなる基本セルを複数予め形成
しておき、 顧客からの注文により定められたコントローラの仕様に
従って、前記基本セルを覆っている層間絶縁膜をエッチ
ングすることで、前記複数のＴＦＴのうちの幾つかのＴ
ＦＴにおいてソース、ドレインまたはゲートのいずれか
を露出し、前記層間絶縁膜を覆って導電膜を形成し、前
記導電膜をパターニングして、前記幾つかのＴＦＴのソ
ース、ドレインまたはゲートのいずれかを接続する配線
を形成し、 前記配線の形成により複数の論理素子が形成され、 前記複数の論理素子を用いて前記コントローラを形成す
ることを特徴とする半導体表示装置の受注システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002284828A JP4223258B2 (ja) | 2002-09-30 | 2002-09-30 | 半導体表示装置の受注方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002284828A JP4223258B2 (ja) | 2002-09-30 | 2002-09-30 | 半導体表示装置の受注方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001313931A Division JP3643067B2 (ja) | 2001-10-11 | 2001-10-11 | 半導体表示装置の設計方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003224246A true JP2003224246A (ja) | 2003-08-08 |
| JP2003224246A5 JP2003224246A5 (ja) | 2005-07-07 |
| JP4223258B2 JP4223258B2 (ja) | 2009-02-12 |
Family
ID=27751408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002284828A Expired - Fee Related JP4223258B2 (ja) | 2002-09-30 | 2002-09-30 | 半導体表示装置の受注方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4223258B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006093209A (ja) * | 2004-09-21 | 2006-04-06 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11214700A (ja) * | 1998-01-23 | 1999-08-06 | Semiconductor Energy Lab Co Ltd | 半導体表示装置 |
| JPH11251529A (ja) * | 1998-03-03 | 1999-09-17 | Toshiba Corp | 半導体集積回路装置 |
| JP2001230326A (ja) * | 2000-02-17 | 2001-08-24 | Nec Corp | 半導体集積回路装置およびその駆動方法 |
-
2002
- 2002-09-30 JP JP2002284828A patent/JP4223258B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11214700A (ja) * | 1998-01-23 | 1999-08-06 | Semiconductor Energy Lab Co Ltd | 半導体表示装置 |
| JPH11251529A (ja) * | 1998-03-03 | 1999-09-17 | Toshiba Corp | 半導体集積回路装置 |
| JP2001230326A (ja) * | 2000-02-17 | 2001-08-24 | Nec Corp | 半導体集積回路装置およびその駆動方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006093209A (ja) * | 2004-09-21 | 2006-04-06 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4223258B2 (ja) | 2009-02-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3643067B2 (ja) | 半導体表示装置の設計方法 | |
| JP6676735B2 (ja) | 表示装置 | |
| US8704736B2 (en) | Light emitting device, method of driving a light emitting device, element substrate, and electronic equipment | |
| JP4827883B2 (ja) | 半導体装置及び発光装置 | |
| KR100950036B1 (ko) | 반도체 장치 | |
| KR100945467B1 (ko) | 스위칭소자, 표시장치, 그 스위칭소자를 사용한 발광장치및 반도체장치 | |
| JP2003058107A (ja) | 発光装置及びその駆動方法 | |
| JP3810724B2 (ja) | 発光装置及び電子機器 | |
| JP2003177710A (ja) | 発光装置、素子基板及び電子機器 | |
| JP3917494B2 (ja) | 発光装置の駆動方法 | |
| JP4223258B2 (ja) | 半導体表示装置の受注方法 | |
| JP2003177712A (ja) | 発光装置の駆動方法 | |
| JP2003248469A (ja) | 表示装置及びこれを用いた表示システム | |
| JP4163225B2 (ja) | 半導体装置及び発光装置 | |
| JP3583413B2 (ja) | スイッチ素子、それを用いた表示装置及び半導体装置 | |
| JP4159844B2 (ja) | 発光装置並びに発光素子を用いた表示部を備えた情報端末、携帯電話、デジタルスチルカメラ及びビデオカメラ | |
| JP4164048B2 (ja) | スイッチ素子、それを用いた表示装置及び半導体装置 | |
| JP2004128374A6 (ja) | 発光装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040930 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041109 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080617 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080729 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080828 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20081023 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081118 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081119 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111128 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111128 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111128 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111128 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121128 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121128 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131128 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |