JP2003248469A

JP2003248469A - 表示装置及びこれを用いた表示システム

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Publication number: JP2003248469A
Application number: JP2002347837A
Authority: JP
Inventors: Yoshimoto Kurokawa; 義元黒川; Takayuki Ikeda; 隆之池田
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2001-11-29
Filing date: 2002-11-29
Publication date: 2003-09-05
Anticipated expiration: 2022-11-29
Also published as: JP3798370B2

Abstract

(57)【要約】【課題】ＧＰＵの演算処理量を低減でき、映像リフレッ
シュ時における消費電力を低減できる表示装置及びこれ
を用いた表示システムを提供する。【解決手段】記憶回路、演算処理回路及び表示処理回路
を各々内蔵した画素と、任意の記憶回路に画像データを
格納する機能を有した回路とから表示装置を構成する。
前記表示装置と、ＧＰＵ及び記憶装置を含む画像処理装
置と、から表示システムを構成する。前記表示システム
におけるＧＰＵでの演算処理により、映像構成要素毎に
画像データを形成し、各々対応する画素の記憶回路また
は画像処理装置の記憶装置に格納する。格納された画像
データは、各画素の演算処理回路により合成処理され、
その後、表示処理回路において映像信号に変換する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、表示装置及びこれ
を用いた表示システムに係わり、特に高精細及び多階調
の画像表示を低消費電力で実現できる表示装置及びこれ
を用いた表示システムに関する。

【０００２】

【従来の技術】近年、ガラス基板やプラスチック基板な
どの絶縁表面を有する基板上に多結晶シリコン薄膜を作
製する技術が急激に進歩している。この多結晶シリコン
薄膜を活性層としてＴＦＴ（薄膜トランジスタ）を形成
し、スイッチング素子として画素部に設けた表示装置
や、画素部の周縁部に画素を駆動する回路を形成した、
アクティブマトリクス型表示装置の研究開発が盛んに行
なわれている。

【０００３】上記のような表示装置の最大の利点は一般
に薄型・軽量・低消費電力という点である。これらの利
点を生かし、ノート型パソコンの様な携帯型情報処理装
置の表示部や、携帯型小型ゲーム機の表示部として用い
られている。

【０００４】パソコンや小型ゲーム機などにおいて、表
示システムは、表示装置の他に、画像処理装置を実装し
ていることが多い。ここで、表示システムとは、中央処
理装置（以下ＣＰＵ、ＣｅｎｔｒａｌＰｒｏｃｅｓｓ
ｉｎｇＵｎｉｔ）において行なわれた演算処理結果
を受取り、表示部に映像を表示するまでの処理を行なう
機能を有するシステムのことである。また、画像処理装
置とは、表示システムにおいて、ＣＰＵにおいて行なわ
れた演算結果を受け取り、表示装置に送る画像データを
形成する装置のことである。さらに、表示装置とは、画
像処理装置において形成された画像データを表示部に映
像として表示する装置である。表示部とは、複数の画素
から構成され映像が表示される領域のことである。

【０００５】画像処理装置は、大量の画像データを高速
に表示するために、画像処理専用の演算処理装置（以下
ＧＰＵ、ＧｒａｐｈｉｃＰｒｏｃｅｓｓｉｎｇＵｎ
ｉｔ）や、画像データを保存するための記憶装置である
ＶＲＡＭ（ＶｉｄｅｏＲａｎｄｏｍＡｃｃｅｓｓ
Ｍｅｍｏｒｙ）、表示処理装置などから構成されている
ことが多い。

【０００６】ここで、ＧＰＵとは、画像データを形成す
るための演算処理を行なう機能に特化した専用の回路、
もしくは画像データを形成するための演算処理を行なう
機能を有した回路を一部に含んだ回路とする。したがっ
て、画像データを形成するための演算処理の一部または
全てをＣＰＵにおいて行っている構成の場合には、ＣＰ
ＵはＧＰＵに含む。また画像データとは、表示画像の色
相及び階調の情報であり、記憶装置に格納できる形式の
電気信号である。ＶＲＡＭには、一画面分の画像データ
を格納する。さらに、表示処理装置とは、画像データか
ら表示装置に送る映像信号を形成する機能を有した回路
から構成される。映像信号とは、表示装置において、表
示部の階調を変化させる電気信号のことである。例えば
液晶表示装置の場合には、画素電極に印加する電圧信号
である。

【０００７】従来の表示システムとしては、画像処理装
置と、表示装置と、表示コントローラとから構成される
ものがある（例えば、非特許文献１参照。）。

【０００８】

【非特許文献１】「システムＬＳＩ―アプリケーション
と技術―」サイエンスフォーラム社、１９９９年７月３
０日、ｐ.１６０―１７２

【０００９】図２（Ａ）に第一の従来例のブロック構成
図を、図２（Ｂ）に、第二の従来例のブロック構成図
を、各々示す。図２（Ａ）において、表示システム２０
０は画像処理装置２０２と、表示装置２０３と、表示コ
ントローラ２０４とからなり、ＣＰＵ２０１とデータ及
び制御信号のやり取りをする。画像処理装置２０２は、
ＧＰＵ２０５と、ＶＲＡＭ２０６と、表示処理回路２０
７とから構成される。一方、図２（Ｂ）において、表示
システム２１０は画像処理装置２１２と、表示装置２１
３と、表示コントローラ２１４とからなり、ＣＰＵ２１
１とデータ及び制御信号のやり取りをする。画像処理装
置２１２は、ＧＰＵ２１５と、ＧＰＵ２１６と、ＶＲＡ
Ｍ２１７と、ＶＲＡＭ２１８と、表示処理回路２１９と
から構成される。ＶＲＡＭ２０６、２１７及び２１８に
は、一方から書き込みを行ないながら他方からの読み出
しが可能であるデュアルポートＲＡＭが用いられること
が多い。

【００１０】以下、図３に示すようなキャラクタ３０１
と背景３０２とが映像を構成する要素（以下、映像構成
要素）である映像で、キャラクタ３０１が動き回る映像
の表示を行なう場合について表示システムの動作につい
て説明する。

【００１１】最初に図２（Ａ）に示した第一の従来例に
ついて説明する。まず、ＣＰＵ２０１は、キャラクタ３
０１の位置や向き、背景３０２の位置などのデータ演算
を行なう。演算結果は表示システム２００に送られ、Ｇ
ＰＵ２０５が受け取る。ＧＰＵ２０５は、ＣＰＵ２０１
の演算結果を、画像データに変換するための演算処理を
行なう。一例として、例えばキャラクタ３０１の画像デ
ータの形成と背景３０２の画像データの形成、及びそれ
らの重ね合わせなどの演算処理を行ない、表示画像の色
相及び階調を２進数で表すデータ形式へ変換する。画像
データはＶＲＡＭ２０６に格納され、表示のタイミング
に従って、定期的に読み出される。読み出された画像デ
ータは表示処理回路２０７において映像信号に変換され
た後、表示装置２０３に送られる。ここで、表示処理回
路２０７は、例えば液晶表示装置の場合には、ＤＡＣ
（ＤＡコンバーター）のように電圧信号に変換する回路
に相当し、映像信号は表示部における画素の階調に応じ
たアナログデータである。表示装置２０３の表示タイミ
ング制御は表示コントローラ２０４により行われる。

【００１２】次に図２（Ｂ）に示した第二の従来例につ
いて説明する。まず、ＣＰＵ２１１は、キャラクタ３０
１の位置や向き、背景３０２の位置などのデータ演算を
行なう。演算結果は表示システム２１０に送られ、ＧＰ
Ｕ２１５及び２１６が各々演算を行なうのに必要な結果
を受け取る。本従来例ではＧＰＵ２１５は、ＣＰＵにお
ける演算結果のうち、キャラクタ３０１の位置や向きの
演算結果を受け取るものとする。また、ＧＰＵ２１６
は、ＣＰＵにおける演算結果のうち、背景３０２の位置
などの演算結果を受け取るものとする。続いて、ＧＰＵ
２１５はキャラクタ３０１の画像データを形成する。形
成されたキャラクタの画像データはＶＲＡＭ２１７に格
納される。また、ＧＰＵ２１６は、背景３０２の画像デ
ータを形成する。形成された背景の画像データはＶＲＡ
Ｍ２１８に格納される。その後、ＧＰＵ２１５とＧＰＵ
２１６とで同期をとり、ＶＲＡＭ２１７に格納されたキ
ャラクタの画像データとＶＲＡＭ２１８に格納された背
景の画像データとを読み出し、ＧＰＵ２１６において画
像データの合成を行なう。合成された全体の画像データ
は表示のタイミングに従って、表示処理回路２１９にお
いて映像信号に変換後、表示装置２１３に送られる。表
示装置２１３の表示タイミング制御は表示コントローラ
２１４により行われる。

【００１３】図２（Ａ）に示した第一の従来例では、Ｇ
ＰＵ２０５ではキャラクタ及び背景の画像データを形成
するため、キャラクタ及び背景の画像データが頻繁に更
新される場合に、演算量は膨大となる。また、高精細及
び多階調の映像表示を行なうと、ＧＰＵ２０５の演算量
は益々増大する。一方、ＶＲＡＭ２０６には１画面分の
画像データを保存するだけの記憶容量が要求される。ま
た、表示装置において一フレーム毎の表示映像の再描画
（以下映像リフレッシュと呼ぶ）が行なわれる度にＶＲ
ＡＭ２０６から１画面分の画像データを読み出す必要が
ある。このため、表示される映像が全く更新されていな
い場合にも読み出しが行なわれ、ＶＲＡＭ２０６におけ
る消費電力が大きくなる。

【００１４】一方、図２（Ｂ）に示した第二の従来例で
は、ＧＰＵ２１５及びＧＰＵ２１６においてキャラクタ
及び背景の画像データ形成を各々分担する構成になって
いる。このような構成にすることで、キャラクタ及び背
景の画像データが頻繁に更新される場合でも、個々のＧ
ＰＵにおける演算処理量を、第一の従来例におけるＧＰ
Ｕ２０５より少なくできる。しかし、ＧＰＵ及びＶＲＡ
Ｍを各々２個必要とし、画像処理装置の実装面積または
実装体積が増大する。一方、表示装置において映像リフ
レッシュが行なわれる度に、キャラクタの画像データと
背景の画像データとの重ね合わせ処理を行なう。すなわ
ち、ＶＲＡＭ２１７及びＶＲＡＭ２１８から、定期的に
画像データを読み出す必要がある。また、キャラクタの
画像データまたは背景の画像データの一方が全く更新さ
れていない場合においても読み出しが行なわれる。従っ
て、高精細及び多階調の映像表示を行なうと、ＶＲＡＭ
２１７及びＶＲＡＭ２１８における消費電力が増大す
る。

【００１５】

【発明が解決しようとする課題】このように、従来の表
示システムの構成では、表示装置において更なる高精細
及び多階調、高速描画速度の映像表示を行なう際には、
以下の様な問題点がある。すなわち、（１）ＧＰＵに多
大な演算能力が要求され、（２）映像リフレッシュ時に
おいて、ＶＲＡＭから大量の画像データを読み出す必要
があり、消費電力が増大する。（１）の問題点はＧＰＵ
を複数化することで回避できるが、その際は（３）ＧＰ
Ｕの実装面積または実装体積が増大する。

【００１６】本発明は、上記問題を鑑みなされたもの
で、（１）ＧＰＵの実装面積及び実装体積を増大せずに
演算処理量の低減が可能で、（２）映像リフレッシュ時
における消費電力を低減できる表示装置及びこれを用い
た表示システム提供することを課題とする。

【００１７】

【課題を解決するための手段】本発明では、記憶回路、
演算処理回路及び表示処理回路を各々内蔵した画素と、
任意の記憶回路に画像データを格納する機能を有した回
路とから表示装置を構成する。このような構成の表示装
置と、ＧＰＵ及び映像構成要素の幾つかの画像データを
保存する記憶装置とを含む画像処理装置と、から表示シ
ステムを構成する。この表示システムにおいて、ＧＰＵ
での演算処理により、映像構成要素毎に画像データを形
成する。形成された画像データは各々対応する画素毎の
記憶回路もしくは画像処理装置の記憶装置に格納する。
画像処理装置の記憶装置に格納された画像データは、各
画素の演算処理回路に供給され、各画素内の記憶回路に
保存されている画像データと合成処理され、その後、表
示処理回路において映像信号に変換される。

【００１８】上記のような表示装置を用いた表示システ
ムを用いることで、従来ＧＰＵで行なわれていた演算処
理の一部を画素内部で分担して行なえる。そのため、本
発明における表示システムにおいてＧＰＵの実装面積及
び実装体積を増大せずに演算処理量を低減できる。さら
に、映像構成要素のうち、画像データの変更が少ない要
素の画像データを画素内の記憶回路に格納しておくこと
で、表示システムの小型化、軽量化、低消費電力化が実
現できる。従って、高精細及び大画面の画像表示に適し
た表示装置が提供される。

【００１９】本明細書で開示する発明の構成は、マトリ
クス状に配置された複数の画素から構成される画素部を
有する表示装置であって、前記画素は、第一の画像デー
タを格納する１ビットの記憶回路と、前記記憶回路に格
納された前記第一の画像データ及び前記画素の外部から
供給される第二の画像データを用いて演算処理を行なう
演算処理回路と、前記演算処理回路の出力を用いて映像
信号を形成する表示処理回路とを有することを特徴とす
る。

【００２０】また、他の発明の構成は、マトリクス状に
配置された複数の画素から構成される画素部を有する表
示装置であって、前記画素は、第一の画像データを格納
するｎビット（ｎは自然数、ｎ≧２）の記憶回路と、前
記記憶回路に格納された前記第一の画像データ及び前記
画素の外部から供給される第二の画像データを用いて演
算処理を行なう演算処理回路と、前記演算処理回路の出
力を用いて映像信号を形成する表示処理回路とを有する
ことを特徴とする。

【００２１】また、他の発明の構成は、マトリクス状に
配置された複数の画素から構成される画素部を有する表
示装置であって、前記画素は、第一の画像データを格納
する各々１ビットのｍ個（ｍは自然数、ｍ≧２）の記憶
回路と、前記記憶回路に格納された前記第一の画像デー
タ及び前記画素の外部から供給される第二の画像データ
を用いて演算処理を行なう演算処理回路と、前記演算処
理回路の出力を用いて映像信号を形成する表示処理回路
とを有することを特徴とする。

【００２２】また、他の発明の構成は、マトリクス状に
配置された複数の画素から構成される画素部を有する表
示装置であって、前記画素は、第一の画像データを格納
する各々ｎビット（ｎは自然数、ｎ≧２）のｍ個（ｍは
自然数、ｍ≧２）の記憶回路と、前記記憶回路に格納さ
れた前記第一の画像データ及び前記画素の外部から供給
される第二の画像データを用いて演算処理を行なう演算
処理回路と、前記演算処理回路の出力を用いて映像信号
を形成する表示処理回路とを有することを特徴とする。

【００２３】上記構成において、前記演算処理とは前記
第一の画像データと前記画像データとを合成する操作で
あることが好ましい。

【００２４】また、上記構成において、前記表示処理回
路はＤ／Ａ変換回路から構成されることが好ましい。

【００２５】また、上記構成において、前記映像信号に
従って、画素の階調を変化させる手段を有することが好
ましい。

【００２６】また、上記構成において、前記記憶回路を
ビット毎に順次駆動する手段を有することが好ましい。

【００２７】また、上記構成において、前記記憶回路に
前記第一の画像データをビット毎に順次入力する手段を
有することが好ましい。

【００２８】また、上記構成において、前記演算処理回
路へ前記第二の画像データをビット毎に順次供給する手
段を有することが好ましい。

【００２９】また、上記構成において、前記第二の画像
データを１水平期間中にビット毎に順次供給する手段を
有することが好ましい。

【００３０】また、上記構成において、前記記憶回路は
スタティック型メモリ（ＳＲＡＭ）から構成されていて
も良い。

【００３１】また、上記構成において、前記記憶回路は
ダイナミック型メモリ（ＤＲＡＭ）から構成されていて
も良い。

【００３２】また、上記構成において、前記記憶回路
と、前記演算処理回路と、前記表示処理回路とは、単結
晶半導体基板、石英基板、ガラス基板、プラスチック基
板、ステンレス基板、ＳＯＩ基板のいずれか一つの基板
上に形成した半導体薄膜を活性層とする薄膜トランジス
タにより構成されていることが好ましい。

【００３３】また、上記構成において、前記記憶回路を
ビット毎に順次駆動する機能を有した回路が、前記画素
部と同一基板上に形成されていることが好ましい。

【００３４】また、上記構成において、前記記憶回路に
前記第一の画像データをビット毎に順次入力する機能を
有した回路が、前記画素部と同一基板上に形成されてい
ることが好ましい。

【００３５】また、上記構成において、前記演算処理回
路へ前記第二の画像データをビット毎に順次供給する機
能を有する回路が、前記画素部と同一基板上に形成され
ていることが好ましい。

【００３６】また、上記構成において、前記第二の画像
データを１水平期間中にビット毎に順次供給する機能を
有する回路が、前記画素部と同一基板上に形成されてい
ることが好ましい。

【００３７】また、上記構成おいて、前記半導体薄膜
は、連続発振のレーザを用いた結晶化の方法により作製
されることが好ましい。

【００３８】また、上記構成からなる表示装置を電子機
器に組み込むことが有効である。

【００３９】また、上記構成からなる表示装置と、画像
処理専用の演算処理装置及び記憶装置からなる画像処理
装置とから表示システムを構成することが有効である。

【００４０】また、上記構成からなる表示システムを電
子機器に組み込むことが有効である。

【００４１】

【発明の実施の形態】本実施の形態では、本発明におけ
る表示装置の代表的な構成及び本発明における表示装置
を用いた表示システムについて説明する。

【００４２】以下、図１に示したブロック図について表
示装置及びこれを用いた表示システムを説明する。図１
（Ａ）は本発明の実施の形態に係わる表示装置及びこれ
を用いた表示システムのブロック構成で、表示システム
１００は画像処理装置１０２、表示装置１０３、表示コ
ントローラ１０４からなり、ＣＰＵ１０１とデータ及び
制御信号のやり取りをする。画像処理装置１０２はＧＰ
Ｕ１１９、ＶＲＡＭ１２０から構成される。また、表示
装置１０３には画素部１０５、行デコーダ１０６、列デ
コーダ１０７、ソース線駆動回路１０８、ゲート線駆動
回路１０９が含まれる。画素部１０５は複数の画素１１
０から構成される。また図１（Ｂ）は画素１１０の詳細
ブロック図で、画素記憶回路１１１及び１１２と、画素
演算処理回路１１７と、画素表示処理回路１１８とが含
まれる。画素記憶回路１１１（１１２）は、記憶素子１
１３及び１１４（１１５及び１１６）を含む。なお、各
画素に、３個以上の画素記憶回路が含まれていても良
い。

【００４３】なお、ＶＲＡＭ１２０と、画素記憶回路１
１１及び１１２と、で各々分担して一画面分の画像デー
タを保存する。

【００４４】画素部１０５には、画素１１０がマトリク
ス状に配置されている。行デコーダ１０６及び列デコー
ダ１０７で特定の画素記憶回路が選択できる。選択され
た画素記憶回路１１１、１１２への画像データの書き込
みを行なう手段を有した電気回路が、列デコーダ１０７
もしくは行デコーダ１０６に含まれている。画素記憶回
路１１１、１１２は、１ビットもしくは２ビット以上の
記憶素子１１３〜１１６から構成する。画素記憶回路１
１１、１１２を多ビットの記憶素子から構成すること
で、多階調の表示に対応できる。この場合、行デコーダ
１０６及び列デコーダ１０７で特定画素の特定ビットの
記憶素子１１３〜１１６を選択し、画像データの書き込
みを行なう手段を有した電気回路が、列デコーダ１０７
に含まれていても良い。画素演算処理回路１１７は、各
画素記憶回路に保存されている画像データとＶＲＡＭ１
２０に保存されている画像データとの合成を行なうため
のロジック回路などで構成されている。ＶＲＡＭ１２０
からの画像データは、ソース線駆動回路１０８及びゲー
ト線駆動回路１０９によって、画素１１０に順次供給さ
れる。画素表示処理回路１１８は、画像データを映像信
号に変換する機能を有している。

【００４５】次に、本発明における表示装置の具体的な
駆動方法を説明するため、図３に示した映像構成要素が
キャラクタ３０１と背景３０２とから構成される映像
で、キャラクタ３０１が動き回る映像の表示方法につい
て説明する。

【００４６】まず、ＣＰＵ１０１は、キャラクタ３０１
の中心位置、向きなどのデータ演算や、背景３０２のス
クロールなどの演算を行なう。ＣＰＵ１０１における演
算結果は、ＧＰＵ１０２における演算処理により、映像
構成要素毎の一画面分の画像データに変換される。例え
ば、キャラクタ３０１の向きのデータから、キャラクタ
３０１の画像データを、背景３０２の位置のデータか
ら、背景３０２の画像データを各々形成し、色相及び階
調を２進数で表すデータ形式への変換を行なう。本実施
の形態では、キャラクタ３０１の画像データをＶＲＡＭ
１２０に、背景３０２の画像データを画素記憶回路１１
１または１１２に各々格納する。

【００４７】次に、映像リフレッシュのタイミングに従
って、ＶＲＡＭに格納されているキャラクタ３０１の画
像データは順次読み出され、対応する画素演算処理回路
１１７に供給される。各画素演算処理回路１１７では、
キャラクタ３０１の画像データと、画素記憶回路１１１
または１１２に格納されている背景３０２の画像データ
との合成を行なう。合成された全体の画像データは、そ
の後、各画素における画素表示処理回路１１８により、
映像信号に変換される。例えば液晶表示装置の場合に
は、液晶素子の電極に印加する電圧値に変換される。画
素表示処理回路１１８は、例えば液晶表示装置の場合に
は、ＤＡＣのようにアナログ階調の映像信号に変換する
電気回路である。

【００４８】本実施の形態では、従来ＧＰＵにおいて行
なわれていた演算処理のうち一部の機能を有した回路、
幾つかの映像構成要素の一画面分の画像データを格納す
る記憶回路を画素に有する表示装置を用いて表示システ
ムを構成することが特徴である。このような表示装置を
用いることで、ＧＰＵにおける演算処理量を低減でき
る。また、映像構成要素のうち、画像データの変更が少
ない要素の画像データを画素内の記憶回路に格納してお
くことで、表示システムの小型化及び軽量化が計れる。
さらに、消費電力を大幅に削減できる。従って、高精細
及び大画面の画像表示に適した表示装置が提供される。

【００４９】表示装置には同時に複数の画素を選択し、
選択された画素内の画素記憶回路に画像データを格納す
るための手段を有している回路が含まれていても良い。
例えば、各行毎に８画素同時に選択できるデコーダ回路
及び８画素内の画素記憶装置へのデータ書き込み回路が
含まれていても良い。また、カラー表示を行なう場合、
Ｒ（赤）Ｇ（緑）Ｂ（青）の内の１個乃至３個の画素を
選択する手段を有する回路が含まれていても良い。この
ような構成にすることで、画素記憶装置への書き込み時
間が短縮でき、更なる高精細及び大画面の映像表示にも
対応できる。

【００５０】本実施の形態で示した表示装置において、
画像処理装置は表示装置と同一の基板上に搭載されてい
ても、別の基板上に搭載されていても良い。同一基板上
に搭載する場合には、ＴＦＴを用いてＧＰＵを構成すれ
ば良い。このような形態にすることで、配線を簡略化で
き、更なる低消費電力化が計れる。

【００５１】本実施の形態は、液晶表示装置、自発光素
子を用いた表示装置及びそれらの駆動方法に用いること
ができる。

【００５２】

【実施例】（実施例１）本実施例では、実施の形態に示
した構成の表示装置の一例として、表示装置を、各画素
に２ビットの記憶素子からなる画素記憶回路と、画素演
算処理回路と、ＤＡＣからなる画素表示処理回路と、か
ら構成される液晶表示装置とした例をとりあげる。以
下、本実施例における液晶表示装置の画素の回路構成及
び画素毎の表示方法について説明する。なお、本実施例
では、単色表示の画素について説明するが、カラー表示
を行なう場合にはＲＧＢ各々について本実施例と同様の
構成とすれば良い。

【００５３】図４は本実施例における液晶表示装置の画
素の回路図である。図４において、画素４０１、画素記
憶回路４０２、画素演算処理回路４０３、画素表示処理
回路４０４である。液晶素子４０５は画素電極４０６
と、共通電位線４０８と、に挟まれている。液晶容量素
子４０７は、液晶素子４０５の容量成分及び電荷保持の
ために設ける保持容量をまとめて容量ＣＬの容量素子と
して示したものである。

【００５４】データ線４０９は、ワード線４１０、４１
１と互いに交差し、各々の交点に選択トランジスタ４１
２、４１３が配置されている。選択トランジスタ４１
２、４１３のゲート電極はワード線４１０、４１１と、
ソース電極またはドレイン電極の一方はデータ線４０９
と、もう片方は記憶素子４１４、４１５の一方の電極と
それぞれ電気的に接続されている。記憶素子４１４、４
１５のもう片方の電極は各々画素演算処理回路４０３の
入力のいずれかと電気的に接続されている。本実施例で
はインバータ回路２個をループ状に配置した回路で記憶
素子４１４、４１５を構成している。選択トランジスタ
４１２、４１３及び記憶素子４１４、４１５で画素記憶
回路４０２が構成される。

【００５５】本実施例では画素演算処理回路４０３を１
個のＮＯＲ回路と、２個のＡＮＤ−ＮＯＲ回路と、４個
のインバータ回路とで構成した例を示した。

【００５６】ソース線４１６、４１７は、ゲート線４１
８と互いに交差し、各々の交点に選択トランジスタ４１
９、４２０が配置されている。選択トランジスタ４１
９、４２０のゲート電極はゲート線４１８と、ソース電
極またはドレイン電極の一方はソース線４１６、４１７
と、もう片方は容量素子４２１、４２２の電極と、画素
演算処理回路４０３の入力のいずれかとそれぞれ電気的
に接続されている。

【００５７】画素表示処理回路４０４は、高電位選択ト
ランジスタ４２３及び４２４と、低電位選択トランジス
タ４２５及び４２６と、容量素子４２７及び４２８と、
高電位線４２９及び４３０と、低電位線４３１及び４３
２と、リセットトランジスタ４３３と、リセット信号線
４３４と、液晶容量素子４０７と、共通電位線４０８
と、から構成される容量分割方式によるＤＡＣである。

【００５８】ここで、画素表示処理回路４０４におい
て、容量素子４２７の容量をＣ１、容量素子４２８の容
量をＣ２、高電位線４２９及び４３０の電位をＶＨ、低
電位線４３１及び４３２の電位をＶＬ、共通電位線４０
８の電位をＣＯＭ、とする。また、高電位選択トランジ
スタ４２３または低電位選択トランジスタ４２５のいず
れか一方を導通させることで選択される電位（ＶＨまた
はＶＬ）をＶ１、高電位選択トランジスタ４２４または
低電位選択トランジスタ４２６のいずれか一方を導通さ
せることで選択される電位（ＶＨまたはＶＬ）をＶ２、
とする。この時、画素電極４０６に印加される電位ＶＰ
＝（Ｃ１・Ｖ１＋Ｃ２・Ｖ２＋ＣＬ・ＣＯＭ）／（Ｃ１
＋Ｃ２＋ＣＬ）となる。本実施例ではＣ１：Ｃ２：ＣＬ
＝２：１：１、ＣＯＭ＝０Ｖを用いることにする。した
がって、以下ＶＰ＝（２Ｖ１＋Ｖ２）／４とする。

【００５９】次に、本実施例における表示装置での映像
の表示方法を説明する。図３に示した映像構成要素がキ
ャラクタ３０１と背景３０２とから構成される映像で、
キャラクタ３０１が動き回る映像の表示について説明す
る。ここで、背景３０２の画像データは変更がほとんど
ないものとする。以下、”Ｈ”は５Ｖ、”Ｌ”は０Ｖの
電位で各々与えられるものとする。また、液晶素子４０
５に印加する電位を０Ｖとした場合の光透過率が最大と
なる、いわゆるノーマリホワイトとし、印加する電圧の
絶対値を大きくするにつれて光透過率が低下するものと
する。また、背景３０２の画像データの上位ビット及び
下位ビットを各々記憶素子４１５及び４１４に格納す
る。

【００６０】まず、リセット信号線４３４を”Ｈ”と
し、リセットトランジスタ４３３を導通させる。これに
より、画素電極４０６の電位が共通電位線４０８と等電
位（０Ｖ）となり、以下に示す画像データの書き換え後
の表示が容易に行なえる。

【００６１】次に、ＧＰＵにおける演算処理により形成
された画像データを、キャラクタ３０１及び背景画像３
０２各々について２ビット（４階調）のデータとして画
素外部の記憶装置（ＶＲＡＭ）及び画素記憶回路４０２
の該当する記憶素子４１４、４１５に格納する。ここ
で、例えば、背景３０２の画像データの上位ビットが”
１”の場合、データ線４０９に”Ｈ”の電気信号を与
え、ワード線４１１に８Ｖの電位を印加すると、記憶素
子４１５に”１”が格納されることにする。また、デー
タ線４０９に”Ｌ”の電気信号を与え、ワード線４１０
に８Ｖの電位を印加することで、記憶素子４１４に”
０”が格納されることにする。

【００６２】なお、ワード線４１０、４１１の選択方法
は、例えばＧＰＵにおいて画像データを格納すべき画素
の行を指定する信号（行アドレス信号）を形成し、デコ
ーダ回路において行アドレス信号からワード線４１０、
４１１のいずれかを選択する信号を形成すれば良い。

【００６３】映像リフレッシュのタイミングに従って、
ＶＲＡＭに格納されているキャラクタ２０１の画像デー
タの上位ビット及び下位ビットは各々ソース線４１６及
び４１７に供給される。ここで、ゲート線４１８に８Ｖ
の電位を印加すると、選択トランジスタ４１９、４２０
は導通し、画素演算処理回路４０３への入力信号とな
る。なお、供給された画像データは次の映像リフレッシ
ュまで、容量素子４２１、４２２に電荷として保持され
る。

【００６４】記憶素子４１４、４１５に格納された画像
データと、容量素子４２１、４２２に保持されている電
荷にしたがって、画素演算処理回路４０３では高電位選
択トランジスタ４２３または低電位選択トランジスタ４
２５のいずれか一方と、高電位選択トランジスタ４２４
または低電位選択トランジスタ４２６のいずれか一方
と、を選択する信号を形成する。本実施例では、キャラ
クタ３０１の画像データと背景３０２の画像データとの
合成を行なう。ここでは、キャラクタ３０１の画像デー
タが”１１”の場合は背景３０２の画像データを選択
し、それ以外はキャラクタ３０１の画像を選択すること
にする。合成後の画像データは表１に示すようになる。
ここで、選択信号の上位ビットが”１”（”０”）の場
合は高電位選択トランジスタ４２３（低電位選択トラン
ジスタ４２５）が、また選択信号の下位ビットが”１”
（”０”）の場合は高電位選択トランジスタ４２４（低
電位選択トランジスタ４２６）が、各々導通する。

【００６５】次に、リセット信号線４３４を”Ｌ”と
し、リセットトランジスタ４３３を非導通とする。ま
た、高電位線４２９及び４３０に電位ＶＨ（例えば３
Ｖ）、低電位線４３１および４３２に電位ＬＨ（例えば
１Ｖ）を各々与える。

【００６６】画素演算処理回路４０３により形成された
選択信号にしたがって、高電位線４２９または低電位線
４３１のいずれか一方の電位と、高電位線４３０または
低電位線４３２のいずれか一方の電位と、が各々容量素
子４２７と、４２８に印加される。これにより、画素表
示処理回路４０４における容量ＤＡＣにより、表１に示
すように、画素電極４０６に印加される電圧が決定す
る。同時に液晶素子４０５の光透過率を段階的に変化さ
せることができる。

【００６７】

【表１】

【００６８】ＧＰＵにおける演算処理の結果、画像デー
タを変更する場合または映像リフレッシュの際は再びリ
セット信号線４３３を”Ｈ”とし、リセットトランジス
タ４３２を導通させ、上記と同様の方法を繰り返す。

【００６９】また、長時間液晶素子に同電位を印加し続
けると焼き付けが生じるので、定期的にＶＨ及びＶＬの
電位を変えると良い。例えば、一表示期間毎にＶＨ（Ｖ
Ｌ）を＋３Ｖ（＋１Ｖ）からー３Ｖ（ー１Ｖ）へ、また
ー３Ｖ（ー１Ｖ）から+３Ｖ（＋１Ｖ）へ変化させる。
この際、一旦リセット信号線４３３を”Ｈ”とし、リセ
ットトランジスタ４３２を導通させた後、リセット信号
線４３３を再び”Ｌ”とし、リセットトランジスタ４３
２を非導通としてから、ＶＨ及びＶＬの電位を変える。

【００７０】なお、本実施例に示した動作電圧は一例で
あり、これらの値に限らない。

【００７１】本実施例では、本発明に係わる表示装置と
して、画素内の画素記憶回路を２ビットのＳＲＡＭで構
成した場合を示したが、３ビット以上のＳＲＡＭで構成
しても良い。多ビットのＳＲＡＭで構成することによ
り、映像の色数を増大でき、高精細の画像表示が実現で
きる。また、２個以上の画素記憶回路を画素内に内蔵し
ても良い。多くの画素記憶回路を内蔵することで、より
複雑な映像を表示する場合にも対応できる。

【００７２】また、本実施例では、本発明に係わる表示
装置として、画素記憶回路をＳＲＡＭで構成する場合を
示したが、ＤＲＡＭなど他の公知の記憶素子で構成して
も良い。例えばＤＲＡＭを用いると、記憶素子の面積が
縮小でき、多ビットの構成とすることが容易になる。し
たがって、表示画像の色数を増大でき、高精細の映像表
示が実現できる。この場合、容量素子に蓄積した電荷量
に従った記憶情報となるが、蓄積された電荷は時間と共
に失われていくため、記憶素子の記憶情報を定期的に書
き直す必要がある。

【００７３】本実施例では、画像処理装置のＶＲＡＭに
保存した画像データを直接画素演算処理回路に供給する
例を示したが、画像処理装置にＤＡＣなどを搭載し、映
像信号の形式に変換した後、画素演算処理回路に供給し
ても良い。

【００７４】さらに、本実施例では容量分割によるＤＡ
Ｃを画素表示処理回路に用いたが、抵抗分割によるＤＡ
Ｃなど他の公知の方法を用いたＤＡＣから画素表示処理
回路を構成しても良い。また、本実施例では画素表示処
理回路をＤＡＣから構成したが、面積階調などデジタル
データから映像信号に変換する他の公知の方法を用いて
も良い。どのような構成が最適化は個々の場合に様々な
ので、実施者が適宜選択すれば良い。

【００７５】なお、本実施例に示した構成は、液晶表示
装置のみならず、自発光素子を用いた表示装置、例えば
ＯＬＥＤ表示装置にも適用できる。

【００７６】このように、本実施例に示した構成の表示
装置を用いた表示システムにおいて、従来ＧＰＵにおい
て行なわれていた演算処理のうち一部の処理を表示装置
で行なうことができ、ＧＰＵにおける演算処理量を低減
できる。また、映像を構成する要素のうち、画像データ
の変更が少ない要素の画像データを画素内の記憶回路に
格納しておくことで、表示システムの小型化及び軽量化
が計れる。さらに、静止画を表示する場合や、表示画像
の一部のみが変更された場合には、必要最低限の画像デ
ータの書き換えだけで済み、消費電力を大幅に削減でき
る。従って、高精細及び大画面の画像表示に適した表示
装置及びこれを用いた表示システムが実現できる。

【００７７】（実施例２）本実施例では、実施例１とは
異なる例として、画素演算処理回路と、画素表示処理回
路との回路構成が異なる液晶表示装置の例をとりあげ
る。以下、本実施例における液晶表示装置の画素の回路
構成及び画素毎の表示方法について説明する。なお、本
実施例では、単色表示の画素について説明するが、カラ
ー表示を行なう場合にはＲＧＢ各々について本実施例と
同様の構成とすれば良い。

【００７８】図５は本実施例における液晶表示装置の画
素の回路図である。図５において画素５０１、液晶素子
５０２は画素電極５０３と、共通電位線５０４と、に挟
まれている。液晶容量素子５０５は、液晶素子５０２の
容量成分及び電荷保持のために設ける保持容量をまとめ
て容量ＣＬの容量素子として示したものである。

【００７９】データ線５０６は、ワード線５０７、５０
８と互いに交差し、各々の交点に選択トランジスタ５０
９、５１０が配置されている。選択トランジスタ５０９
〜５１０のゲート電極はワード線５０７、５０８と、ソ
ース電極またはドレイン電極のうちいずれか一方はデー
タ線５０６と、もう一方は記憶素子５１１、５１２と各
々電気的に接続している。本実施例ではインバータ回路
２個をループ状に配置した回路で記憶素子５１１、５１
２を構成している。選択トランジスタ５０９及び５１０
と、記憶素子５１１及び５１２と、から画素記憶回路
（図示せず）が構成される。

【００８０】本実施例では画素演算処理回路５１３を４
個のアナログスイッチで構成している。

【００８１】ソース線５１４、５１５は、ゲート線５１
６と互いに交差し、各々の交点に選択トランジスタ５１
７、５１８が配置されている。選択トランジスタ５１
７、５１８のゲート電極はゲート線５１６と、ソース電
極またはドレイン電極の一方はソース線５１４、５１５
と、もう片方は容量素子５１９、５２０の電極と、イン
バータ５２１、５２２の入力と、低電位選択トランジス
タ５２９、５３０のゲート電極と、各々電気的に接続さ
れている。

【００８２】画素表示処理回路（図示せず）は、高電位
選択トランジスタ５２３〜５２６と、低電位選択トラン
ジスタ５２７〜５３０と、容量素子５３１〜５３４（容
量Ｃ１〜Ｃ４）と、高電位線５３５〜５３８と、低電位
線５３９〜５４２と、リセットトランジスタ５４３と、
リセット信号線５４４と、液晶容量素子５０５と、共通
電位線５０４と、から構成される。なお、本実施例では
Ｃ１：Ｃ２：Ｃ３：Ｃ４：ＣＬ＝２：１：２：１：１と
し、ＣＯＭ＝０Ｖを用いることにする。

【００８３】次に、本実施例における表示装置の表示方
法を説明する。図３に示した映像構成要素がキャラクタ
３０１と背景３０２とからなる映像で、キャラクタ３０
１が動き回る映像の表示について説明する。ここで、背
景３０２の画像データは変更がほとんどないものとす
る。以下、”Ｈ”は５Ｖ、”Ｌ”は０Ｖの電位で各々与
えられるものとする。また、液晶素子５０２に印加する
電位を０Ｖとした場合の光透過率が最大となる、いわゆ
るノーマリホワイトとし、印加する電圧の絶対値を大き
くするにつれて光透過率が低下するものとする。また、
背景画像３０２の画像データの上位ビット及び下位ビッ
トを各々記憶素子５１１及び５１２に格納する。

【００８４】まず、リセット信号線５４４を”Ｈ”と
し、リセットトランジスタ５４３を導通させる。これに
より、画素電極５０３の電位が共通電位線５０４と等電
位（０Ｖ）となり、以下に示す画像データの書き換え後
の表示が容易に行なえる。

【００８５】次に、ＧＰＵにおける演算処理により画像
データに変換されたデータは、キャラクタ３０１及び背
景３０２各々について２ビット（４階調）のデータとし
て画素外部の記憶装置（ＶＲＡＭ）及び該当する記憶素
子５１１〜５１２に各々格納する。ここで、例えば、背
景３０２の画像データの上位ビットが”１”の場合、デ
ータ線５０６に”Ｈ”の電気信号を与え、ワード線５０
７に８Ｖの電位を印加すると、記憶素子５１１に”１”
が格納されることにする。また、データ線５０６に”
Ｌ”の電気信号を与え、ワード線５０８に８Ｖの電位を
印加することで、記憶素子５１２に”０”が格納される
ことにする。

【００８６】なお、ワード線５０７、５０８の選択方法
は、例えばＧＰＵにおいて画像データを格納すべき画素
の行を指定する信号（行アドレス信号）を形成し、デコ
ーダ回路において行アドレス信号からワード線５０７、
５０８の選択信号を形成すれば良い。

【００８７】映像リフレッシュのタイミングに従って、
ＶＲＡＭに格納されているキャラクタ３０１の画像デー
タの上位ビット及び下位ビットは各々ソース線５１４及
び５１５に供給される。ここで、ゲート線５１６に８Ｖ
の電位を印加すると、選択トランジスタ５１７、５１８
は導通し、容量素子５１９、５２０に電荷として保持さ
れる。なお、供給された画像データは次の映像リフレッ
シュまで、容量素子５１９、５２０に電荷として保持さ
れる。

【００８８】次に、リセット信号線５４４を”Ｌ”と
し、リセットトランジスタ５４３を非導通とする。ま
た、高電位線５３５〜５３８に電位ＶＨ（例えば３
Ｖ）、低電位線５３９〜５４２に電位ＬＨ（例えば１
Ｖ）を各々与える。

【００８９】本実施例では、キャラクタ３０１の画像デ
ータが”１１”の場合は背景３０２の画像データを選択
し、それ以外はキャラクタ３０１の画像データを選択す
ることにする。合成後の画像データは表１に示すように
なる。

【００９０】ソース線５１４及び５１５に供給された画
像データがともに”１”の場合は画素演算処理回路５１
３により、容量素子５３１及び５３２と、液晶容量素子
５０５と、高電位選択トランジスタ５２３及び５２４
と、低電位選択トランジスタ５２７及び５２８と、高電
位線５３５及び５３６と、低電位線５３９及び５４０
と、から容量分割によるＤＡＣが構成される。

【００９１】また、ソース線５１４及び５１５に供給さ
れた画像データの少なくとも一方が”０”の場合は画素
演算処理回路５１３により、容量素子５３３及び５３４
と、液晶容量素子５０５と、高電位選択トランジスタ５
２５及び５２６と、低電位選択トランジスタ５２９及び
５３０と、高電位線５３７及び５３８と、低電位線５４
１及び５４２と、から容量分割によるＤＡＣが構成され
る。

【００９２】ＤＡＣによる映像信号の形成方法は、実施
例１に示した方法と同様であるので省略する。本実施例
においても、表１に示すように、画素電極５０３に印加
される電位が決定する。同時に液晶素子５０２の光透過
率を段階的に変化させることができる。

【００９３】ＧＰＵにおける演算処理の結果、背景３０
２の画像データを変更する場合、または映像リフレッシ
ュの際は再びリセット信号線５４４を”Ｈ”とし、リセ
ットトランジスタ５４３を導通させ、上記と同様の方法
を繰り返す。

【００９４】また、長時間液晶素子に同電位を印加し続
けると焼き付けが生じるので、定期的にＶＨ及びＶＬの
電位を変えると良い。例えば、一表示期間毎にＶＨ（Ｖ
Ｌ）を＋３Ｖ（＋１Ｖ）からー３Ｖ（ー１Ｖ）へ、また
ー３Ｖ（ー１Ｖ）から+３Ｖ（＋１Ｖ）へ変化させる。
この際、一旦リセット信号線５４４を”Ｈ”とし、リセ
ットトランジスタ５４３を導通させた後、リセット信号
線５４４を再び”Ｌ”とし、リセットトランジスタ５４
３を非導通としてからＶＨ及びＶＬの電位を変える。

【００９５】なお、本実施例に示した動作電圧は一例で
あり、これらの値に限らない。

【００９６】本実施例では、本発明に係わる表示装置と
して、画素内の画素記憶回路を２ビットのＳＲＡＭで構
成した場合を示したが、３ビット以上のＳＲＡＭで構成
しても良い。多ビットのＳＲＡＭで構成することによ
り、表示画像の色数を増大でき、高精細の画像表示が実
現できる。また、２個以上の画素記憶回路を画素内に内
蔵しても良い。多くの画素記憶回路を内蔵することで、
より複雑な映像を表示する場合にも対応できる。

【００９７】また、本実施例では、本発明に係わる表示
装置として、画素記憶回路をＳＲＡＭで構成する場合を
示したが、ＤＲＡＭなど他の公知の記憶素子で構成して
も良い。例えばＤＲＡＭを用いると、記憶素子の面積が
縮小でき、多ビットの構成とすることが容易になる。し
たがって、表示画像の色数を増大でき、高精細の映像表
示が実現できる。この場合、容量素子に蓄積した電荷量
に従った記憶情報となるが、蓄積された電荷は時間と共
に失われていくため、記憶素子の記憶情報を定期的に書
き直す必要がある。

【００９８】さらに、本実施例では容量分割によるＤＡ
Ｃを画素表示処理回路に用いたが、抵抗分割によるＤＡ
Ｃなど他の公知の方法を用いたＤＡＣから画素表示処理
回路を構成しても良い。また、本実施例では画素表示処
理回路をＤＡＣから構成したが、面積階調などデジタル
データから映像信号に変換する他の公知の方法を用いて
も良い。どのような構成が最適化は個々の場合に様々な
ので、実施者が適宜選択すれば良い。

【００９９】本実施例では、画像処理装置のＶＲＡＭに
保存した画像データを直接画素演算処理回路に供給する
例を示したが、画像処理装置にＤＡＣなどを搭載し、映
像信号の形式に変換した後、画素演算処理回路に供給し
ても良い。

【０１００】なお、本実施例に示した構成は、液晶表示
装置のみならず、自発光素子を用いた表示装置、例えば
ＯＬＥＤ表示装置にも適用できる。

【０１０１】このように、本実施例に示した構成の表示
装置を用いた表示システムにおいて、従来ＧＰＵにおい
て行なわれていた演算処理のうち一部の処理を表示装置
で行なうことができ、ＧＰＵにおける演算処理量を低減
できる。また、映像を構成する要素のうち、画像データ
の変更が少ない要素の画像データを画素内の記憶回路に
格納しておくことで、表示システムの小型化及び軽量化
が計れる。さらに、静止画を表示する場合や、表示画像
の一部のみが変更された場合には、必要最低限の画像デ
ータの書き換えだけで済み、消費電力を大幅に削減でき
る。従って、高精細及び大画面の画像表示に適した表示
装置及びこれを用いた表示システムが実現できる。

【０１０２】（実施例３）本実施例では、本発明におけ
る表示装置の画素部とその周辺に設けられる駆動回路
（行デコーダ回路、列デコーダ回路）のＴＦＴを同時に
作成する方法について説明する。なお、本明細書では、
ＣＭＯＳ回路で構成される駆動回路と、スイッチング用
ＴＦＴ及び駆動用ＴＦＴを有する画素部とが同一基板上
に形成された基板を便宜上アクティブマトリクス基板と
呼ぶ。本実施例では、前記アクティブマトリクス基板の
作製工程について、図６及び図７を用いて説明する。な
お、本実施例ではＴＦＴはトップゲート構造とするが、
ボトムゲート構造、デュアルゲート構造においても実現
が可能である。

【０１０３】基板５０００は、石英基板、シリコン基
板、金属基板又はステンレス基板の表面に絶縁膜を形成
したものを用いる。また本作製工程の処理温度に耐えう
る耐熱性を有するプラスチック基板を用いても良い。本
実施例ではバリウムホウケイ酸ガラス、アルミノホウケ
イ酸ガラス等のガラスからなる基板５０００を用いた。

【０１０４】次いで、基板５０００上に酸化珪素膜、窒
化珪素膜又は酸化窒化珪素膜などの絶縁膜から成る下地
膜５００１を形成する。本実施例の下地膜５００１は２
層構造で形成したが、前記絶縁膜の単層構造又は前記絶
縁膜を２層以上積層させた構造であっても良い。

【０１０５】本実施例では、下地膜５００１の１層目と
して、プラズマＣＶＤ法を用いて、ＳｉＨ₄、ＮＨ₃、及
びＮ₂Ｏを反応ガスとして成膜される窒化酸化珪素膜５
００１ａを１０〜２００［ｎｍ］（好ましくは５０〜１
００［ｎｍ］）の厚さに形成する。本実施例では、窒化
酸化珪素膜５００１ａを５０［ｎｍ］の厚さに形成し
た。次いで下地膜５００１の２層目として、プラズマＣ
ＶＤ法を用いて、ＳｉＨ₄及びＮ₂Ｏを反応ガスとして成
膜される酸化窒化珪素膜５００１ｂを５０〜２００［ｎ
ｍ］（好ましくは１００〜１５０［ｎｍ］）の厚さに形
成する。本実施例では、酸化窒化珪素膜５００１ｂを１
００［ｎｍ］の厚さに形成した。

【０１０６】続いて、下地膜５００１上に半導体層５０
０２〜５００５を形成する。半導体層５００２〜５００
５は公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマ
ＣＶＤ法等）により２５〜８０［ｎｍ］（好ましくは３
０〜６０［ｎｍ］）の厚さで半導体膜を成膜する。次い
で前記半導体膜を公知の結晶化法（レーザ結晶化法、Ｒ
ＴＡ又はファーネスアニール炉を用いる熱結晶化法、結
晶化を助長する金属元素を用いる熱結晶化法等）を用い
て結晶化させる。そして、得られた結晶質半導体膜を所
望の形状にパターニングして半導体層５００２〜５００
５を形成する。なお前記半導体膜としては、非晶質半導
体膜、微結晶半導体膜、結晶質半導体膜、又は非晶質珪
素ゲルマニウム膜などの非晶質構造を有する化合物半導
体膜などを用いても良い。

【０１０７】本実施例では、プラズマＣＶＤ法を用い
て、膜厚５５［ｎｍ］の非晶質珪素膜を成膜した。そし
て、ニッケルを含む溶液を非晶質珪素膜上に保持させ、
この非晶質珪素膜に脱水素化（５００［℃］、１時間）
を行った後、熱結晶化（５５０［℃］、４時間）を行っ
て結晶質珪素膜を形成した。その後、フォトリソグラフ
ィ法を用いたパターニング処理によって半導体層５００
２〜５００５を形成した。

【０１０８】なおレーザ結晶化法で結晶質半導体膜を作
製する場合のレーザは、連続発振またはパルス発振の気
体レーザ又は固体レーザを用いれば良い。前者の気体レ
ーザとしては、エキシマレーザ、ＹＡＧレーザ、ＹＶＯ
₄レーザ、ＹＬＦレーザ、ＹＡｌＯ₃レーザ、ガラスレー
ザ、ルビーレーザ、Ｔｉ：サファイアレーザ等を用いる
ことができる。また後者の固体レーザとしては、Ｃｒ、
Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍがドーピ
ングされたＹＡＧ、ＹＶＯ₄、ＹＬＦ、ＹＡｌＯ₃などの
結晶を使ったレーザを用いることができる。当該レーザ
の基本波はドーピングする材料によって異なり、１［μ
ｍ］前後の基本波を有するレーザ光が得られる。基本波
に対する高調波は、非線形光学素子を用いることで得る
ことができる。なお非晶質半導体膜の結晶化に際し、大
粒径に結晶を得るためには、連続発振が可能な固体レー
ザを用い、基本波の第２高調波〜第４高調波を適用する
のが好ましい。代表的には、Ｎｄ:ＹＶＯ₄レーザー（基
本波１０６４［ｎｍ］）の第２高調波（５３２［ｎ
ｍ］）や第３高調波（３５５［ｎｍ］）を適用する。

【０１０９】また出力１０［Ｗ］の連続発振のＹＶＯ₄
レーザから射出されたレーザ光は、非線形光学素子によ
り高調波に変換する。さらに、共振器の中にＹＶＯ4結
晶と非線形光学素子を入れて、高調波を射出する方法も
ある。そして、好ましくは光学系により照射面にて矩形
状または楕円形状のレーザ光に成形して、被処理体に照
射する。このときのエネルギー密度は０．０１〜１００
［ＭＷ／ｃｍ²］程度（好ましくは０．１〜１０［ＭＷ
／ｃｍ²］）が必要である。そして、１０〜２０００
［ｃｍ／ｓ］程度の速度でレーザ光に対して相対的に半
導体膜を移動させて照射する。

【０１１０】また上記のレーザを用いる場合には、レー
ザ発振器から放射されたレーザビームを光学系で線状に
集光して、半導体膜に照射すると良い。結晶化の条件は
適宜設定されるが、エキシマレーザを用いる場合はパル
ス発振周波数３００［Ｈｚ］とし、レーザーエネルギー
密度を１００〜７００［ｍＪ／ｃｍ²］（代表的には２
００〜３００［ｍＪ／ｃｍ²］）とすると良い。またＹ
ＡＧレーザを用いる場合には、その第２高調波を用いて
パルス発振周波数１〜３００［Ｈｚ］とし、レーザーエ
ネルギー密度を３００〜１０００［ｍＪ／ｃｍ²］（代
表的には３５０〜５００［ｍＪ／ｃｍ²］）とすると良
い。そして幅１００〜１０００［μｍ］（好ましくは幅
４００［μｍ］）で線状に集光したレーザ光を基板全面
に渡って照射し、このときの線状ビームの重ね合わせ率
（オーバーラップ率）を５０〜９８［％］として行って
も良い。

【０１１１】しかしながら本実施例では、結晶化を助長
する金属元素を用いて非晶質珪素膜の結晶化を行ったた
め、前金属元素が結晶質珪素膜中に残留している。その
ため、前記結晶質珪素膜上に５０〜１００［ｎｍ］の非
晶質珪素膜を形成し、加熱処理（ＲＴＡ法やファーネス
アニール炉を用いた熱アニール等）を行って、該非晶質
珪素膜中に前記金属元素を拡散させ、前記非晶質珪素膜
は加熱処理後にエッチングを行って除去する。その結
果、前記結晶質珪素膜中の金属元素の含有量を低減また
は除去することができる。

【０１１２】なお半導体層５００２〜５００５を形成し
た後、ＴＦＴのしきい値を制御するために微量な不純物
元素（ボロンまたはリン）のドーピングを行ってもよ
い。

【０１１３】次いで、半導体層５００２〜５００５を覆
うゲート絶縁膜５００６を形成する。ゲート絶縁膜５０
０６はプラズマＣＶＤ法やスパッタ法を用いて、膜厚を
４０〜１５０［ｎｍ］として珪素を含む絶縁膜で形成す
る。本実施例では、ゲート絶縁膜５００６としてプラズ
マＣＶＤ法により酸化窒化珪素膜を１１５［ｎｍ］の厚
さに形成した。勿論、ゲート絶縁膜５００６は酸化窒化
珪素膜に限定されるものでなく、他の珪素を含む絶縁膜
を単層または積層構造として用いても良い。

【０１１４】なおゲート絶縁膜５００６として酸化珪素
膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Ｔ
ｅｔｒａｅｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ）と
Ｏ₂とを混合し、反応圧力４０［Ｐａ］、基板温度３０
０〜４００［℃］とし、高周波（１３．５６［ＭＨ
ｚ］）電力密度０．５〜０．８［Ｗ／ｃｍ²］で放電さ
せて形成しても良い。上記の工程により作製される酸化
珪素膜は、その後４００〜５００［℃］の熱アニールに
よって、ゲート絶縁膜５００６として良好な特性を得る
ことができる。

【０１１５】次いで、ゲート絶縁膜５００６上に膜厚２
０〜１００［ｎｍ］の第１の導電膜５００７と、膜厚１
００〜４００［ｎｍ］の第２の導電膜５００８とを積層
形成する。本実施例では、膜厚３０［ｎｍ］のＴａＮ膜
からなる第１の導電膜５００７と、膜厚３７０［ｎｍ］
のＷ膜からなる第２の導電膜５００８を積層形成した。

【０１１６】本実施例では、第１の導電膜５００７であ
るＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを
用いて、窒素を含む雰囲気内でスパッタ法で形成した。
また第２の導電膜５００８であるＷ膜は、Ｗのターゲッ
トを用いたスパッタ法で形成した。その他に６フッ化タ
ングステン（ＷＦ₆）を用いる熱ＣＶＤ法で形成するこ
ともできる。いずれにしてもゲート電極として使用する
ためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２
０［μΩｃｍ］以下にすることが望ましい。Ｗ膜は結晶
粒を大きくすることで低抵抗率化を図ることができる
が、Ｗ膜中に酸素などの不純物元素が多い場合には結晶
化が阻害され高抵抗化する。従って、本実施例では、高
純度のＷ（純度９９．９９９９［％］）のターゲットを
用いたスパッタ法で、さらに成膜時に気相中からの不純
物の混入がないように十分配慮してＷ膜を形成すること
により、抵抗率９〜２０［μΩｃｍ］を実現することが
できた。

【０１１７】なお本実施例では、第１の導電膜５００７
をＴａＮ膜、第２の導電膜５００８をＷ膜としたが、第
１の導電膜５００７及び第２の導電膜５００８を構成す
る材料は特に限定されない。第１の導電膜５００７及び
第２の導電膜５００８は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａ
ｌ、Ｃｕ、Ｃｒ、Ｎｄから選択された元素、または前記
元素を主成分とする合金材料若しくは化合物材料で形成
してもよい。また、リン等の不純物元素をドーピングし
た多結晶珪素膜に代表される半導体膜やＡｇＰｄＣｕ合
金で形成してもよい。

【０１１８】次いで、フォトリソグラフィ法を用いてレ
ジストからなるマスク５００９を形成し、電極及び配線
を形成するための第１のエッチング処理を行なう。第１
のエッチング処理では第１及び第２のエッチング条件で
行なう。（図６（Ｂ））

【０１１９】本実施例では第１のエッチング条件とし
て、ＩＣＰ（ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄ
Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用
い、エッチング用ガスにＣＦ₄とＣｌ₂とＯ₂とを用い、
それぞれのガス流量比を２５：２５：１０［ｓｃｃｍ］
とし、１．０［Ｐａ］の圧力でコイル型の電極に５００
［Ｗ］のＲＦ（１３．５６［ＭＨｚ］）電力を投入して
プラズマを生成してエッチングを行った。基板側（試料
ステージ）にも１５０［Ｗ］のＲＦ（１３．５６［ＭＨ
ｚ］）電力を投入し、実質的に負の自己バイアス電圧を
印加した。そしてこの第１のエッチング条件によりＷ膜
をエッチングして第１の導電層５００７の端部をテーパ
ー形状とした。

【０１２０】続いて、レジストからなるマスク５００９
を除去せずに第２のエッチング条件に変更し、エッチン
グ用ガスにＣＦ₄とＣｌ₂とを用い、それぞれのガス流量
比を３０：３０［ｓｃｃｍ］とし、１．０［Ｐａ］の圧
力でコイル型の電極に５００［Ｗ］のＲＦ（１３．５６
［ＭＨｚ］）電力を投入してプラズマを生成して１５秒
程度のエッチングを行った。基板側（試料ステージ）に
も２０［Ｗ］のＲＦ（１３．５６［ＭＨｚ］）電力を投
入し、実質的に負の自己バイアス電圧を印加した。第２
のエッチング条件では第１の導電層５００７及び第２の
導電層５００８とも同程度にエッチングを行った。な
お、ゲート絶縁膜５００６上に残渣を残すことなくエッ
チングするためには、１０〜２０［％］程度の割合でエ
ッチング時間を増加させると良い。

【０１２１】上記の第１のエッチング処理では、レジス
トからなるマスクの形状を適したものとすることによ
り、基板側に印加するバイアス電圧の効果により第１の
導電層５００７及び第２の導電層５００８の端部がテー
パー形状となる。こうして、第１のエッチング処理によ
り第１の導電層５００７と第２の導電層５００８から成
る第１の形状の導電層５０１０〜５０１４を形成した。
ゲート絶縁膜５００６においては、第１の形状の導電層
５０１０〜５０１４で覆われない領域が２０〜５０ｎｍ
程度エッチングされたため、膜厚が薄くなった領域が形
成された。

【０１２２】次いで、レジストからなるマスク５００９
を除去せずに第２のエッチング処理を行なう。（図６
（Ｃ））第２のエッチング処理では、エッチングガスに
ＳＦ_６とＣｌ_２とＯ_２を用い、それぞれのガス流量比を
２４：１２：２４（ｓｃｃｍ）とし、１．３Ｐａの圧力
でコイル側の電力に７００ＷのＲＦ（１３.５６ＭＨ
ｚ）電力を投入してプラズマを生成して２５秒程度のエ
ッチングを行った。基板側（試料ステージ）にも１０Ｗ
のＲＦ（１３.５６ＭＨｚ）電力を投入し、実質的に負
の自己バイアス電圧を印加した。こうして、Ｗ膜を選択
的にエッチングして、第２の形状の導電層５０１５〜５
０１９を形成した。このとき、第１の導電層５０１５ａ
〜５０１８ａは、ほとんどエッチングされない。

【０１２３】そして、レジストからなるマスク５００９
を除去せずに第１のドーピング処理を行ない、半導体層
５００２〜５００５にＮ型を付与する不純物元素を低濃
度に添加する。第１のドーピング処理はイオンドープ法
又はイオン注入法で行なえば良い。イオンドープ法の条
件はドーズ量を１×１０¹³〜５×１０¹⁴［ａｔｏｍｓ／
ｃｍ²］とし、加速電圧を４０〜８０［ｋｅＶ］として
行なう。本実施例ではドーズ量を５．０×１０¹⁴［ａｔ
ｏｍｓ／ｃｍ²］とし、加速電圧を５０［ｋｅＶ］とし
て行った。Ｎ型を付与する不純物元素としては、１５族
に属する元素を用いれば良く、代表的にはリン（Ｐ）又
は砒素（Ａｓ）を用いられるが、本実施例ではリン
（Ｐ）を用いた。この場合、第２の形状の導電層５０１
５〜５０１９がＮ型を付与する不純物元素に対するマス
クとなって、自己整合的に第１の不純物領域（Ｎ^ーー領
域）５０２０〜５０２３を形成した。そして第１の不純
物領域５０２０〜５０２３には１×１０¹⁸〜１×１０²⁰
［ａｔｏｍｓ／ｃｍ³］の濃度範囲でＮ型を付与する不
純物元素が添加された。

【０１２４】続いてレジストからなるマスク５００９を
除去した後、新たにレジストからなるマスク５０２４を
形成して、第１のドーピング処理よりも高い加速電圧で
第２のドーピング処理を行なう。イオンドープ法の条件
はドーズ量を１×１０¹³〜３×１０¹⁵［ａｔｏｍｓ／ｃ
ｍ²］とし、加速電圧を６０〜１２０［ｋｅＶ］として
行なう。本実施例では、ドーズ量を３．０×１０¹⁵［ａ
ｔｏｍｓ／ｃｍ²］とし、加速電圧を６５［ｋｅＶ］と
して行った。第２のドーピング処理は第２の導電層５０
１５ｂ〜５０１８ｂを不純物元素に対するマスクとして
用い、第１の導電層５０１５ａ〜５０１８ａのテーパー
部の下方の半導体層に不純物元素が添加されるようにド
ーピングを行なう。

【０１２５】上記の第２のドーピング処理を行った結
果、第１の導電層と重なる第２の不純物領域（Ｎ⁻領
域、Ｌｏｖ領域）５０２６には１×１０¹⁸〜５×１０¹⁹
［ａｔｏｍｓ／ｃｍ³］の濃度範囲でＮ型を付与する不
純物元素を添加された。また第３の不純物領域（Ｎ^＋領
域）５０２５、５０２８には１×１０¹⁹〜５×１０
²¹［ａｔｏｍｓ／ｃｍ³］の濃度範囲でN型を付与する不
純物元素を添加された。また、第１、第２のドーピング
処理を行った後、半導体層５００２〜５００５におい
て、不純物元素が全く添加されない領域又は微量の不純
物元素が添加された領域が形成された。本実施例では、
不純物元素が全く添加されない領域又は微量の不純物元
素が添加された領域をチャネル領域５０２７、５０３０
とよぶ。また前記第１のドーピング処理により形成され
た第１の不純物領域（Ｎ^ーー領域）５０２０〜５０２３
のうち、第２のドーピング処理においてレジスト５０２
４で覆われていた領域が存在するが、本実施例では、引
き続き第１の不純物領域（Ｎ^ーー領域、ＬＤＤ領域）５
０２９とよぶ。

【０１２６】なお本実施例では、第２のドーピング処理
のみにより、第２の不純物領域（Ｎ⁻領域）５０２６及
び第３の不純物領域（Ｎ^＋領域）５０２５、５０２８を
形成したが、これに限定されない。ドーピング処理を行
なう条件を適宜変えて、複数回のドーピング処理で形成
しても良い。

【０１２７】次いで図７（Ａ）に示すように、レジスト
からなるマスク５０２４を除去した後、新たにレジスト
からなるマスク５０３１を形成する。その後、第３のド
ーピング処理を行なう。第３のドーピング処理により、
Ｐチャネル型ＴＦＴの活性層となる半導体層に、前記第
１の導電型とは逆の導電型を付与する不純物元素が添加
された第４の不純物領域（Ｐ^＋領域）５０３２、５０３
４及び第５の不純物領域（Ｐ⁻領域）５０３３、５０３
５を形成する。

【０１２８】第３のドーピング処理では、第２の導電層
５０１６ｂ、５０１８ｂを不純物元素に対するマスクと
して用いる。こうして、Ｐ型を付与する不純物元素を添
加し、自己整合的に第４の不純物領域（Ｐ^＋領域）５０
３２、５０３４及び第５の不純物領域（Ｐ⁻領域）５０
３３、５０３５を形成する。

【０１２９】本実施例では、第４の不純物領域５０３
２、５０３４及び第５の不純物領域５０３３、５０３５
はジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法で形成す
る。イオンドープ法の条件としては、ドーズ量を１×１
０¹⁶［ａｔｏｍｓ／ｃｍ²］とし、加速電圧を８０［ｋ
ｅＶ］とした。

【０１３０】なお、第３のドーピング処理の際には、Ｎ
チャネル型ＴＦＴを形成する半導体層はレジストからな
るマスク５０３１によって覆われている。

【０１３１】ここで、第１及び２のドーピング処理によ
って、第４の不純物領域（Ｐ^＋領域）５０３２、５０３
４及び第５の不純物領域（Ｐ⁻領域）５０３３、５０３
５にはそれぞれ異なる濃度でリンが添加されている。し
かし、第４の不純物領域（Ｐ^＋領域）５０３２、５０３
４及び第５の不純物領域（Ｐ⁻領域）５０３３、５０３
５のいずれの領域においても、第３のドーピング処理に
よって、Ｐ型を付与する不純物元素の濃度が１×１０¹⁹
〜５×１０²¹［ａｔｏｍｓ／ｃｍ³］となるようにドー
ピング処理される。こうして、第４の不純物領域（Ｐ^＋
領域）５０３２、５０３４及び第５の不純物領域（Ｐ⁻
領域）５０３３、５０３５は、Ｐチャネル型ＴＦＴのソ
ース領域およびドレイン領域として問題なく機能する。

【０１３２】なお本実施例では、第３のドーピング処理
のみにより、第４の不純物領域（Ｐ^＋領域）５０３２、
５０３４及び第５の不純物領域（Ｐ⁻領域）５０３３、
５０３５を形成したが、これに限定されない。ドーピン
グ処理を行なう条件を適宜変えて、複数回のドーピング
処理で形成しても良い。

【０１３３】次いで図７（Ｂ）に示すように、レジスト
からなるマスク５０３１を除去して第１の層間絶縁膜５
０３６を形成する。この第１の層間絶縁膜５０３６とし
ては、プラズマＣＶＤ法またはスパッタ法を用い、厚さ
を１００〜２００［ｎｍ］として珪素を含む絶縁膜で形
成する。本実施例では、プラズマＣＶＤ法により膜厚１
００［ｎｍ］の酸化窒化珪素膜を形成した。勿論、第１
の層間絶縁膜５０３６は酸化窒化珪素膜に限定されるも
のでなく、他の珪素を含む絶縁膜を単層または積層構造
として用いても良い。

【０１３４】次いで、図７（Ｃ）に示すように、加熱処
理（熱処理）を行って、半導体層の結晶性の回復、半導
体層に添加された不純物元素の活性化を行なう。この加
熱処理はファーネスアニール炉を用いる熱アニール法で
行なう。熱アニール法としては、酸素濃度が１［ｐｐ
ｍ］以下、好ましくは０．１［ｐｐｍ］以下の窒素雰囲
気中で４００〜７００［℃］で行なえばよく、本実施例
では４１０［℃］、１時間の熱処理で活性化処理を行っ
た。なお、熱アニール法の他に、レーザアニール法、ま
たはラピッドサーマルアニール法（ＲＴＡ法）を適用す
ることができる。

【０１３５】また、第１の層間絶縁膜５０３６を形成す
る前に加熱処理を行っても良い。ただし、第１の導電層
５０１５ａ〜５０１９ａ及び、第２の導電層５０１５ｂ
〜５０１９ｂを構成する材料が熱に弱い場合には、本実
施例のように配線等を保護するため第１の層間絶縁膜５
０３６（珪素を主成分とする絶縁膜、例えば窒化珪素
膜）を形成した後で熱処理を行なうことが好ましい。

【０１３６】上記の様に、第１の層間絶縁膜５０３６
（珪素を主成分とする絶縁膜、例えば窒化珪素膜）を形
成した後に熱処理することにより、活性化処理と同時
に、半導体層の水素化も行なうことができる。水素化の
工程では、第１の層間絶縁膜５０３６に含まれる水素に
より半導体層のダングリングボンドが終端される。

【０１３７】なお、活性化処理のための加熱処理とは別
に、水素化のための加熱処理を行っても良い。

【０１３８】ここで、第１の層間絶縁膜５０３６の存在
に関係なく、半導体層を水素化することもできる。水素
化の他の手段として、プラズマにより励起された水素を
用いる手段（プラズマ水素化）や、３〜１００［％］の
水素を含む雰囲気中において、３００〜４５０［℃］で
１〜１２時間の加熱処理を行なう手段でも良い。

【０１３９】次いで、第１の層間絶縁膜５０３６上に、
第２の層間絶縁膜５０３７を形成する。第２の層間絶縁
膜５０３７としては、無機絶縁膜を用いることができ
る。例えば、ＣＶＤ法によって形成された酸化珪素膜
や、ＳＯＧ（ＳｐｉｎＯｎＧｌａｓｓ）法によって塗
布された酸化珪素膜等を用いることができる。また、第
２の層間絶縁膜５０３７として、有機絶縁膜を用いるこ
とができる。例えば、ポリイミド、ポリアミド、ＢＣＢ
（ベンゾシクロブテン）、アクリル等の膜を用いること
ができる。また、アクリル膜と酸化窒化珪素膜の積層構
造を用いても良い。

【０１４０】本実施例では、膜厚１.６［μｍ］のアク
リル膜を形成した。第２の層間絶縁膜５０３７によっ
て、基板５０００上に形成されたＴＦＴによる凹凸を緩
和し、平坦化することができる。特に、第２の層間絶縁
膜５０３７は平坦化の意味合いが強いので、平坦性に優
れた膜が好ましい。

【０１４１】次いで、ドライエッチングまたはウエット
エッチングを用い、第２の層間絶縁膜５０３７、第１の
層間絶縁膜５０３６、およびゲート絶縁膜５００６をエ
ッチングし、第３の不純物領域５０２５、５０２８、第
４の不純物領域５０３２、５０３４に達するコンタクト
ホールを形成する。

【０１４２】続いて、各不純物領域とそれぞれ電気的に
接続する配線５０３８〜５０４１および画素電極５０４
２を形成する。なお、これらの配線は、膜厚５０［ｎ
ｍ］のＴｉ膜と、膜厚５００［ｎｍ］の合金膜（Ａｌと
Ｔｉの合金膜）との積層膜をパターニングして形成す
る。もちろん、二層構造に限らず、単層構造でも良い
し、三層以上の積層構造にしても良い。また、配線材料
としては、ＡｌとＴｉに限らない。例えば、ＴａＮ膜上
にＡｌ膜やＣｕ膜を形成し、さらにＴｉ膜を形成した積
層膜をパターニングして配線を形成しても良いが、反射
性に優れた材料を用いることが望ましい。

【０１４３】続いて、画素電極５０４２を少なくとも含
む部分上に配向膜５０４３を形成しラビング処理を行な
う。なお、本実施例では配向膜８６７を形成する前に、
アクリル樹脂膜等の有機樹脂膜をパターニングすること
によって基板間隔を保持するための柱状のスペーサ５０
４５を所望の位置に形成した。また、柱状のスペーサに
代えて、球状のスペーサを基板全面に散布してもよい。

【０１４４】次いで、対向基板５０４６を用意する。対
向基板５０４６上に着色層（カラーフィルタ）５０４７
〜５０４９、平坦化膜５０５０を形成する。このとき、
第１の着色層５０４７と第２の着色層５０４８とを重ね
て、遮光部を形成する。また、第１の着色層５０４７と
第３の着色層５０４９とを一部重ねて、遮光部を形成し
てもよいし、第２の着色層５０４８と第３の着色層５０
４９とを一部重ねて、遮光部を形成しても良い。

【０１４５】このように、新たに遮光層を形成すること
なく、各画素間の隙間を着色層の積層からなる遮光部で
遮光することによって工程数の低減を可能とした。

【０１４６】次いで、平坦化膜５０５０上に透明導電膜
からなる対向電極５０５１を少なくとも画素部に形成
し、対向基板の全面に配向膜５０５２を形成し、ラビン
グ処理を施した。

【０１４７】そして、画素部と駆動回路が形成されたア
クティブマトリクス基板と対向基板とをシール材５０４
４で貼り合わせる。シール材５０４４にはフィラーが混
入されていて、このフィラーと柱状スペーサによって均
一な間隔を持って２枚の基板が貼り合わせられる。その
後、両基板の間に液晶材料５０５３を注入し、封止剤
（図示せず）によって完全に封止する。液晶材料５０５
３には公知の液晶材料を用いれば良い。このようにして
図７（Ｄ）に示す液晶表示装置が完成する。そして、必
要があれば、アクティブマトリクス基板または対向基板
を所望の形状に分断する。さらに、偏光板およびＦＰＣ
（図示せず）を貼りつけた。

【０１４８】以上のようにして作製される液晶表示装置
は、大粒径の結晶粒が形成された半導体膜を用いて作製
されたＴＦＴを有しており、前記液晶表示装置の動作特
性や信頼性を十分なものとなり得る。そして、このよう
な液晶表示装置は各種電子機器の表示部として用いるこ
とができる。

【０１４９】なお、本実施例は、実施例１または実施例
２において説明した画素を有する表示装置の作製工程に
用いることができる。

【０１５０】（実施例４）本実施例では、実施例３に示
した構成とは異なる構成のアクティブマトリクス基板の
作製工程について、図８を用いて説明する。

【０１５１】なお、図８（Ｂ）までの工程は、実施例３
において、図６（Ａ）〜（Ｄ）、図７（Ａ）〜（Ｂ）に
示した工程と同様である。

【０１５２】図６及び図７と同じ部分は同じ符号を用い
て示し、説明は省略する。

【０１５３】第１の層間絶縁膜５０３６上に、第２の層
間絶縁膜５０３７を形成する。第２の層間絶縁膜５０３
７としては、無機絶縁膜を用いることができる。例え
ば、ＣＶＤ法によって形成された酸化珪素膜や、ＳＯＧ
（ＳｐｉｎＯｎＧｌａｓｓ）法によって塗布された酸
化珪素膜等を用いることができる。また、第２の層間絶
縁膜５０３７として、有機絶縁膜を用いることができ
る。例えば、ポリイミド、ポリアミド、ＢＣＢ（ベンゾ
シクロブテン）、アクリル等の膜を用いることができ
る。また、アクリル膜と酸化珪素膜の積層構造を用いて
も良い。また、アクリル膜と、スパッタ法で形成した窒
化珪素膜または窒化酸化珪素膜との積層構造を用いても
良い。

【０１５４】本実施例では、膜厚１.６μｍのアクリル
膜を形成した。第２の層間絶縁膜５０３７によって、基
板５０００上に形成されたＴＦＴによる凹凸を緩和し、
平坦化することができる。特に、第２の層間絶縁膜５０
３７は平坦化の意味合いが強いので、平坦性に優れた膜
が好ましい。

【０１５５】次いで、ドライエッチングまたはウエット
エッチングを用い、第２の層間絶縁膜５０３７、第１の
層間絶縁膜５０３６及びゲート絶縁膜５００６をエッチ
ングし、第３の不純物領域５０２５、５０２８、第４の
不純物領域５０３２、５０３４に達するコンタクトホー
ルを形成する。

【０１５６】次いで、透明導電膜からなる画素電極５０
５４を形成する。透明導電膜としては、酸化インジウム
と酸化スズの化合物（ＩＴＯ）、酸化インジウムと酸化
亜鉛の化合物、酸化亜鉛、酸化スズ、酸化インジウム等
を用いることができる。また、前記透明導電膜にガリウ
ムを添加したものを用いてもよい。画素電極が自発光素
子の陽極に相当する。

【０１５７】本実施例では、ＩＴＯを１１０ｎｍ厚さで
成膜し、パターニングし、画素電極５０５４を形成し
た。

【０１５８】次いで、各不純物領域とそれぞれ電気的に
接続される配線５０５５〜５０６１を形成する。なお本
実施例では、配線５０５５〜５０６１は、膜厚１００ｎ
ｍのＴｉ膜と、膜厚３５０ｎｍのＡｌ膜と、膜厚１００
ｎｍのＴｉ膜との積層膜をスパッタ法で連続形成し、所
望の形状にパターニングして形成する。

【０１５９】もちろん、三層構造に限らず、単層構造で
もよいし、二層構造でもよいし、四層以上の積層構造に
してもよい。また配線の材料としては、ＡｌとＴｉに限
らず、他の導電膜を用いても良い。例えば、ＴａＮ膜上
にＡｌやＣｕを形成し、さらにＴｉ膜を形成した積層膜
をパターニングして配線を形成してもよい。

【０１６０】こうして、画素部のＮチャネル型ＴＦＴの
ソース領域またはドレイン領域の一方は、配線５０５８
によってソース配線（５０１９ａと５０１９ｂの積層）
と電気的に接続され、もう一方は、配線５０５９によっ
て画素部のＰチャネル型ＴＦＴのゲート電極と電気的に
接続される。また、画素部のＰチャネル型ＴＦＴのソー
ス領域またはドレイン領域の一方は、配線５０６０によ
って画素電極５０６３と電気的に接続されている。ここ
で、画素電極５０６３上の一部と、配線５０６０の一部
を重ねて形成することによって、配線５０６０と画素電
極５０６３の電気的接続をとっている。

【０１６１】以上の工程により図８（Ｄ）に示すよう
に、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴからなる
ＣＭＯＳ回路を有する駆動回路部と、スイッチング用Ｔ
ＦＴ、駆動用ＴＦＴとを有する画素部を同一基板上に形
成することができる。

【０１６２】駆動回路部のＮチャネル型ＴＦＴは、ゲー
ト電極の一部を構成する第１の導電層５０１５ａと重な
る低濃度不純物領域５０２６（Ｌｏｖ領域）、ソース領
域またはドレイン領域として機能する高濃度不純物領域
５０２５とを有している。このＮチャネル型ＴＦＴ５０
１と配線５０５６で接続されＣＭＯＳ回路を形成するＰ
チャネル型ＴＦＴは、ゲート電極の一部を構成する第１
の導電層５０１６ａと重なる低濃度不純物領域５０３３
（Ｌｏｖ領域）、ソース領域またはドレイン領域として
機能する高濃度不純物領域５０３２とを有している。

【０１６３】画素部において、Ｎチャネル型のスイッチ
ング用ＴＦＴは、ゲート電極の外側に形成される低濃度
不純物領域５０２９（Ｌｏｆｆ領域）、ソース領域また
はドレイン領域として機能する高濃度不純物領域５０２
８とを有している。また画素部において、Ｐチャネル型
の駆動用ＴＦＴは、ゲート電極の一部を構成する第１の
導電層５０１８ａと重なる低濃度不純物領域５０３５
（Ｌｏｖ領域）、ソース領域またはドレイン領域として
機能する高濃度不純物領域５０３４とを有している。

【０１６４】次いで、第３の層間絶縁膜５０６２を形成
する。第３の層間絶縁膜としては、無機絶縁膜や有機絶
縁膜を用いることができる。無機絶縁膜としては、ＣＶ
Ｄ法によって形成された酸化珪素膜や、ＳＯＧ（Ｓｐｉ
ｎＯｎＧｌａｓｓ）法によって塗布された酸化珪素
膜、スパッタ法によって形成された窒化珪素膜または窒
化酸化珪素膜等を用いることができる。また、有機絶縁
膜としては、アクリル樹脂膜等を用いることができる。

【０１６５】第２の層間絶縁膜５０３７と第３の層間絶
縁膜５０６２の組み合わせの例を以下に挙げる。

【０１６６】第２の層間絶縁膜５０３７として、アクリ
ルと、スパッタ法によって形成された窒化珪素膜または
窒化酸化珪素膜の積層膜を用い、第３の層間絶縁膜５０
６２として、スパッタ法によって形成された窒化珪素膜
または窒化酸化珪素膜を用いる組み合わせがある。第２
の層間絶縁膜５０３７として、プラズマＣＶＤ法によっ
て形成した酸化珪素膜を用い、第３の層間絶縁膜５０６
２としてもプラズマＣＶＤ法によって形成した酸化珪素
膜を用いる組み合わせがある。また、第２の層間絶縁膜
５０３７として、ＳＯＧ法によって形成した酸化珪素膜
を用い、第３の層間絶縁膜５０６２としてもＳＯＧ法に
よって形成した酸化珪素膜を用いる組み合わせがある。
また、第２の層間絶縁膜５０３７として、ＳＯＧ法によ
って形成した酸化珪素膜とプラズマＣＶＤ法によって形
成した酸化珪素膜の積層膜を用い、第３の層間絶縁膜５
０６２としてプラズマＣＶＤ法によって形成した酸化珪
素膜を用いる組み合わせがある。また、第２の層間絶縁
膜５０３７として、アクリルを用い、第３の層間絶縁膜
５０６２としてもアクリルを用いる組み合わせがある。
また、第２の層間絶縁膜５０３７として、アクリルとプ
ラズマＣＶＤ法によって形成した酸化珪素膜の積層膜を
用い、第３の層間絶縁膜５０６２としてプラズマＣＶＤ
法によって形成した酸化珪素膜を用いる組み合わせがあ
る。また、第２の層間絶縁膜５０３７として、プラズマ
ＣＶＤ法によって形成した酸化珪素膜を用い、第３の層
間絶縁膜５０６２としてアクリルを用いる組み合わせが
ある。

【０１６７】第３の層間絶縁膜５０６２の画素電極５０
６３に対応する位置に開口部を形成する。第３の層間絶
縁膜は、バンクとして機能する。開口部を形成する際、
ウエットエッチング法を用いることで容易にテーパー形
状の側壁とすることが出来る。開口部の側壁が十分にな
だらかでないと段差に起因する自発光層の劣化が顕著な
問題となってしまうため、注意が必要である。

【０１６８】第３の層間絶縁膜中に、カーボン粒子や金
属粒子を添加し、抵抗率を下げ、静電気の発生を抑制し
てもよい。この際、抵抗率は、１×１０⁶〜１×１０¹²
Ωｍ（好ましくは、１×１０⁸〜１×１０¹⁰Ωｍ）とな
るように、カーボン粒子や金属粒子の添加量を調節すれ
ばよい。

【０１６９】次いで、第３の層間絶縁膜５０６２の開口
部において露出している画素電極５０５４上に、自発光
層５０６３を形成する。

【０１７０】自発光層５０６３としては、公知の有機発
光材料や無機発光材料を用いることができる。

【０１７１】有機発光材料としては、低分子系有機発光
材料、高分子系有機発光材料、中分子系有機材料を自由
に用いることができる。なお、本明細書中においては、
中分子系有機発光材料とは、昇華性を有さず、かつ、分
子数が２０以下または連鎖する分子の長さが１０μｍ以
下の有機発光材料を示すものとする。

【０１７２】自発光層５０６３は通常、積層構造であ
る。代表的には、コダック・イーストマン・カンパニー
のＴａｎｇらが提案した「正孔輸送層／発光層／電子輸
送層」という積層構造が挙げられる。また他にも、陽極
上に正孔注入層／正孔輸送層／発光層／電子輸送層、ま
たは正孔注入層／正孔輸送層／発光層／電子輸送層／電
子注入層の順に積層する構造でも良い。発光層に対して
蛍光性色素等をドーピングしても良い。

【０１７３】本実施例では蒸着法により低分子系有機発
光材料を用いて自発光層５０６３を形成している。具体
的には、正孔注入層として２０ｎｍ厚の銅フタロシアニ
ン（ＣｕＰｃ）膜を設け、その上に発光層として７０ｎ
ｍ厚のトリス−８−キノリノラトアルミニウム錯体（Ａ
ｌｑ₃）膜を設けた積層構造としている。Ａｌｑ₃にキナ
クリドン、ペリレンもしくはＤＣＭ１といった蛍光色素
を添加することで発光色を制御することができる。

【０１７４】なお、図８（Ｄ）では一画素しか図示して
いないが、複数の色、例えば、Ｒ（赤）、Ｇ（緑）、Ｂ
（青）の各色に対応した自発光層５０６３を作り分ける
構成とすることができる。

【０１７５】また、高分子系有機発光材料を用いる例と
して、正孔注入層として２０ｎｍのポリチオフェン（Ｐ
ＥＤＯＴ）膜をスピン塗布法により設け、その上に発光
層として１００ｎｍ程度のパラフェニレンビニレン（Ｐ
ＰＶ）膜を設けた積層構造によって自発光層５０６３を
構成しても良い。なお、ＰＰＶのπ共役系高分子を用い
ると、赤色から青色まで発光波長を選択できる。また、
電子輸送層や電子注入層として炭化珪素等の無機材料を
用いることも可能である。

【０１７６】なお、自発光層５０６３は、正孔注入層、
正孔輸送層、発光層、電子輸送層、電子注入層等が、明
確に区別された積層構造を有するものに限定されない。
つまり、自発光層５０６３は、正孔注入層、正孔輸送
層、発光層、電子輸送層、電子注入層等を構成する材料
が、混合した層を有する構造であってもよい。

【０１７７】例えば、電子輸送層を構成する材料（以
下、電子輸送材料と表記する）と、発光層を構成する材
料（以下、発光材料と表記する）とによって構成される
混合層を、電子輸送層と発光層との間に有する構造の自
発光層５０６３であってもよい。

【０１７８】次に、自発光層５０６３の上には導電膜か
らなる画素電極５０６４が設けられる。本実施例の場
合、導電膜としてアルミニウムとリチウムとの合金膜を
用いる。勿論、公知のＭｇＡｇ膜（マグネシウムと銀と
の合金膜）を用いても良い。画素電極５０４８が自発光
素子の陰極に相当する。陰極材料としては、周期表の１
族もしくは２族に属する元素からなる導電膜もしくはそ
れらの元素を添加した導電膜を自由に用いることができ
る。

【０１７９】画素電極５０６４まで形成された時点で自
発光素子が完成する。なお、自発光素子とは、画素電極
（陽極）５０５４、自発光層５０６３及び画素電極（陰
極）５０６４で形成されたダイオードを指す。なお、自
発光素子は、一重項励起子からの発光（蛍光）を利用す
るものでも、三重項励起子からの発光（燐光）を利用す
るものでも、どちらでも良い。

【０１８０】自発光素子を完全に覆うようにしてパッシ
ベーション膜５０６５を設けることは有効である。パッ
シベーション膜５０６５としては、炭素膜、窒化珪素膜
もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁
膜を単層もしくは組み合わせた積層で用いることができ
る。

【０１８１】カバレッジの良い膜をパッシベーション膜
５０６５として用いることが好ましく、炭素膜、特にＤ
ＬＣ（ダイヤモンドライクカーボン）膜を用いることは
有効である。ＤＬＣ膜は室温から１００℃以下の温度範
囲で成膜可能であるため、耐熱性の低い自発光層５０６
３の上方にも容易に成膜することができる。また、ＤＬ
Ｃ膜は酸素に対するブロッキング効果が高く、自発光層
５０６３の酸化を抑制することが可能である。そのた
め、自発光層５０６３が酸化するといった問題を防止で
きる。

【０１８２】なお、第３の層間絶縁膜５０６２を形成し
た後、パッシベーション膜５０６５を形成するまでの工
程をマルチチャンバー方式（またはインライン方式）の
成膜装置を用いて、大気解放せずに連続的に処理するこ
とは有効である。

【０１８３】なお、実際には図８（Ｄ）の状態まで完成
したら、さらに外気に曝されないように、気密性が高
く、脱ガスの少ない保護フィルム（ラミネートフィル
ム、紫外線硬化樹脂フィルム等）や透光性のシーリング
材でパッケージング（封入）することが好ましい。その
際、シーリング材の内部を不活性雰囲気にしたり、内部
に吸湿性材料（例えば酸化バリウム）を配置したりする
と自発光素子の信頼性が向上する。

【０１８４】また、パッケージング等の処理により気密
性を高めたら、基板５０００上に形成された素子又は回
路から引き回された端子と外部信号端子とを接続するた
めのコネクタ（フレキシブルプリントサーキット：ＦＰ
Ｃ）を取り付けて製品として完成する。

【０１８５】なお、本実施例は、実施例１または実施例
２において説明した画素を有する表示装置の作製工程と
して用いることができる。

【０１８６】（実施例５）本実施例では、実施例３また
は実施例４に示した構成とは異なる構成のアクティブマ
トリクス基板の作製工程について、図９を用いて説明す
る。

【０１８７】なお、図９（Ａ）までの工程は、実施例３
において、図６（Ａ）〜（Ｄ）、図７（Ａ）に示した工
程と同様である。ただし、画素部を構成する駆動用ＴＦ
Ｔは、ゲート電極の外側に形成される低濃度不純物領域
（Ｌｏｆｆ領域）を有する、Ｎチャネル型のＴＦＴであ
る点が異なる。

【０１８８】図６、図７及び図８と同じ部分は同じ符号
を用いて示し、説明は省略する。

【０１８９】図９（Ａ）に示すように、第１の層間絶縁
膜５１０１を形成する。この第１の層間絶縁膜５１０１
としては、プラズマＣＶＤ法またはスパッタ法を用い、
厚さを１００〜２００ｎｍとして珪素を含む絶縁膜で形
成する。本実施例では、プラズマＣＶＤ法により膜厚１
００ｎｍの酸化窒化珪素膜を形成した。勿論、第１の層
間絶縁膜５１０１は酸化窒化珪素膜に限定されるもので
なく、他の珪素を含む絶縁膜を単層または積層構造とし
て用いても良い。

【０１９０】次いで、図９（Ｂ）に示すように、加熱処
理（熱処理）を行なって、半導体層の結晶性の回復、半
導体層に添加された不純物元素の活性化を行なう。この
加熱処理はファーネスアニール炉を用いる熱アニール法
で行なう。熱アニール法としては、酸素濃度が１ｐｐｍ
以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４
００〜７００℃で行なえばよく、本実施例では４１０
℃、１時間の熱処理で活性化処理を行った。なお、熱ア
ニール法の他に、レーザアニール法、またはラピッドサ
ーマルアニール法（ＲＴＡ法）を適用することができ
る。

【０１９１】また、第１の層間絶縁膜５１０１を形成す
る前に加熱処理を行なっても良い。ただし、第１の導電
層５０１５ａ〜５０１９ａ及び、第２の導電層５０１５
ｂ〜５０１９ｂが熱に弱い場合には、本実施例のように
配線等を保護するため第１の層間絶縁膜５１０１（珪素
を主成分とする絶縁膜、例えば窒化珪素膜）を形成した
後で熱処理を行なうことが好ましい。

【０１９２】上記の様に、第１の層間絶縁膜５１０１
（珪素を主成分とする絶縁膜、例えば窒化珪素膜）を形
成した後に熱処理することにより、活性化処理と同時
に、半導体層の水素化も行なうことができる。水素化の
工程では、第１の層間絶縁膜５１０１に含まれる水素に
より半導体層のダングリングボンドが終端される。

【０１９３】なお、活性化処理のための加熱処理とは別
に、水素化のための加熱処理を行っても良い。

【０１９４】ここで、第１の層間絶縁膜５１０１の存在
に関係なく、半導体層を水素化することもできる。水素
化の他の手段として、プラズマにより励起された水素を
用いる手段（プラズマ水素化）や、３〜１００％の水素
を含む雰囲気中において、３００〜４５０℃で１〜１２
時間の加熱処理を行なう手段でも良い。

【０１９５】以上の工程により、Ｎチャネル型ＴＦＴと
Ｐチャネル型ＴＦＴからなるＣＭＯＳ回路を有する駆動
回路部と、スイッチング用ＴＦＴ、駆動用ＴＦＴとを有
する画素部を同一基板上に形成することができる。

【０１９６】次いで、第１の層間絶縁膜５１０１上に、
第２の層間絶縁膜５１０２を形成する。第２の層間絶縁
膜５１０２としては、無機絶縁膜を用いることができ
る。例えば、ＣＶＤ法によって形成された酸化珪素膜
や、ＳＯＧ（ＳｐｉｎＯｎＧｌａｓｓ）法によって塗
布された酸化珪素膜等を用いることができる。また、第
２の層間絶縁膜５１０２として、有機絶縁膜を用いるこ
とができる。例えば、ポリイミド、ポリアミド、ＢＣＢ
（ベンゾシクロブテン）、アクリル等の膜を用いること
ができる。また、アクリル膜と酸化珪素膜の積層構造を
用いても良い。また、アクリル膜と、スパッタ法で形成
した窒化珪素膜または窒化酸化珪素膜との積層構造を用
いても良い。

【０１９７】次いで、ドライエッチングまたはウエット
エッチングを用い、第１の層間絶縁膜５１０１、第２の
層間絶縁膜５１０２及びゲート絶縁膜５００６をエッチ
ングし、駆動回路部及び画素部を構成する各ＴＦＴの不
純物領域（第３の不純物領域（Ｎ⁺領域）及び第４の不
純物領域（Ｐ⁺領域））に達するコンタクトホールを形
成する。

【０１９８】次いで、各不純物領域とそれぞれ電気的に
接続される配線５１０３〜５１０９を形成する。なお本
実施例では、配線５１０３〜５１０９は、膜厚１００ｎ
ｍのＴｉ膜と、膜厚３５０ｎｍのＡｌ膜と、膜厚１００
ｎｍのＴｉ膜との積層膜をスパッタ法で連続形成し、所
望の形状にパターニングして形成する。

【０１９９】もちろん、三層構造に限らず、単層構造で
もよいし、二層構造でもよいし、四層以上の積層構造に
してもよい。また配線の材料としては、ＡｌとＴｉに限
らず、他の導電膜を用いても良い。例えば、ＴａＮ膜上
にＡｌやＣｕを形成し、さらにＴｉ膜を形成した積層膜
をパターニングして配線を形成してもよい。

【０２００】画素部のスイッチング用ＴＦＴのソース領
域またはドレイン領域の一方は、配線５１０６によって
ソース配線（５０１９ａと５０１９ｂの積層）と電気的
に接続され、もう一方は、配線５１０７によって画素部
の駆動用ＴＦＴのゲート電極と電気的に接続される。

【０２０１】次いで図９（Ｃ）に示すように、第３の層
間絶縁膜５１１０を形成する。第３の層間絶縁膜５１１
０としては、無機絶縁膜や有機絶縁膜を用いることがで
きる。無機絶縁膜としては、ＣＶＤ法によって形成され
た酸化珪素膜や、ＳＯＧ（ＳｐｉｎＯｎＧｌａｓｓ）
法によって塗布された酸化珪素膜等を用いることができ
る。また、有機絶縁膜としては、アクリル樹脂膜等を用
いることができる。また、アクリル膜と、スパッタ法で
形成した窒化珪素膜または窒化酸化珪素膜との積層構造
を用いても良い。

【０２０２】第３の層間絶縁膜５１１０によって、基板
５０００上に形成されたＴＦＴによる凹凸を緩和し、平
坦化することができる。特に、第３の層間絶縁膜５１１
０は平坦化の意味合いが強いので、平坦性に優れた膜が
好ましい。

【０２０３】次いで、ドライエッチングまたはウエット
エッチングを用い、第３の層間絶縁膜５１１０に、配線
５１０８に達するコンタクトホールを形成する。

【０２０４】次いで、導電膜をパターニングして画素電
極５１１１を形成する。本実施例の場合、導電膜として
アルミニウムとリチウムとの合金膜を用いる。勿論、公
知のＭｇＡｇ膜（マグネシウムと銀との合金膜）を用い
ても良い。画素電極５１１１が自発光素子の陰極に相当
する。陰極材料としては、周期表の１族もしくは２族に
属する元素からなる導電膜もしくはそれらの元素を添加
した導電膜を自由に用いることができる。

【０２０５】画素電極５１１１は、第３の層間絶縁膜５
１１０に形成されたコンタクトホールによって、配線５
１０８と電気的な接続がとられる。こうして、画素電極
５１１１は、駆動用ＴＦＴのソース領域またはドレイン
領域の一方と、電気的に接続される。

【０２０６】次いで図９（Ｄ）に示すように、各画素間
の自発光層を塗り分けるために、土手５１１２を形成す
る。土手５１１２は、無機絶縁膜や有機絶縁膜を用いて
形成する。無機絶縁膜としては、スパッタ法によって形
成された窒化珪素膜または窒化酸化珪素膜、ＣＶＤ法に
よって形成された酸化珪素膜や、ＳＯＧ法によって塗布
された酸化珪素膜等を用いることができる。また、有機
絶縁膜としては、アクリル樹脂膜等を用いることができ
る。

【０２０７】ここで、土手５１１２を形成する際、ウエ
ットエッチング法を用いることで容易にテーパー形状の
側壁とすることが出来る。土手５１１２の側壁が十分に
なだらかでないと段差に起因する自発光層の劣化が顕著
な問題となってしまうため、注意が必要である。

【０２０８】なお、画素電極５１１１と配線５１０８を
電気的に接続する際に、第３の層間絶縁膜５１１０に形
成したコンタクトホールの部分にも、土手５１１２を形
成する。こうして、コンタクトホール部分の凹凸によ
る、画素電極の凹凸を土手５１１２によって埋めること
により、段差に起因する自発光層の劣化を防いでいる。

【０２０９】第３の層間絶縁膜５１１０と土手５１１２
の組み合わせの例を以下に挙げる。

【０２１０】第３の層間絶縁膜５１１０として、アクリ
ルと、スパッタ法によって形成された窒化珪素膜または
窒化酸化珪素膜の積層膜を用い、土手５１１２として、
スパッタ法によって形成された窒化珪素膜または窒化酸
化珪素膜を用いる組み合わせがある。第３の層間絶縁膜
５１１０として、プラズマＣＶＤ法によって形成した酸
化珪素膜を用い、土手５１１２としてもプラズマＣＶＤ
法によって形成した酸化珪素膜を用いる組み合わせがあ
る。また、第３の層間絶縁膜５１１０として、ＳＯＧ法
によって形成した酸化珪素膜を用い、土手５１１２とし
てもＳＯＧ法によって形成した酸化珪素膜を用いる組み
合わせがある。また第３の層間絶縁膜５１１０として、
ＳＯＧ法によって形成した酸化珪素膜とプラズマＣＶＤ
法によって形成した酸化珪素膜の積層膜を用い、土手５
１１２としてプラズマＣＶＤ法によって形成した酸化珪
素膜を用いる組み合わせがある。また、第３の層間絶縁
膜５１１０として、アクリルを用い、土手５１１２とし
てもアクリルを用いる組み合わせがある。また、第３の
層間絶縁膜５１１０として、アクリルとプラズマＣＶＤ
法によって形成した酸化珪素膜の積層膜を用い、土手５
１１２としてプラズマＣＶＤ法によって形成した酸化珪
素膜を用いる組み合わせがある。また、第３の層間絶縁
膜５１１０として、プラズマＣＶＤ法によって形成した
酸化珪素膜を用い、土手５１１２としてアクリルを用い
る組み合わせがある。

【０２１１】土手５１１２中に、カーボン粒子や金属粒
子を添加し、抵抗率を下げ、静電気の発生を抑制しても
よい。この際、抵抗率は、１×１０⁶〜１×１０¹²Ωｍ
（好ましくは、１×１０⁸〜１×１０¹⁰Ωｍ）となるよ
うに、カーボン粒子や金属粒子の添加量を調節すればよ
い。

【０２１２】次いで、土手５１１２に囲まれた、露出し
ている画素電極５０３８上に、自発光層５１１３を形成
する。

【０２１３】自発光層５１１３としては、公知の有機発
光材料や無機発光材料を用いることができる。

【０２１４】有機発光材料としては、低分子系有機発光
材料、高分子系有機発光材料、中分子系有機材料を自由
に用いることができる。なお、本明細書中においては、
中分子系有機発光材料とは、昇華性を有さず、かつ、分
子数が２０以下または連鎖する分子の長さが１０μｍ以
下の有機発光材料を示すものとする。

【０２１５】自発光層５１１３は通常、積層構造であ
る。代表的には、コダック・イーストマン・カンパニー
のTangらが提案した「正孔輸送層／発光層／電子輸送
層」という積層構造が挙げられる。また他にも、陰極上
に電子輸送層／発光層／正孔輸送層／正孔注入層、また
は電子注入層／電子輸送層／発光層／正孔輸送層／正孔
注入層の順に積層する構造でも良い。発光層に対して蛍
光性色素等をドーピングしても良い。

【０２１６】本実施例では蒸着法により低分子系有機発
光材料を用いて自発光層５１１３を形成している。具体
的には、発光層として７０ｎｍ厚のトリス−８−キノリ
ノラトアルミニウム錯体（Ａｌｑ₃）膜を設け、その上
に、正孔注入層として２０ｎｍ厚の銅フタロシアニン
（ＣｕＰｃ）膜を設けた積層構造としている。Ａｌｑ₃
にキナクリドン、ペリレンもしくはＤＣＭ１といった蛍
光色素を添加することで発光色を制御することができ
る。

【０２１７】なお、図９（Ｄ）では一画素しか図示して
いないが、複数の色、例えば、Ｒ（赤）、Ｇ（緑）、Ｂ
（青）の各色に対応した自発光層５１１３を作り分ける
構成とすることができる。

【０２１８】また、高分子系有機発光材料を用いる例と
して、正孔注入層として２０ｎｍのポリチオフェン（Ｐ
ＥＤＯＴ）膜をスピン塗布法により設け、その上に、発
光層として１００ｎｍ程度のパラフェニレンビニレン
（ＰＰＶ）膜を設けた積層構造によって自発光層５１１
３を構成しても良い。なお、ＰＰＶのπ共役系高分子を
用いると、赤色から青色まで発光波長を選択できる。ま
た、電子輸送層や電子注入層として炭化珪素等の無機材
料を用いることも可能である。

【０２１９】なお、自発光層５１１３は、正孔注入層、
正孔輸送層、発光層、電子輸送層、電子注入層等が、明
確に区別された積層構造を有するものに限定されない。
つまり、自発光層５１１３は、正孔注入層、正孔輸送
層、発光層、電子輸送層、電子注入層等を構成する材料
が、混合した層を有する構造であってもよい。

【０２２０】例えば、電子輸送層を構成する材料（以
下、電子輸送材料と表記する）と、発光層を構成する材
料（以下、発光材料と表記する）とによって構成される
混合層を、電子輸送層と発光層との間に有する構造の自
発光層５１１３であってもよい。

【０２２１】次に、自発光層５１１３の上には、透明導
電膜からなる画素電極５１１４を形成する。透明導電膜
としては、酸化インジウムと酸化スズの化合物（ＩＴ
Ｏ）、酸化インジウムと酸化亜鉛の化合物、酸化亜鉛、
酸化スズ、酸化インジウム等を用いることができる。ま
た、前記透明導電膜にガリウムを添加したものを用いて
もよい。画素電極５１１４が自発光素子の陽極に相当す
る。

【０２２２】画素電極５１１４まで形成された時点で自
発光素子が完成する。なお、自発光素子とは、画素電極
（陰極）５１１１、自発光層５１１３及び画素電極（陽
極）５１１４で形成されたダイオードを指す。なお、自
発光素子は、一重項励起子からの発光（蛍光）を利用す
るものでも、三重項励起子からの発光（燐光）を利用す
るものでも、どちらでも良い。

【０２２３】本実施例では、画素電極５１１４が透明導
電膜によって形成されているため、自発光素子が発した
光は、基板５０００とは逆側に向かって放射される。ま
た、第３の層間絶縁膜５１１０によって、配線５１０６
〜５１０９が形成された層とは別の層に、画素電極５１
１１を形成している。そのため、実施例３に示した構成
と比較して、開口率を上げることができる。

【０２２４】自発光素子を完全に覆うようにして保護膜
（パッシベーション膜）５１１５を設けることは有効で
ある。保護膜５１１５としては、炭素膜、窒化珪素膜も
しくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜
を単層もしくは組み合わせた積層で用いることができ
る。

【０２２５】なお本実施例のように、自発光素子が発し
た光が画素電極５１１４側から放射される場合、保護膜
５１１５としては、光を透過する膜を用いる必要があ
る。

【０２２６】なお、土手５１１２を形成した後、保護膜
５１１５を形成するまでの工程をマルチチャンバー方式
（またはインライン方式）の成膜装置を用いて、大気解
放せずに連続的に処理することは有効である。

【０２２７】なお、実際には図９（Ｄ）の状態まで完成
したら、さらに外気に曝されないように、気密性が高
く、脱ガスの少ない保護フィルム（ラミネートフィル
ム、紫外線硬化樹脂フィルム等）等のシーリング材でパ
ッケージング（封入）することが好ましい。その際、シ
ーリング材の内部を不活性雰囲気にしたり、内部に吸湿
性材料（例えば酸化バリウム）を配置したりすると自発
光素子の信頼性が向上する。

【０２２８】また、パッケージング等の処理により気密
性を高めたら、基板５０００上に形成された素子又は回
路から引き回された端子と外部信号端子とを接続するた
めのコネクタ（フレキシブルプリントサーキット：ＦＰ
Ｃ）を取り付けて製品として完成する。

【０２２９】なお、本実施例は、実施例１または実施例
２において説明した画素を有する表示装置の作製工程と
して用いることができる。

【０２３０】（実施例６）本実施例では、本発明の半導
体装置が有するＴＦＴの半導体活性層を作製する上で、
半導体膜を結晶化する手法の例を示す。

【０２３１】ガラス基板上に下地膜として、プラズマＣ
ＶＤ法により酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ
＝５９％、Ｎ＝７％、Ｈ＝２％）４００ｎｍを形成し
た。続いて、前記下地膜上に半導体膜として、プラズマ
ＣＶＤ法により非晶質珪素膜１５０ｎｍを形成した。そ
して、５００℃で３時間の熱処理を行って、半導体膜が
含有する水素を放出させた後、レーザアニール法により
半導体膜の結晶化を行った。

【０２３２】レーザアニール法に用いるレーザとして
は、連続発振のＹＶＯ₄レーザを用いた。レーザアニー
ル法の条件は、レーザ光としてＹＶＯ₄レーザの第２高
調波（波長５３２ｎｍ）を用いた。レーザ光を光学系に
より所定の形状のビームとして、基板表面上に形成した
半導体膜に照射した。

【０２３３】なお、基板上に照射されるビームの形状
は、レーザの種類や、光学系によって変化させることが
できる。こうして、基板上に照射されるビームのアスペ
クト比やエネルギー密度の分布を変えることができる。
例えば、基板上に照射されるビームの形状は、線状、矩
形状、楕円状など、様々な形状とすることができる。本
実施例では、ＹＶＯ₄レーザの第２高調波を、光学系に
よって２００μｍ×５０μｍの楕円状にし、半導体膜に
照射した。

【０２３４】ここで、レーザ光を基板表面上に形成した
半導体膜に照射する際に用いる、光学系の模式図を図１
０に示す。

【０２３５】レーザ１００１から射出されたレーザ光
（ＹＶＯ₄レーザの第２高調波）は、ミラー１００２を
経由して、凸レンズ１００３に入射する。レーザ光は凸
レンズ１００３に対して斜めに入射させる。このように
することで、非点収差などの収差により焦点位置がず
れ、照射面またはその近傍において楕円状ビーム１００
６を形成することができる。

【０２３６】そして、このようにして形成される楕円状
ビーム１００６を照射しながら、例えば１００７で示す
方向または１００８で示す方向にガラス基板１００５を
移動させた。こうして、ガラス基板１００５上に形成さ
れた半導体膜１００４において、楕円状ビーム１００６
を相対的に移動させながら照射した。

【０２３７】なお、楕円状ビーム１００６の相対的な走
査方向は、楕円状ビーム１００６の長軸に垂直な方向と
した。

【０２３８】本実施例では、凸レンズ１００３に対する
レーザ光の入射角φを約２０°として２００μｍ×５０
μｍの楕円状ビームを形成し、ガラス基板１００５を５
０ｃｍ／ｓの速度で移動させながら照射して、半導体膜
の結晶化を行った。

【０２３９】このようにして得られた結晶性半導体膜に
セコエッチングを行って、ＳＥＭにより１万倍にて表面
を観察した結果を図１１に示す。なお、セコエッチング
におけるセコ液はＨＦ：Ｈ₂Ｏ＝２：１に添加剤として
Ｋ₂Ｃｒ₂Ｏ₇を用いて作製されるものである。図１１
は、図中の矢印で示す方向にレーザ光を相対的に走査さ
せて得られたものである。レーザ光の走査方向に平行に
大粒径の結晶粒が形成されている様子がわかる。つま
り、レーザ光の走査方向に対して延在するように結晶成
長がなされる。

【０２４０】このように、本実施例の手法を用いて結晶
化を行った半導体膜には大粒径の結晶粒が形成されてい
る。そのため、前記半導体膜を半導体活性層として用い
てＴＦＴを作製すると、前記ＴＦＴのチャネル形成領域
に含まれる結晶粒界の本数を少なくすることができる。
また、個々の結晶粒の内部は実質的に単結晶と見なせる
結晶性を有することから、単結晶半導体を用いたトラン
ジスタと同等の高いモビリティ（電界効果移動度）を得
ることも可能である。このように優れた特性のＴＦＴ
を、本発明における表示装置に用いることで,、画素内
の演算処理回路を高速に動作させることができ、有効で
ある。

【０２４１】さらに、ＴＦＴを、そのキャリアの移動方
向が、形成された結晶粒の延在する方向と揃うように配
置すれば、キャリアが結晶粒界を横切る回数を極端に減
らすことができる。そのため、オン電流値（ＴＦＴがオ
ン状態にある時に流れるドレイン電流値）、オフ電流値
（ＴＦＴがオフ状態にある時に流れるドレイン電流
値）、しきい値電圧、Ｓ値及び電界効果移動度のバラツ
キを低減することも可能となり、電気的特性は著しく向
上する。

【０２４２】なお、半導体膜の広い範囲に楕円状ビーム
１００６を照射するため、楕円状ビーム１００６をその
長軸に垂直な方向に走査して半導体膜に照射する動作
（以下、スキャンと表記する）を、複数回行なってい
る。ここで、１回のスキャン毎に、楕円状ビーム１００
６の位置は、その長軸に平行な方向にずらされる。ま
た、連続するスキャン間では、その走査方向を逆にす
る。ここで、連続する２回のスキャンにおいて、一方を
往路のスキャン、もう一方を復路のスキャンと呼ぶこと
にする。

【０２４３】楕円状ビーム１００６の位置を、１回のス
キャン毎にその長軸に平行な方向にずらす大きさを、ピ
ッチｄと表現する。また、往路のスキャンにおいて、図
１１に示したような大粒径の結晶粒が形成された領域
の、楕円状ビーム１００６の走査方向に垂直な方向の長
さを、Ｄ１と表記する。復路のスキャンにおいて、図１
１に示したような大粒径の結晶粒が形成された領域の、
楕円状ビーム１００６の走査方向に垂直な方向の長さ
を、Ｄ２と表記する。また、Ｄ１とＤ２の平均値を、Ｄ
とする。

【０２４４】このとき、オーバーラップ率Ｒ_O.R［％］
を式１で定義する。

【０２４５】

【式１】Ｒ_O.R＝（１−ｄ／Ｄ）×１００

【０２４６】本実施例では、オーバーラップ率Ｒ_O.Rを
０［％］とした。

【０２４７】（実施例７）本実施例では、本発明の半導
体装置が有するＴＦＴの半導体活性層を作製する上で、
半導体膜を結晶化する手法において、実施例６とは異な
る例を示す。

【０２４８】半導体膜として非晶質珪素膜を形成するま
での工程は、実施例６と同様である。その後、特開平７
−１８３５４０号公報に記載された方法を利用し、前記
半導体膜上にスピンコート法にて酢酸ニッケル水溶液
（重量換算濃度５ｐｐｍ、体積１０ｍｌ）を塗布し、５
００℃の窒素雰囲気で１時間、５５０℃の窒素雰囲気で
１２時間の熱処理を行った。続いて、レーザアニール法
により、半導体膜の結晶性の向上を行った。

【０２４９】レーザアニ-ル法に用いるレーザとして
は、連続発振のＹＶＯ₄レーザを用いた。レーザアニー
ル法の条件は、レーザ光としてＹＶＯ₄レーザの第２高
調波（波長５３２ｎｍ）を用い、図１０で示した光学系
における凸レンズ１００３に対するレーザ光の入射角φ
を約２０°として、２００μｍ×５０μｍの楕円状ビー
ムを形成した。ガラス基板１００５を５０ｃｍ／ｓの速
度で移動させながら、前記楕円状ビームを照射して、半
導体膜の結晶性の向上を行った。

【０２５０】なお、楕円状ビーム１００６の相対的な走
査方向は、楕円状ビーム１００６の長軸に垂直な方向と
した。

【０２５１】このようにして得られた結晶性半導体膜に
セコエッチングを行って、ＳＥＭにより１万倍にて表面
を観察した。その結果を図１２に示す。図１２は、図中
の矢印で示す方向にレーザ光を相対的に走査させて得ら
れたものであり、走査方向に対して延在して大粒径の結
晶粒が形成されている様子がわかる。

【０２５２】このように、本発明を用いて結晶化を行っ
た半導体膜には大粒径の結晶粒が形成されているため、
前記半導体膜を用いてＴＦＴを作製すると、そのチャネ
ル形成領域に含まれる結晶粒界の本数を少なくすること
ができる。また、個々の結晶粒は実質的に単結晶と見な
せる結晶性を有することから、単結晶半導体を用いたト
ランジスタと同等の高いモビリティ（電界効果移動度）
を得ることも可能である。

【０２５３】さらに、形成された結晶粒が一方向に揃っ
ている。そのため、ＴＦＴを、そのキャリアの移動方向
が、形成された結晶粒の延在する方向と揃うように配置
すれば、キャリアが結晶粒界を横切る回数を極端に減ら
すことができる。そのため、オン電流値、オフ電流値、
しきい値電圧、Ｓ値及び電界効果移動度のバラツキを低
減することも可能となり、電気的特性は著しく向上す
る。

【０２５４】なお、半導体膜の広い範囲に楕円状ビーム
１００６を照射するため、楕円状ビーム１００６をその
長軸に垂直な方向に走査して半導体膜に照射する動作
（スキャン）を、複数回行なっている。ここで、１回の
スキャン毎に、楕円状ビーム１００６の位置は、その長
軸に平行な方向にずらされる。また、連続するスキャン
間では、その走査方向を逆にする。ここで、連続する２
回のスキャンにおいて、一方を往路のスキャン、もう一
方を復路のスキャンと呼ぶことにする。

【０２５５】楕円状ビーム１００６の位置を、１回のス
キャン毎にその長軸に平行な方向にずらす大きさを、ピ
ッチｄと表現する。また、往路のスキャンにおいて、図
１２に示したような大粒径の結晶粒が形成された領域
の、楕円状ビーム１００６の走査方向に垂直な方向の長
さを、Ｄ１と表記する。復路のスキャンにおいて、図１
２に示したような大粒径の結晶粒が形成された領域の、
楕円状ビーム１００６の走査方向に垂直な方向の長さ
を、Ｄ２と表記する。また、Ｄ１とＤ２の平均値を、Ｄ
とする。

【０２５６】このとき、式１と同様に、オーバーラップ
率Ｒ_O.R［％］を定義する。本実施例では、オーバーラ
ップ率Ｒ_O.Rを０［％］とした。

【０２５７】また、上記結晶化の手法によって得られた
半導体膜（図中、Improved CG−Siliconと表記）のラマ
ン散乱分光の結果を図１３に太線で示す。ここで、比較
のため、単結晶シリコン（図中、ref.(100)Si Waferと
表記）のラマン散乱分光の結果を細線で示した。また、
非晶質珪素膜を形成後、熱処理を行って半導体膜が含有
する水素を放出させた後、パルス発振のエキシマレーザ
を用い結晶化を行った半導体膜（図中、excimer laser
annealingと表記）のラマン散乱分光の結果を図１３に
点線で示した。

【０２５８】本実施例の手法によって得られた半導体膜
のラマンシフトは、５１７．３ｃｍ^-1のピークを有す
る。また、半値幅は、４．９６ｃｍ^-1である。一方、単
結晶シリコンのラマンシフトは、５２０．７ｃｍ^-1のピ
ークを有する。また、半値幅は、４．４４ｃｍ^-1であ
る。パルス発振のエキシマレーザを用い結晶化を行った
半導体膜のラマンシフトは、５１６．３ｃｍ^-1である。
また、半値幅は、６．１６ｃｍ^-1である。

【０２５９】図１３の結果により、本実施例に示した結
晶化の手法によって得られた半導体膜の結晶性が、パル
ス発振のエキシマレーザを用い結晶化を行った半導体膜
の結晶性と比べて、単結晶シリコンに近いことがわか
る。

【０２６０】（実施例８）本実施例では、実施例６に示
した手法によって結晶化した半導体膜を用いてＴＦＴを
作製した例について、図１０、図１４および図１５を用
いて説明する。

【０２６１】本実施例では基板２０００として、ガラス
基板を用い、ガラス基板上に下地膜２００１として、プ
ラズマＣＶＤ法により酸化窒化珪素膜（組成比Ｓｉ＝３
２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）５０ｎ
ｍ、酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９
％、Ｎ＝７％、Ｈ＝２％）１００ｎｍを積層した。次い
で、下地膜２００１上に半導体膜２００２として、プラ
ズマＣＶＤ法により非晶質珪素膜１５０ｎｍを形成し
た。そして、５００℃で３時間の熱処理を行って、半導
体膜が含有する水素を放出させた。（図１４（Ａ））

【０２６２】その後、レーザ光として連続発振のＹＶＯ
₄レーザの第２高調波（波長５３２ｎｍ、５．５Ｗ）を
用い、図１０で示した光学系における凸レンズ１００３
に対するレーザ光の入射角φを約２０°として２００μ
ｍ×５０μｍの楕円状ビームを形成した。前記楕円状ビ
ームを、５０ｃｍ／ｓの速度で相対的に走査して、半導
体膜２００２に照射した。（図１４（Ｂ））

【０２６３】そして、第１のドーピング処理を行なう。
これはしきい値を制御するためのチャネルドープであ
る。材料ガスとしてＢ₂Ｈ₆を用い、ガス流量３０ｓｃｃ
ｍ、電流密度０．０５μＡ、加速電圧６０ｋｅＶ、ドー
ズ量１×１０¹⁴／ｃｍ²として行った。（図１４
（Ｃ））

【０２６４】続いて、パターニングを行って、半導体膜
２００４を所望の形状にエッチングした後、エッチング
された半導体膜を覆うゲート絶縁膜２００７としてプラ
ズマＣＶＤ法により膜厚１１５ｎｍの酸化窒化珪素膜を
形成する。次いで、ゲート絶縁膜２００７上に導電膜と
して膜厚３０ｎｍのＴａＮ膜２００８と、膜厚３７０ｎ
ｍのＷ膜２００９を積層形成する。（図１４（Ｄ））

【０２６５】フォトリソグラフィ法を用いてレジストか
らなるマスク（図示せず）を形成して、Ｗ膜、ＴａＮ
膜、ゲート絶縁膜をエッチングする。

【０２６６】そして、レジストからなるマスクを除去
し、新たにマスク２０１３を形成して第２のドーピング
処理を行ない、半導体膜にｎ型を付与する不純物元素を
導入する。この場合、導電層２０１０、２０１１がｎ型
を付与する不純物元素に対するマスクとなり、自己整合
的に不純物領域２０１４が形成される。本実施例では第
２のド−ピング処理は、半導体膜の膜厚が１５０ｎｍと
厚いため２条件に分けて行った。本実施例では、材料ガ
スとしてフォスフィン（ＰＨ₃）を用い、ドーズ量を２
×１０¹³／ｃｍ²とし、加速電圧を９０ｋｅＶとして行
った後、ドーズ量を５×１０¹⁴／ｃｍ²とし、加速電圧
を１０ｋｅＶとして行った。（図１４（Ｅ））

【０２６７】次いで、レジストからなるマスク２０１３
を除去した後、新たにレジストからなるマスク２０１５
を形成して第３のドーピング処理を行なう。第３のドー
ピング処理により、ｐチャネル型ＴＦＴの活性層となる
半導体膜に前記一導電型とは逆の導電型を付与する不純
物元素が添加された不純物領域２０１６を形成する。導
電層２０１０、２０１１を不純物元素に対するマスクと
して用い、ｐ型を付与する不純物元素を添加して自己整
合的に不純物領域２０１６を形成する。本実施例では第
３のド−ピング処理においても、半導体膜の膜厚が１５
０ｎｍと厚いため２条件に分けて行った。本実施例で
は、材料ガスとしてジボラン（Ｂ₂Ｈ₆）を用い、ドーズ
量を２×１０¹³／ｃｍ²とし、加速電圧を９０ｋｅＶと
して行った後、ドーズ量を１×１０¹⁵／ｃｍ²とし、加
速電圧を１０ｋｅＶとして行った。（図１４（Ｆ））

【０２６８】以上までの工程で、それぞれの半導体層に
不純物領域２０１４、２０１６が形成される。

【０２６９】次いで、レジストからなるマスク２０１５
を除去して、プラズマＣＶＤ法により第１の層間絶縁膜
２０１７として膜厚５０ｎｍの酸化窒化珪素膜（組成比
Ｓｉ＝３２．８％、Ｏ＝６３．７％、Ｈ＝３．５％）を
形成した。

【０２７０】次いで、熱処理により、半導体層の結晶性
の回復、それぞれの半導体層に添加された不純物元素の
活性化を行なう。本実施例ではファーネスアニール炉を
用いた熱アニール法により、窒素雰囲気中にて５５０度
４時間の熱処理を行った。（図１４（Ｇ））

【０２７１】次いで、第１の層間絶縁膜２０１７上に無
機絶縁膜材料または有機絶縁物材料から成る第２の層間
絶縁膜２０１８を形成する。本実施例では、ＣＶＤ法に
より膜厚５０ｎｍの窒化珪素膜を形成した後、膜厚４０
０ｎｍの酸化珪素膜を形成した。

【０２７２】そして、熱処理を行なうと水素化処理を行
なうことができる。本実施例では、ファーネスアニール
炉を用い、４１０度で１時間、窒素雰囲気中にて熱処理
を行った。

【０２７３】続いて、各不純物領域とそれぞれ電気的に
接続する配線２０１９を形成する。本実施例では、膜厚
５０ｎｍのＴｉ膜と、膜厚５００ｎｍのＡｌ―Ｓｉ膜
と、膜厚５０ｎｍのＴｉ膜との積層膜をパターニングし
て形成した。もちろん、二層構造に限らず、単層構造で
もよいし、三層以上の積層構造にしてもよい。また、配
線の材料としては、ＡｌとＴｉに限らない。例えば、Ｔ
ａＮ膜上にＡｌやＣｕを形成し、さらにＴｉ膜を形成し
た積層膜をパターニングして配線を形成してもよい。
（図１４（Ｈ））

【０２７４】以上の様にして、チャネル長６μｍ、チャ
ネル幅４μｍのｎチャネル型ＴＦＴ２０３１とｐチャネ
ル型ＴＦＴ２０３２が形成された。

【０２７５】これらの電気的特性を測定した結果を図１
５に示す。ｎチャネル型ＴＦＴ２０３１の電気的特性を
図１５（Ａ）に、ｐチャネル型ＴＦＴ２０３２の電気的
特性を図１５（Ｂ）に示す。電気的特性の測定条件は、
測定点をそれぞれ２点とし、ゲート電圧Ｖｇ＝―１６〜
１６Ｖの範囲で、ドレイン電圧Ｖｄ＝１Ｖ及び５Ｖとし
た。また、図１５において、ドレイン電流（ＩＤ）、ゲ
ート電流（ＩＧ）は実線で、移動度（μＦＥ）は点線で
示している。

【０２７６】本発明を用いて結晶化を行った半導体膜に
は大粒径の結晶粒が形成されているため、前記半導体膜
を用いてＴＦＴを作製すると、そのチャネル形成領域に
含まれる結晶粒界の本数を少なくすることができる。さ
らに、形成された結晶粒は一方向に揃っているため、キ
ャリアが結晶粒界を横切る回数を極端に減らすことがで
きる。そのため、図１５に示したように電気的特性の良
いＴＦＴが得られる。特に移動度が、ｎチャネル型ＴＦ
Ｔにおいて５２４ｃｍ²／Ｖｓ、ｐチャネル型ＴＦＴに
おいて２０５ｃｍ²／Ｖｓとなることがわかる。このよ
うなＴＦＴを用いて表示装置を作製すれば、その動作特
性および信頼性をも向上することが可能となる。

【０２７７】（実施例９）本実施例では、実施例７に示
した手法によって結晶化した半導体膜を用いてＴＦＴを
作製した例について、図１０、図１６〜図１９を用いて
説明する。

【０２７８】半導体膜として非晶質珪素膜を形成するま
での工程は、実施例８と同様である。なお、非晶質珪素
膜は、１５０ｎｍの厚さで形成した。（図１６（Ａ））

【０２７９】その後、特開平７−１８３５４０号公報に
記載された方法を利用し、前記半導体膜上にスピンコー
ト法にて酢酸ニッケル水溶液（重量換算濃度５ｐｐｍ、
体積１０ｍｌ）を塗布して金属含有層２０２１を形成す
る。そして、５００℃の窒素雰囲気で１時間、５５０℃
の窒素雰囲気で１２時間の熱処理を行った。こうして半
導体膜２０２２を得た。（図１６（Ｂ））

【０２８０】続いて、レーザアニール法により、半導体
膜２０２２の結晶性の向上を行なう。

【０２８１】レーザアニール法の条件は、レーザ光とし
て連続発振のＹＶＯ₄レーザの第２高調波（波長５３２
ｎｍ、５．５Ｗ）を用い、図１０で示した光学系におけ
る凸レンズ１００３に対するレーザ光の入射角φを約２
０°として２００μｍ×５０μｍの楕円状ビームを形成
した。前記楕円状ビームを、基板を２０ｃｍ／ｓまたは
５０ｃｍ／ｓの速度で移動させながら照射して、半導体
膜２０２２の結晶性の向上を行った。こうして半導体膜
２０２３を得た。（図１６（Ｃ））

【０２８２】図１６（Ｃ）の半導体膜の結晶化の後の工
程は、実施例８において示した図１４（Ｃ）〜図１４
（Ｈ）の工程と同様である。こうして、チャネル長６μ
ｍ、チャネル幅４μｍのｎチャネル型ＴＦＴ２０３１と
ｐチャネル型ＴＦＴ２０３２が形成された。これらの電
気的特性を測定した。

【０２８３】上記工程によって作製したＴＦＴの電気的
特性を、図１７〜図１９に示す。

【０２８４】図１７（Ａ）及び図１７（Ｂ）に、図１６
（Ｃ）のレーザアニール工程において、基板の速度を２
０ｃｍ／ｓで移動させて作製したＴＦＴの電気的特性を
示す。図１７（Ａ）に、ｎチャネル型ＴＦＴ２０３１の
電気的特性を示す。また図１７（Ｂ）に、ｐチャネル型
ＴＦＴ２０３２の電気的特性を示す。また、図１８
（Ａ）及び図１８（Ｂ）に、図１６（Ｃ）のレーザアニ
ール工程において、基板の速度を５０ｃｍ／ｓで移動さ
せて作製したＴＦＴの電気的特性を示す。図１８（Ａ）
に、ｎチャネル型ＴＦＴ２０３１の電気的特性を示す。
また図１８（Ｂ）に、ｐチャネル型ＴＦＴ２０３２の電
気的特性を示す。

【０２８５】なお、電気的特性の測定条件は、ゲート電
圧Ｖｇ＝―１６〜１６Ｖの範囲で、ドレイン電圧Ｖｄ＝
１Ｖ及び５Ｖとした。また、図１７、図１８において、
ドレイン電流（ＩＤ）、ゲート電流（ＩＧ）は実線で、
移動度（μＦＥ）は点線で示している。

【０２８６】本発明を用いて結晶化を行った半導体膜に
は大粒径の結晶粒が形成されているため、前記半導体膜
を用いてＴＦＴを作製すると、そのチャネル形成領域に
含まれる結晶粒界の本数を少なくすることができる。さ
らに、形成された結晶粒は一方向に揃っており、レーザ
光の相対的な走査方向に対して交差する方向に形成され
る粒界が少ないため、キャリアが結晶粒界を横切る回数
を極端に減らすことができる。

【０２８７】そのため、図１７及び図１８に示したよう
に電気的特性の良いＴＦＴが得られる。特に移動度が、
図１７ではｎチャネル型ＴＦＴにおいて５１０ｃｍ²／
Ｖｓ、ｐチャネル型ＴＦＴにおいて２００ｃｍ²／Ｖ
ｓ、また、図１８ではｎチャネル型ＴＦＴにおいて５９
５ｃｍ²／Ｖｓ、ｐチャネル型ＴＦＴにおいて１９９ｃ
ｍ²／Ｖｓと非常に優れていることがわかる。そして、
このようなＴＦＴを用いて半導体装置を作製すれば、そ
の動作特性および信頼性をも向上することが可能とな
る。

【０２８８】また、図１９に、図１６（Ｃ）のレーザア
ニール工程において、基板の速度を５０ｃｍ／ｓで移動
させて作製したＴＦＴの電気的特性を示す。図１９
（Ａ）に、ｎチャネル型ＴＦＴ２０３１の電気的特性を
示す。また図１９（Ｂ）に、ｐチャネル型ＴＦＴ２０３
２の電気的特性を示す。

【０２８９】なお、電気的特性の測定条件は、ゲート電
圧Ｖｇ＝―１６〜１６Ｖの範囲で、ドレイン電圧Ｖｄ＝
０．１Ｖ及び５Ｖとした。

【０２９０】図１９に示したように電気的特性の良いＴ
ＦＴが得られる。特に移動度が、図１９（Ａ）に示した
ｎチャネル型ＴＦＴにおいて６５７ｃｍ²／Ｖｓ、図１
９（Ｂ）に示したｐチャネル型ＴＦＴにおいて２１９ｃ
ｍ²／Ｖｓと非常に優れていることがわかる。そして、
このようなＴＦＴを用いて半導体装置を作製すれば、そ
の動作特性および信頼性をも向上することが可能とな
る。

【０２９１】（実施例１０）本発明の不揮発性メモリは
データの記憶・読み出しを行なう記録媒体として、あら
ゆる分野の電子機器に組み込むことが可能である。本実
施例では、その様な電子機器について説明する。

【０２９２】本発明の不揮発性メモリを利用しうる電子
機器としては、ディスプレイ、ビデオカメラ、デジタル
カメラ、頭部取り付け型のディスプレイ、ＤＶＤプレー
ヤー、ゲーム機、ゴーグル型ディスプレイ、カーナビゲ
ーション、音響再生装置（カーオーディオ等）、パーソ
ナルコンピュータ、携帯情報端末（モバイルコンピュー
タ、携帯電話または電子書籍等）などが挙げられる。そ
れらの一例を図２０、２１に示す。

【０２９３】図２０（Ａ）はディスプレイであり、筐体
３００１、支持台３００２、表示部３００３等を含む。
本発明は表示部３００３に用いることができる。

【０２９４】図２０（Ｂ）はビデオカメラであり、本体
３０１１、表示部３０１２、音声入力部３０１３、操作
スイッチ３０１４、バッテリー３０１５、受像部３０１
６で構成される。本発明は表示部３０１２に用いること
ができる。

【０２９５】図２０（Ｃ）は頭部取り付け型のディスプ
レイの一部（右片側）であり、本体３０２１、信号ケー
ブル３０２２、頭部固定バンド３０２３、表示部３０２
４、光学系３０１０、表示装置３０２６等を含む。本発
明は表示部３０２６に用いることができる。

【０２９６】図２０（Ｄ）は記録媒体を備えた画像再生
装置（具体的にはＤＶＤ再生装置）であり、本体３０３
１、記録媒体３０３２、操作スイッチ３０３３、表示部
（ａ）３０３４、表示部（ｂ）３０３５等で構成され
る。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｉ
ｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ等を用
い、音楽鑑賞や映画鑑賞やゲームやインターネットを行
なうことができる。本発明は表示部（ａ）３０３４、表
示部（ｂ）３０３５に用いることができる。

【０２９７】図２０（Ｅ）はゴーグル型ディスプレイで
あり、本体３０４１、表示部３０４２、アーム部３０４
３を含む。本発明は表示部３０４２に用いることができ
る。

【０２９８】図２０（Ｆ）はパーソナルコンピュータで
あり、本体３０５１、筐体３０５２、表示部３０５３、
キーボード３０５４等で構成される。本発明は表示部３
０５３に用いることができる。

【０２９９】図２１（Ａ）は携帯電話であり、本体３１
０１、音声出力部３１０２、音声入力部３１０３、表示
部３１０４、操作スイッチ３１０５、アンテナ３１０６
を含む。本発明は表示部３１０４に用いることができ
る。

【０３００】図２１（Ｂ）は音響再生装置、具体的には
カーオーディオであり、本体３１１１、表示部３１１
２、操作スイッチ３１１３、３１１４を含む。本発明は
表示部３１１２に用いることができる。また、本実施例
では車載用オーディオを示すが、携帯型や家庭用の音響
再生装置に用いても良い。

【０３０１】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器に適用することが可能であ
る。また、本実施例の電子機器は実施例１〜９のどのよ
うな組み合わせからなる構成を用いても実現することが
できる。

【０３０２】このように、本発明における表示装置及び
これを用いた表示システムを用いることで、高精細な表
示を低消費電力で行なえる小型且つ軽量の電子機器が実
現できる。

【０３０３】

【発明の効果】本発明によれば、従来ＧＰＵにおいて行
なわれていた演算処理のうち一部の処理を表示装置で行
なうことができ、ＧＰＵの実装面積及び実装体積を増大
させることなく演算処理量を低減できる。さらに、画像
データの変更が少ない映像構成要素の画像データを画素
内の記憶回路に格納しておくことで、表示システムの小
型化、軽量化、低消費電力化が可能である。従って、高
精細及び大画面の映像表示に適した表示装置及びこれを
用いた表示システムが実現できる。

【図面の簡単な説明】

【図１】本発明の表示装置及びこれを用いた表示システ
ムの構成を説明するためのブロック図。

【図２】従来の表示装置及びこれを用いた表示システム
の構成を説明するためのブロック図。

【図３】表示映像の例。

【図４】実施例１における画素の回路図。

【図５】実施例２における画素の回路図。

【図６】実施例３における表示装置の作製行程を示す断
面図。

【図７】実施例３における表示装置の作製行程を示す断
面図。

【図８】実施例４における表示装置の作製行程を示す断
面図。

【図９】実施例５における表示装置の作製行程を示す断
面図。

【図１０】実施例６におけるレーザ光学系の模式図。

【図１１】実施例６における結晶性半導体膜のＳＥＭ写
真。

【図１２】実施例７における結晶性半導体膜のＳＥＭ写
真。

【図１３】実施例７における結晶性半導体膜のラマンス
ペクトル。

【図１４】実施例８におけるＴＦＴ作製工程を示す断面
図。

【図１５】実施例８におけるＴＦＴの電気特性。

【図１６】実施例９におけるＴＦＴ作製工程を示す断面
図。

【図１７】実施例９におけるＴＦＴの電気特性。

【図１８】実施例９におけるＴＦＴの電気特性。

【図１９】実施例９におけるＴＦＴの電気特性。

【図２０】実施例１０における電子機器。

【図２１】実施例１０における電子機器。

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０９Ｇ 3/20 ６２３Ｇ０９Ｇ 3/20 ６２３Ｆ６２４６２４Ｂ６３３６３３Ｂ６４１６４１Ｃ６６０６６０Ｕ 3/30 3/30 ＺＨ０１Ｌ 29/786 Ｈ０５Ｂ 33/12 ＢＨ０５Ｂ 33/12 33/14 Ａ 33/14 Ｈ０１Ｌ 29/78 ６１２Ｂ６１４６１３ＢＦターム(参考） 2H093 NA16 NA53 NC09 NC11 NC21 NC22 NC29 NC34 NC35 NC49 NC50 ND06 ND49 ND60 NG20 3K007 AB03 AB17 BA06 DB03 GA00 GA04 5C006 AA02 AA09 AA16 AA22 AF05 AF25 AF27 AF31 AF45 AF82 BB16 BC06 BC12 BC20 BF02 BF09 BF13 BF15 BF26 BF27 BF28 BF34 EB05 FA06 FA43 FA47 FA56 5C080 AA06 AA10 BB05 CC03 DD07 DD23 DD25 DD26 EE02 EE18 EE27 EE29 EE30 FF11 GG11 GG12 JJ01 JJ02 JJ03 JJ05 JJ06 KK02 KK04 KK07 KK43 KK50 5F110 AA09 BB02 BB04 BB06 BB07 CC02 DD01 DD02 DD03 DD05 DD13 DD14 DD15 DD17 EE01 EE02 EE03 EE04 EE11 EE14 EE23 EE27 EE44 EE45 FF02 FF04 FF28 FF30 FF40 GG01 GG02 GG13 GG25 GG28 GG29 GG32 GG43 GG45 GG47 GG51 HJ01 HJ04 HJ12 HJ13 HJ23 HL01 HL02 HL03 HL04 HL06 HL11 HL12 HL23 HM15 NN03 NN04 NN22 NN23 NN24 NN27 NN34 NN35 NN36 NN71 NN72 NN73 PP01 PP02 PP03 PP04 PP05 PP06 PP29 PP34 PP35 QQ04 QQ19 QQ23 QQ24 QQ25

Claims

【特許請求の範囲】

【請求項１】マトリクス状に配置された複数の画素から
構成される画素部を有する表示装置であって、前記画素
は、第一の画像データを格納する１ビットの記憶回路
と、前記記憶回路に格納された前記第一の画像データ及
び前記画素の外部から供給される第二の画像データを用
いて演算処理を行なう演算処理回路と、前記演算処理回
路の出力を用いて映像信号を形成する表示処理回路とを
有することを特徴とする表示装置。
【請求項２】マトリクス状に配置された複数の画素から
構成される画素部を有する表示装置であって、前記画素
は、第一の画像データを格納するｎビット（ｎは自然
数、ｎ≧２）の記憶回路と、前記記憶回路に格納された
前記第一の画像データ及び前記画素の外部から供給され
る第二の画像データを用いて演算処理を行なう演算処理
回路と、前記演算処理回路の出力を用いて映像信号を形
成する表示処理回路とを有することを特徴とする表示装
置。
【請求項３】マトリクス状に配置された複数の画素から
構成される画素部を有する表示装置であって、前記画素
は、第一の画像データを格納する各々１ビットのｍ個
（ｍは自然数、ｍ≧２）の記憶回路と、前記記憶回路に
格納された前記第一の画像データ及び前記画素の外部か
ら供給される第二の画像データを用いて演算処理を行な
う演算処理回路と、前記演算処理回路の出力を用いて映
像信号を形成する表示処理回路とを有することを特徴と
する表示装置。
【請求項４】マトリクス状に配置された複数の画素から
構成される画素部を有する表示装置であって、前記画素
は、第一の画像データを格納する各々ｎビット（ｎは自
然数、ｎ≧２）のｍ個（ｍは自然数、ｍ≧２）の記憶回
路と、前記記憶回路に格納された前記第一の画像データ
及び前記画素の外部から供給される第二の画像データを
用いて演算処理を行なう演算処理回路と、前記演算処理
回路の出力を用いて映像信号を形成する表示処理回路と
を有することを特徴とする表示装置。
【請求項５】請求項１乃至４のいずれか一項に記載の表
示装置において、前記演算処理とは前記第一の画像デー
タと前記画像データとを合成する操作であることを特徴
とする表示装置。
【請求項６】請求項１乃至５のいずれか一項に記載の表
示装置において、前記表示処理回路はＤ／Ａ変換回路か
ら構成されることを特徴とする表示装置。
【請求項７】請求項１乃至６のいずれか一項に記載の表
示装置において、前記映像信号に従って、画素の階調を
変化させる手段を有することを特徴とする表示装置。
【請求項８】請求項１乃至７のいずれか一項に記載の表
示装置において、前記記憶回路をビット毎に順次駆動す
る手段を有することを特徴とする表示装置。
【請求項９】請求項１乃至８のいずれか一項に記載の表
示装置において、前記記憶回路に前記第一の画像データ
をビット毎に順次入力する手段を有することを特徴とす
る表示装置。
【請求項１０】請求項１乃至９のいずれか一項に記載の
表示装置において、前記演算処理回路へ前記第二の画像
データをビット毎に順次供給する手段を有することを特
徴とする表示装置。
【請求項１１】請求項１乃至１０のいずれか一項に記載
の表示装置において、前記第二の画像データを１水平期
間中にビット毎に順次供給する手段を有することを特徴
とする表示装置。
【請求項１２】請求項１乃至１１のいずれか一項に記載
の表示装置において、前記記憶回路はスタティック型メ
モリ（ＳＲＡＭ）から構成されることを特徴とする表示
装置。
【請求項１３】請求項１乃至１１のいずれか一項に記載
の表示装置において、前記記憶回路はダイナミック型メ
モリ（ＤＲＡＭ）から構成されることを特徴とする表示
装置。
【請求項１４】請求項１乃至１３のいずれか一項に記載
の表示装置において、前記記憶回路と、前記演算処理回
路と、前記表示処理回路とは、単結晶半導体基板、石英
基板、ガラス基板、プラスチック基板、ステンレス基
板、ＳＯＩ基板のいずれか一つの基板上に形成した半導
体薄膜を活性層とする薄膜トランジスタにより構成され
ていることを特徴とする表示装置。
【請求項１５】請求項１乃至１４のいずれか一項に記載
の表示装置において、前記記憶回路をビット毎に順次駆
動する機能を有した回路が、前記画素部と同一基板上に
形成されていることを特徴とする表示装置。
【請求項１６】請求項１乃至１５のいずれか一項に記載
の表示装置において、前記記憶回路に前記第一の画像デ
ータをビット毎に順次入力する機能を有した回路が、前
記画素部と同一基板上に形成されていることを特徴とす
る表示装置。
【請求項１７】請求項１乃至１６のいずれか一項に記載
の表示装置において、前記演算処理回路へ前記第二の画
像データをビット毎に順次供給する機能を有する回路
が、前記画素部と同一基板上に形成されていることを特
徴とする表示装置。
【請求項１８】請求項１乃至１７のいずれか一項に記載
の表示装置において、前記第二の画像データを１水平期
間中にビット毎に順次供給する機能を有する回路が、前
記画素部と同一基板上に形成されていることを特徴とす
る表示装置。
【請求項１９】請求項１乃至１８のいずれか一項に記載
の表示装置おいて、前記半導体薄膜は、連続発振のレー
ザを用いた結晶化の方法による作製されることを特徴と
する表示装置。
【請求項２０】請求項１乃至１９のいずれか一項に記載
の表示装置を用いていることを特徴とする電子機器。
【請求項２１】請求項１乃至１９のいずれか一項に記載
の表示装置と、画像処理専用の演算処理装置及び記憶装
置からなる画像処理装置とから構成される表示システ
ム。
【請求項２２】請求項２１に記載の表示システムを用い
ていることを特徴とする電子機器。