JP2003216483A - メモリコントローラおよびメモリシステム装置 - Google Patents
メモリコントローラおよびメモリシステム装置Info
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- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1694—Configuration of memory controller to different memory types
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- G—PHYSICS
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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Abstract
(57)【要約】
【課題】 ページサイズが大きいフラッシュメモリを、
既存のシステムで使用できるメモリコントローラおよび
メモリシステム装置を提供する。 【解決手段】 メモリコントローラのデータバッファ
は、ページバッファのサイズより小さい第１プログラム
データをシステムから受信し、受信したデータを保持す
る。メモリコントローラのデータ付加回路は、第１プロ
グラムデータにマスクデータを付加して、ページバッフ
ァのサイズに等しい第２プログラムデータを生成する。
マスクデータは、メモリセルにプログラムされないた
め、不揮発性半導体メモリのページには、システムから
供給された第１プログラムデータのみがプログラムされ
る。すなわち、不揮発性半導体メモリのページバッファ
のサイズが大きい場合にも、本発明のメモリコントロー
ラを使用することで、既存のシステムに対する互換性を
維持できる。
既存のシステムで使用できるメモリコントローラおよび
メモリシステム装置を提供する。 【解決手段】 メモリコントローラのデータバッファ
は、ページバッファのサイズより小さい第１プログラム
データをシステムから受信し、受信したデータを保持す
る。メモリコントローラのデータ付加回路は、第１プロ
グラムデータにマスクデータを付加して、ページバッフ
ァのサイズに等しい第２プログラムデータを生成する。
マスクデータは、メモリセルにプログラムされないた
め、不揮発性半導体メモリのページには、システムから
供給された第１プログラムデータのみがプログラムされ
る。すなわち、不揮発性半導体メモリのページバッファ
のサイズが大きい場合にも、本発明のメモリコントロー
ラを使用することで、既存のシステムに対する互換性を
維持できる。
Description
【０００１】
【発明の属する技術分野】本発明は、システムからの命
令に基づいて不揮発性半導体メモリをアクセスするメモ
リコントローラに関する。また、本発明は、不揮発性半
導体メモリおよびメモリコントローラを搭載するメモリ
システム装置に関する。
令に基づいて不揮発性半導体メモリをアクセスするメモ
リコントローラに関する。また、本発明は、不揮発性半
導体メモリおよびメモリコントローラを搭載するメモリ
システム装置に関する。
【０００２】
【従来の技術】メモリコントローラは、システムから供
給されるコマンド、アドレス等を不揮発性半導体メモリ
に対応する信号に変換し、システムに代わって不揮発性
半導体メモリをアクセスする。例えば、NAND型フラッシ
ュメモリ（以下、単にフラッシュメモリとも称する）を
制御するメモリコントローラは、データの書き込み動作
時（プログラム時）に、システムからの命令に基づい
て、書き込みコマンド、アドレス、およびプログラムデ
ータ等を、フラッシュメモリのデータ端子に順次出力す
る。
給されるコマンド、アドレス等を不揮発性半導体メモリ
に対応する信号に変換し、システムに代わって不揮発性
半導体メモリをアクセスする。例えば、NAND型フラッシ
ュメモリ（以下、単にフラッシュメモリとも称する）を
制御するメモリコントローラは、データの書き込み動作
時（プログラム時）に、システムからの命令に基づい
て、書き込みコマンド、アドレス、およびプログラムデ
ータ等を、フラッシュメモリのデータ端子に順次出力す
る。
【０００３】NAND型フラッシュメモリは、例えば、メモ
リカードに搭載され、ファイル格納用として使用され
る。メモリカードには、フラッシュメモリを制御するメ
モリコントローラが搭載される。メモリコントローラ
は、メモリカードに搭載されるフラッシュメモリの総記
憶容量に合わせて、フラッシュメモリに出力するアドレ
スのビット数等を決める。すなわち、メモリカードの互
換性は、メモリコントローラにより維持される。
リカードに搭載され、ファイル格納用として使用され
る。メモリカードには、フラッシュメモリを制御するメ
モリコントローラが搭載される。メモリコントローラ
は、メモリカードに搭載されるフラッシュメモリの総記
憶容量に合わせて、フラッシュメモリに出力するアドレ
スのビット数等を決める。すなわち、メモリカードの互
換性は、メモリコントローラにより維持される。
【０００４】NAND型フラッシュメモリの書き込み動作お
よび読み出し動作は、ページ単位で実行される。１ペー
ジのサイズは、フラッシュメモリの記憶容量に依存せず
５１２バイトである。このため、メモリコントローラ
は、システムから受信したプログラムデータを５１２バ
イト単位でフラッシュメモリに出力する。フラッシュメ
モリへの１回の書き込み動作（５１２バイトの書き込
み）は、約２００μｓを必要とする。例えば、６４Ｍビ
ットのフラッシュメモリでは、全メモリセルにデータを
書き込むために、数秒が必要である。
よび読み出し動作は、ページ単位で実行される。１ペー
ジのサイズは、フラッシュメモリの記憶容量に依存せず
５１２バイトである。このため、メモリコントローラ
は、システムから受信したプログラムデータを５１２バ
イト単位でフラッシュメモリに出力する。フラッシュメ
モリへの１回の書き込み動作（５１２バイトの書き込
み）は、約２００μｓを必要とする。例えば、６４Ｍビ
ットのフラッシュメモリでは、全メモリセルにデータを
書き込むために、数秒が必要である。
【０００５】
【発明が解決しようとする課題】上述したように、ペー
ジサイズは、フラッシュメモリの記憶容量に依存せず一
定であるため、ページの数は、記憶容量が大きいほど多
くなる。したがって、データの書き込み回数および書き
込み時間は、記憶容量の増加とともに増加する傾向にあ
る。書き込み回数を減らし、書き込み時間を短縮するた
めに、今後ページサイズは大きくなると考えられる。ペ
ージサイズの大きいフラッシュメモリが開発され、メモ
リカードに搭載される場合、このメモリカードは、既存
のシステムで使用できなくてはならない。具体的には、
ページサイズの大きいメモリカードの入出力インタフェ
ースを、既存のメモリカードの入出力インタフェースに
合わせ、互換性を保つ必要がある。このためには、新た
なメモリコントローラを開発する必要がある。しかしな
がら、ページサイズの大きいフラッシュメモリを搭載す
るメモリカードを、既存のシステムで使用するためのメ
モリコントローラは、提案されていない。
ジサイズは、フラッシュメモリの記憶容量に依存せず一
定であるため、ページの数は、記憶容量が大きいほど多
くなる。したがって、データの書き込み回数および書き
込み時間は、記憶容量の増加とともに増加する傾向にあ
る。書き込み回数を減らし、書き込み時間を短縮するた
めに、今後ページサイズは大きくなると考えられる。ペ
ージサイズの大きいフラッシュメモリが開発され、メモ
リカードに搭載される場合、このメモリカードは、既存
のシステムで使用できなくてはならない。具体的には、
ページサイズの大きいメモリカードの入出力インタフェ
ースを、既存のメモリカードの入出力インタフェースに
合わせ、互換性を保つ必要がある。このためには、新た
なメモリコントローラを開発する必要がある。しかしな
がら、ページサイズの大きいフラッシュメモリを搭載す
るメモリカードを、既存のシステムで使用するためのメ
モリコントローラは、提案されていない。
【０００６】本発明の目的は、フラッシュメモリのペー
ジサイズが大きくなった場合にも、既存のシステムで使
用できるメモリコントローラおよびメモリシステム装置
を提供することにある。
ジサイズが大きくなった場合にも、既存のシステムで使
用できるメモリコントローラおよびメモリシステム装置
を提供することにある。
【０００７】
【課題を解決するための手段】請求項１のメモリコント
ローラおよび請求項４のメモリシステム装置では、メモ
リコントローラは、メモリセルを有する複数のページと
ページバッファとを有する不揮発性半導体メモリを制御
する。ページバッファは、ページにプログラムされるプ
ログラムデータを一時保持する。メモリコントローラの
データバッファは、ページバッファのサイズより小さい
第１プログラムデータをシステムから受信し、受信した
データを保持する。
ローラおよび請求項４のメモリシステム装置では、メモ
リコントローラは、メモリセルを有する複数のページと
ページバッファとを有する不揮発性半導体メモリを制御
する。ページバッファは、ページにプログラムされるプ
ログラムデータを一時保持する。メモリコントローラの
データバッファは、ページバッファのサイズより小さい
第１プログラムデータをシステムから受信し、受信した
データを保持する。
【０００８】メモリコントローラのデータ付加回路は、
第１プログラムデータにマスクデータを付加して、ペー
ジバッファのサイズに等しい第２プログラムデータを生
成する。第２プログラムデータは、ページバッファに出
力される。マスクデータは、不揮発性半導体メモリのメ
モリセルにプログラムされないデータである。このた
め、不揮発性半導体メモリのページには、システムから
供給された第１プログラムデータのみがプログラムされ
る。すなわち、システムから出力されるプログラムデー
タが、ページバッファのサイズより小さい場合にも、プ
ログラムデータを不揮発性半導体メモリに正しくプログ
ラムできる。換言すれば、不揮発性半導体メモリのペー
ジバッファのサイズが大きくなった場合にも、本発明の
メモリコントローラを使用することで、既存のシステム
に対する互換性を維持できる。
第１プログラムデータにマスクデータを付加して、ペー
ジバッファのサイズに等しい第２プログラムデータを生
成する。第２プログラムデータは、ページバッファに出
力される。マスクデータは、不揮発性半導体メモリのメ
モリセルにプログラムされないデータである。このた
め、不揮発性半導体メモリのページには、システムから
供給された第１プログラムデータのみがプログラムされ
る。すなわち、システムから出力されるプログラムデー
タが、ページバッファのサイズより小さい場合にも、プ
ログラムデータを不揮発性半導体メモリに正しくプログ
ラムできる。換言すれば、不揮発性半導体メモリのペー
ジバッファのサイズが大きくなった場合にも、本発明の
メモリコントローラを使用することで、既存のシステム
に対する互換性を維持できる。
【０００９】請求項２のメモリコントローラおよび請求
項５のメモリシステム装置では、メモリコントローラの
アドレス受信回路は、ページバッファにおける第１プロ
グラムデータの格納先を示すアドレス信号をシステムか
ら受信する。メモリコントローラのデータ付加回路は、
アドレス信号に応じて、第１プログラムデータの前およ
び後の少なくともいずれかにマスクデータを付加する。
すなわち、システムからのアドレス信号を利用すること
で、データ付加回路を簡易な論理で構成できる。例え
ば、アドレス信号がページバッファの先頭を示すとき、
第１プログラムデータは、ページバッファの先頭から格
納され、マスクデータは、第１プログラムの後に格納さ
れる。
項５のメモリシステム装置では、メモリコントローラの
アドレス受信回路は、ページバッファにおける第１プロ
グラムデータの格納先を示すアドレス信号をシステムか
ら受信する。メモリコントローラのデータ付加回路は、
アドレス信号に応じて、第１プログラムデータの前およ
び後の少なくともいずれかにマスクデータを付加する。
すなわち、システムからのアドレス信号を利用すること
で、データ付加回路を簡易な論理で構成できる。例え
ば、アドレス信号がページバッファの先頭を示すとき、
第１プログラムデータは、ページバッファの先頭から格
納され、マスクデータは、第１プログラムの後に格納さ
れる。
【００１０】請求項３のメモリコントローラおよび請求
項６のメモリシステム装置では、メモリコントローラの
アドレス受信回路は、プログラムされるページにおける
第１プログラムデータのプログラム先を示すアドレス信
号をシステムから受信する。メモリコントローラのフラ
グ生成回路は、プログラムされるページ内において、第
１プログラムデータがプログラムされる記憶領域を示す
フラグ信号を、アドレス信号に応じて生成する。フラグ
信号は、不揮発性半導体メモリの各ページに対応するス
ペアエリアにプログラムされる。このため、システム
は、各ページ内において第１プログラムデータがプログ
ラムされた記憶領域とプログラムされていない記憶領域
とを認識できる。すなわち、不揮発性半導体メモリのペ
ージバッファのサイズが大きくなった場合にも、システ
ムは、不揮発性半導体メモリのプログラムの状況を容易
に管理できる。
項６のメモリシステム装置では、メモリコントローラの
アドレス受信回路は、プログラムされるページにおける
第１プログラムデータのプログラム先を示すアドレス信
号をシステムから受信する。メモリコントローラのフラ
グ生成回路は、プログラムされるページ内において、第
１プログラムデータがプログラムされる記憶領域を示す
フラグ信号を、アドレス信号に応じて生成する。フラグ
信号は、不揮発性半導体メモリの各ページに対応するス
ペアエリアにプログラムされる。このため、システム
は、各ページ内において第１プログラムデータがプログ
ラムされた記憶領域とプログラムされていない記憶領域
とを認識できる。すなわち、不揮発性半導体メモリのペ
ージバッファのサイズが大きくなった場合にも、システ
ムは、不揮発性半導体メモリのプログラムの状況を容易
に管理できる。
【００１１】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図中、太線で示した信号線は、複数本
で構成されている。また、太線が接続されているブロッ
クの一部は、複数の回路で構成されている。図１は、本
発明のメモリコントローラおよびメモリシステム装置の
一実施形態を示している。メモリコントローラ１０は、
例えば、NAND型フラッシュメモリ１２とともにメモリカ
ード１４に搭載されている。メモリカード１４は、パー
ソナルコンピュータ、デジタルカメラ等のシステム１６
に着脱自在に接続され、メモリシステム装置として動作
する。
用いて説明する。図中、太線で示した信号線は、複数本
で構成されている。また、太線が接続されているブロッ
クの一部は、複数の回路で構成されている。図１は、本
発明のメモリコントローラおよびメモリシステム装置の
一実施形態を示している。メモリコントローラ１０は、
例えば、NAND型フラッシュメモリ１２とともにメモリカ
ード１４に搭載されている。メモリカード１４は、パー
ソナルコンピュータ、デジタルカメラ等のシステム１６
に着脱自在に接続され、メモリシステム装置として動作
する。
【００１２】システム１６は、既存のメモリカードのス
ロット（図示せず）を有する。フラッシュメモリ１２
は、例えば８ビットのデータ端子I/O、コマンド端子FCM
D、およびレディ/ビジー端子R/Bを有している。コマン
ド端子FCMDには、コマンドラッチイネーブル信号、アド
レスラッチイネーブル信号、ライトイネーブル信号等が
供給される。フラッシュメモリ１２は、後述するように
２ｋバイトの記憶容量（従来の４倍）のページを複数有
している。
ロット（図示せず）を有する。フラッシュメモリ１２
は、例えば８ビットのデータ端子I/O、コマンド端子FCM
D、およびレディ/ビジー端子R/Bを有している。コマン
ド端子FCMDには、コマンドラッチイネーブル信号、アド
レスラッチイネーブル信号、ライトイネーブル信号等が
供給される。フラッシュメモリ１２は、後述するように
２ｋバイトの記憶容量（従来の４倍）のページを複数有
している。
【００１３】メモリコントローラ１０は、データバッフ
ァ１８、アドレス変換回路２０、コマンド制御回路２
２、フラグ生成回路２４、スイッチ制御回路２６、第１
スイッチ回路２８、および第２スイッチ回路３０を有し
ている。アドレス変換回路２０は、システム１６からア
ドレス信号ADDを受信するアドレス受信回路としても動
作する。スイッチ制御回路２６および第１スイッチ回路
２８は、データ付加回路として動作する。
ァ１８、アドレス変換回路２０、コマンド制御回路２
２、フラグ生成回路２４、スイッチ制御回路２６、第１
スイッチ回路２８、および第２スイッチ回路３０を有し
ている。アドレス変換回路２０は、システム１６からア
ドレス信号ADDを受信するアドレス受信回路としても動
作する。スイッチ制御回路２６および第１スイッチ回路
２８は、データ付加回路として動作する。
【００１４】メモリコントローラ１０の各回路は、シス
テム１６から供給されるクロックCLKに同期して動作す
る。メモリコントローラ１０は、図示した以外にも、フ
ラッシュメモリ１２の読み出し動作に関係する制御回路
およびフラッシュメモリ１２から出力されるレディ/ビ
ジー信号R/Bの制御回路等を有している。データバッフ
ァ１８は、システム１６から例えば３２ビットのデータ
信号DTを受信し、受信したデータ信号DTを保持する。ま
た、データバッファ１８は、保持しているデータ信号DT
を同期信号SYNに同期してデータ信号DT2として出力す
る。データ信号DT2は、８ビット単位で出力される。デ
ータ信号DT、DT2は、システム１６から供給される第１
プログラムデータである。
テム１６から供給されるクロックCLKに同期して動作す
る。メモリコントローラ１０は、図示した以外にも、フ
ラッシュメモリ１２の読み出し動作に関係する制御回路
およびフラッシュメモリ１２から出力されるレディ/ビ
ジー信号R/Bの制御回路等を有している。データバッフ
ァ１８は、システム１６から例えば３２ビットのデータ
信号DTを受信し、受信したデータ信号DTを保持する。ま
た、データバッファ１８は、保持しているデータ信号DT
を同期信号SYNに同期してデータ信号DT2として出力す
る。データ信号DT2は、８ビット単位で出力される。デ
ータ信号DT、DT2は、システム１６から供給される第１
プログラムデータである。
【００１５】アドレス変換回路２０は、システム１６か
ら最初のプログラムデータのアドレスを示すアドレス信
号ADDを受信する。アドレス変換回路２０は、受信した
信号ADDを８ビットのデータに対応するアドレス信号ADD
8に変換し、変換した信号ADD8をI/Oセレクタ３０に出力
する。アドレス信号ADD8は、例えば、アドレス信号ADD
の下位に２ビットを付加して生成される。
ら最初のプログラムデータのアドレスを示すアドレス信
号ADDを受信する。アドレス変換回路２０は、受信した
信号ADDを８ビットのデータに対応するアドレス信号ADD
8に変換し、変換した信号ADD8をI/Oセレクタ３０に出力
する。アドレス信号ADD8は、例えば、アドレス信号ADD
の下位に２ビットを付加して生成される。
【００１６】コマンド制御回路２２は、システム１６か
らコマンド信号CMDを受信して、受信したコマンド信号C
MDをフラッシュメモリ１２が認識可能なコマンドに変換
し、コマンド信号FCMDとして出力する。また、コマンド
制御回路２２は、コマンド信号CMDに応じて、フラッシ
ュメモリ１２のデータ端子I/Oを介して供給するコマン
ド信号IOCMDを生成し、生成した信号IOCMDを第２スイッ
チ回路３０に出力する。例えば、書き込み動作時に、１
６進数の"80"および"10"がコマンド信号IOCMDとして順
次生成される。
らコマンド信号CMDを受信して、受信したコマンド信号C
MDをフラッシュメモリ１２が認識可能なコマンドに変換
し、コマンド信号FCMDとして出力する。また、コマンド
制御回路２２は、コマンド信号CMDに応じて、フラッシ
ュメモリ１２のデータ端子I/Oを介して供給するコマン
ド信号IOCMDを生成し、生成した信号IOCMDを第２スイッ
チ回路３０に出力する。例えば、書き込み動作時に、１
６進数の"80"および"10"がコマンド信号IOCMDとして順
次生成される。
【００１７】フラグ生成回路２４は、アドレス変換回路
２０からのアドレス信号ADD8に応じてフラグ信号FLGを
生成する。フラグ信号FLGの詳細は、後述する。スイッ
チ制御回路２６は、アドレス変換回路２０からのアドレ
ス信号ADD8を受信し、同期信号SYNおよび切替信号SW1を
生成する。また、スイッチ制御回路２６は、コマンド制
御回路２２からのコマンド信号IOCMDを受信し、切替信
号SW2を生成する。
２０からのアドレス信号ADD8に応じてフラグ信号FLGを
生成する。フラグ信号FLGの詳細は、後述する。スイッ
チ制御回路２６は、アドレス変換回路２０からのアドレ
ス信号ADD8を受信し、同期信号SYNおよび切替信号SW1を
生成する。また、スイッチ制御回路２６は、コマンド制
御回路２２からのコマンド信号IOCMDを受信し、切替信
号SW2を生成する。
【００１８】第１スイッチ回路２８は、切替信号SW1に
応じて電源電圧VCC（マスクデータ）、データ信号DT2、
およびフラグ信号FLGのいずれかを選択し、選択した信
号をデータ信号DT3（第２プログラムデータ）として出
力する。第２スイッチ回路３０は、切替信号SW2に応じ
てデータ信号DT3、アドレス信号ADD8、およびコマンド
信号IOCMDのいずれかを選択し、選択した信号をデータ
信号I/Oとして出力する。
応じて電源電圧VCC（マスクデータ）、データ信号DT2、
およびフラグ信号FLGのいずれかを選択し、選択した信
号をデータ信号DT3（第２プログラムデータ）として出
力する。第２スイッチ回路３０は、切替信号SW2に応じ
てデータ信号DT3、アドレス信号ADD8、およびコマンド
信号IOCMDのいずれかを選択し、選択した信号をデータ
信号I/Oとして出力する。
【００１９】図２は、図１に示したフラッシュメモリ１
２の概要を示している。フラッシュメモリ１２は、メモ
リセルアレイALYおよびメモリセルアレイALYにプログラ
ムされるデータを一時保持するページバッファPBUF（デ
ータレジスタとも称する）を有している。メモリセルア
レイALYは、メモリセルを有する複数のページPAGと、こ
れ等ページPAGにそれぞれ対応する複数のスペアエリアS
PAとを有している。複数のページPAGおよびそれに対応
する複数のスペアエリアSPAにより、複数のブロックBLK
が形成されている。
２の概要を示している。フラッシュメモリ１２は、メモ
リセルアレイALYおよびメモリセルアレイALYにプログラ
ムされるデータを一時保持するページバッファPBUF（デ
ータレジスタとも称する）を有している。メモリセルア
レイALYは、メモリセルを有する複数のページPAGと、こ
れ等ページPAGにそれぞれ対応する複数のスペアエリアS
PAとを有している。複数のページPAGおよびそれに対応
する複数のスペアエリアSPAにより、複数のブロックBLK
が形成されている。
【００２０】各ページPAGは、２ｋバイトの記憶容量を
有している。ここでは、以降の説明を分かりやすくする
ため、各ページPAGを５１２バイト毎の４つの記憶領域M
1、M2、M3、M4に分けている。なお、ページサイズは、
２ｋバイトに限られたものではなく、例えば、１ｋバイ
トでも４ｋバイトでもよい。各スペアエリアSPAは、１
６バイトの記憶容量を有している。各スペアエリアSPA
のうち４ビットには、フラグ領域FLAが割り当てられて
いる。フラグ領域FLAには、記憶領域M1-M4に対応するフ
ラグFが割り当てられている。各フラグFは、対応する記
憶領域M1-M4に有効なデータが書き込まれているときに"
0"を示し、対応する記憶領域M1-M4に有効なデータが書
き込まれていないときに"1"を示す。
有している。ここでは、以降の説明を分かりやすくする
ため、各ページPAGを５１２バイト毎の４つの記憶領域M
1、M2、M3、M4に分けている。なお、ページサイズは、
２ｋバイトに限られたものではなく、例えば、１ｋバイ
トでも４ｋバイトでもよい。各スペアエリアSPAは、１
６バイトの記憶容量を有している。各スペアエリアSPA
のうち４ビットには、フラグ領域FLAが割り当てられて
いる。フラグ領域FLAには、記憶領域M1-M4に対応するフ
ラグFが割り当てられている。各フラグFは、対応する記
憶領域M1-M4に有効なデータが書き込まれているときに"
0"を示し、対応する記憶領域M1-M4に有効なデータが書
き込まれていないときに"1"を示す。
【００２１】ページバッファPBUFは、ページPAGに対応
する２ｋバイトの主領域MAと、スペアエリアSPAに対応
する１６バイトの副領域SAを有している。ページバッフ
ァPBUFの主領域MAの容量は、従来の４倍である。メモリ
コントローラ１０が出力するプログラムデータ（第２プ
ログラムデータ）は、ページバッファPBUFに一旦書き込
まれた後、アドレスに応じたページPAGおよびスペアエ
リアSPAに書き込まれる。
する２ｋバイトの主領域MAと、スペアエリアSPAに対応
する１６バイトの副領域SAを有している。ページバッフ
ァPBUFの主領域MAの容量は、従来の４倍である。メモリ
コントローラ１０が出力するプログラムデータ（第２プ
ログラムデータ）は、ページバッファPBUFに一旦書き込
まれた後、アドレスに応じたページPAGおよびスペアエ
リアSPAに書き込まれる。
【００２２】図３は、メモリコントローラ１０の制御に
より、フラッシュメモリ１２の所定のページPAGにデー
タが順次プログラムされる様子を示している。初期状態
（ａ）において、フラッシュメモリ１２には、データが
プログラムされておらず、ページPAGの記憶領域M1-M4に
は全て"1"データが記憶されている（ALL"1"）。フラグ
領域FLAのフラグFにも全て"1"データが記憶されてい
る。
より、フラッシュメモリ１２の所定のページPAGにデー
タが順次プログラムされる様子を示している。初期状態
（ａ）において、フラッシュメモリ１２には、データが
プログラムされておらず、ページPAGの記憶領域M1-M4に
は全て"1"データが記憶されている（ALL"1"）。フラグ
領域FLAのフラグFにも全て"1"データが記憶されてい
る。
【００２３】図１に示したシステム１６は、既存のシス
テムである。このため、装着されたメモリカード内のフ
ラッシュメモリのページサイズを全て５１２バイトと認
識して、このメモリカードをアクセスする。すなわち、
システム１６は、プログラムデータを５１２バイト単位
でメモリカード１４に順次出力する。まず、図１に示し
たコマンド制御回路２２は、システム１６からのコマン
ド信号CMDを解読し、コマンド信号FCMD、IOCMDを出力す
る。スイッチ制御回路２６は、コマンド信号IOCMDに同
期して切替信号SW2を変化させる。第２スイッチ回路３
０は、切替信号SW2に応じてスイッチを切り替え、コマ
ンド信号IOCMD（ページプログラムコマンド"80"）をフ
ラッシュメモリ１２のデータ端子I/Oに伝達する。
テムである。このため、装着されたメモリカード内のフ
ラッシュメモリのページサイズを全て５１２バイトと認
識して、このメモリカードをアクセスする。すなわち、
システム１６は、プログラムデータを５１２バイト単位
でメモリカード１４に順次出力する。まず、図１に示し
たコマンド制御回路２２は、システム１６からのコマン
ド信号CMDを解読し、コマンド信号FCMD、IOCMDを出力す
る。スイッチ制御回路２６は、コマンド信号IOCMDに同
期して切替信号SW2を変化させる。第２スイッチ回路３
０は、切替信号SW2に応じてスイッチを切り替え、コマ
ンド信号IOCMD（ページプログラムコマンド"80"）をフ
ラッシュメモリ１２のデータ端子I/Oに伝達する。
【００２４】データバッファ１８は、システム１６から
５１２バイトのデータを３２ビットずつ順次受信する。
アドレス変換回路２０は、システム１６からアドレス信
号ADDを受信し、プログラムするデータの開始アドレス
を示すアドレス信号ADD8を出力する。この例では、図３
（ｂ）に示すように、アドレス信号ADD8は、メモリ領域
M1の先頭を示す。
５１２バイトのデータを３２ビットずつ順次受信する。
アドレス変換回路２０は、システム１６からアドレス信
号ADDを受信し、プログラムするデータの開始アドレス
を示すアドレス信号ADD8を出力する。この例では、図３
（ｂ）に示すように、アドレス信号ADD8は、メモリ領域
M1の先頭を示す。
【００２５】次に、スイッチ制御回路２６は、切替信号
SW1、SW2を変化させ、第１および２スイッチ回路２８、
３０のスイッチを切り替える。また、スイッチ制御回路
２６は、データバッファ１８にデータ出力用の同期信号
SYNを出力する。データバッファ１８は、同期信号SYNに
同期してデータ信号DT2を順次出力する。第１スイッチ
回路２８は、切替信号SW1に応じてスイッチを切り替
え、データ信号DT2をデータ信号DT3として出力する。第
２スイッチ回路３０は、切替信号SW2に応じてスイッチ
を切り替え、データ信号DT3をフラッシュメモリ１２の
データ端子I/Oに順次伝達する。
SW1、SW2を変化させ、第１および２スイッチ回路２８、
３０のスイッチを切り替える。また、スイッチ制御回路
２６は、データバッファ１８にデータ出力用の同期信号
SYNを出力する。データバッファ１８は、同期信号SYNに
同期してデータ信号DT2を順次出力する。第１スイッチ
回路２８は、切替信号SW1に応じてスイッチを切り替
え、データ信号DT2をデータ信号DT3として出力する。第
２スイッチ回路３０は、切替信号SW2に応じてスイッチ
を切り替え、データ信号DT3をフラッシュメモリ１２の
データ端子I/Oに順次伝達する。
【００２６】５１２バイトのデータがフラッシュメモリ
１２に転送された後、スイッチ制御回路２６は、切替信
号SW1を変化させる。第１スイッチ回路２８は、切替信
号SW1に応じてスイッチを切り替え、高レベルのデータ
（電源電圧VCC）をデータ信号DT3として出力する。そし
て、１５３６バイトの高レベルのデータ信号DT3が、フ
ラッシュメモリ１２に出力される。このデータ信号DT3
は、メモリセルに与えられてもプログラムされないマス
クデータである。
１２に転送された後、スイッチ制御回路２６は、切替信
号SW1を変化させる。第１スイッチ回路２８は、切替信
号SW1に応じてスイッチを切り替え、高レベルのデータ
（電源電圧VCC）をデータ信号DT3として出力する。そし
て、１５３６バイトの高レベルのデータ信号DT3が、フ
ラッシュメモリ１２に出力される。このデータ信号DT3
は、メモリセルに与えられてもプログラムされないマス
クデータである。
【００２７】このように、メモリコントローラ１０は、
システム１６から受信した５１２バイトのデータにマス
クデータを付加し、２ｋバイトのデータとしてフラッシ
ュメモリに転送する。したがって、ページPAGのサイズ
が従来より大きいフラッシュメモリ１２を搭載するメモ
リカード１４においても、既存のシステム１６を変更す
ることなく、フラッシュメモリ１２にデータをプログラ
ムできる。すなわち、メモリカード１４の互換性が維持
される。
システム１６から受信した５１２バイトのデータにマス
クデータを付加し、２ｋバイトのデータとしてフラッシ
ュメモリに転送する。したがって、ページPAGのサイズ
が従来より大きいフラッシュメモリ１２を搭載するメモ
リカード１４においても、既存のシステム１６を変更す
ることなく、フラッシュメモリ１２にデータをプログラ
ムできる。すなわち、メモリカード１４の互換性が維持
される。
【００２８】次に、スイッチ制御回路２６は、切替信号
SW1を変化させる。第１スイッチ回路２８は、切替信号S
W1に応じてスイッチを切り替え、フラグ生成回路２４か
らのフラグ信号FLGをデータ信号DT3として出力する。こ
の後、コマンド制御回路２２は、書き込み動作の開始を
指示するページプログラムコマンドをコマンド信号IOCM
Dとして出力する。第２スイッチ回路３０は、切替信号S
W2に応じてスイッチを切り替え、ページプログラムコマ
ンド"10"をフラッシュメモリ１２のデータ端子I/Oに伝
達する。そして、フラッシュメモリ１２のプログラム動
作が実行され、図３（ｂ）に示すように、ページPAGの
記憶領域M1のみにデータDATAがプログラムされる。ま
た、フラグ領域FLAにおいて、記憶領域M1に対応するフ
ラグF（図の左端）がプログラムされる。
SW1を変化させる。第１スイッチ回路２８は、切替信号S
W1に応じてスイッチを切り替え、フラグ生成回路２４か
らのフラグ信号FLGをデータ信号DT3として出力する。こ
の後、コマンド制御回路２２は、書き込み動作の開始を
指示するページプログラムコマンドをコマンド信号IOCM
Dとして出力する。第２スイッチ回路３０は、切替信号S
W2に応じてスイッチを切り替え、ページプログラムコマ
ンド"10"をフラッシュメモリ１２のデータ端子I/Oに伝
達する。そして、フラッシュメモリ１２のプログラム動
作が実行され、図３（ｂ）に示すように、ページPAGの
記憶領域M1のみにデータDATAがプログラムされる。ま
た、フラグ領域FLAにおいて、記憶領域M1に対応するフ
ラグF（図の左端）がプログラムされる。
【００２９】同様にして、次の５１２バイトのデータが
システム１６からメモリカード１４に転送される。コマ
ンド制御回路２２は、システム１６からコマンド信号CM
Dに応じて、コマンド信号FCMD、IOCMDを出力する。コマ
ンド信号FCMD、IOCMDは、フラッシュメモリ１２のコマ
ンド端子FCMD、データ端子I/Oにそれぞれ供給される。
システム１６からメモリカード１４に転送される。コマ
ンド制御回路２２は、システム１６からコマンド信号CM
Dに応じて、コマンド信号FCMD、IOCMDを出力する。コマ
ンド信号FCMD、IOCMDは、フラッシュメモリ１２のコマ
ンド端子FCMD、データ端子I/Oにそれぞれ供給される。
【００３０】データバッファ１８は、５１２バイトのデ
ータを順次受信する。アドレス変換回路２０は、アドレ
ス信号ADDに応じて、プログラムの開始アドレスを示す
アドレス信号ADD8を出力する。この例では、図３（ｃ）
に示すように、アドレス信号ADD8は、メモリ領域M3の先
頭を示す。次に、第１および２スイッチ回路２８、３０
が切り替わり、１０２４バイトの高レベルのデータ信号
DT3（マスクデータ）が、フラッシュメモリ１２に出力
される。すなわち、メモリ領域M1、M2に対応するデータ
は、全てマスクデータになる。このため、メモリ領域M1
にすでにプログラムされたデータDATAが書き替わること
を防止できる。
ータを順次受信する。アドレス変換回路２０は、アドレ
ス信号ADDに応じて、プログラムの開始アドレスを示す
アドレス信号ADD8を出力する。この例では、図３（ｃ）
に示すように、アドレス信号ADD8は、メモリ領域M3の先
頭を示す。次に、第１および２スイッチ回路２８、３０
が切り替わり、１０２４バイトの高レベルのデータ信号
DT3（マスクデータ）が、フラッシュメモリ１２に出力
される。すなわち、メモリ領域M1、M2に対応するデータ
は、全てマスクデータになる。このため、メモリ領域M1
にすでにプログラムされたデータDATAが書き替わること
を防止できる。
【００３１】この後、第１スイッチ回路２８が切り替わ
り、データバッファ１８に保持されている５１２バイト
のデータ信号DT2が、フラッシュメモリ１２のデータ端
子I/Oに順次伝達される。５１２バイトのデータは、メ
モリ領域M3にプログラムされるデータである。５１２バ
イトのデータがフラッシュメモリ１２に転送された後、
第１スイッチ回路２８が切り替わり、５１２バイトの高
レベルのデータ信号DT3（マスクデータ）が、フラッシ
ュメモリ１２に出力される。すなわち、メモリ領域M4に
対応するデータは、全てマスクデータになる。次に、第
１スイッチ回路２８が切り替わり、フラグ信号FLGがデ
ータ信号DT3として出力される。
り、データバッファ１８に保持されている５１２バイト
のデータ信号DT2が、フラッシュメモリ１２のデータ端
子I/Oに順次伝達される。５１２バイトのデータは、メ
モリ領域M3にプログラムされるデータである。５１２バ
イトのデータがフラッシュメモリ１２に転送された後、
第１スイッチ回路２８が切り替わり、５１２バイトの高
レベルのデータ信号DT3（マスクデータ）が、フラッシ
ュメモリ１２に出力される。すなわち、メモリ領域M4に
対応するデータは、全てマスクデータになる。次に、第
１スイッチ回路２８が切り替わり、フラグ信号FLGがデ
ータ信号DT3として出力される。
【００３２】そして、フラッシュメモリ１２のプログラ
ム動作が実行され、図３（ｃ）に示すように、ページPA
Gの記憶領域M3のみにデータDATAがプログラムされる。
また、フラグ領域FLAにおいて、記憶領域M3に対応する
フラグF（図の左から３番目）がプログラムされる。上
述したように、データがすでにプログラムされた記憶領
域M1は、高レベルのマスクデータが供給されるため、プ
ログラムされない。
ム動作が実行され、図３（ｃ）に示すように、ページPA
Gの記憶領域M3のみにデータDATAがプログラムされる。
また、フラグ領域FLAにおいて、記憶領域M3に対応する
フラグF（図の左から３番目）がプログラムされる。上
述したように、データがすでにプログラムされた記憶領
域M1は、高レベルのマスクデータが供給されるため、プ
ログラムされない。
【００３３】この後、上述と同様にして、５１２バイト
毎にプログラム動作が実行され、図３（ｄ）に示すよう
に、ページPAGの全記憶領域M1-M4にデータがプログラム
される。このとき、フラグ領域FLAの全てのフラグFがプ
ログラムされる。以上、本実施形態では、システム１６
から供給されるプログラムデータにマスクデータを付加
した。このため、システム１６から出力されるプログラ
ムデータが、ページバッファPBUFのサイズより小さい場
合にも、プログラムデータをフラッシュメモリ１２に正
しくプログラムできる。したがって、メモリカード１４
に搭載されるフラッシュメモリ１２のページバッファPB
UFのサイズが大きくなった場合にも、システム１６は、
従来のメモリカードと同様にプログラムデータをプログ
ラムできる。すなわち、従来のメモリカードとの互換性
を維持できる。
毎にプログラム動作が実行され、図３（ｄ）に示すよう
に、ページPAGの全記憶領域M1-M4にデータがプログラム
される。このとき、フラグ領域FLAの全てのフラグFがプ
ログラムされる。以上、本実施形態では、システム１６
から供給されるプログラムデータにマスクデータを付加
した。このため、システム１６から出力されるプログラ
ムデータが、ページバッファPBUFのサイズより小さい場
合にも、プログラムデータをフラッシュメモリ１２に正
しくプログラムできる。したがって、メモリカード１４
に搭載されるフラッシュメモリ１２のページバッファPB
UFのサイズが大きくなった場合にも、システム１６は、
従来のメモリカードと同様にプログラムデータをプログ
ラムできる。すなわち、従来のメモリカードとの互換性
を維持できる。
【００３４】スイッチ制御回路２６は、システム１６か
らのアドレス信号ADD（ADD８）に応じて第１スイッチ回
路２８を制御し、システム１６からのプログラムデータ
DT（DT2）にマスクデータ（VCC）を付加した。このた
め、簡易な第１スイッチ回路２８でマスクデータを付加
できる。フラグ生成回路２４は、システム１６からのプ
ログラムデータDT（DT2）がプログラムされる記憶領域M
を示すフラグ信号FLGを、システム１６からのアドレス
信号ADD（ADD８）に応じて生成した。そして、メモリコ
ントローラ１０は、フラグ信号FLGをフラッシュメモリ
１２のフラグ領域FLAにフラグFとしてプログラムした。
このため、システム１６は、フラグ領域FLAに記憶され
ているフラグFを読み出すことで、プログラムデータDT
がプログラムされた記憶領域とプログラムされていない
記憶領域とを認識できる。すなわち、ページバッファPB
UFのサイズが大きいフラッシュメモリが開発された場合
にも、システム１６は、このフラッシュメモリのプログ
ラムの状況を容易に管理できる。
らのアドレス信号ADD（ADD８）に応じて第１スイッチ回
路２８を制御し、システム１６からのプログラムデータ
DT（DT2）にマスクデータ（VCC）を付加した。このた
め、簡易な第１スイッチ回路２８でマスクデータを付加
できる。フラグ生成回路２４は、システム１６からのプ
ログラムデータDT（DT2）がプログラムされる記憶領域M
を示すフラグ信号FLGを、システム１６からのアドレス
信号ADD（ADD８）に応じて生成した。そして、メモリコ
ントローラ１０は、フラグ信号FLGをフラッシュメモリ
１２のフラグ領域FLAにフラグFとしてプログラムした。
このため、システム１６は、フラグ領域FLAに記憶され
ているフラグFを読み出すことで、プログラムデータDT
がプログラムされた記憶領域とプログラムされていない
記憶領域とを認識できる。すなわち、ページバッファPB
UFのサイズが大きいフラッシュメモリが開発された場合
にも、システム１６は、このフラッシュメモリのプログ
ラムの状況を容易に管理できる。
【００３５】以上、本発明について詳細に説明してきた
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。
【００３６】
【発明の効果】請求項１のメモリコントローラおよび請
求項４のメモリシステム装置では、システムから出力さ
れるプログラムデータが、ページバッファのサイズより
小さい場合にも、プログラムデータを不揮発性半導体メ
モリに正しくプログラムできる。換言すれば、不揮発性
半導体メモリのページバッファのサイズが大きくなった
場合にも、本発明のメモリコントローラを使用すること
で、既存のシステムに対する互換性を維持できる。
求項４のメモリシステム装置では、システムから出力さ
れるプログラムデータが、ページバッファのサイズより
小さい場合にも、プログラムデータを不揮発性半導体メ
モリに正しくプログラムできる。換言すれば、不揮発性
半導体メモリのページバッファのサイズが大きくなった
場合にも、本発明のメモリコントローラを使用すること
で、既存のシステムに対する互換性を維持できる。
【００３７】請求項２のメモリコントローラおよび請求
項５のメモリシステム装置では、システムからのアドレ
ス信号を利用することで、データ付加回路を簡易な論理
で構成できる。請求項３のメモリコントローラおよび請
求項６のメモリシステム装置では、システムは、各ペー
ジ内において第１プログラムデータがプログラムされた
記憶領域とプログラムされていない記憶領域とを認識で
きる。すなわち、不揮発性半導体メモリのページバッフ
ァのサイズが大きくなった場合にも、システムは、不揮
発性半導体メモリのプログラムの状況を容易に管理でき
る。
項５のメモリシステム装置では、システムからのアドレ
ス信号を利用することで、データ付加回路を簡易な論理
で構成できる。請求項３のメモリコントローラおよび請
求項６のメモリシステム装置では、システムは、各ペー
ジ内において第１プログラムデータがプログラムされた
記憶領域とプログラムされていない記憶領域とを認識で
きる。すなわち、不揮発性半導体メモリのページバッフ
ァのサイズが大きくなった場合にも、システムは、不揮
発性半導体メモリのプログラムの状況を容易に管理でき
る。
【図１】本発明の実施形態を示すブロック図である。
【図２】図１のフラッシュメモリを示す説明図である。
【図３】本発明の動作を示す説明図である。
１０ メモリコントローラ
１２ フラッシュメモリ
１４ メモリカード
１６ システム
１８ データバッファ
２０ アドレス変換回路
２２ コマンド制御回路
２４ フラグ生成回路
２６ スイッチ制御回路
２８ 第１スイッチ回路
３０ 第２スイッチ回路
ADD 、ADD8 アドレス信号
ALY メモリセルアレイ
BLK ブロック
CLK クロック
CMD コマンド信号
DT、DT2、DT3 データ信号
F フラグ
FCMD コマンド端子、コマンド信号
FLA フラグ領域
FLG フラグ信号
I/O データ端子、データ信号
IOCMD コマンド信号
M1、M2、M3、M4 記憶領域
MA 主領域
PAG ページ
PBUF ページバッファ
R/B レディ/ビジー端子、レディ/ビジー信号
SA 副領域
SPA スペアエリア
SW1、SW2 切替信号
SYN 同期信号
VCC 電源電圧
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０６Ｆ 12/00 ５９７ Ｇ０６Ｆ 12/00 ５９７Ｕ
Claims (6)
- 【請求項１】 メモリセルを有する複数のページとこれ
等ページにプログラムするプログラムデータを一時保持
するページバッファとを備えている不揮発性半導体メモ
リを制御するメモリコントローラであって、 システムから供給される前記ページバッファのサイズよ
り小さい第１プログラムデータを保持するデータバッフ
ァと、 前記メモリセルにプログラムされないマスクデータを前
記第１プログラムデータに付加して、前記ページバッフ
ァのサイズに等しい第２プログラムデータを生成し、生
成した前記第２プログラムデータを前記ページバッファ
に出力するデータ付加回路とを備えていることを特徴と
するメモリコントローラ。 - 【請求項２】 請求項１記載のメモリコントローラにお
いて、 前記ページバッファにおける前記第１プログラムデータ
の格納先を示すアドレス信号を前記システムから受信す
るアドレス受信回路を備え、 前記データ付加回路は、前記アドレス信号に応じて、前
記第１プログラムデータの前および後の少なくともいず
れかに前記マスクデータを付加することを特徴とするメ
モリコントローラ。 - 【請求項３】 請求項１記載のメモリコントローラにお
いて、 プログラムされる前記ページにおける前記第１プログラ
ムデータのプログラム先を示すアドレス信号を前記シス
テムから受信するアドレス受信回路と、 プログラムされる前記ページ内における前記第１プログ
ラムデータがプログラムされる記憶領域を示すフラグ信
号を、前記アドレス信号に応じて生成するフラグ生成回
路とを備え、 前記フラグ信号は、前記不揮発性半導体メモリの前記各
ページに対応するスペアエリアにプログラムされること
を特徴とするメモリコントローラ。 - 【請求項４】 不揮発性半導体メモリおよびメモリコン
トローラが搭載されているメモリシステム装置であっ
て、 前記不揮発性半導体メモリは、メモリセルを有する複数
のページとこれ等ページにプログラムするプログラムデ
ータを一時保持するページバッファとを備え、前記メモ
リコントローラは、 システムから供給される前記ページバッファのサイズよ
り小さい第１プログラムデータを保持するデータバッフ
ァと、 前記メモリセルにプログラムされないマスクデータを前
記第１プログラムデータに付加して、前記ページバッフ
ァのサイズに等しい第２プログラムデータを生成し、生
成した前記第２プログラムデータを前記ページバッファ
に出力するデータ付加回路とを備えていることを特徴と
するメモリシステム装置。 - 【請求項５】 請求項４記載のメモリシステム装置にお
いて、 前記メモリコントローラは、前記ページバッファにおけ
る前記第１プログラムデータの格納先を示すアドレス信
号を前記システムから受信するアドレス受信回路を備
え、 前記データ付加回路は、前記アドレス信号に応じて、前
記第１プログラムデータの前および後の少なくともいず
れかに前記マスクデータを付加することを特徴とするメ
モリシステム装置。 - 【請求項６】 請求項４記載のメモリシステム装置にお
いて、 前記メモリコントローラは、 プログラムされる前記ページにおける前記第１プログラ
ムデータのプログラム先を示すアドレス信号を前記シス
テムから受信するアドレス受信回路と、 プログラムされる前記ページ内における前記第１プログ
ラムデータがプログラムされる記憶領域を示すフラグ信
号を、前記アドレス信号に応じて生成するフラグ生成回
路とを備え、 前記不揮発性半導体メモリは、前記ページにそれぞれ対
応するスペアエリアを備え、 前記フラグ信号は、前記スペアエリアにプログラムされ
ることを特徴とするメモリシステム装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002011176A JP4034971B2 (ja) | 2002-01-21 | 2002-01-21 | メモリコントローラおよびメモリシステム装置 |
| US10/259,525 US6697287B2 (en) | 2002-01-21 | 2002-09-30 | Memory controller and memory system apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002011176A JP4034971B2 (ja) | 2002-01-21 | 2002-01-21 | メモリコントローラおよびメモリシステム装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2003216483A true JP2003216483A (ja) | 2003-07-31 |
| JP4034971B2 JP4034971B2 (ja) | 2008-01-16 |
Family
ID=19191647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002011176A Expired - Fee Related JP4034971B2 (ja) | 2002-01-21 | 2002-01-21 | メモリコントローラおよびメモリシステム装置 |
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| Country | Link |
|---|---|
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Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005267628A (ja) * | 2004-03-19 | 2005-09-29 | Samsung Electronics Co Ltd | Ｎａｎｄフラッシュメモリを使用するメモリカード及びそれの動作方法 |
| JP2007102805A (ja) * | 2006-11-20 | 2007-04-19 | Toshiba Corp | メモリシステム |
| JP2007241618A (ja) * | 2006-03-08 | 2007-09-20 | Matsushita Electric Ind Co Ltd | 不揮発性記憶装置及びその書き込み判定方法 |
| JP2008234514A (ja) * | 2007-03-23 | 2008-10-02 | Tdk Corp | メモリコントローラ及びメモリコントローラを備えるフラッシュメモリシステム、並びにフラッシュメモリの制御方法 |
| US7532521B2 (en) | 2005-10-18 | 2009-05-12 | Samsung Electronics Co., Ltd. | NOR-NAND flash memory device with interleaved mat access |
| US7599222B2 (en) | 2005-12-28 | 2009-10-06 | Samsung Electronics Co., Ltd. | Semiconductor memory device using pipelined-buffer programming and related method |
| US7702844B2 (en) | 2003-12-30 | 2010-04-20 | Samsung Electronics Co., Ltd. | Address mapping method and mapping information managing method for flash memory, and flash memory using the same |
| JP2011145755A (ja) * | 2010-01-12 | 2011-07-28 | Renesas Electronics Corp | データ制御方法及びデータ制御装置 |
| JP2012113699A (ja) * | 2010-11-26 | 2012-06-14 | Kotatsu Kokusai Denshi Kofun Yugenkoshi | 改良されたフラッシュメモリ互換性の電子デバイスと相関する方法 |
| JP2015056171A (ja) * | 2013-09-13 | 2015-03-23 | 株式会社東芝 | メモリシステムおよび情報処理装置 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100546348B1 (ko) * | 2003-07-23 | 2006-01-26 | 삼성전자주식회사 | 플래시 메모리 시스템 및 그 데이터 저장 방법 |
| US20050132128A1 (en) * | 2003-12-15 | 2005-06-16 | Jin-Yub Lee | Flash memory device and flash memory system including buffer memory |
| US7424603B2 (en) * | 2003-12-18 | 2008-09-09 | Intel Corporation | Method and apparatus to store initialization and configuration information |
| JP3892851B2 (ja) * | 2004-02-04 | 2007-03-14 | 株式会社東芝 | メモリカード及び半導体装置 |
| JP2005332148A (ja) * | 2004-05-19 | 2005-12-02 | Keihin Corp | 車載用制御装置の記憶データの書き換えシステム |
| US8832353B2 (en) * | 2009-04-07 | 2014-09-09 | Sandisk Technologies Inc. | Host stop-transmission handling |
| EP2425324A1 (en) * | 2009-04-27 | 2012-03-07 | Kamlesh Gandhi | Description |
| US9007843B2 (en) * | 2011-12-02 | 2015-04-14 | Cypress Semiconductor Corporation | Internal data compare for memory verification |
| US9037902B2 (en) | 2013-03-15 | 2015-05-19 | Sandisk Technologies Inc. | Flash memory techniques for recovering from write interrupt resulting from voltage fault |
| US10991433B2 (en) * | 2019-09-03 | 2021-04-27 | Silicon Storage Technology, Inc. | Method of improving read current stability in analog non-volatile memory by limiting time gap between erase and program |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0183173B1 (ko) * | 1995-12-13 | 1999-05-15 | 윤종용 | 버퍼 메모리 제어 장치 |
| KR100280430B1 (ko) * | 1998-01-20 | 2001-02-01 | 김영환 | 데이터버퍼를이용하여데이터를읽는방법 |
| KR100328673B1 (ko) * | 1999-11-30 | 2002-03-20 | 윤종용 | 반도체 메모리 장치 및 이 장치의 데이터 리드 방법 |
-
2002
- 2002-01-21 JP JP2002011176A patent/JP4034971B2/ja not_active Expired - Fee Related
- 2002-09-30 US US10/259,525 patent/US6697287B2/en not_active Expired - Lifetime
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7702844B2 (en) | 2003-12-30 | 2010-04-20 | Samsung Electronics Co., Ltd. | Address mapping method and mapping information managing method for flash memory, and flash memory using the same |
| JP2005267628A (ja) * | 2004-03-19 | 2005-09-29 | Samsung Electronics Co Ltd | Ｎａｎｄフラッシュメモリを使用するメモリカード及びそれの動作方法 |
| US7532521B2 (en) | 2005-10-18 | 2009-05-12 | Samsung Electronics Co., Ltd. | NOR-NAND flash memory device with interleaved mat access |
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| JP2007241618A (ja) * | 2006-03-08 | 2007-09-20 | Matsushita Electric Ind Co Ltd | 不揮発性記憶装置及びその書き込み判定方法 |
| JP2007102805A (ja) * | 2006-11-20 | 2007-04-19 | Toshiba Corp | メモリシステム |
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| JP2008234514A (ja) * | 2007-03-23 | 2008-10-02 | Tdk Corp | メモリコントローラ及びメモリコントローラを備えるフラッシュメモリシステム、並びにフラッシュメモリの制御方法 |
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