JP2003216483A - メモリコントローラおよびメモリシステム装置 - Google Patents
メモリコントローラおよびメモリシステム装置Info
- Publication number
- JP2003216483A JP2003216483A JP2002011176A JP2002011176A JP2003216483A JP 2003216483 A JP2003216483 A JP 2003216483A JP 2002011176 A JP2002011176 A JP 2002011176A JP 2002011176 A JP2002011176 A JP 2002011176A JP 2003216483 A JP2003216483 A JP 2003216483A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- program data
- page
- programmed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1673—Details of memory controller using buffers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1694—Configuration of memory controller to different memory types
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Read Only Memory (AREA)
Abstract
既存のシステムで使用できるメモリコントローラおよび
メモリシステム装置を提供する。 【解決手段】 メモリコントローラのデータバッファ
は、ページバッファのサイズより小さい第1プログラム
データをシステムから受信し、受信したデータを保持す
る。メモリコントローラのデータ付加回路は、第1プロ
グラムデータにマスクデータを付加して、ページバッフ
ァのサイズに等しい第2プログラムデータを生成する。
マスクデータは、メモリセルにプログラムされないた
め、不揮発性半導体メモリのページには、システムから
供給された第1プログラムデータのみがプログラムされ
る。すなわち、不揮発性半導体メモリのページバッファ
のサイズが大きい場合にも、本発明のメモリコントロー
ラを使用することで、既存のシステムに対する互換性を
維持できる。
Description
令に基づいて不揮発性半導体メモリをアクセスするメモ
リコントローラに関する。また、本発明は、不揮発性半
導体メモリおよびメモリコントローラを搭載するメモリ
システム装置に関する。
給されるコマンド、アドレス等を不揮発性半導体メモリ
に対応する信号に変換し、システムに代わって不揮発性
半導体メモリをアクセスする。例えば、NAND型フラッシ
ュメモリ(以下、単にフラッシュメモリとも称する)を
制御するメモリコントローラは、データの書き込み動作
時(プログラム時)に、システムからの命令に基づい
て、書き込みコマンド、アドレス、およびプログラムデ
ータ等を、フラッシュメモリのデータ端子に順次出力す
る。
リカードに搭載され、ファイル格納用として使用され
る。メモリカードには、フラッシュメモリを制御するメ
モリコントローラが搭載される。メモリコントローラ
は、メモリカードに搭載されるフラッシュメモリの総記
憶容量に合わせて、フラッシュメモリに出力するアドレ
スのビット数等を決める。すなわち、メモリカードの互
換性は、メモリコントローラにより維持される。
よび読み出し動作は、ページ単位で実行される。1ペー
ジのサイズは、フラッシュメモリの記憶容量に依存せず
512バイトである。このため、メモリコントローラ
は、システムから受信したプログラムデータを512バ
イト単位でフラッシュメモリに出力する。フラッシュメ
モリへの1回の書き込み動作(512バイトの書き込
み)は、約200μsを必要とする。例えば、64Mビ
ットのフラッシュメモリでは、全メモリセルにデータを
書き込むために、数秒が必要である。
ジサイズは、フラッシュメモリの記憶容量に依存せず一
定であるため、ページの数は、記憶容量が大きいほど多
くなる。したがって、データの書き込み回数および書き
込み時間は、記憶容量の増加とともに増加する傾向にあ
る。書き込み回数を減らし、書き込み時間を短縮するた
めに、今後ページサイズは大きくなると考えられる。ペ
ージサイズの大きいフラッシュメモリが開発され、メモ
リカードに搭載される場合、このメモリカードは、既存
のシステムで使用できなくてはならない。具体的には、
ページサイズの大きいメモリカードの入出力インタフェ
ースを、既存のメモリカードの入出力インタフェースに
合わせ、互換性を保つ必要がある。このためには、新た
なメモリコントローラを開発する必要がある。しかしな
がら、ページサイズの大きいフラッシュメモリを搭載す
るメモリカードを、既存のシステムで使用するためのメ
モリコントローラは、提案されていない。
ジサイズが大きくなった場合にも、既存のシステムで使
用できるメモリコントローラおよびメモリシステム装置
を提供することにある。
ローラおよび請求項4のメモリシステム装置では、メモ
リコントローラは、メモリセルを有する複数のページと
ページバッファとを有する不揮発性半導体メモリを制御
する。ページバッファは、ページにプログラムされるプ
ログラムデータを一時保持する。メモリコントローラの
データバッファは、ページバッファのサイズより小さい
第1プログラムデータをシステムから受信し、受信した
データを保持する。
第1プログラムデータにマスクデータを付加して、ペー
ジバッファのサイズに等しい第2プログラムデータを生
成する。第2プログラムデータは、ページバッファに出
力される。マスクデータは、不揮発性半導体メモリのメ
モリセルにプログラムされないデータである。このた
め、不揮発性半導体メモリのページには、システムから
供給された第1プログラムデータのみがプログラムされ
る。すなわち、システムから出力されるプログラムデー
タが、ページバッファのサイズより小さい場合にも、プ
ログラムデータを不揮発性半導体メモリに正しくプログ
ラムできる。換言すれば、不揮発性半導体メモリのペー
ジバッファのサイズが大きくなった場合にも、本発明の
メモリコントローラを使用することで、既存のシステム
に対する互換性を維持できる。
項5のメモリシステム装置では、メモリコントローラの
アドレス受信回路は、ページバッファにおける第1プロ
グラムデータの格納先を示すアドレス信号をシステムか
ら受信する。メモリコントローラのデータ付加回路は、
アドレス信号に応じて、第1プログラムデータの前およ
び後の少なくともいずれかにマスクデータを付加する。
すなわち、システムからのアドレス信号を利用すること
で、データ付加回路を簡易な論理で構成できる。例え
ば、アドレス信号がページバッファの先頭を示すとき、
第1プログラムデータは、ページバッファの先頭から格
納され、マスクデータは、第1プログラムの後に格納さ
れる。
項6のメモリシステム装置では、メモリコントローラの
アドレス受信回路は、プログラムされるページにおける
第1プログラムデータのプログラム先を示すアドレス信
号をシステムから受信する。メモリコントローラのフラ
グ生成回路は、プログラムされるページ内において、第
1プログラムデータがプログラムされる記憶領域を示す
フラグ信号を、アドレス信号に応じて生成する。フラグ
信号は、不揮発性半導体メモリの各ページに対応するス
ペアエリアにプログラムされる。このため、システム
は、各ページ内において第1プログラムデータがプログ
ラムされた記憶領域とプログラムされていない記憶領域
とを認識できる。すなわち、不揮発性半導体メモリのペ
ージバッファのサイズが大きくなった場合にも、システ
ムは、不揮発性半導体メモリのプログラムの状況を容易
に管理できる。
用いて説明する。図中、太線で示した信号線は、複数本
で構成されている。また、太線が接続されているブロッ
クの一部は、複数の回路で構成されている。図1は、本
発明のメモリコントローラおよびメモリシステム装置の
一実施形態を示している。メモリコントローラ10は、
例えば、NAND型フラッシュメモリ12とともにメモリカ
ード14に搭載されている。メモリカード14は、パー
ソナルコンピュータ、デジタルカメラ等のシステム16
に着脱自在に接続され、メモリシステム装置として動作
する。
ロット(図示せず)を有する。フラッシュメモリ12
は、例えば8ビットのデータ端子I/O、コマンド端子FCM
D、およびレディ/ビジー端子R/Bを有している。コマン
ド端子FCMDには、コマンドラッチイネーブル信号、アド
レスラッチイネーブル信号、ライトイネーブル信号等が
供給される。フラッシュメモリ12は、後述するように
2kバイトの記憶容量(従来の4倍)のページを複数有
している。
ァ18、アドレス変換回路20、コマンド制御回路2
2、フラグ生成回路24、スイッチ制御回路26、第1
スイッチ回路28、および第2スイッチ回路30を有し
ている。アドレス変換回路20は、システム16からア
ドレス信号ADDを受信するアドレス受信回路としても動
作する。スイッチ制御回路26および第1スイッチ回路
28は、データ付加回路として動作する。
テム16から供給されるクロックCLKに同期して動作す
る。メモリコントローラ10は、図示した以外にも、フ
ラッシュメモリ12の読み出し動作に関係する制御回路
およびフラッシュメモリ12から出力されるレディ/ビ
ジー信号R/Bの制御回路等を有している。データバッフ
ァ18は、システム16から例えば32ビットのデータ
信号DTを受信し、受信したデータ信号DTを保持する。ま
た、データバッファ18は、保持しているデータ信号DT
を同期信号SYNに同期してデータ信号DT2として出力す
る。データ信号DT2は、8ビット単位で出力される。デ
ータ信号DT、DT2は、システム16から供給される第1
プログラムデータである。
ら最初のプログラムデータのアドレスを示すアドレス信
号ADDを受信する。アドレス変換回路20は、受信した
信号ADDを8ビットのデータに対応するアドレス信号ADD
8に変換し、変換した信号ADD8をI/Oセレクタ30に出力
する。アドレス信号ADD8は、例えば、アドレス信号ADD
の下位に2ビットを付加して生成される。
らコマンド信号CMDを受信して、受信したコマンド信号C
MDをフラッシュメモリ12が認識可能なコマンドに変換
し、コマンド信号FCMDとして出力する。また、コマンド
制御回路22は、コマンド信号CMDに応じて、フラッシ
ュメモリ12のデータ端子I/Oを介して供給するコマン
ド信号IOCMDを生成し、生成した信号IOCMDを第2スイッ
チ回路30に出力する。例えば、書き込み動作時に、1
6進数の"80"および"10"がコマンド信号IOCMDとして順
次生成される。
20からのアドレス信号ADD8に応じてフラグ信号FLGを
生成する。フラグ信号FLGの詳細は、後述する。スイッ
チ制御回路26は、アドレス変換回路20からのアドレ
ス信号ADD8を受信し、同期信号SYNおよび切替信号SW1を
生成する。また、スイッチ制御回路26は、コマンド制
御回路22からのコマンド信号IOCMDを受信し、切替信
号SW2を生成する。
応じて電源電圧VCC(マスクデータ)、データ信号DT2、
およびフラグ信号FLGのいずれかを選択し、選択した信
号をデータ信号DT3(第2プログラムデータ)として出
力する。第2スイッチ回路30は、切替信号SW2に応じ
てデータ信号DT3、アドレス信号ADD8、およびコマンド
信号IOCMDのいずれかを選択し、選択した信号をデータ
信号I/Oとして出力する。
2の概要を示している。フラッシュメモリ12は、メモ
リセルアレイALYおよびメモリセルアレイALYにプログラ
ムされるデータを一時保持するページバッファPBUF(デ
ータレジスタとも称する)を有している。メモリセルア
レイALYは、メモリセルを有する複数のページPAGと、こ
れ等ページPAGにそれぞれ対応する複数のスペアエリアS
PAとを有している。複数のページPAGおよびそれに対応
する複数のスペアエリアSPAにより、複数のブロックBLK
が形成されている。
有している。ここでは、以降の説明を分かりやすくする
ため、各ページPAGを512バイト毎の4つの記憶領域M
1、M2、M3、M4に分けている。なお、ページサイズは、
2kバイトに限られたものではなく、例えば、1kバイ
トでも4kバイトでもよい。各スペアエリアSPAは、1
6バイトの記憶容量を有している。各スペアエリアSPA
のうち4ビットには、フラグ領域FLAが割り当てられて
いる。フラグ領域FLAには、記憶領域M1-M4に対応するフ
ラグFが割り当てられている。各フラグFは、対応する記
憶領域M1-M4に有効なデータが書き込まれているときに"
0"を示し、対応する記憶領域M1-M4に有効なデータが書
き込まれていないときに"1"を示す。
する2kバイトの主領域MAと、スペアエリアSPAに対応
する16バイトの副領域SAを有している。ページバッフ
ァPBUFの主領域MAの容量は、従来の4倍である。メモリ
コントローラ10が出力するプログラムデータ(第2プ
ログラムデータ)は、ページバッファPBUFに一旦書き込
まれた後、アドレスに応じたページPAGおよびスペアエ
リアSPAに書き込まれる。
より、フラッシュメモリ12の所定のページPAGにデー
タが順次プログラムされる様子を示している。初期状態
(a)において、フラッシュメモリ12には、データが
プログラムされておらず、ページPAGの記憶領域M1-M4に
は全て"1"データが記憶されている(ALL"1")。フラグ
領域FLAのフラグFにも全て"1"データが記憶されてい
る。
テムである。このため、装着されたメモリカード内のフ
ラッシュメモリのページサイズを全て512バイトと認
識して、このメモリカードをアクセスする。すなわち、
システム16は、プログラムデータを512バイト単位
でメモリカード14に順次出力する。まず、図1に示し
たコマンド制御回路22は、システム16からのコマン
ド信号CMDを解読し、コマンド信号FCMD、IOCMDを出力す
る。スイッチ制御回路26は、コマンド信号IOCMDに同
期して切替信号SW2を変化させる。第2スイッチ回路3
0は、切替信号SW2に応じてスイッチを切り替え、コマ
ンド信号IOCMD(ページプログラムコマンド"80")をフ
ラッシュメモリ12のデータ端子I/Oに伝達する。
512バイトのデータを32ビットずつ順次受信する。
アドレス変換回路20は、システム16からアドレス信
号ADDを受信し、プログラムするデータの開始アドレス
を示すアドレス信号ADD8を出力する。この例では、図3
(b)に示すように、アドレス信号ADD8は、メモリ領域
M1の先頭を示す。
SW1、SW2を変化させ、第1および2スイッチ回路28、
30のスイッチを切り替える。また、スイッチ制御回路
26は、データバッファ18にデータ出力用の同期信号
SYNを出力する。データバッファ18は、同期信号SYNに
同期してデータ信号DT2を順次出力する。第1スイッチ
回路28は、切替信号SW1に応じてスイッチを切り替
え、データ信号DT2をデータ信号DT3として出力する。第
2スイッチ回路30は、切替信号SW2に応じてスイッチ
を切り替え、データ信号DT3をフラッシュメモリ12の
データ端子I/Oに順次伝達する。
12に転送された後、スイッチ制御回路26は、切替信
号SW1を変化させる。第1スイッチ回路28は、切替信
号SW1に応じてスイッチを切り替え、高レベルのデータ
(電源電圧VCC)をデータ信号DT3として出力する。そし
て、1536バイトの高レベルのデータ信号DT3が、フ
ラッシュメモリ12に出力される。このデータ信号DT3
は、メモリセルに与えられてもプログラムされないマス
クデータである。
システム16から受信した512バイトのデータにマス
クデータを付加し、2kバイトのデータとしてフラッシ
ュメモリに転送する。したがって、ページPAGのサイズ
が従来より大きいフラッシュメモリ12を搭載するメモ
リカード14においても、既存のシステム16を変更す
ることなく、フラッシュメモリ12にデータをプログラ
ムできる。すなわち、メモリカード14の互換性が維持
される。
SW1を変化させる。第1スイッチ回路28は、切替信号S
W1に応じてスイッチを切り替え、フラグ生成回路24か
らのフラグ信号FLGをデータ信号DT3として出力する。こ
の後、コマンド制御回路22は、書き込み動作の開始を
指示するページプログラムコマンドをコマンド信号IOCM
Dとして出力する。第2スイッチ回路30は、切替信号S
W2に応じてスイッチを切り替え、ページプログラムコマ
ンド"10"をフラッシュメモリ12のデータ端子I/Oに伝
達する。そして、フラッシュメモリ12のプログラム動
作が実行され、図3(b)に示すように、ページPAGの
記憶領域M1のみにデータDATAがプログラムされる。ま
た、フラグ領域FLAにおいて、記憶領域M1に対応するフ
ラグF(図の左端)がプログラムされる。
システム16からメモリカード14に転送される。コマ
ンド制御回路22は、システム16からコマンド信号CM
Dに応じて、コマンド信号FCMD、IOCMDを出力する。コマ
ンド信号FCMD、IOCMDは、フラッシュメモリ12のコマ
ンド端子FCMD、データ端子I/Oにそれぞれ供給される。
ータを順次受信する。アドレス変換回路20は、アドレ
ス信号ADDに応じて、プログラムの開始アドレスを示す
アドレス信号ADD8を出力する。この例では、図3(c)
に示すように、アドレス信号ADD8は、メモリ領域M3の先
頭を示す。次に、第1および2スイッチ回路28、30
が切り替わり、1024バイトの高レベルのデータ信号
DT3(マスクデータ)が、フラッシュメモリ12に出力
される。すなわち、メモリ領域M1、M2に対応するデータ
は、全てマスクデータになる。このため、メモリ領域M1
にすでにプログラムされたデータDATAが書き替わること
を防止できる。
り、データバッファ18に保持されている512バイト
のデータ信号DT2が、フラッシュメモリ12のデータ端
子I/Oに順次伝達される。512バイトのデータは、メ
モリ領域M3にプログラムされるデータである。512バ
イトのデータがフラッシュメモリ12に転送された後、
第1スイッチ回路28が切り替わり、512バイトの高
レベルのデータ信号DT3(マスクデータ)が、フラッシ
ュメモリ12に出力される。すなわち、メモリ領域M4に
対応するデータは、全てマスクデータになる。次に、第
1スイッチ回路28が切り替わり、フラグ信号FLGがデ
ータ信号DT3として出力される。
ム動作が実行され、図3(c)に示すように、ページPA
Gの記憶領域M3のみにデータDATAがプログラムされる。
また、フラグ領域FLAにおいて、記憶領域M3に対応する
フラグF(図の左から3番目)がプログラムされる。上
述したように、データがすでにプログラムされた記憶領
域M1は、高レベルのマスクデータが供給されるため、プ
ログラムされない。
毎にプログラム動作が実行され、図3(d)に示すよう
に、ページPAGの全記憶領域M1-M4にデータがプログラム
される。このとき、フラグ領域FLAの全てのフラグFがプ
ログラムされる。以上、本実施形態では、システム16
から供給されるプログラムデータにマスクデータを付加
した。このため、システム16から出力されるプログラ
ムデータが、ページバッファPBUFのサイズより小さい場
合にも、プログラムデータをフラッシュメモリ12に正
しくプログラムできる。したがって、メモリカード14
に搭載されるフラッシュメモリ12のページバッファPB
UFのサイズが大きくなった場合にも、システム16は、
従来のメモリカードと同様にプログラムデータをプログ
ラムできる。すなわち、従来のメモリカードとの互換性
を維持できる。
らのアドレス信号ADD(ADD8)に応じて第1スイッチ回
路28を制御し、システム16からのプログラムデータ
DT(DT2)にマスクデータ(VCC)を付加した。このた
め、簡易な第1スイッチ回路28でマスクデータを付加
できる。フラグ生成回路24は、システム16からのプ
ログラムデータDT(DT2)がプログラムされる記憶領域M
を示すフラグ信号FLGを、システム16からのアドレス
信号ADD(ADD8)に応じて生成した。そして、メモリコ
ントローラ10は、フラグ信号FLGをフラッシュメモリ
12のフラグ領域FLAにフラグFとしてプログラムした。
このため、システム16は、フラグ領域FLAに記憶され
ているフラグFを読み出すことで、プログラムデータDT
がプログラムされた記憶領域とプログラムされていない
記憶領域とを認識できる。すなわち、ページバッファPB
UFのサイズが大きいフラッシュメモリが開発された場合
にも、システム16は、このフラッシュメモリのプログ
ラムの状況を容易に管理できる。
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。
求項4のメモリシステム装置では、システムから出力さ
れるプログラムデータが、ページバッファのサイズより
小さい場合にも、プログラムデータを不揮発性半導体メ
モリに正しくプログラムできる。換言すれば、不揮発性
半導体メモリのページバッファのサイズが大きくなった
場合にも、本発明のメモリコントローラを使用すること
で、既存のシステムに対する互換性を維持できる。
項5のメモリシステム装置では、システムからのアドレ
ス信号を利用することで、データ付加回路を簡易な論理
で構成できる。請求項3のメモリコントローラおよび請
求項6のメモリシステム装置では、システムは、各ペー
ジ内において第1プログラムデータがプログラムされた
記憶領域とプログラムされていない記憶領域とを認識で
きる。すなわち、不揮発性半導体メモリのページバッフ
ァのサイズが大きくなった場合にも、システムは、不揮
発性半導体メモリのプログラムの状況を容易に管理でき
る。
Claims (6)
- 【請求項1】 メモリセルを有する複数のページとこれ
等ページにプログラムするプログラムデータを一時保持
するページバッファとを備えている不揮発性半導体メモ
リを制御するメモリコントローラであって、 システムから供給される前記ページバッファのサイズよ
り小さい第1プログラムデータを保持するデータバッフ
ァと、 前記メモリセルにプログラムされないマスクデータを前
記第1プログラムデータに付加して、前記ページバッフ
ァのサイズに等しい第2プログラムデータを生成し、生
成した前記第2プログラムデータを前記ページバッファ
に出力するデータ付加回路とを備えていることを特徴と
するメモリコントローラ。 - 【請求項2】 請求項1記載のメモリコントローラにお
いて、 前記ページバッファにおける前記第1プログラムデータ
の格納先を示すアドレス信号を前記システムから受信す
るアドレス受信回路を備え、 前記データ付加回路は、前記アドレス信号に応じて、前
記第1プログラムデータの前および後の少なくともいず
れかに前記マスクデータを付加することを特徴とするメ
モリコントローラ。 - 【請求項3】 請求項1記載のメモリコントローラにお
いて、 プログラムされる前記ページにおける前記第1プログラ
ムデータのプログラム先を示すアドレス信号を前記シス
テムから受信するアドレス受信回路と、 プログラムされる前記ページ内における前記第1プログ
ラムデータがプログラムされる記憶領域を示すフラグ信
号を、前記アドレス信号に応じて生成するフラグ生成回
路とを備え、 前記フラグ信号は、前記不揮発性半導体メモリの前記各
ページに対応するスペアエリアにプログラムされること
を特徴とするメモリコントローラ。 - 【請求項4】 不揮発性半導体メモリおよびメモリコン
トローラが搭載されているメモリシステム装置であっ
て、 前記不揮発性半導体メモリは、メモリセルを有する複数
のページとこれ等ページにプログラムするプログラムデ
ータを一時保持するページバッファとを備え、前記メモ
リコントローラは、 システムから供給される前記ページバッファのサイズよ
り小さい第1プログラムデータを保持するデータバッフ
ァと、 前記メモリセルにプログラムされないマスクデータを前
記第1プログラムデータに付加して、前記ページバッフ
ァのサイズに等しい第2プログラムデータを生成し、生
成した前記第2プログラムデータを前記ページバッファ
に出力するデータ付加回路とを備えていることを特徴と
するメモリシステム装置。 - 【請求項5】 請求項4記載のメモリシステム装置にお
いて、 前記メモリコントローラは、前記ページバッファにおけ
る前記第1プログラムデータの格納先を示すアドレス信
号を前記システムから受信するアドレス受信回路を備
え、 前記データ付加回路は、前記アドレス信号に応じて、前
記第1プログラムデータの前および後の少なくともいず
れかに前記マスクデータを付加することを特徴とするメ
モリシステム装置。 - 【請求項6】 請求項4記載のメモリシステム装置にお
いて、 前記メモリコントローラは、 プログラムされる前記ページにおける前記第1プログラ
ムデータのプログラム先を示すアドレス信号を前記シス
テムから受信するアドレス受信回路と、 プログラムされる前記ページ内における前記第1プログ
ラムデータがプログラムされる記憶領域を示すフラグ信
号を、前記アドレス信号に応じて生成するフラグ生成回
路とを備え、 前記不揮発性半導体メモリは、前記ページにそれぞれ対
応するスペアエリアを備え、 前記フラグ信号は、前記スペアエリアにプログラムされ
ることを特徴とするメモリシステム装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002011176A JP4034971B2 (ja) | 2002-01-21 | 2002-01-21 | メモリコントローラおよびメモリシステム装置 |
US10/259,525 US6697287B2 (en) | 2002-01-21 | 2002-09-30 | Memory controller and memory system apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002011176A JP4034971B2 (ja) | 2002-01-21 | 2002-01-21 | メモリコントローラおよびメモリシステム装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003216483A true JP2003216483A (ja) | 2003-07-31 |
JP4034971B2 JP4034971B2 (ja) | 2008-01-16 |
Family
ID=19191647
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002011176A Expired - Fee Related JP4034971B2 (ja) | 2002-01-21 | 2002-01-21 | メモリコントローラおよびメモリシステム装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6697287B2 (ja) |
JP (1) | JP4034971B2 (ja) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005267628A (ja) * | 2004-03-19 | 2005-09-29 | Samsung Electronics Co Ltd | Nandフラッシュメモリを使用するメモリカード及びそれの動作方法 |
JP2007102805A (ja) * | 2006-11-20 | 2007-04-19 | Toshiba Corp | メモリシステム |
JP2007241618A (ja) * | 2006-03-08 | 2007-09-20 | Matsushita Electric Ind Co Ltd | 不揮発性記憶装置及びその書き込み判定方法 |
JP2008234514A (ja) * | 2007-03-23 | 2008-10-02 | Tdk Corp | メモリコントローラ及びメモリコントローラを備えるフラッシュメモリシステム、並びにフラッシュメモリの制御方法 |
US7532521B2 (en) | 2005-10-18 | 2009-05-12 | Samsung Electronics Co., Ltd. | NOR-NAND flash memory device with interleaved mat access |
US7599222B2 (en) | 2005-12-28 | 2009-10-06 | Samsung Electronics Co., Ltd. | Semiconductor memory device using pipelined-buffer programming and related method |
US7702844B2 (en) | 2003-12-30 | 2010-04-20 | Samsung Electronics Co., Ltd. | Address mapping method and mapping information managing method for flash memory, and flash memory using the same |
JP2011145755A (ja) * | 2010-01-12 | 2011-07-28 | Renesas Electronics Corp | データ制御方法及びデータ制御装置 |
JP2012113699A (ja) * | 2010-11-26 | 2012-06-14 | Kotatsu Kokusai Denshi Kofun Yugenkoshi | 改良されたフラッシュメモリ互換性の電子デバイスと相関する方法 |
JP2015056171A (ja) * | 2013-09-13 | 2015-03-23 | 株式会社東芝 | メモリシステムおよび情報処理装置 |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100546348B1 (ko) * | 2003-07-23 | 2006-01-26 | 삼성전자주식회사 | 플래시 메모리 시스템 및 그 데이터 저장 방법 |
US20050132128A1 (en) * | 2003-12-15 | 2005-06-16 | Jin-Yub Lee | Flash memory device and flash memory system including buffer memory |
US7424603B2 (en) * | 2003-12-18 | 2008-09-09 | Intel Corporation | Method and apparatus to store initialization and configuration information |
JP3892851B2 (ja) * | 2004-02-04 | 2007-03-14 | 株式会社東芝 | メモリカード及び半導体装置 |
JP2005332148A (ja) * | 2004-05-19 | 2005-12-02 | Keihin Corp | 車載用制御装置の記憶データの書き換えシステム |
US8832353B2 (en) * | 2009-04-07 | 2014-09-09 | Sandisk Technologies Inc. | Host stop-transmission handling |
EP2425324A1 (en) * | 2009-04-27 | 2012-03-07 | Kamlesh Gandhi | Description |
US9007843B2 (en) * | 2011-12-02 | 2015-04-14 | Cypress Semiconductor Corporation | Internal data compare for memory verification |
US9037902B2 (en) | 2013-03-15 | 2015-05-19 | Sandisk Technologies Inc. | Flash memory techniques for recovering from write interrupt resulting from voltage fault |
US10991433B2 (en) * | 2019-09-03 | 2021-04-27 | Silicon Storage Technology, Inc. | Method of improving read current stability in analog non-volatile memory by limiting time gap between erase and program |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0183173B1 (ko) * | 1995-12-13 | 1999-05-15 | 윤종용 | 버퍼 메모리 제어 장치 |
KR100280430B1 (ko) * | 1998-01-20 | 2001-02-01 | 김영환 | 데이터버퍼를이용하여데이터를읽는방법 |
KR100328673B1 (ko) * | 1999-11-30 | 2002-03-20 | 윤종용 | 반도체 메모리 장치 및 이 장치의 데이터 리드 방법 |
-
2002
- 2002-01-21 JP JP2002011176A patent/JP4034971B2/ja not_active Expired - Fee Related
- 2002-09-30 US US10/259,525 patent/US6697287B2/en not_active Expired - Lifetime
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7702844B2 (en) | 2003-12-30 | 2010-04-20 | Samsung Electronics Co., Ltd. | Address mapping method and mapping information managing method for flash memory, and flash memory using the same |
JP2005267628A (ja) * | 2004-03-19 | 2005-09-29 | Samsung Electronics Co Ltd | Nandフラッシュメモリを使用するメモリカード及びそれの動作方法 |
US7532521B2 (en) | 2005-10-18 | 2009-05-12 | Samsung Electronics Co., Ltd. | NOR-NAND flash memory device with interleaved mat access |
US7599222B2 (en) | 2005-12-28 | 2009-10-06 | Samsung Electronics Co., Ltd. | Semiconductor memory device using pipelined-buffer programming and related method |
JP2007241618A (ja) * | 2006-03-08 | 2007-09-20 | Matsushita Electric Ind Co Ltd | 不揮発性記憶装置及びその書き込み判定方法 |
JP2007102805A (ja) * | 2006-11-20 | 2007-04-19 | Toshiba Corp | メモリシステム |
JP4498341B2 (ja) * | 2006-11-20 | 2010-07-07 | 株式会社東芝 | メモリシステム |
JP2008234514A (ja) * | 2007-03-23 | 2008-10-02 | Tdk Corp | メモリコントローラ及びメモリコントローラを備えるフラッシュメモリシステム、並びにフラッシュメモリの制御方法 |
JP4640366B2 (ja) * | 2007-03-23 | 2011-03-02 | Tdk株式会社 | メモリコントローラ及びメモリコントローラを備えるフラッシュメモリシステム、並びにフラッシュメモリの制御方法 |
JP2011145755A (ja) * | 2010-01-12 | 2011-07-28 | Renesas Electronics Corp | データ制御方法及びデータ制御装置 |
JP2012113699A (ja) * | 2010-11-26 | 2012-06-14 | Kotatsu Kokusai Denshi Kofun Yugenkoshi | 改良されたフラッシュメモリ互換性の電子デバイスと相関する方法 |
JP2015056171A (ja) * | 2013-09-13 | 2015-03-23 | 株式会社東芝 | メモリシステムおよび情報処理装置 |
Also Published As
Publication number | Publication date |
---|---|
JP4034971B2 (ja) | 2008-01-16 |
US6697287B2 (en) | 2004-02-24 |
US20030137874A1 (en) | 2003-07-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2003216483A (ja) | メモリコントローラおよびメモリシステム装置 | |
US6434658B1 (en) | Memory device operable with a small-capacity buffer memory and having a flash memory | |
US6556504B2 (en) | Nonvolatile semiconductor memory device and data input/output control method thereof | |
US7581058B2 (en) | Non-volatile memory having multiple erase operations | |
KR101507628B1 (ko) | 동기 직렬 인터페이스 nand의 데이터 판독을 위한 시스템 및 방법 | |
JP4901285B2 (ja) | 読み出し性能を向上させることができるメモリカード | |
US20080046639A1 (en) | Memory system with nonvolatile semiconductor memory | |
JPH08263361A (ja) | フラッシュメモリカード | |
JP2002328836A (ja) | メモリ装置 | |
JPH11134875A (ja) | 半導体記憶装置、半導体記憶装置の制御装置及び制御方法 | |
JP2000509871A (ja) | 同時読み出し及び書き込みを可能にする不揮発性メモリのバンク構成 | |
US7725621B2 (en) | Semiconductor device and data transfer method | |
WO2003067605A1 (fr) | Dispositif a memoire non volatile et son procede de commande | |
JP3519954B2 (ja) | チップイネーブル信号生成回路及びメモリ装置 | |
US6968435B2 (en) | Non-volatile semiconductor memory device | |
US6523755B2 (en) | Semiconductor memory device | |
US20140237207A1 (en) | Method and system for enhanced performance in serial peripheral interface | |
KR100758300B1 (ko) | 플래시 메모리 장치 및 그것의 프로그램 방법 | |
JPH09282862A (ja) | メモリカード | |
US20070028037A1 (en) | Memory system with automatic dual-buffering | |
JP2007094639A (ja) | メモリコントローラ及びフラッシュメモリシステム | |
JP2006286048A (ja) | 半導体記憶装置 | |
JP2001266579A (ja) | 不揮発性半導体記憶装置および半導体ディスク装置 | |
JPH08221312A (ja) | メモリカード装置 | |
KR100852923B1 (ko) | 반도체 메모리 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050105 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070329 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070410 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070525 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071023 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071026 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 4 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 4 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131102 Year of fee payment: 6 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |