JP4130332B2 - ブートストラップ回路を用いた平面表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、トランジスタの出力信号の電位を十分なレベルにするブートストラップ回路及びこれを用いた平面表示装置に関する。
【０００２】
【従来の技術】
液晶表示装置に代表される平面表示装置は、薄型、軽量かつ低消費電力であることから、各種機器のディスプレイとして用いられている。中でも、画素毎にトランジスタを配置したアクティブマトリクス型液晶表示装置は、ノート型パソコンや携帯型情報端末のディスプレイとして普及しつつある。近年、従来の液晶表示装置に用いられていたアモルファスシリコン薄膜トランジスタに比べて電子移動度が高いポリシリコン薄膜トランジスタを比較的低温のプロセスで形成する技術が確立され、液晶表示装置に用いるトランジスタの小型化が可能となった。これにより、複数の走査線と複数の信号線が交差する部分に画素トランジスタを配置した画素部と、画素トランジスタを駆動する駆動回路とを同一の製造プロセスによってガラス製の電極基板上に一体的に形成することができるようになった。
【０００３】
更には、製造工程を短縮し低コスト化を実現するために、駆動回路や画素トランジスタを、ｐＭＯＳ又はｎＭＯＳのいずれか一方のトランジスタのみを用いて構成することができるようになった。
【０００４】
しかし、ｐＭＯＳトランジスタは、低電圧を出力しようとした場合に、その出力はｐＭＯＳトランジスタの閾値電圧Ｖｔｈの分だけ高くなってしまうため、十分な低電圧の出力が困難である。一方、ｎＭＯＳトランジスタは、十分な高電圧の出力が困難である。このようなことから、従来よりブートストラップ回路を用いることによって十分なレベルの出力が得られるようにしている。
【０００５】
図１０は、従来のブートストラップ回路の概略構成を示す回路図である。同図のトランジスタＴｒ１１，Ｔｒ１２には、一例としてｐＭＯＳトランジスタが用いられる。トランジスタＴｒ１１のドレインは入力端子７１に接続され、ソースは出力端子７２に接続される。トランジスタＴｒ１２のドレインおよびゲートはローレベルの電源電圧ＶＳＳに接続され、ソースはトランジスタＴｒ１１のゲートに接続される。また、出力端子７２とトランジスタＴｒ１１のゲートとの間には容量Ｃが接続される。なお、ここではトランジスタＴｒ１１のゲートへの導電パスのことをノードｎ３１というものとする。
【０００６】
図１１は、従来のブートストラップ回路の動作波形を示す図である。まず入力端子７１にハイレベルの電源電圧ＶＤＤが入力信号ＩＮとして入力されると、電源電圧ＶＳＳがゲートに供給されているトランジスタＴｒ１２はオン状態にあるので、トランジスタＴｒ１２を通じてノードｎ３１に電源電圧ＶＳＳとともにトランジスタＴｒ１２の閾値電圧Ｖｔｈが供給される。このときノードｎ３１の電位はローレベルなので、トランジスタＴｒ１１はオン状態である。よって、出力端子７２にはハイレベルの入力信号ＩＮがトランジスタＴｒ１１を通じて出力され、ハイレベルの出力信号ＯＵＴが出力される。
【０００７】
次に、入力端子７１にローレベルの電源電圧ＶＳＳが入力信号ＩＮが入力されると、トランジスタＴｒ１１はオン状態のままであるので、出力信号ＯＵＴの電位はハイレベルからローレベルに向かって低下する。このとき、ノードｎ３１には、出力信号ＯＵＴの電位の低下が容量Ｃを介して伝えられるので、ノードｎ３１の電位も出力信号ＯＵＴの低下に応じた分だけ低下する。よって、ノードｎ３１の電位はＶＳＳよりも低くなる。このため、トランジスタＴｒ１１は、ゲートの電位がソースの電位よりも低くなるのでオン状態を維持する。一方、トランジスタＴｒ１２は、ゲートの電位がソースの電位よりも高くなるのでオフ状態となる。よって、出力端子７２にはローレベルの入力信号ＩＮが出力され、十分に低電圧の出力信号ＯＵＴが出力されることとなる。
【０００８】
このように、ブートストラップ回路は、トランジスタＴｒ１１からの出力信号ＯＵＴの電位変化を容量Ｃを介してトランジスタＴｒ１１のゲートに伝えることによって、トランジスタＴｒ１１が十分な低電圧を出力できるようになっている。
【０００９】
図１２は、図１０に示した容量ＣをトランジスタＴｒ１１のゲート・ドレイン間に接続するようにしたブートストラップ回路の構成を示す図である。この構成のブートストラップ回路も図１０の回路と同様に、十分に低電圧の出力信号ＯＵＴを出力することができる。
【００１０】
【発明が解決しようとする課題】
しかしながら、液晶表示装置は、アレイ基板（第１電極基板）に対向して配置されたガラス製の対向基板（第２電極基板）を有する構造であり、その対向基板の表面にはアレイ基板上の画素電極に対して電気的に相対する対向電極が形成される。
【００１１】
このため、図１３の平面図に示すような従来のブートストラップ回路の基板上のレイアウトでは、図１４の断面図に示すように、アレイ基板上のトランジスタのゲート電極（制御電極）６１と、対向基板１６上の対向電極１４との間で寄生容量Ｃｃｏｍが形成されてしまう。この場合のブートストラップ回路の等価回路は図１５のようになる。図１５示すトランジスタＴｒ１１のゲート電位の変化は次式で表すことができる。
【００１２】
【数１】
ΔＶｇ = Ｃ／（Ｃ＋Ｃｃｏｍ）・ΔＶｏｕｔ ・・（式1）
ここで、 ΔＶｇ：トランジスタＴｒ１１のゲート電位変化
Ｃ：ブートストラップ回路の容量
Ｃｃｏｍ：トランジスタＴｒ１１のゲート電極と対向電極間の寄生容量
ΔＶｏｕｔ：出力信号ＯＵＴの電位変化
このように、寄生容量Ｃｃｏｍが形成されてしまうと、出力信号ＯＵＴの電位変化がトランジスタＴｒ１１のゲートに十分に伝わらなくなってしまう。このため、図１６の動作波形に示すように、ブートストラップ回路の出力信号ＯＵＴのパルスの立ち下がり時間が遅くなってしまうという問題があった。
【００１３】
本発明は、上記に鑑みてなされたものであり、その目的とするところは、トランジスタの制御電極とこれに対向して配置される対向電極との間に寄生容量が形成されることを防止し得るブートストラップ回路を提供することにある。
【００１４】
【課題を解決するための手段】
第１の本発明に係るブートストラップ回路は、トランジスタの制御電極と入力電極又は出力電極との間に容量が設けられたブートストラップ回路において、前記出力電極が前記制御電極の位置まで延出されたことを特徴とする。
【００１５】
本発明にあっては、トランジスタの出力電極を制御電極に対応する位置まで延出するようにしたことで、対向電極に対して制御電極の露出している部分が出力電極で覆われるようにし、制御電極と対向電極との間に寄生容量が形成されることを防止するようにしている。
【００１６】
第２の本発明に係る平面表示装置は、トランジスタの制御電極と入力電極又は出力電極との間に容量が設けられ、前記出力電極が前記制御電極の位置まで延出されたブートストラップ回路を備えた第１電極基板と、前記第１電極基板に対向配置された第２電極基板と、前記第１電極基板と前記第２電極基板との間に保持された表示層と、を有することを特徴とする。
【００１７】
上記平面表示装置において、前記ブートストラップ回路は、画素トランジスタに用いられることを特徴とする。
【００１８】
上記平面表示装置において、前記ブートストラップ回路は、駆動回路に含まれるシフトレジスタの出力回路に用いられることを特徴とする。
【００１９】
上記平面表示装置において、前記ブートストラップ回路は、駆動回路に含まれるレベルシフタの出力回路に用いられることを特徴とする。
【００２０】
上記平面表示装置において、前記シフトレジスタは、第１クロック端子と出力端子間の導電パスをもつ第１トランジスタと、前記出力端子と第１電圧電極間の導電パスをもつ第２トランジスタとを有する出力回路と、入力端子と前記第１トランジスタの制御電極間の導電パスをもつ第３トランジスタと、前記第１電圧電極と前記第２トランジスタの制御電極間の導電パスと前記入力端子への導電パスをもつ第４トランジスタとを有する入力回路と、第２クロック端子と前記第２トランジスタの制御電極間の導電パスをもつ第５トランジスタと、前記第１電圧電極と前記第１トランジスタの制御電極間の導電パスと前記第２トランジスタの制御電極への導電パスをもつ第６トランジスタとを有するリセット回路と、前記第１トランジスタの制御電極への導電パスと前記第１電圧電極への導電パスをもつ第７トランジスタと、前記第７トランジスタと前記第２トランジスタの制御電極間の導電パスと前記第１クロック端子への導電パスをもつ第８トランジスタを有する反転防止回路と、を有することを特徴とする。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。
【００２２】
図１は、一実施の形態におけるブートストラップ回路の基板上のレイアウトを示す平面図であり、図２は、図１のＡ'−Ａ'部分の断面図である。本ブートストラップ回路の回路図は基本的には図１０と同様であるが、図１０のトランジスタＴｒ１１，Ｔｒ１２を、トランジスタＴｒ１，Ｔｒ２にそれぞれ置き換えた構成となっている。トランジスタＴｒ１，Ｔｒ２には、一例としてｐＭＯＳトランジスタが用いられる。
【００２３】
図１に示すように、トランジスタＴｒ１のゲート電極５１とソース電極５３との間には容量Ｃが電気的に接続される。トランジスタＴｒ１のゲート電極５１は制御電極、ドレイン電極５２は入力電極、ソース電極５３は出力電極にそれぞれ対応する。また、トランジスタＴｒ２のソース電極はトランジスタＴｒ１のゲート電極５１に電気的に接続され、トランジスタＴｒ２のゲート電極とドレイン電極は電源電圧ＶＳＳに電気的に接続される。
【００２４】
図２に示すように、チャネル層５４、ゲート絶縁膜５５、層間絶縁膜５６がこの順で積層され、ゲート絶縁膜５５と層間絶縁膜５６の接触面の一部にゲート電極５１が配置される。このゲート電極５１を挟むようにしてドレイン電極５２およびソース電極５３が層間絶縁膜５６の表面からチャネル層５４まで貫通した状態で配置される。
【００２５】
本実施の形態の特徴は、図１，２に示すように、ソース電極５３を層間絶縁膜５６の表面に沿ってゲート電極５１に対応する位置まで延出したことにある。この構成により、対向基板１６上の対向電極１４に対してゲート電極５１が露出している部分がソース電極５３で覆われるようになるので、対向電極１４とゲート電極５１との間に寄生容量Ｃｃｏｍが形成されることが防止される。
【００２６】
図３は、本ブートストラップ回路の動作波形を示す図である。本ブートストラップ回路では寄生容量Ｃｃｏｍの形成が防止されることから、出力信号ＯＵＴの電位変化が容量Ｃを介してトランジスタＴｒ１のゲートに十分伝わるようになるので、入力信号ＩＮがローレベルに反転したときのトランジスタＴｒ１の出力信号ＯＵＴは、立下り時間が速くなり、かつ十分に低い電圧を出力できるようになる。
【００２７】
次に、本ブートストラップ回路を液晶表示装置に適用した場合について説明する。図４は本実施の形態における液晶表示装置の構成を示す回路ブロック図であり、図５は本液晶表示装置の断面図である。
【００２８】
図４に示すように、ガラス製のアレイ基板１０上に設けられた画素部１１には、複数本の走査線Ｇ１、Ｇ２、〜Ｇｎ（以下、総称Ｇ）と複数本の信号線Ｓ１、Ｓ２、〜Ｓｍ（以下、総称Ｓ）が互いに交差するように配線され、これら各走査線Ｇと各信号線Ｓとの各交差部には画素トランジスタ１２および画素電極１３が配置される。画素トランジスタ１２には、例えばポリシリコン薄膜トランジスタが用いられる。各画素トランジスタ１２のゲートは走査線Ｇに接続され、ソースは信号線Ｓに接続され、ドレインは画素電極１３及び補助容量Ｃｓに接続される。画素トランジスタ１２を駆動する走査線駆動回路２１および信号線駆動回路３１が、画素部１１とともにアレイ基板１０上に同一の製造プロセスにより一体的に形成される。
【００２９】
図５に示すように、画素電極１３に対して電気的に相対する対向電極１４が、アレイ基板１０に対向して配置されたガラス製の対向基板１６の表面に形成される。アレイ基板１０と対向基板１６との間には液晶層１５が保持されており、両基板の周囲はシール材１７により封止される。なお、本実施の形態では、アレイ基板１０は第１電極基板に相当し、対向基板１６は第２電極基板に、液晶層１５は表示層にそれぞれ相当する。
【００３０】
走査線駆動回路２１は、垂直シフトレジスタ２２とレベルシフタ２５とバッファ回路（図示せず）を有する構成である。レベルシフタ２５は、外部から入力されてきた垂直クロック信号（ＣＫＶ）と垂直スタート信号（ＳＴＶ）の電圧を昇圧させる。垂直シフトレジスタ２２は、垂直クロック信号に同期させた垂直スタート信号を走査線Ｇ１〜Ｇｎに１段づつ位相をシフトさせて垂直走査パルスとして出力する。
【００３１】
信号線駆動回路３１は、水平シフトレジスタ３２と映像信号バス３３と各信号線Ｓ毎に設けられた複数のアナログスイッチ３４とレベルシフタ３５を有する構成である。レベルシフタ３５は、外部から入力されてきた水平クロック信号（ＣＫＨ）と水平スタート信号（ＳＴＨ）の電圧を昇圧する。水平シフトレジスタ３２は、水平クロック信号に同期させた水平スタート信号を各アナログスイッチ３４に１段づつ位相をシフトさせて水平走査パルスとして出力する。アナログスイッチ３４は、映像信号バス３３に供給されてきた映像信号（ＤＡＴＡ）を水平走査パルスに従ってサンプリングして信号線Ｓに出力する。
【００３２】
図６に示す３位相シフトレジスタは、走査線駆動回路２１の垂直シフトレジスタ２２又は信号線駆動回路３１の水平シフトレジスタ３２のうちの少なくとも一方に用いることができるものである。
【００３３】
この３位相シフトレジスタは、電気的に縦列接続された複数のシフトレジスタＳＲ１，ＳＲ２，〜ＳＲｎ（以下、総称ＳＲ）と、各シフトレジスタＳＲに位相をずらした３本のクロック信号Ｃ１、Ｃ２、Ｃ３のうちのいずれか２本を入力するクロック線３６と、各シフトレジスタＳＲからの出力信号を出力する出力線３７を有する構成である。クロック信号Ｃ１〜Ｃ３は、垂直シフトレジスタ２２においては垂直クロック信号ＣＫＶであり、水平シフトレジスタ３２においては水平クロック信号ＣＫＨである。
【００３４】
シフトレジスタＳＲ１、ＳＲ２、〜ＳＲｎは、それぞれ第１ステージ、第２ステージ、〜第ｎステージに対応する。各シフトレジスタＳＲは、第１クロック端子４１、第２クロック端子４２を有する。例えば、シフトレジスタＳＲ１では、第１クロック信号としてＣ１が第１クロック端子４１に入力され、第２クロック信号としてＣ３が第２クロック端子４２に入力される。シフトレジスタＳＲ２では、第１クロック信号としてＣ３が第１クロック端子４１に入力され、第２クロック信号としてＣ２が第２クロック端子４２に入力される。
【００３５】
シフトレジスタＳＲ１にはスタート信号ＳＴＰが入力信号ＩＮとして入力され、第２〜第ｎステージのシフトレジスタＳＲには前段のシフトレジスタからの出力信号が入力信号ＩＮとして入力される。スタート信号ＳＴＰは、垂直シフトレジスタ２２では垂直スタート信号ＳＴＶであり、水平シフトレジスタ３２では水平スタート信号ＳＴＨである。
【００３６】
各シフトレジスタＳＲは、入力信号ＩＮの位相を２つのクロック信号に同期してシフトさせた出力信号ＯＵＴを出力する。垂直シフトレジスタ２２は、各シフトレジスタＳＲからの出力信号ＯＵＴを垂直走査パルスとして各走査線Ｇに出力し、水平シフトレジスタ３２は、各シフトレジスタＳＲからの出力信号ＯＵＴを水平走査パルスとして各アナログスイッチ３４に出力する。
【００３７】
図７は、シフトレジスタの構成を示す回路図である。本シフトレジスタは、出力回路、入力回路、リセット回路、反転防止回路を有する構成であり、９個のトランジスタで形成される。一例として、トランジスタは全てｐＭＯＳトランジスタとする。
【００３８】
出力回路は、第１トランジスタＴ１と第２トランジスタＴ２により構成される。第１トランジスタＴ１のドレインは第１クロック端子４１に、ソースは出力端子４４にそれぞれ電気的に接続される。この第１トランジスタＴ１は、本ブートストラップ回路に相当する。すなわち、第１トランジスタＴ１は、そのゲート・ドレイン間に容量Ｃが接続され、さらにソース電極がゲート電極の位置まで延出された構成である。第２トランジスタＴ２のソースは電圧電極４６に、ドレインは出力端子４４にそれぞれ電気的に接続される。第１クロック端子４１には第１クロック信号Ｃ１が入力され、電圧電極４６にはハイレベルの電源電圧ＶＤＤが供給される。出力回路は、第１トランジスタＴ１がオンで第２トランジスタＴ２がオフのときは、第１クロック信号Ｃ１を出力端子４４へ出力し、第１トランジスタＴ１がオフで第２トランジスタＴ２がオンのときは、電源電圧ＶＤＤを出力端子４４へ出力する。
【００３９】
入力回路は、第３トランジスタＴ３と第４トランジスタＴ４により構成される。第３トランジスタＴ３のドレイン及びゲートは入力端子４３に、ソースは第１トランジスタＴ１の制御電極にそれぞれ電気的に接続される。また、第４トランジスタＴ４のソースは電圧電極４６に、ドレインは第２トランジスタＴ２の制御電極に、ゲートは入力端子４３にそれぞれ電気的に接続される。入力回路は、入力端子４３を通じて入力信号ＩＮを受ける。ここでは、第１トランジスタＴ１の制御電極への導電パスのことをノードｎ１１、第２トランジスタＴ２の制御電極への導電パスのことをノードｎ１２と表す。
【００４０】
リセット回路は、第５トランジスタＴ５と第６トランジスタＴ６により構成される。第５トランジスタＴ５のドレイン及びゲートは第２クロック端子４２に、ソースは第２トランジスタＴ２の制御電極にそれぞれ電気的に接続される。また、第６トランジスタＴ６のドレインは、第１トランジスタＴ１の制御電極に、ゲートは第２トランジスタＴ２の制御電極に、ソースは電圧電極４６にそれぞれ電気的に接続される。第２クロック端子４２には第２クロック信号Ｃ２が入力される。リセット回路は、第１トランジスタＴ１又は第２トランジスタＴ２のいずれか一方をオンし、他方をオフする。
【００４１】
反転防止回路は、第７トランジスタＴ７と第８トランジスタＴ８により構成される。第７トランジスタＴ７のゲートは第１トランジスタＴ１の制御電極に、ソースは電圧電極４６にそれぞれ電気的に接続される。第８トランジスタＴ８のゲートは第１クロック端子４１に、ドレインは第２トランジスタＴ２の制御電極に、ソースは第７トランジスタＴ７のドレインにそれぞれ電気的に接続される。反転防止回路は、第１トランジスタＴ１がオンで第２トランジスタＴ２がオフの状態において、第１クロック信号Ｃ１の電圧がハイレベルからローレベルに反転する場合に、第２トランジスタＴ２の制御電極がフローティング状態であることに起因して第２トランジスタＴ２の制御電極における電圧レベルが反転してしまうことを防止する。ここで、フローティング状態とは、電源電圧が供給されていないために電位が変動しやすくなっている状態をいう。
【００４２】
第９トランジスタＴ９は、ノードｎ１１上に配置され、そのソースは第３トランジスタＴ３のソースと第６トランジスタＴ６のドレインの接続点に、ドレインは第１トランジスタＴ１の制御電極に、ゲートは電源電圧ＶＳＳにそれぞれ電気的に接続される。第９トランジスタＴ９は常にオン状態である。ここでは、第９トランジスタＴ９のソースへの導電パスのことをノードｎ１３と表す。
【００４３】
次に、このように構成されたシフトレジスタの動作について図８のタイミングチャートを用いて説明する。
【００４４】
時刻ｔ１以前では、入力信号ＩＮの電位がハイレベルであるため、第３トランジスタＴ３および第４トランジスタＴ４はオフ状態である。このため、第２クロック信号Ｃ２の電位がハイレベルかローレベルかに関係なく、ノードｎ１２の電位はローレベルであり、第２トランジスタＴ２はオン状態である。また、第６トランジスタＴ６および第９トランジスタＴ９もオン状態であり、ノードｎ１１およびノードｎ１３の電位はハイレベルであるので、第１トランジスタＴ１はオフ状態である。このように、第１トランジスタＴ１がオフ状態で、第２トランジスタＴ２がオン状態であるので、第１クロック信号Ｃ１がハイレベルかローレベルかに関わらず、出力端子４４には第２トランジスタＴ２を通じて電源電圧ＶＤＤが出力される。
【００４５】
時刻ｔ１〜ｔ２の期間では、入力信号ＩＮの電位がローレベルとなり、クロック信号Ｃ１，Ｃ２の電位はハイレベルを維持する。このため、第３トランジスタＴ３および第４トランジスタＴ４がオンする。第４トランジスタＴ４を通じてノードｎ１２の電位がハイレベルになるので、第２トランジスタＴ２および第６トランジスタＴ６がオフする。第３トランジスタＴ３を通じてノードｎ１３およびノードｎ１１の電位がローレベルとなるので、第１トランジスタＴ１はオンする。このように、第１トランジスタＴ１がオンし、第２トランジスタＴ２がオフするので、出力端子４４には第１トランジスタＴ１を通じてハイレベルのクロック信号Ｃ１が出力される。
【００４６】
時刻ｔ２〜ｔ３の期間では、入力信号ＩＮの電位がハイレベルとなり、クロック信号Ｃ１，Ｃ２の電位はハイレベルを維持する。このため、第３トランジスタＴ３および第４トランジスタＴ４がオフする。これによって、ノードｎ１１およびノードｎ１２はフローティング状態となる。ノードｎ１１は、第１トランジスタＴ１のゲート・ドレイン間あるいはゲート・ソース間の寄生容量によって、ローレベルの電位が維持される。ノードｎ１２は、同様に第２トランジスタＴ２の寄生容量によってハイレベルの電位が維持される。よって、第１トランジスタＴ１はオン状態、第２トランジスタＴ２はオフ状態をそれぞれ維持するので、出力端子４４には第１トランジスタＴ１を通じて第１クロック信号Ｃ１によるハイレベルの電位が出力される。
【００４７】
時刻ｔ３〜ｔ４の期間では、クロック信号Ｃ１の電位がローレベルとなり、入力信号ＩＮ、クロック信号Ｃ２の電位はハイレベルを維持する。第１トランジスタＴ１には寄生容量Ｃｃｏｍが形成されていないことから、第１クロック信号Ｃ１の電位変動が容量Ｃを介してフローティング状態にあるノードｎ１１に十分に伝えられるので、第１トランジスタＴ１のゲートの電位は、ＶＳＳよりもさらに低い電位へ引き下げられる。これにより、出力端子４４には第１トランジスタＴ１を通じて第１クロック信号Ｃ１によるローレベルの電位が十分に低い状態で出力される。
【００４８】
ところで、出力信号ＯＵＴがハイレベルからローレベルに反転すると、フローティング状態にあるｎ１２がこの影響を受けてローレベルに反転してしまい、第２トランジスタＴ２がオンするという不具合が生じる。これを防止するため、反転防止回路では、ノードｎ１１がハイレベルのときに第７トランジスタＴ７がオンし、第１クロック信号Ｃ１がローレベルのときに第８トランジスタＴ８がオンするようになっている。これにより、トランジスタＴ７，Ｔ８を通じて電源電圧ＶＤＤをノードｎ１２に供給するようにして、ノードｎ１２の電位が反転することを防止している。
【００４９】
時刻ｔ４〜ｔ５の期間では、クロック信号Ｃ１の電位がハイレベルとなり、入力信号ＩＮ、クロック信号Ｃ２の電位はハイレベルを維持する。このとき、第１トランジスタＴ１の容量Ｃを介してノードｎ１１の電位は通常のローレベルに引き戻される。第１トランジスタＴ１は依然としてオン状態であり、出力端子４４には第１トランジスタＴ１を通じて第１クロック信号Ｃ１によるハイレベルの電位が出力される。
【００５０】
時刻ｔ５〜ｔ６の期間では、クロック信号Ｃ２の電位がローレベルとなり、入力信号ＩＮ、クロック信号Ｃ２の電位はハイレベルを維持する。このとき、第５トランジスタＴ５がオンし、ノードｎ１２の電位がローレベルとなる。
【００５１】
時刻ｔ６以降では、入力信号ＩＮがローレベルにならない限り、ノードｎ１１はハイレベルの電位を維持し、ノードｎ１２はローレベルの電位を維持する。よって、出力端子４４には第２トランジスタＴ２を通じて電源電圧ＶＤＤが出力される。以上の動作にて、一連のパルス動作が完了する。
【００５２】
次に、本ブートストラップ回路をレベルシフタ２５，３５の出力回路に適用した場合について図９の回路図を用いて説明する。
【００５３】
同図のレベルシフタは、７個のトランジスタにより構成される。各トランジスタには全てｐＭＯＳトランジスタが用いられる。
【００５４】
レベルシフタの出力回路は、第１１トランジスタＴ１１と第１２トランジスタＴ１２により構成される。この第１１トランジスタＴ１１に本ブートストラップ回路が適用される。すなわち、第１１トランジスタＴ１１のゲート・ソース間に容量Ｃが接続され、そのソース電極がゲート電極の位置まで延出された構成となっている。第１１トランジスタＴ１１のソースと第１２トランジスタＴ１２のドレインの接続点から出力信号ＯＵＴが出力される。第１１トランジスタＴ１１のドレインには電源電圧ＶＳＳが接続され、第１２トランジスタＴ１２のソースには電源電圧ＶＤＤが接続される。
【００５５】
レベルシフタの入力回路は、第１５トランジスタＴ１５、第１６トランジスタＴ１６、第１７トランジスタＴ１７により構成される。第１６トランジスタＴ１６のゲートおよび第１７トランジスタＴ１７のゲートには入力信号ＩＮが入力され、第１５トランジスタＴ１５のゲートには入力信号ＩＮを反転させた反転入力信号／ＩＮが入力される。第１５トランジスタＴ１５のソースと第１６トランジスタＴ１６のドレインの接続点は第１２トランジスタＴ１２のゲートに接続される。この導電パスのことをここではｎ２１という。第１５トランジスタＴ１５のドレインは電源電圧ＶＳＳに接続され、第１６トランジスタＴ１６のソースは電源電圧ＶＤＤに接続される。第１７トランジスタＴ１７のソースは第１１トランジスタのゲートに接続される。この導電パスのことをここではノードｎ２２という。第１７トランジスタＴ１７のドレインは電源電圧ＶＳＳに接続される。
【００５６】
レベルシフタはさらに第１３トランジスタＴ１３と第１４トランジスタＴ１４を備える。第１３トランジスタＴ１３のドレインはノードｎ２２に接続され、ゲートは電源電圧ＶＳＳに接続される。第１４トランジスタＴ１４のドレインは第１３トランジスタＴ１３のソースに接続され、ゲートはノードｎ２１に接続され、ソースは電源電圧ＶＤＤに接続される。
【００５７】
このような構成のレベルシフタの第１６トランジスタＴ１６に入力信号ＩＮが入力され、第１５トランジスタＴ１５に反転入力信号／ＩＮが入力されると、ノードｎ２１にはトランジスタＴ１５及びＴ１６によって増幅された入力信号ＩＮの反転信号が出力され、第１４トランジスタＴ１４に増幅された入力信号ＩＮの反転信号が入力される。第１７トランジスタＴ１７には入力信号ＩＮが入力されるので、ノードｎ２２には入力信号ＩＮが増幅して出力される。これによって、第１１トランジスタＴ１１に入力信号ＩＮの増幅信号が入力され、第１２トランジスタＴ１２に増幅された入力信号ＩＮの反転信号が入力されることとなり、さらに増幅された入力信号ＩＮが出力信号ＯＵＴとして出力される。この際、出力信号ＯＵＴの電位がローレベルとなるときには、本ブートストラップ回路が適用された第１１トランジスタＴ１１により、出力信号ＯＵＴを十分に低い電位で出力することが可能となる。
【００５８】
したがって、本実施の形態によれば、ｐＭＯＳトランジスタのソース電極５３をゲート電極５１に対応する位置まで延出するようにしたことで、対向電極１４に対してゲート電極５１の露出している部分がソース電極５３で覆われるようなるので、ゲート電極５１と対向電極１４との間に寄生容量Ｃｃｏｍが形成されることを防止することができる。
【００５９】
これによって、出力信号ＯＵＴの電位変化が容量Ｃを介してｐＭＯＳトランジスタのゲート電極５１に十分伝わるようになるので、出力信号ＯＵＴがローレベルとなるときには、その立下り時間が速くなり、かつ十分に低い電圧で出力することができる。
【００６０】
なお、本実施の形態においては、シフトレジスタやレベルシフタを構成するトランジスタとして全てｐＭＯＳトランジスタを用いることとしたが、ｐＭＯＳトランジスタに代えてｎＭＯＳトランジスタを用いるようにしてもよい。この場合には、ｐＭＯＳトランジスタに対して各信号のハイレベルとローレベルを反転させて用いるようにする。この構成によっても、上記と同様の効果を奏することができる。
【００６１】
また、本実施の形態においては、本ブートストラップ回路の平面表示装置への適用例として、本ブートストラップ回路をアレイ基板上に備えた液晶表示装置について説明したが、本ブートストラップ回路は、対向配置された第１電極基板と第２電極基板の間に有機ＥＬを保持した構造の平面表示装置にも適用することができる。この場合、有機ＥＬは表示層に相当する。
【００６２】
更に、シフトレジスタやレベルシフタの回路構成は請求項を満足する範囲において、本実施の形態に記載された構成に限られないことは言うまでもない。
【００６３】
【発明の効果】
以上、説明したように、本発明に係るブートストラップ回路、平面表示装置によれば、トランジスタの出力電極を制御電極に対応する位置まで延出するようにしたことで、対向電極に対して制御電極の露出している部分が出力電極で覆われるようになるので、制御電極と対向電極との間に寄生容量が形成されることを防止することができる。
【図面の簡単な説明】
【図１】一実施の形態におけるブートストラップ回路の基板上のレイアウトを示す平面図である。
【図２】図１に示すブートストラップ回路のＡ'−Ａ'部分の断面図である。
【図３】上記ブートストラップ回路の動作を示すタイミングチャートである。
【図４】上記ブートストラップ回路を適用した液晶表示装置の構成を示す回路ブロック図である。
【図５】上記液晶表示装置の断面図である。
【図６】上記液晶表示装置の駆動回路に用いられる３位相シフトレジスタの構成を示す回路ブロック図である。
【図７】上記３位相シフトレジスタに用いられるシフトレジスタの構成を示す回路図である。
【図８】上記シフトレジスタの動作を示すタイミングチャートである。
【図９】上記液晶表示装置の駆動回路に用いられるレベルシフタの構成を示す回路図である。
【図１０】従来のブートストラップ回路の概略構成を示す回路図である。
【図１１】従来のブートストラップ回路の動作波形を示す図である。
【図１２】従来のブートストラップ回路の別の概略構成を示す回路図である。
【図１３】従来のブートストラップ回路の基板上のレイアウトを示す平面図である。
【図１４】図１３に示すブートストラップ回路のＢ−Ｂ'部分の断面図である。
【図１５】従来のブートストラップ回路を平面表示装置に適用したときの等価回路を示す図である。
【図１６】従来のブートストラップ回路を平面表示装置に適用したときの動作を示すタイミングチャートである。
【符号の説明】
１０…アレイ基板
１１…画素部
１２…画素トランジスタ
１３…画素電極
１４…対向基板
１５…液晶層
１６…対向基板
１７…シール材
２１…走査線駆動回路
２２…垂直シフトレジスタ
３１…信号線駆動回路
３２…水平シフトレジスタ
３３…映像信号バス
３４…アナログスイッチ
２５，３５…レベルシフタ
４１…第１クロック端子
４２…第２クロック端子
４６…電圧電極
５１…ゲート電極
５２…ドレイン電極
５３…ソース電極
５４…チャネル層
５５…ゲート絶縁膜
５６…層間絶縁膜
４３，７１…入力端子
４４，７２…出力端子
Ｃ…容量
Ｃｃｏｍ…寄生容量
Ｃｓ…補助容量
Ｇ１〜Ｇｎ…走査線
Ｓ１〜Ｓｎ…信号線
Ｔｒ１，Ｔｒ２…トランジスタ
Ｔｒ１１，Ｔｒ１２…トランジスタ
Ｔ１〜Ｔ９…トランジスタ
Ｔ１１〜Ｔ１７…トランジスタ
Ｔ２１〜…トランジスタ
ＳＲ１〜ＳＲｎ…シフトレジスタ
ＶＤＤ…ハイレベルの電源電圧
ＶＳＳ…ローレベルの電源電圧
Ｖｔｈ…閾値電圧
【発明の属する技術分野】
本発明は、トランジスタの出力信号の電位を十分なレベルにするブートストラップ回路及びこれを用いた平面表示装置に関する。
【０００２】
【従来の技術】
液晶表示装置に代表される平面表示装置は、薄型、軽量かつ低消費電力であることから、各種機器のディスプレイとして用いられている。中でも、画素毎にトランジスタを配置したアクティブマトリクス型液晶表示装置は、ノート型パソコンや携帯型情報端末のディスプレイとして普及しつつある。近年、従来の液晶表示装置に用いられていたアモルファスシリコン薄膜トランジスタに比べて電子移動度が高いポリシリコン薄膜トランジスタを比較的低温のプロセスで形成する技術が確立され、液晶表示装置に用いるトランジスタの小型化が可能となった。これにより、複数の走査線と複数の信号線が交差する部分に画素トランジスタを配置した画素部と、画素トランジスタを駆動する駆動回路とを同一の製造プロセスによってガラス製の電極基板上に一体的に形成することができるようになった。
【０００３】
更には、製造工程を短縮し低コスト化を実現するために、駆動回路や画素トランジスタを、ｐＭＯＳ又はｎＭＯＳのいずれか一方のトランジスタのみを用いて構成することができるようになった。
【０００４】
しかし、ｐＭＯＳトランジスタは、低電圧を出力しようとした場合に、その出力はｐＭＯＳトランジスタの閾値電圧Ｖｔｈの分だけ高くなってしまうため、十分な低電圧の出力が困難である。一方、ｎＭＯＳトランジスタは、十分な高電圧の出力が困難である。このようなことから、従来よりブートストラップ回路を用いることによって十分なレベルの出力が得られるようにしている。
【０００５】
図１０は、従来のブートストラップ回路の概略構成を示す回路図である。同図のトランジスタＴｒ１１，Ｔｒ１２には、一例としてｐＭＯＳトランジスタが用いられる。トランジスタＴｒ１１のドレインは入力端子７１に接続され、ソースは出力端子７２に接続される。トランジスタＴｒ１２のドレインおよびゲートはローレベルの電源電圧ＶＳＳに接続され、ソースはトランジスタＴｒ１１のゲートに接続される。また、出力端子７２とトランジスタＴｒ１１のゲートとの間には容量Ｃが接続される。なお、ここではトランジスタＴｒ１１のゲートへの導電パスのことをノードｎ３１というものとする。
【０００６】
図１１は、従来のブートストラップ回路の動作波形を示す図である。まず入力端子７１にハイレベルの電源電圧ＶＤＤが入力信号ＩＮとして入力されると、電源電圧ＶＳＳがゲートに供給されているトランジスタＴｒ１２はオン状態にあるので、トランジスタＴｒ１２を通じてノードｎ３１に電源電圧ＶＳＳとともにトランジスタＴｒ１２の閾値電圧Ｖｔｈが供給される。このときノードｎ３１の電位はローレベルなので、トランジスタＴｒ１１はオン状態である。よって、出力端子７２にはハイレベルの入力信号ＩＮがトランジスタＴｒ１１を通じて出力され、ハイレベルの出力信号ＯＵＴが出力される。
【０００７】
次に、入力端子７１にローレベルの電源電圧ＶＳＳが入力信号ＩＮが入力されると、トランジスタＴｒ１１はオン状態のままであるので、出力信号ＯＵＴの電位はハイレベルからローレベルに向かって低下する。このとき、ノードｎ３１には、出力信号ＯＵＴの電位の低下が容量Ｃを介して伝えられるので、ノードｎ３１の電位も出力信号ＯＵＴの低下に応じた分だけ低下する。よって、ノードｎ３１の電位はＶＳＳよりも低くなる。このため、トランジスタＴｒ１１は、ゲートの電位がソースの電位よりも低くなるのでオン状態を維持する。一方、トランジスタＴｒ１２は、ゲートの電位がソースの電位よりも高くなるのでオフ状態となる。よって、出力端子７２にはローレベルの入力信号ＩＮが出力され、十分に低電圧の出力信号ＯＵＴが出力されることとなる。
【０００８】
このように、ブートストラップ回路は、トランジスタＴｒ１１からの出力信号ＯＵＴの電位変化を容量Ｃを介してトランジスタＴｒ１１のゲートに伝えることによって、トランジスタＴｒ１１が十分な低電圧を出力できるようになっている。
【０００９】
図１２は、図１０に示した容量ＣをトランジスタＴｒ１１のゲート・ドレイン間に接続するようにしたブートストラップ回路の構成を示す図である。この構成のブートストラップ回路も図１０の回路と同様に、十分に低電圧の出力信号ＯＵＴを出力することができる。
【００１０】
【発明が解決しようとする課題】
しかしながら、液晶表示装置は、アレイ基板（第１電極基板）に対向して配置されたガラス製の対向基板（第２電極基板）を有する構造であり、その対向基板の表面にはアレイ基板上の画素電極に対して電気的に相対する対向電極が形成される。
【００１１】
このため、図１３の平面図に示すような従来のブートストラップ回路の基板上のレイアウトでは、図１４の断面図に示すように、アレイ基板上のトランジスタのゲート電極（制御電極）６１と、対向基板１６上の対向電極１４との間で寄生容量Ｃｃｏｍが形成されてしまう。この場合のブートストラップ回路の等価回路は図１５のようになる。図１５示すトランジスタＴｒ１１のゲート電位の変化は次式で表すことができる。
【００１２】
【数１】
ΔＶｇ = Ｃ／（Ｃ＋Ｃｃｏｍ）・ΔＶｏｕｔ ・・（式1）
ここで、 ΔＶｇ：トランジスタＴｒ１１のゲート電位変化
Ｃ：ブートストラップ回路の容量
Ｃｃｏｍ：トランジスタＴｒ１１のゲート電極と対向電極間の寄生容量
ΔＶｏｕｔ：出力信号ＯＵＴの電位変化
このように、寄生容量Ｃｃｏｍが形成されてしまうと、出力信号ＯＵＴの電位変化がトランジスタＴｒ１１のゲートに十分に伝わらなくなってしまう。このため、図１６の動作波形に示すように、ブートストラップ回路の出力信号ＯＵＴのパルスの立ち下がり時間が遅くなってしまうという問題があった。
【００１３】
本発明は、上記に鑑みてなされたものであり、その目的とするところは、トランジスタの制御電極とこれに対向して配置される対向電極との間に寄生容量が形成されることを防止し得るブートストラップ回路を提供することにある。
【００１４】
【課題を解決するための手段】
第１の本発明に係るブートストラップ回路は、トランジスタの制御電極と入力電極又は出力電極との間に容量が設けられたブートストラップ回路において、前記出力電極が前記制御電極の位置まで延出されたことを特徴とする。
【００１５】
本発明にあっては、トランジスタの出力電極を制御電極に対応する位置まで延出するようにしたことで、対向電極に対して制御電極の露出している部分が出力電極で覆われるようにし、制御電極と対向電極との間に寄生容量が形成されることを防止するようにしている。
【００１６】
第２の本発明に係る平面表示装置は、トランジスタの制御電極と入力電極又は出力電極との間に容量が設けられ、前記出力電極が前記制御電極の位置まで延出されたブートストラップ回路を備えた第１電極基板と、前記第１電極基板に対向配置された第２電極基板と、前記第１電極基板と前記第２電極基板との間に保持された表示層と、を有することを特徴とする。
【００１７】
上記平面表示装置において、前記ブートストラップ回路は、画素トランジスタに用いられることを特徴とする。
【００１８】
上記平面表示装置において、前記ブートストラップ回路は、駆動回路に含まれるシフトレジスタの出力回路に用いられることを特徴とする。
【００１９】
上記平面表示装置において、前記ブートストラップ回路は、駆動回路に含まれるレベルシフタの出力回路に用いられることを特徴とする。
【００２０】
上記平面表示装置において、前記シフトレジスタは、第１クロック端子と出力端子間の導電パスをもつ第１トランジスタと、前記出力端子と第１電圧電極間の導電パスをもつ第２トランジスタとを有する出力回路と、入力端子と前記第１トランジスタの制御電極間の導電パスをもつ第３トランジスタと、前記第１電圧電極と前記第２トランジスタの制御電極間の導電パスと前記入力端子への導電パスをもつ第４トランジスタとを有する入力回路と、第２クロック端子と前記第２トランジスタの制御電極間の導電パスをもつ第５トランジスタと、前記第１電圧電極と前記第１トランジスタの制御電極間の導電パスと前記第２トランジスタの制御電極への導電パスをもつ第６トランジスタとを有するリセット回路と、前記第１トランジスタの制御電極への導電パスと前記第１電圧電極への導電パスをもつ第７トランジスタと、前記第７トランジスタと前記第２トランジスタの制御電極間の導電パスと前記第１クロック端子への導電パスをもつ第８トランジスタを有する反転防止回路と、を有することを特徴とする。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。
【００２２】
図１は、一実施の形態におけるブートストラップ回路の基板上のレイアウトを示す平面図であり、図２は、図１のＡ'−Ａ'部分の断面図である。本ブートストラップ回路の回路図は基本的には図１０と同様であるが、図１０のトランジスタＴｒ１１，Ｔｒ１２を、トランジスタＴｒ１，Ｔｒ２にそれぞれ置き換えた構成となっている。トランジスタＴｒ１，Ｔｒ２には、一例としてｐＭＯＳトランジスタが用いられる。
【００２３】
図１に示すように、トランジスタＴｒ１のゲート電極５１とソース電極５３との間には容量Ｃが電気的に接続される。トランジスタＴｒ１のゲート電極５１は制御電極、ドレイン電極５２は入力電極、ソース電極５３は出力電極にそれぞれ対応する。また、トランジスタＴｒ２のソース電極はトランジスタＴｒ１のゲート電極５１に電気的に接続され、トランジスタＴｒ２のゲート電極とドレイン電極は電源電圧ＶＳＳに電気的に接続される。
【００２４】
図２に示すように、チャネル層５４、ゲート絶縁膜５５、層間絶縁膜５６がこの順で積層され、ゲート絶縁膜５５と層間絶縁膜５６の接触面の一部にゲート電極５１が配置される。このゲート電極５１を挟むようにしてドレイン電極５２およびソース電極５３が層間絶縁膜５６の表面からチャネル層５４まで貫通した状態で配置される。
【００２５】
本実施の形態の特徴は、図１，２に示すように、ソース電極５３を層間絶縁膜５６の表面に沿ってゲート電極５１に対応する位置まで延出したことにある。この構成により、対向基板１６上の対向電極１４に対してゲート電極５１が露出している部分がソース電極５３で覆われるようになるので、対向電極１４とゲート電極５１との間に寄生容量Ｃｃｏｍが形成されることが防止される。
【００２６】
図３は、本ブートストラップ回路の動作波形を示す図である。本ブートストラップ回路では寄生容量Ｃｃｏｍの形成が防止されることから、出力信号ＯＵＴの電位変化が容量Ｃを介してトランジスタＴｒ１のゲートに十分伝わるようになるので、入力信号ＩＮがローレベルに反転したときのトランジスタＴｒ１の出力信号ＯＵＴは、立下り時間が速くなり、かつ十分に低い電圧を出力できるようになる。
【００２７】
次に、本ブートストラップ回路を液晶表示装置に適用した場合について説明する。図４は本実施の形態における液晶表示装置の構成を示す回路ブロック図であり、図５は本液晶表示装置の断面図である。
【００２８】
図４に示すように、ガラス製のアレイ基板１０上に設けられた画素部１１には、複数本の走査線Ｇ１、Ｇ２、〜Ｇｎ（以下、総称Ｇ）と複数本の信号線Ｓ１、Ｓ２、〜Ｓｍ（以下、総称Ｓ）が互いに交差するように配線され、これら各走査線Ｇと各信号線Ｓとの各交差部には画素トランジスタ１２および画素電極１３が配置される。画素トランジスタ１２には、例えばポリシリコン薄膜トランジスタが用いられる。各画素トランジスタ１２のゲートは走査線Ｇに接続され、ソースは信号線Ｓに接続され、ドレインは画素電極１３及び補助容量Ｃｓに接続される。画素トランジスタ１２を駆動する走査線駆動回路２１および信号線駆動回路３１が、画素部１１とともにアレイ基板１０上に同一の製造プロセスにより一体的に形成される。
【００２９】
図５に示すように、画素電極１３に対して電気的に相対する対向電極１４が、アレイ基板１０に対向して配置されたガラス製の対向基板１６の表面に形成される。アレイ基板１０と対向基板１６との間には液晶層１５が保持されており、両基板の周囲はシール材１７により封止される。なお、本実施の形態では、アレイ基板１０は第１電極基板に相当し、対向基板１６は第２電極基板に、液晶層１５は表示層にそれぞれ相当する。
【００３０】
走査線駆動回路２１は、垂直シフトレジスタ２２とレベルシフタ２５とバッファ回路（図示せず）を有する構成である。レベルシフタ２５は、外部から入力されてきた垂直クロック信号（ＣＫＶ）と垂直スタート信号（ＳＴＶ）の電圧を昇圧させる。垂直シフトレジスタ２２は、垂直クロック信号に同期させた垂直スタート信号を走査線Ｇ１〜Ｇｎに１段づつ位相をシフトさせて垂直走査パルスとして出力する。
【００３１】
信号線駆動回路３１は、水平シフトレジスタ３２と映像信号バス３３と各信号線Ｓ毎に設けられた複数のアナログスイッチ３４とレベルシフタ３５を有する構成である。レベルシフタ３５は、外部から入力されてきた水平クロック信号（ＣＫＨ）と水平スタート信号（ＳＴＨ）の電圧を昇圧する。水平シフトレジスタ３２は、水平クロック信号に同期させた水平スタート信号を各アナログスイッチ３４に１段づつ位相をシフトさせて水平走査パルスとして出力する。アナログスイッチ３４は、映像信号バス３３に供給されてきた映像信号（ＤＡＴＡ）を水平走査パルスに従ってサンプリングして信号線Ｓに出力する。
【００３２】
図６に示す３位相シフトレジスタは、走査線駆動回路２１の垂直シフトレジスタ２２又は信号線駆動回路３１の水平シフトレジスタ３２のうちの少なくとも一方に用いることができるものである。
【００３３】
この３位相シフトレジスタは、電気的に縦列接続された複数のシフトレジスタＳＲ１，ＳＲ２，〜ＳＲｎ（以下、総称ＳＲ）と、各シフトレジスタＳＲに位相をずらした３本のクロック信号Ｃ１、Ｃ２、Ｃ３のうちのいずれか２本を入力するクロック線３６と、各シフトレジスタＳＲからの出力信号を出力する出力線３７を有する構成である。クロック信号Ｃ１〜Ｃ３は、垂直シフトレジスタ２２においては垂直クロック信号ＣＫＶであり、水平シフトレジスタ３２においては水平クロック信号ＣＫＨである。
【００３４】
シフトレジスタＳＲ１、ＳＲ２、〜ＳＲｎは、それぞれ第１ステージ、第２ステージ、〜第ｎステージに対応する。各シフトレジスタＳＲは、第１クロック端子４１、第２クロック端子４２を有する。例えば、シフトレジスタＳＲ１では、第１クロック信号としてＣ１が第１クロック端子４１に入力され、第２クロック信号としてＣ３が第２クロック端子４２に入力される。シフトレジスタＳＲ２では、第１クロック信号としてＣ３が第１クロック端子４１に入力され、第２クロック信号としてＣ２が第２クロック端子４２に入力される。
【００３５】
シフトレジスタＳＲ１にはスタート信号ＳＴＰが入力信号ＩＮとして入力され、第２〜第ｎステージのシフトレジスタＳＲには前段のシフトレジスタからの出力信号が入力信号ＩＮとして入力される。スタート信号ＳＴＰは、垂直シフトレジスタ２２では垂直スタート信号ＳＴＶであり、水平シフトレジスタ３２では水平スタート信号ＳＴＨである。
【００３６】
各シフトレジスタＳＲは、入力信号ＩＮの位相を２つのクロック信号に同期してシフトさせた出力信号ＯＵＴを出力する。垂直シフトレジスタ２２は、各シフトレジスタＳＲからの出力信号ＯＵＴを垂直走査パルスとして各走査線Ｇに出力し、水平シフトレジスタ３２は、各シフトレジスタＳＲからの出力信号ＯＵＴを水平走査パルスとして各アナログスイッチ３４に出力する。
【００３７】
図７は、シフトレジスタの構成を示す回路図である。本シフトレジスタは、出力回路、入力回路、リセット回路、反転防止回路を有する構成であり、９個のトランジスタで形成される。一例として、トランジスタは全てｐＭＯＳトランジスタとする。
【００３８】
出力回路は、第１トランジスタＴ１と第２トランジスタＴ２により構成される。第１トランジスタＴ１のドレインは第１クロック端子４１に、ソースは出力端子４４にそれぞれ電気的に接続される。この第１トランジスタＴ１は、本ブートストラップ回路に相当する。すなわち、第１トランジスタＴ１は、そのゲート・ドレイン間に容量Ｃが接続され、さらにソース電極がゲート電極の位置まで延出された構成である。第２トランジスタＴ２のソースは電圧電極４６に、ドレインは出力端子４４にそれぞれ電気的に接続される。第１クロック端子４１には第１クロック信号Ｃ１が入力され、電圧電極４６にはハイレベルの電源電圧ＶＤＤが供給される。出力回路は、第１トランジスタＴ１がオンで第２トランジスタＴ２がオフのときは、第１クロック信号Ｃ１を出力端子４４へ出力し、第１トランジスタＴ１がオフで第２トランジスタＴ２がオンのときは、電源電圧ＶＤＤを出力端子４４へ出力する。
【００３９】
入力回路は、第３トランジスタＴ３と第４トランジスタＴ４により構成される。第３トランジスタＴ３のドレイン及びゲートは入力端子４３に、ソースは第１トランジスタＴ１の制御電極にそれぞれ電気的に接続される。また、第４トランジスタＴ４のソースは電圧電極４６に、ドレインは第２トランジスタＴ２の制御電極に、ゲートは入力端子４３にそれぞれ電気的に接続される。入力回路は、入力端子４３を通じて入力信号ＩＮを受ける。ここでは、第１トランジスタＴ１の制御電極への導電パスのことをノードｎ１１、第２トランジスタＴ２の制御電極への導電パスのことをノードｎ１２と表す。
【００４０】
リセット回路は、第５トランジスタＴ５と第６トランジスタＴ６により構成される。第５トランジスタＴ５のドレイン及びゲートは第２クロック端子４２に、ソースは第２トランジスタＴ２の制御電極にそれぞれ電気的に接続される。また、第６トランジスタＴ６のドレインは、第１トランジスタＴ１の制御電極に、ゲートは第２トランジスタＴ２の制御電極に、ソースは電圧電極４６にそれぞれ電気的に接続される。第２クロック端子４２には第２クロック信号Ｃ２が入力される。リセット回路は、第１トランジスタＴ１又は第２トランジスタＴ２のいずれか一方をオンし、他方をオフする。
【００４１】
反転防止回路は、第７トランジスタＴ７と第８トランジスタＴ８により構成される。第７トランジスタＴ７のゲートは第１トランジスタＴ１の制御電極に、ソースは電圧電極４６にそれぞれ電気的に接続される。第８トランジスタＴ８のゲートは第１クロック端子４１に、ドレインは第２トランジスタＴ２の制御電極に、ソースは第７トランジスタＴ７のドレインにそれぞれ電気的に接続される。反転防止回路は、第１トランジスタＴ１がオンで第２トランジスタＴ２がオフの状態において、第１クロック信号Ｃ１の電圧がハイレベルからローレベルに反転する場合に、第２トランジスタＴ２の制御電極がフローティング状態であることに起因して第２トランジスタＴ２の制御電極における電圧レベルが反転してしまうことを防止する。ここで、フローティング状態とは、電源電圧が供給されていないために電位が変動しやすくなっている状態をいう。
【００４２】
第９トランジスタＴ９は、ノードｎ１１上に配置され、そのソースは第３トランジスタＴ３のソースと第６トランジスタＴ６のドレインの接続点に、ドレインは第１トランジスタＴ１の制御電極に、ゲートは電源電圧ＶＳＳにそれぞれ電気的に接続される。第９トランジスタＴ９は常にオン状態である。ここでは、第９トランジスタＴ９のソースへの導電パスのことをノードｎ１３と表す。
【００４３】
次に、このように構成されたシフトレジスタの動作について図８のタイミングチャートを用いて説明する。
【００４４】
時刻ｔ１以前では、入力信号ＩＮの電位がハイレベルであるため、第３トランジスタＴ３および第４トランジスタＴ４はオフ状態である。このため、第２クロック信号Ｃ２の電位がハイレベルかローレベルかに関係なく、ノードｎ１２の電位はローレベルであり、第２トランジスタＴ２はオン状態である。また、第６トランジスタＴ６および第９トランジスタＴ９もオン状態であり、ノードｎ１１およびノードｎ１３の電位はハイレベルであるので、第１トランジスタＴ１はオフ状態である。このように、第１トランジスタＴ１がオフ状態で、第２トランジスタＴ２がオン状態であるので、第１クロック信号Ｃ１がハイレベルかローレベルかに関わらず、出力端子４４には第２トランジスタＴ２を通じて電源電圧ＶＤＤが出力される。
【００４５】
時刻ｔ１〜ｔ２の期間では、入力信号ＩＮの電位がローレベルとなり、クロック信号Ｃ１，Ｃ２の電位はハイレベルを維持する。このため、第３トランジスタＴ３および第４トランジスタＴ４がオンする。第４トランジスタＴ４を通じてノードｎ１２の電位がハイレベルになるので、第２トランジスタＴ２および第６トランジスタＴ６がオフする。第３トランジスタＴ３を通じてノードｎ１３およびノードｎ１１の電位がローレベルとなるので、第１トランジスタＴ１はオンする。このように、第１トランジスタＴ１がオンし、第２トランジスタＴ２がオフするので、出力端子４４には第１トランジスタＴ１を通じてハイレベルのクロック信号Ｃ１が出力される。
【００４６】
時刻ｔ２〜ｔ３の期間では、入力信号ＩＮの電位がハイレベルとなり、クロック信号Ｃ１，Ｃ２の電位はハイレベルを維持する。このため、第３トランジスタＴ３および第４トランジスタＴ４がオフする。これによって、ノードｎ１１およびノードｎ１２はフローティング状態となる。ノードｎ１１は、第１トランジスタＴ１のゲート・ドレイン間あるいはゲート・ソース間の寄生容量によって、ローレベルの電位が維持される。ノードｎ１２は、同様に第２トランジスタＴ２の寄生容量によってハイレベルの電位が維持される。よって、第１トランジスタＴ１はオン状態、第２トランジスタＴ２はオフ状態をそれぞれ維持するので、出力端子４４には第１トランジスタＴ１を通じて第１クロック信号Ｃ１によるハイレベルの電位が出力される。
【００４７】
時刻ｔ３〜ｔ４の期間では、クロック信号Ｃ１の電位がローレベルとなり、入力信号ＩＮ、クロック信号Ｃ２の電位はハイレベルを維持する。第１トランジスタＴ１には寄生容量Ｃｃｏｍが形成されていないことから、第１クロック信号Ｃ１の電位変動が容量Ｃを介してフローティング状態にあるノードｎ１１に十分に伝えられるので、第１トランジスタＴ１のゲートの電位は、ＶＳＳよりもさらに低い電位へ引き下げられる。これにより、出力端子４４には第１トランジスタＴ１を通じて第１クロック信号Ｃ１によるローレベルの電位が十分に低い状態で出力される。
【００４８】
ところで、出力信号ＯＵＴがハイレベルからローレベルに反転すると、フローティング状態にあるｎ１２がこの影響を受けてローレベルに反転してしまい、第２トランジスタＴ２がオンするという不具合が生じる。これを防止するため、反転防止回路では、ノードｎ１１がハイレベルのときに第７トランジスタＴ７がオンし、第１クロック信号Ｃ１がローレベルのときに第８トランジスタＴ８がオンするようになっている。これにより、トランジスタＴ７，Ｔ８を通じて電源電圧ＶＤＤをノードｎ１２に供給するようにして、ノードｎ１２の電位が反転することを防止している。
【００４９】
時刻ｔ４〜ｔ５の期間では、クロック信号Ｃ１の電位がハイレベルとなり、入力信号ＩＮ、クロック信号Ｃ２の電位はハイレベルを維持する。このとき、第１トランジスタＴ１の容量Ｃを介してノードｎ１１の電位は通常のローレベルに引き戻される。第１トランジスタＴ１は依然としてオン状態であり、出力端子４４には第１トランジスタＴ１を通じて第１クロック信号Ｃ１によるハイレベルの電位が出力される。
【００５０】
時刻ｔ５〜ｔ６の期間では、クロック信号Ｃ２の電位がローレベルとなり、入力信号ＩＮ、クロック信号Ｃ２の電位はハイレベルを維持する。このとき、第５トランジスタＴ５がオンし、ノードｎ１２の電位がローレベルとなる。
【００５１】
時刻ｔ６以降では、入力信号ＩＮがローレベルにならない限り、ノードｎ１１はハイレベルの電位を維持し、ノードｎ１２はローレベルの電位を維持する。よって、出力端子４４には第２トランジスタＴ２を通じて電源電圧ＶＤＤが出力される。以上の動作にて、一連のパルス動作が完了する。
【００５２】
次に、本ブートストラップ回路をレベルシフタ２５，３５の出力回路に適用した場合について図９の回路図を用いて説明する。
【００５３】
同図のレベルシフタは、７個のトランジスタにより構成される。各トランジスタには全てｐＭＯＳトランジスタが用いられる。
【００５４】
レベルシフタの出力回路は、第１１トランジスタＴ１１と第１２トランジスタＴ１２により構成される。この第１１トランジスタＴ１１に本ブートストラップ回路が適用される。すなわち、第１１トランジスタＴ１１のゲート・ソース間に容量Ｃが接続され、そのソース電極がゲート電極の位置まで延出された構成となっている。第１１トランジスタＴ１１のソースと第１２トランジスタＴ１２のドレインの接続点から出力信号ＯＵＴが出力される。第１１トランジスタＴ１１のドレインには電源電圧ＶＳＳが接続され、第１２トランジスタＴ１２のソースには電源電圧ＶＤＤが接続される。
【００５５】
レベルシフタの入力回路は、第１５トランジスタＴ１５、第１６トランジスタＴ１６、第１７トランジスタＴ１７により構成される。第１６トランジスタＴ１６のゲートおよび第１７トランジスタＴ１７のゲートには入力信号ＩＮが入力され、第１５トランジスタＴ１５のゲートには入力信号ＩＮを反転させた反転入力信号／ＩＮが入力される。第１５トランジスタＴ１５のソースと第１６トランジスタＴ１６のドレインの接続点は第１２トランジスタＴ１２のゲートに接続される。この導電パスのことをここではｎ２１という。第１５トランジスタＴ１５のドレインは電源電圧ＶＳＳに接続され、第１６トランジスタＴ１６のソースは電源電圧ＶＤＤに接続される。第１７トランジスタＴ１７のソースは第１１トランジスタのゲートに接続される。この導電パスのことをここではノードｎ２２という。第１７トランジスタＴ１７のドレインは電源電圧ＶＳＳに接続される。
【００５６】
レベルシフタはさらに第１３トランジスタＴ１３と第１４トランジスタＴ１４を備える。第１３トランジスタＴ１３のドレインはノードｎ２２に接続され、ゲートは電源電圧ＶＳＳに接続される。第１４トランジスタＴ１４のドレインは第１３トランジスタＴ１３のソースに接続され、ゲートはノードｎ２１に接続され、ソースは電源電圧ＶＤＤに接続される。
【００５７】
このような構成のレベルシフタの第１６トランジスタＴ１６に入力信号ＩＮが入力され、第１５トランジスタＴ１５に反転入力信号／ＩＮが入力されると、ノードｎ２１にはトランジスタＴ１５及びＴ１６によって増幅された入力信号ＩＮの反転信号が出力され、第１４トランジスタＴ１４に増幅された入力信号ＩＮの反転信号が入力される。第１７トランジスタＴ１７には入力信号ＩＮが入力されるので、ノードｎ２２には入力信号ＩＮが増幅して出力される。これによって、第１１トランジスタＴ１１に入力信号ＩＮの増幅信号が入力され、第１２トランジスタＴ１２に増幅された入力信号ＩＮの反転信号が入力されることとなり、さらに増幅された入力信号ＩＮが出力信号ＯＵＴとして出力される。この際、出力信号ＯＵＴの電位がローレベルとなるときには、本ブートストラップ回路が適用された第１１トランジスタＴ１１により、出力信号ＯＵＴを十分に低い電位で出力することが可能となる。
【００５８】
したがって、本実施の形態によれば、ｐＭＯＳトランジスタのソース電極５３をゲート電極５１に対応する位置まで延出するようにしたことで、対向電極１４に対してゲート電極５１の露出している部分がソース電極５３で覆われるようなるので、ゲート電極５１と対向電極１４との間に寄生容量Ｃｃｏｍが形成されることを防止することができる。
【００５９】
これによって、出力信号ＯＵＴの電位変化が容量Ｃを介してｐＭＯＳトランジスタのゲート電極５１に十分伝わるようになるので、出力信号ＯＵＴがローレベルとなるときには、その立下り時間が速くなり、かつ十分に低い電圧で出力することができる。
【００６０】
なお、本実施の形態においては、シフトレジスタやレベルシフタを構成するトランジスタとして全てｐＭＯＳトランジスタを用いることとしたが、ｐＭＯＳトランジスタに代えてｎＭＯＳトランジスタを用いるようにしてもよい。この場合には、ｐＭＯＳトランジスタに対して各信号のハイレベルとローレベルを反転させて用いるようにする。この構成によっても、上記と同様の効果を奏することができる。
【００６１】
また、本実施の形態においては、本ブートストラップ回路の平面表示装置への適用例として、本ブートストラップ回路をアレイ基板上に備えた液晶表示装置について説明したが、本ブートストラップ回路は、対向配置された第１電極基板と第２電極基板の間に有機ＥＬを保持した構造の平面表示装置にも適用することができる。この場合、有機ＥＬは表示層に相当する。
【００６２】
更に、シフトレジスタやレベルシフタの回路構成は請求項を満足する範囲において、本実施の形態に記載された構成に限られないことは言うまでもない。
【００６３】
【発明の効果】
以上、説明したように、本発明に係るブートストラップ回路、平面表示装置によれば、トランジスタの出力電極を制御電極に対応する位置まで延出するようにしたことで、対向電極に対して制御電極の露出している部分が出力電極で覆われるようになるので、制御電極と対向電極との間に寄生容量が形成されることを防止することができる。
【図面の簡単な説明】
【図１】一実施の形態におけるブートストラップ回路の基板上のレイアウトを示す平面図である。
【図２】図１に示すブートストラップ回路のＡ'−Ａ'部分の断面図である。
【図３】上記ブートストラップ回路の動作を示すタイミングチャートである。
【図４】上記ブートストラップ回路を適用した液晶表示装置の構成を示す回路ブロック図である。
【図５】上記液晶表示装置の断面図である。
【図６】上記液晶表示装置の駆動回路に用いられる３位相シフトレジスタの構成を示す回路ブロック図である。
【図７】上記３位相シフトレジスタに用いられるシフトレジスタの構成を示す回路図である。
【図８】上記シフトレジスタの動作を示すタイミングチャートである。
【図９】上記液晶表示装置の駆動回路に用いられるレベルシフタの構成を示す回路図である。
【図１０】従来のブートストラップ回路の概略構成を示す回路図である。
【図１１】従来のブートストラップ回路の動作波形を示す図である。
【図１２】従来のブートストラップ回路の別の概略構成を示す回路図である。
【図１３】従来のブートストラップ回路の基板上のレイアウトを示す平面図である。
【図１４】図１３に示すブートストラップ回路のＢ−Ｂ'部分の断面図である。
【図１５】従来のブートストラップ回路を平面表示装置に適用したときの等価回路を示す図である。
【図１６】従来のブートストラップ回路を平面表示装置に適用したときの動作を示すタイミングチャートである。
【符号の説明】
１０…アレイ基板
１１…画素部
１２…画素トランジスタ
１３…画素電極
１４…対向基板
１５…液晶層
１６…対向基板
１７…シール材
２１…走査線駆動回路
２２…垂直シフトレジスタ
３１…信号線駆動回路
３２…水平シフトレジスタ
３３…映像信号バス
３４…アナログスイッチ
２５，３５…レベルシフタ
４１…第１クロック端子
４２…第２クロック端子
４６…電圧電極
５１…ゲート電極
５２…ドレイン電極
５３…ソース電極
５４…チャネル層
５５…ゲート絶縁膜
５６…層間絶縁膜
４３，７１…入力端子
４４，７２…出力端子
Ｃ…容量
Ｃｃｏｍ…寄生容量
Ｃｓ…補助容量
Ｇ１〜Ｇｎ…走査線
Ｓ１〜Ｓｎ…信号線
Ｔｒ１，Ｔｒ２…トランジスタ
Ｔｒ１１，Ｔｒ１２…トランジスタ
Ｔ１〜Ｔ９…トランジスタ
Ｔ１１〜Ｔ１７…トランジスタ
Ｔ２１〜…トランジスタ
ＳＲ１〜ＳＲｎ…シフトレジスタ
ＶＤＤ…ハイレベルの電源電圧
ＶＳＳ…ローレベルの電源電圧
Ｖｔｈ…閾値電圧
Claims (3)
- トランジスタの制御電極と入力電極又は出力電極との間に容量が設けられ、前記出力電極が前記制御電極の位置まで延出されたブートストラップ回路を備えた第１電極基板と、
前記第１電極基板に対向配置された第２電極基板と、
前記第１電極基板と前記第２電極基板との間に保持された表示層と、を備え、
前記ブートストラップ回路は、駆動回路に含まれるシフトレジスタの出力回路に用いられるものであって、
前記シフトレジスタは、第１クロック端子と出力端子間の導電パスをもつ第１トランジスタと、前記出力端子と第１電圧電極間の導電パスをもつ第２トランジスタとを有する出力回路と、
入力端子と前記第１トランジスタの制御電極間の導電パスをもつ第３トランジスタと、前記第１電圧電極と前記第２トランジスタの制御電極間の導電パスと前記入力端子への導電パスをもつ第４トランジスタとを有する入力回路と、
第２クロック端子と前記第２トランジスタの制御電極間の導電パスをもつ第５トランジスタと、前記第１電圧電極と前記第１トランジスタの制御電極間の導電パスと前記第２トランジスタの制御電極への導電パスをもつ第６トランジスタとを有するリセット回路と、
前記第１トランジスタの制御電極への導電パスと前記第１電圧電極への導電パスをもつ第７トランジスタと、前記第７トランジスタと前記第２トランジスタの制御電極間の導電パスと前記第１クロック端子への導電パスをもつ第８トランジスタを有する反転防止回路と、を有することを特徴とする平面表示装置。 - 前記ブートストラップ回路は、画素トランジスタに用いられることを特徴とする請求項１記載の平面表示装置。
- 前記ブートストラップ回路は、駆動回路に含まれるレベルシフタの出力回路に用いられることを特徴とする請求項1 又は２に記載の平面表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002151453A JP4130332B2 (ja) | 2002-05-24 | 2002-05-24 | ブートストラップ回路を用いた平面表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002151453A JP4130332B2 (ja) | 2002-05-24 | 2002-05-24 | ブートストラップ回路を用いた平面表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003344873A JP2003344873A (ja) | 2003-12-03 |
| JP4130332B2 true JP4130332B2 (ja) | 2008-08-06 |
Family
ID=29769046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002151453A Expired - Fee Related JP4130332B2 (ja) | 2002-05-24 | 2002-05-24 | ブートストラップ回路を用いた平面表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4130332B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006058770A (ja) | 2004-08-23 | 2006-03-02 | Toshiba Matsushita Display Technology Co Ltd | 表示装置の駆動回路 |
| JP2006276287A (ja) | 2005-03-28 | 2006-10-12 | Nec Corp | 表示装置 |
| JP2007026703A (ja) * | 2005-07-12 | 2007-02-01 | Sanyo Electric Co Ltd | エレクトロルミネッセンス表示装置 |
| JP2008203656A (ja) * | 2007-02-21 | 2008-09-04 | Sony Corp | 表示装置及び電子機器 |
| JP5312758B2 (ja) * | 2007-06-13 | 2013-10-09 | 株式会社ジャパンディスプレイ | 表示装置 |
| JP5413870B2 (ja) * | 2008-02-26 | 2014-02-12 | 株式会社ジャパンディスプレイ | シフトレジスタ回路および表示装置ならびに電子機器 |
| JP5429815B2 (ja) * | 2010-04-05 | 2014-02-26 | 株式会社ジャパンディスプレイ | シフトレジスタ回路 |
| JPWO2011135873A1 (ja) * | 2010-04-28 | 2013-07-18 | シャープ株式会社 | シフトレジスタおよび表示装置 |
| JP6113489B2 (ja) * | 2012-12-14 | 2017-04-12 | ラピスセミコンダクタ株式会社 | 半導体回路及び半導体装置 |
-
2002
- 2002-05-24 JP JP2002151453A patent/JP4130332B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003344873A (ja) | 2003-12-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050520 |
|
| A711 | Notification of change in applicant |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080521 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110530 Year of fee payment: 3 |
|
| S533 | Written request for registration of change of name |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110530 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
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