JP4876108B2 - 電子回路のブートストラップポイント電圧を低下する方法、及びその方法を用いた装置 - Google Patents
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Description
C〜キャパシタ
Q1〜Q5トランジスタ
70〜シフトレジスタモジュール
100、100’シフトレジスタ回路
120、120’インバータ
150、150’ ブートストラップ回路部
160〜放電回路
170〜スイッチ
250、250’基底回路部
Claims (20)
- 電子回路のブートストラップポイント電圧を低下させる方法であって、
放電素子の一端を前記回路のブートストラップポイントに接続し、前記放電素子の他の一端を参考電位に接続し、前記回路は第1時期及び第1時期後の第2時期中に操作可能であり、前記ブートストラップポイントは、前記第1時期に第1電位を有し、前記第2時期に第2電位を有し、
前記放電素子により、前記第2時期中の前記ブートストラップポイントの前記第2電位を低下させ、前記回路は、
接続状態と非接続態で操作可能な入力素子と、
出力端とゲートとを有し、且つ、前記回路の前記ブートストラップポイントにて前記入力素子に接続された出力素子と、
を備え、
前記回路が前記第1時期に操作する時、入力素子は接続状態で操作し、前記ブートストラップポイントを介して前記出力素子のゲートにバイアス電圧を提供し、前記バイアス電圧は第1電位にほぼ等しく、
前記回路が前記第2時期に操作する時、前記入力素子は非接続態で操作し、前記ブートストラップポイントの電位は、部分的に前記出力素子の出力端の電位が増加するため、第1電位から第2電位に増加することを特徴とする方法。 - 前記入力素子は、第1のトランジスタを有し、
前記入力素子が接続状態で操作する時、前記第1のトランジスタは導通態で操作し、
前記入力素子が非接続態で操作する時、前記第1のトランジスタは非導通態で操作し、
前記出力素子は、第2のトランジスタを有し、そのソース/ドレイン端が前記出力端に接続されることを特徴とする請求項1に記載の方法。 - 前記放電素子は、第3のトランジスタを有し、
更に、
前記ブートストラップポイントに接続された第1ソース/ドレインと、
前記ブートストラップポイントに接続されたゲートと、
前記第1電位にほぼ等しい参考電位に接続されて、前記第1時期に第1電位を維持し、前記第2時期に第2電位を低下させる第2ソース/ドレインと、
を備えたことを特徴とする請求項2に記載の方法。 - 第1のトランジスタは、
前記ブートストラップポイントに接続された第1ドレイン/ソースと、
入力端に接続されて、前記第1時期中の第1電位にほぼ等しい入力電位を受ける第2ドレイン/ソースと、
クロック信号に接続されて、前記第1時期中に前記第1のトランジスタを導通態で操作させるゲートと、
を備えたことを特徴とする請求項2に記載の方法。 - 前記第1のトランジスタは、
前記ブートストラップポイントに接続された第1ドレイン/ソースと、
共に入力端に接続されて、前記第1時期中の第1電位にほぼ等しい入力電位を受ける第2ドレイン/ソースとゲートと、
を備えたことを特徴とする請求項2に記載の方法。 - 前記第1のトランジスタは、
前記ブートストラップポイントに接続された第1ドレイン/ソースと、
前記第1時期中の第1電位にほぼ等しいクロック信号に接続される第2ドレイン/ソースと、
入力端に接続され、入力電位を受けて、前記第1期間中に前記第1のトランジスタを導通態で操作させるゲートと、
備えたことを特徴とする請求項2に記載の方法。 - 電子回路であって、
接続状態と非接続態で操作可能な入力素子と、
出力端と、ブートストラップポイントで前記入力素子に接続されるゲートとを有する出力素子と、
前記ブートストラップポイントに接続される第1端と、参考電位に接続される第2端とを有する放電素子と、
を備え、
前記電子回路は、第1時期とその後続の第2時期に操作可能であり、
前記第1時期に、前記入力素子は接続状態で操作し、前記ブートストラップポイントを介して第1電位を出力素子のゲートに提供し、
前記第2時期に、前記入力素子は非接続態で操作し、前記ブートストラップポイントの電位は、部分的に前記出力素子の出力端の電位が増加するため、第1電位から第2電位に増加し、
前記放電素子は、前記ブートストラップポイントにおける前記第2時期の第2電位を低下させるのに用いられることを特徴とする電子回路。 - 前記入力素子が接続状態で操作する時、前記第1のトランジスタは導通態で操作し、
前記入力素子が非接続態で操作する時、前記第1のトランジスタは非導通態で操作し、
前記出力素子は、第2のトランジスタを含み、前記出力端に接続されるソース/ドレインを有することを特徴とする請求項7に記載の電子回路。 - 前記放電素子は、第3のトランジスタを含み、
前記ブートストラップポイントに接続される第1ソース/ドレインと、
前記ブートストラップポイントに接続されるゲートと、
第1電位にほぼ等しい参考電位に接続され、前記第1時期中に第1電位を維持し、前記第2時期中に、第2電位を低下させる第2ソース/ドレインと、
を備えたことを特徴とする請求項8に記載の電子回路。 - 前記第1のトランジスタは、
前記ブートストラップポイントに接続される第1ソース/ドレインと、
入力端に接続され、前記第1時期に、第1電位にほぼ等しい入力電圧を受ける第2ドレイン/ソースと、
クロック信号に接続され、前記第1時期に前記第1のトランジスタを導通態で操作させるゲートと、
を備えることを特徴とする請求項8に記載の電子回路。 - 前記第1のトランジスタは、
前記ブートストラップポイントに接続される第1ドレイン/ソースと、
共に入力端に接続され、前記第1時期に第1電位にほぼ等しい入力電圧を受ける第2ドレイン/ソースとゲートと、
を備えたことを特徴とする請求項8に記載の電子回路。 - 前記第1のトランジスタは、
前記ブートストラップポイントに接続される第1ドレイン/ソースと、
前記第1時期中の第1電位にほぼ等しいクロック信号に接続される第2ドレイン/ソースと、
入力端に接続され、入力電位を受けて前記第1のトランジスタを第1時期に導通態で操作させるゲートと、
を備えたことを特徴とする請求項8に記載の電子回路。 - 前記第2のトランジスタは、更に、クロック信号と相補する第2クロック信号に接続される第2ソース/ドレインを有することを特徴とする請求項10に記載の電子回路。
- 更に、
出力端を有するインバータと、
ゲートと第1ソース/ドレインとを有する第3のトランジスタと、
ゲートと第1ソース/ドレインと第2ソース/ドレインとを有する第4のトランジスタと、
備え、
前記放電素子は、第5のトランジスタを有し、
前記ブートストラップポイントに接続される第1ソース/ドレインと、
前記ブートストラップポイントに接続されるゲートと、
第1電位にほぼ等しい第1参考電位に接続され、前記第1時期に第1電位を維持し、前記第2時期に、第2電位を低下させる第2ソース/ドレインと、
を備え、
前記第3のトランジスタのゲートは、前記インバータの出力端に接続され、前記第3のトランジスタの第1ソース/ドレインは前記出力端に接続され、前記第3のトランジスタの第2ソース/ドレインは前記第2参考電位に接続され、
前記第4のトランジスタのゲートは第2入力端に接続され、前記第4のトランジスタの第1ソース/ドレインは前記出力端に接続され、前記第4のトランジスタの第2ソース/ドレインは前記第2参考電位に接続されることを特徴とする請求項13に記載の電子回路。 - 前記第1〜第5のトランジスタはNMOSトランジスタで、前記第1のトランジスタの第1ソース/ドレインは前記インバータの入力端に接続され、前記第2参考電位は前記第1参考電位より低いことを特徴とする請求項14に記載の電子回路。
- 前記第1〜第5のトランジスタはPMOSトランジスタで、前記第3のトランジスタのソース/ドレインは前記インバータの入力端に接続され、前記第2参考電位は前記第1参考電位より高いことを特徴とする請求項14に記載の電子回路。
- シフトレジスタであって、
第1クロック信号入力端と、
第2クロック信号入力端と、
第1電圧入力端と、
第2電圧入力端と、
スタートパルス入力端と、
複数段に排列された複数の他のシフトレジスタユニットと、
を備え、
前記シフトレジスタユニットは、
第1入力端と、
第2入力端と、
出力端と、
出力端を有するインバータと、
第1端と第2端を有する放電回路と、
ゲートと、第1ソース/ドレインと第2ソース/ドレインとを有する第1のトランジスタと、
ゲートと、第1ソース/ドレインと第2ソース/ドレインとを有する第2のトランジスタと、
ゲートと、第1ソース/ドレインと第2ソース/ドレインとを有する第3のトランジスタと、
ゲートと、第1ソース/ドレインと第2ソース/ドレインとを有する第4のトランジスタと、
を備え、
前記第1のトランジスタのゲートは前記第1クロック信号入力端に接続され、前記第1のトランジスタの第1ドレイン/ソースは前記第1入力端に接続され、前記第1のトランジスタの第2ドレイン/ソースは、前記第2のトランジスタのゲートに接続され、
前記第2のトランジスタの第1ソース/ドレインは、前記第2クロック信号入力端に接続され、前記第2のトランジスタの第2ソース/ドレインは前記出力端に接続され、
前記第3のトランジスタのゲートは前記インバータの出力端に接続され、前記第3のトランジスタの第1ソース/ドレインは、前記出力端に接続され、前記第3のトランジスタの第2ソース/ドレインは、前記第1電圧入力端に接続され、
前記第4のトランジスタのゲートは前記第2出力端に接続され、前記第4のトランジスタの第1ソース/ドレインは前記出力端に接続され、前記第4のトランジスタの第2ソース/ドレインは前記第1電圧入力端に接続され、
前記放電回路の第1端は第2電圧入力端に接続され、前記放電回路の第2端は、前記第2のトランジスタのゲートに接続され、前記シフトレジスタは直列されて、
前記シフトレジスタの第1入力端は、シフトレジスタの出力端によって前段に接続され、
前記シフトレジスタの第2入力端は、前記シフトレジスタの出力端によって次段に接続され、
第1段のシフトレジスタの第1入力端は、前記スタートパルス入力に接続され、
前記第1クロック信号入力端と前記第2クロック入力端は、相補するクロック信号を受けるのに用いられ、
前記第1電圧入力端と前記第2電圧入力端は、それぞれ、第1電位および、第1電位と異なる第2電位を受けるのに用いられることを特徴とするシフトレジスタモジュール。 - 前記放電回路は、ゲートと第1ソース/ドレインと第2ソース/ドレインとを含む第5のトランジスタを有し、
前記第1ソース/ドレインは放電回路の第1端に接続され、前記第2ソース/ドレイン及び前記ゲートは、前記放電回路の第2端に接続されることを特徴とする請求項17に記載のシフトレジスタモジュール。 - 前記第1〜第5のトランジスタはNMOSトランジスタで、前記第1のトランジスタの第1ソース/ドレインは前記インバータの入力端に接続され、前記第1電位は前記第2電位より低いことを特徴とする請求項18に記載のシフトレジスタモジュール。
- 前記1〜第5のトランジスタはPMOSトランジスタで、前記第3のトランジスタの第1ソース/ドレインは前記インバータの入力端に接続され、前記第1電位は前記第2電位より高いことを特徴とする請求項18に記載のシフトレジスタモジュール。
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